TWI879662B

TWI879662B - 半導體元件及其製造方法

Info

Publication number: TWI879662B
Application number: TW113130715A
Authority: TW
Inventors: 張鎮辰; 馬樹德
Original assignee: 南亞科技股份有限公司
Priority date: 2023-07-18
Filing date: 2023-07-18
Publication date: 2025-04-01
Also published as: TW202505739A

Abstract

本揭露提供一種半導體元件。該半導體元件包含基板、蝕刻停止層、中間層以及反應層。蝕刻停止層設置於基板上。中間層設置於蝕刻停止層上並具有數個第一鏤空部。反應層設置於中間層上並具有數個第二鏤空部。第二鏤空部之每一者連通至第一鏤空部之每一者。第二鏤空部之每一者具有第一寬度。反應層之剩餘部位之每一者具有第二寬度。第一寬度與第二寬度之總和係大於或等於300奈米。

Description

半導體元件及其製造方法

本揭露係有關於一種半導體元件及其製造方法。

在半導體製程中，對準(Alignment)的原理是靠著光打到對準記號(Alignment Mark)之後，感測器接收上表面與對準記號的圖案反射回來的不同光階(Order)的光，進而供半導體機台判斷半導體機台是否相對於欲處理的半導體元件是否對準。

然而，有時候對準記號可能會因為對準記號的上表面與圖案的凹陷的高低差太小，導致分別反射自兩層的訊號互相干擾而使對準的品質不佳。

因此，本領域亟需一種能夠解決上述問題的半導體元件及其製造方法。

有鑑於此，本揭露之一目的在於提出一種可有解決上述問題之半導體元件及其製造方法。

為了達到上述目的，依據本揭露之一實施方式，一種半導體元件包含基板、蝕刻停止層、反應層以及中間層。蝕刻停止層設置於基板上。反應層設置於蝕刻停止層上方並具有數個第一鏤空部。中間層設置於蝕刻停止層與反應層之間並具有數個第二鏤空部。第一鏤空部之每一者連通至第二鏤空部之每一者。第一鏤空部之每一者具有第一寬度，反應層之剩餘部位之每一者具有第二寬度。第二鏤空部貫穿中間層並暴露蝕刻停止層。

於本揭露的一或多個實施方式中，第二寬度係大於或等於150奈米。

於本揭露的一或多個實施方式中，第一鏤空部之每一者具有第三寬度，且第三寬度與第二寬度相同。

於本揭露的一或多個實施方式中，第二鏤空部分別與第一鏤空部實質上在垂直於基板之上表面之方向上對齊。

於本揭露的一或多個實施方式中，反應層之抗蝕刻能力小於或等於中間層之抗蝕刻能力，且中間層之抗蝕刻能力小於蝕刻停止層之抗蝕刻能力。

於本揭露的一或多個實施方式中，蝕刻停止層以及反應層為介電質抗反射塗層。

為了達到上述目的，依據本揭露之一實施方式，一種半導體元件的製造方法包含：依序地形成基板、蝕刻停止層、中間層、反應層以及圖案化蝕刻遮罩層；形成數個第一鏤空部於圖案化蝕刻遮罩層上，其中圖案化蝕刻遮罩層之第一鏤空部之每一者具有第一寬度，圖案化蝕刻遮罩層之剩餘部位之每一者具有第二寬度，且第一寬度與第二寬度之總和係大於或等於300奈米；藉由圖案化蝕刻遮罩層之第一鏤空部形成數個第二鏤空部於反應層上；藉由反應層之第二鏤空部形成數個第三鏤空部於中間層上，其中第三鏤空部貫穿中間層並暴露蝕刻停止層；以及去除圖案化蝕刻遮罩層。

於本揭露的一或多個實施方式中，去除圖案化蝕刻遮罩層的步驟係執行於藉由圖案化蝕刻遮罩層之第一鏤空部形成數個第二鏤空部於反應層上的步驟之後以及藉由反應層之第二鏤空部形成第三鏤空部於中間層上的步驟之前。

於本揭露的一或多個實施方式中，去除圖案化蝕刻遮罩層的步驟係執行於藉由反應層之第二鏤空部形成第三鏤空部於中間層上的步驟之後。

綜上所述，在本揭露的半導體元件及其製造方法中，由於反應層的剩餘部位的寬度與反應層的鏤空部的寬度之總和大於或等於300奈米，且反應層的鏤空部的寬度大於或等於150奈米，因此可以有助於降低向下蝕刻的難度。在本揭露的半導體元件及其製造方法中，由於蝕刻停止層設置於基板與中間層之間，因此可以確保鏤空部貫穿反應層以及中間層而不貫穿蝕刻停止層，從而妥善控制每一個鏤空部的深度。本揭露的配置為對準記號的半導體元件及其製造方法透過增加鏤空部與剩餘部位的斷差而有效提高了對準訊號的強度。

以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，於本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在所有圖式中相同的標號將用於表示相同或相似的元件。

請參考第1圖。第1圖為根據本揭露之一實施方式之製造如第6圖所示的半導體元件100的方法M的流程圖。第1圖所示的方法M包含步驟S101、步驟S102、步驟S103、步驟S104以及步驟S105。為了更好地理解步驟S101，請參考第1圖以及第2圖。為了更好地理解步驟S102，請參考第1圖以及第3圖。為了更好地理解步驟S103，請參考第1圖以及第4圖。為了更好地理解步驟S104，請參考第1圖以及第5圖。為了更好地理解步驟S105，請參考第1圖以及第6圖。

以下詳細說明步驟S101、步驟S102、步驟S103、步驟S104以及步驟S105。

在步驟S101中，基板SUB、蝕刻停止層110、中間層120、反應層130以及圖案化蝕刻遮罩層140係依序地形成。

請參考第1圖以及第2圖。第2圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的剖面圖。如第2圖所示，在本實施方式中提供了基板SUB。蝕刻停止層110形成於基板SUB上。中間層120形成於蝕刻停止層110上。反應層130形成於中間層120上。圖案化蝕刻遮罩層140形成於反應層130上。

在一些實施方式中，基板SUB可以是例如矽晶圓(Silicon Wafer)。

在一些實施方式中，基板SUB可以包含例如矽基材料(Silicon-based Material)的材料。然而，可以使用任何合適的材料。

在一些實施方式中，基板SUB可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成基板SUB的方法進行限制。

在一些實施方式中，蝕刻停止層110可以配置為介電質抗反射塗層(Dielectric Anti-reflective Coating；DARC)。

在一些實施方式中，蝕刻停止層110可以包含例如氧化矽(SiO ₂)的富矽材料(Silicon-rich Material)。然而，可以使用任何合適的材料。

在一些實施方式中，蝕刻停止層110可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成蝕刻停止層110的方法進行限制。

在一些實施方式中，中間層120可以包含例如富碳材料(Carbon-rich Material)，例如碳化矽(SiC)或碳化鈦(TiC)。然而，可以使用任何合適的材料。在一些實施方式中，碳元素於中間層120中的含量大於或等於百分之80，但本揭露並不以此為限。

在一些實施方式中，中間層120可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成中間層120的方法進行限制。

在一些實施方式中，反應層130可以配置為介電質抗反射塗層(Dielectric Anti-reflective Coating；DARC)。

在一些實施方式中，在一些實施方式中，反應層130可以包含例如氧化矽(SiO ₂)的富氧材料(Oxide-rich Material)。然而，可以使用任何合適的材料。

在一些實施方式中，反應層130可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成反應層130的方法進行限制。

在一些實施方式中，圖案化蝕刻遮罩層140可以是例如光阻(Photoresist；PR)或石英玻璃的材料。然而，可以使用任何合適的材料。

在一些實施方式中，圖案化蝕刻遮罩層140可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成圖案化蝕刻遮罩層140的方法進行限制。

在步驟S102中，數個鏤空部HP1形成於圖案化蝕刻遮罩層140上。

請參考第1圖以及第3圖。第3圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的剖面圖。如第3圖所示，在本實施方式中，數個鏤空部HP1形成於圖案化蝕刻遮罩層140上。具體來說，鏤空部HP1貫穿圖案化蝕刻遮罩層140，致使反應層130暴露。如第3圖所示，在一些實施方式中，圖案化蝕刻遮罩層140藉由執行蝕刻製程EH1，使得在圖案化蝕刻遮罩層140上形成數個鏤空部HP1。在一些實施方式中，藉由執行蝕刻製程EH1形成的每一個鏤空部HP1具有寬度W _HP1。在一些實施方式中，由於每一個鏤空部HP1藉由步驟S102中的蝕刻製程EH1而具有寬度W _HP1，使得圖案化蝕刻遮罩層140的每一個剩餘部位相應地具有寬度W _L。

在一些實施方式中，圖案化蝕刻遮罩層140的每一個剩餘部位的寬度W _L與每一個鏤空部HP1的寬度W _HP1的總和大於或等於300奈米。在一些實施方式中，每一個鏤空部HP1的寬度W _HP1係大於或等於150奈米。當每一個鏤空部HP1的寬度W _HP1愈大，則蝕刻製程EH1愈容易向下蝕刻至深度更深的層，以形成深寬比(Aspect Ratio)夠大的凹陷，進而增益光反射的訊號。

在一些實施方式中，蝕刻製程EH1可以是例如濕蝕刻、乾蝕刻、微影製程或其他合適的方法。

在一些實施方式中，鏤空部HP1可以藉由任何合適的方法形成，例如，微影製程(Photolithography)或類似的方法。本揭露不意欲針對形成鏤空部HP1的方法進行限制。

在步驟S103中，數個鏤空部HP2藉由圖案化蝕刻遮罩層140的鏤空部HP1形成於反應層130上。

請參考第1圖以及第4圖。第4圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的剖面圖。如第4圖所示，在本實施方式中，數個鏤空部HP2形成於反應層130上。具體來說，鏤空部HP2貫穿反應層130，致使中間層120暴露。如第4圖所示，在一些實施方式中，反應層130藉由執行蝕刻製程EH2，並透過反應層130的數個鏤空部HP1形成數個鏤空部HP2於反應層130上。在一些實施方式中，藉由執行蝕刻製程EH2形成的每一個鏤空部HP2具有寬度W _HP2。

在一些實施方式中，蝕刻製程EH2可以是例如濕蝕刻、乾蝕刻、微影製程或其他合適的方法。

在一些實施方式中，每一個鏤空部HP2的寬度W _HP2等於每一個鏤空部HP1的寬度W _HP1。

在步驟S104中，數個鏤空部HP3藉由反應層130的鏤空部HP2形成於中間層120上。

請參考第1圖以及第5圖。第5圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的剖面圖。如第5圖所示，在本實施方式中，數個鏤空部HP3形成於中間層120上。具體來說，鏤空部HP3貫穿中間層120，致使蝕刻停止層110暴露。如第5圖所示，在一些實施方式中，中間層120藉由執行蝕刻製程EH3，並透過反應層130的數個鏤空部HP2形成數個鏤空部HP3於中間層120上。在一些實施方式中，藉由執行蝕刻製程EH3形成的每一個鏤空部HP3具有寬度W _HP3。

請繼續參考第5圖。在本實施方式中，蝕刻製程EH3被執行以蝕刻中間層120但不對蝕刻停止層110蝕刻。在一些實施方式中，反應層130的抗蝕刻能力(Etch Resistivity)小於或等於中間層120的抗蝕刻能力，且中間層120的抗蝕刻能力小於蝕刻停止層110的抗蝕刻能力。這確保了上述蝕刻製程EH2以及蝕刻製程EH3能夠分別並依序地向下蝕刻反應層130以及中間層120而不蝕刻蝕刻停止層110。更詳細地說，在蝕刻停止層110的材料為富矽材料且反應層130的材料為富氧材料的一些實施方式中，由於富氧材料相較於富矽材料更容易與蝕刻中所使用的例如蝕刻劑反應，因此蝕刻停止層110的抗蝕刻能力大於反應層130的抗蝕刻能力。

在一些實施方式中，每一個鏤空部HP1、每一個鏤空部HP2與每一個鏤空部HP3三者彼此連通。在一些實施方式中，每一個鏤空部HP1、每一個鏤空部HP2與每一個鏤空部HP3三者彼此對齊。

在一些實施方式中，蝕刻製程EH3可以是例如濕蝕刻、乾蝕刻、微影製程或其他合適的方法。

在一些實施方式中，每一個鏤空部HP3的寬度W _HP3等於每一個鏤空部HP2的寬度W _HP2，且每一個鏤空部HP3的寬度W _HP3等於每一個鏤空部HP1的寬度W _HP1。

在步驟S105中，圖案化蝕刻遮罩層140被去除。

請參考第1圖以及第6圖。第6圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的剖面圖。如第6圖所示，在本實施方式中，位於反應層130上的圖案化蝕刻遮罩層140藉由執行蝕刻製程EH4被去除，從而形成半導體元件100。如第6圖所示，藉由執行步驟S101至步驟S105，可以製造出包含基板SUB、蝕刻停止層110、具有數個鏤空部HP3的中間層120以及具有數個鏤空部HP2的反應層130的半導體元件100。

在一些實施方式中，半導體元件100係配置為對準記號(Alignment Mark)。凹陷的鏤空部HP2以及鏤空部HP3係配置為半導體元件100的對準記號的圖案。

在一使用情境中，半導體機台(未繪示)欲相對於待處理的半導體樣品(未繪示)對準，其中待處理的半導體樣品包含一或多個半導體元件100(例如，對準記號)。首先，半導體機台配置以朝向半導體元件100發射光。接著，光抵達半導體元件100之後分別受到反應層130的上表面以及受鏤空部HP2以及鏤空部HP3暴露的蝕刻停止層110的上表面的反射，再被半導體機台的光感測器接收具有不同光階的反射光。詳細來說，對準記號的圖案(即，鏤空部HP2以及鏤空部HP3)與半導體元件100的上表面之段差愈大，則上述光感測器接收到的反射光之光階差異愈大，因此光感測器愈容易分辨對準記號的圖案，進而更準確的判斷半導體機台相對於待處理的半導體樣品是否對準。

在一些實施方式中，每一個鏤空部HP2與每一個鏤空部HP3實質上在垂直於基板SUB的上表面的方向上對齊。

在一些實施方式中，蝕刻製程EH4可以是例如濕蝕刻、乾蝕刻、微影製程或其他合適的方法。

在一些實施方式中，步驟S105係執行於步驟S104之後，但本揭露並不以此為限。在其他一些實施方式中，步驟S105亦可執行於步驟S103與步驟S104之間。換言之，可以在執行步驟S103之後執行步驟S105，接著再執行步驟S104。在一使用情境中，可以在鏤空部HP1、鏤空部HP2以及鏤空部HP3上分別形成於圖案化蝕刻遮罩層140、反應層130以及中間層120上之後，才去除圖案化蝕刻遮罩層140。在另一使用情境中，亦可在鏤空部HP1以及鏤空部HP2分別形成於圖案化蝕刻遮罩層140以及反應層130上之後，先去除圖案化蝕刻遮罩層140，接著才藉由反應層130的鏤空部HP2形成鏤空部HP3於中間層120上。

藉由執行本揭露的第1圖所示的方法M，可以形成具有導致更強的反射對準訊號的半導體元件100。

由以上對於本揭露之具體實施方式之詳述，可以明顯地看出，在本揭露的半導體元件及其製造方法中，由於反應層的剩餘部位的寬度與反應層的鏤空部的寬度之總和大於或等於300奈米，且反應層的鏤空部的寬度大於或等於150奈米，因此可以有助於降低向下蝕刻的難度。在本揭露的半導體元件及其製造方法中，由於蝕刻停止層設置於基板與中間層之間，因此可以確保鏤空部貫穿反應層以及中間層而不貫穿蝕刻停止層，從而妥善控制每一個鏤空部的深度。本揭露的配置為對準記號的半導體元件及其製造方法透過增加鏤空部與剩餘部位的斷差而有效提高了對準訊號的強度。

儘管已經參考其某些實施方式相當詳細地描述了本揭露，但是其他實施方式也是可能的。因此，所附請求項的精神和範圍不應限於本文所包含的實施方式的描述。

上述內容概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本案之態樣。熟習此項技術者應瞭解，在不脫離本案的精神和範圍的情況下，可輕易使用上述內容作為設計或修改為其他變化的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優點。上述內容應當被理解為本揭露的舉例，其保護範圍應以申請專利範圍為準。

100:半導體元件 110:蝕刻停止層 120:中間層 130:反應層 140:圖案化蝕刻遮罩層 EH1,EH2,EH3,EH4:蝕刻製程 HP1,HP2,HP3:鏤空部 M:方法 S101,S102,S103,S104,S105:步驟 SUB:基板 W _HP1,W _HP2,W _HP3,W _L:寬度

為讓本揭露之上述和其他目的、特徵、優點與實施方式能更明顯易懂，所附圖式之說明如下：第1圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的流程圖。第2圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的剖面圖。第3圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的剖面圖。第4圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的剖面圖。第5圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的剖面圖。第6圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:半導體元件

110:蝕刻停止層

120:中間層

130:反應層

EH4:蝕刻製程

HP2,HP3:鏤空部

SUB:基板

W_HP3,W_L:寬度

Claims

一種半導體元件，包含：一基板；一蝕刻停止層，設置於該基板上；一反應層，設置於該蝕刻停止層上方並具有複數個第一鏤空部；以及一中間層，設置於該蝕刻停止層與該反應層之間並具有複數個第二鏤空部，且該些第一鏤空部係分別連通至位於其正下方之該些第二鏤空部，其中該些第一鏤空部之每一者具有一第一寬度，該反應層之一剩餘部位之每一者具有一第二寬度，並且其中該些第二鏤空部貫穿該中間層並暴露該蝕刻停止層。
如請求項1所述之半導體元件，其中該第二寬度係大於或等於150奈米。
如請求項1所述之半導體元件，其中該些第二鏤空部之每一者具有一第三寬度，且該第三寬度與該第二寬度相同。
如請求項3所述之半導體元件，其中該些第二鏤空部分別與該些第一鏤空部實質上在垂直於該基板之一上表面之一方向上對齊。
如請求項1所述之半導體元件，其中該反應層之一抗蝕刻能力小於或等於該中間層之一抗蝕刻能力，且該中間層之該抗蝕刻能力小於該蝕刻停止層之一抗蝕刻能力。
如請求項1所述之半導體元件，其中該蝕刻停止層以及該反應層為介電質抗反射塗層。
一種半導體元件的製造方法，包含：依序地形成一基板、一蝕刻停止層、一中間層、一反應層以及一圖案化蝕刻遮罩層；形成複數個第一鏤空部於該圖案化蝕刻遮罩層上，其中該圖案化蝕刻遮罩層之該些第一鏤空部之每一者具有一第一寬度，該圖案化蝕刻遮罩層之一剩餘部位之每一者具有一第二寬度，且該第一寬度與該第二寬度之一總和係大於或等於300奈米；藉由該圖案化蝕刻遮罩層之該些第一鏤空部形成複數個第二鏤空部於該反應層上；藉由該反應層之該些第二鏤空部形成複數個第三鏤空部於該中間層上，其中該些第三鏤空部貫穿該中間層並暴露該蝕刻停止層；以及去除該圖案化蝕刻遮罩層。
如請求項7所述之方法，其中該第二寬度係大於或等於150奈米。
如請求項7所述之方法，其中該去除該圖案化蝕刻遮罩層的步驟係執行於該藉由該圖案化蝕刻遮罩層之該些第一鏤空部形成該些第二鏤空部於該反應層上的步驟之後以及該藉由該反應層之該些第二鏤空部形成該些第三鏤空部於該中間層上的步驟之前。
如請求項7所述之方法，其中該去除該圖案化蝕刻遮罩層的步驟係執行於該藉由該反應層之該些第二鏤空部形成該些第三鏤空部於該中間層上的步驟之後。