TWI879515B - 具有選擇結構的半導體元件及其製備方法 - Google Patents

Abstract

本揭露提供一種半導體元件，包括第一上選擇結構，沿第一方向與主訊號墊於同一垂直位面處，與主訊號墊分離；第四上選擇結構，與主訊號墊於同一垂直位面處，並沿第一方向與第一上選擇結構分離，主訊號墊插置在其間；第一接地層，與主訊號墊於同一垂直位面處，並與主訊號墊及第一上選擇結構分離；第二接地層，與主訊號墊於同一垂直位面，並與第四上選擇結構及主訊號墊分離；第一下選擇結構，於低於該主訊號墊的垂直位面處，並與第一上選擇結構及第一接地層部分重疊；第二下選擇結構，與第一下選擇結構於同一垂直位面處，並與第四上選擇結構及第二接地層部分重疊；第一上通孔，於第一接地層與第一下選擇結構之間；第三上通孔，於第二接地層與第二下選擇結構之間；第二上通孔，於第一上選擇結構與第一下選擇結構之間；第四上通孔，於第四上選擇結構與第二下選擇結構之間；及第一絕緣層，於第二上通孔與第一下選擇結構之間；第二絕緣層，於第四上通孔與第二下選擇結構之間。

Description

具有選擇結構的半導體元件及其製備方法

本申請案是2023年8月9日申請之第112129901號申請案的分割案，第112129901號申請案主張2023年6月14日申請之美國正式申請案第18/209,755號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有多個選擇結構的半導體元件以及具有該等選擇結構的該半導體元件的製備方法。

半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件，包括一第一上選擇結構，沿著一第一方向與一主訊號墊位在同一垂直位面處，並且與該主訊號墊分離；一第四上選擇結構，與該主訊號墊位在同一垂直位面處，並沿該第一方向而與該第一上選擇結構分離，且該主訊號墊插置在其間；一第一接地層，與該主訊號墊位在同一垂直位面處，並與該主訊號墊以及該第一上選擇結構分離；一第二接地層，與該主訊號墊位在同一垂直位面，並與該第四上選擇結構以及該主訊號墊分離；一第一下選擇結構，位在低於該主訊號墊的一垂直位面處，並且在一頂視圖中與該第一上選擇結構以及該第一接地層部分重疊；一第二下選擇結構，與該第一下選擇結構位在同一垂直位面處，並且在一頂視圖中與該第四上選擇結構以及該第二接地層部分重疊；一第一上通孔，位在該第一接地層與該第一下選擇結構之間；一第三上通孔，位在該第二接地層與該第二下選擇結構之間；一第二上通孔，位在該第一上選擇結構與該第一下選擇結構之間；一第四上通孔，位在該第四上選擇結構與該第二下選擇結構之間；以及一第一絕緣層，位在該第二上通孔與該第一下選擇結構之間；一第二絕緣層，位在該第四上通孔與該第二下選擇結構之間。

本揭露之另一實施例提供一種半導體元件的製備方法，包括形成一第一下選擇結構在一基底上，並包括一第一連接下選擇層、沿一第一方向從該第一連接下選擇層延伸的一第一垂直下選擇層、以及沿不同於該第一方向的一第二方向從該第一連接下選擇層延伸的一第一水平下選擇層；形成多個第二上通孔在該第一水平下選擇層與該第一垂直下選擇層上，以及形成一第一上通孔在該第一連接下選擇層上；形成多個第一絕緣層在該多個第二上通孔與該第一水平下選擇層之間以及在該多個第二上通孔與該第一垂直下選擇層之間；形成一第一接地層在該第一上通孔上；分別對應地形成一第一上選擇結構以及一第二上選擇結構在該多個第二上通孔上；形成一主訊號墊在與該第一接地層同一垂直位面處，並與該第一上選擇結構以及該第二上選擇結構分離；以及形成一佈線墊在該主訊號墊、該第一上選擇結構以及該第二上選擇結構上。在一頂視圖中，該第一上選擇結構與該第一水平下選擇層部分重疊，且該第二上選擇結構與該第一垂直下選擇層部分重疊。

由於本揭露的半導體元件的設計，根據在程式化期間的選擇，可以形成一條或多條訊號路徑，這可以根據使用者的需求來確定。可以單獨使用佈線墊傳導多個訊號以傳輸到主訊號墊以及經由選擇性地程式化第一上選擇結構、第二上選擇結構、第三上選擇結構及/或第四上選擇結構形成的該等訊號路徑，以節省寶貴的半導體的佔據空間(real estate)。因此，可以為半導體元件提供更多的功能元件。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。

在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。

應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。

圖1是流程示意圖，例示本揭露一實施例的半導體元件1A的製備方法10。圖2是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖3及圖4是剖視示意圖，例示沿圖2的剖線A-A’與B-B’的剖面。圖5是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖6及圖7是剖視示意圖，例示沿圖5的剖線A-A’與B-B’的剖面。

圖8是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖9及圖10是剖視示意圖，例示沿圖8的剖線A-A’與B-B’的剖面。圖11是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖12及圖13是剖視示意圖，例示沿圖11的剖線A-A’與B-B’的剖面。

請參考圖1到圖13，在步驟S11中，可以提供一基底101，一主橋接墊221、一第一下選擇結構510以及一第二下選擇結構520可以形成在基底101上。

請參考圖2到圖4，在一些實施例中，基底101可以包括一塊狀半導體基底，其完全由至少一種半導體材料、多個裝置元件(為了清楚起見圖未示)、多個介電層(為了清楚起見圖未示)以及多個導電元件 (為清楚起見圖未示)所組成。舉例來說，塊狀半導體基底可以包括一元素半導體，例如矽或鍺；一化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦等III-V族化合物半導體或II-VI族化合物半導體；或其組合。

在一些實施例中，基底101還可以包括絕緣體上覆半導體結構，該絕緣體上覆半導體結構從底部到頂部由一處置基底、一絕緣體層以及一最頂部的半導體材料層所組成。處置基底與最頂部半導體材料層可以包括與前述塊狀半導體基底相同的材料。絕緣體層可以是晶體或非晶體介電材料，例如氧化物及/或氮化物。舉例來說，絕緣體層可以是一介電氧化物，例如氧化矽。舉另一個例子，絕緣體層可以是一介電氮化物，例如氮化矽或氮化硼。再舉另一個例子，絕緣體層可以包括介電氧化物與介電氮化物的一堆疊，例如任意順序的氧化矽與氮化矽或氮化硼的一堆疊。絕緣體層可以具有大約10nm至200nm之間的一厚度。

應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其表示可發生的數值數量上的變異(variation)，舉例來說，其經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。

多個裝置元件可以形成在基底101上。多個裝置元件的一些部分可以形成在基底101中。多個裝置元件可以是電晶體，例如互補金屬氧化物半導體電晶體、金屬氧化物半導體場效電晶體、鰭式場效電晶體、類似物或其組合。

多個介電層可以形成在基底101上並且覆蓋多個裝置元件。舉例來說，在一些實施例中，多個介電層可以包括氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低k介電材料、類似物或其組合。低k介電材料可以具有小於3.0或者甚至小於2.5的一介電常數。在一些實施例中，低k介電材料可以具有小於2.0的一介電常數。多個介電層的製作技術可以包括例如化學氣相沉積、電漿增強化學氣相沉積或類似製程的沉積製程。可以在沉積製程之後執行平坦化製程以移除多餘的材料並為隨後的處理步驟提供一大致平坦的表面。

多個導電特徵可以包括多個互連層、多個導電通孔乙及多個導電墊。多個互連層可以彼此分離並且可以沿著Z方向水平地設置在多個介電層中。在本實施例中，最頂層的互連層可以被指定為導電墊。多個導電通孔可以沿著Z方向連接相鄰的互連層、相鄰的裝置元件與互連層、以及相鄰的導電墊與互連層。在一些實施例中，多個導電通孔可以改善散熱並且可以提供結構支撐。在一些實施例中，舉例來說，多個導電特徵可以包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。多個導電特徵可以在多個介電層的形成期間形成。

在一些實施例中，多個裝置元件與多個導電特徵可以一起配置成基底101的多個功能單元。在本揭露的描述中，一功能單元通常指的是出於功能目的而被劃分為不同單元的功能相關的電路。在一些實施例中，舉例來說，基底101的功能單元可以包括高度複雜的電路，例如處理器核心、記憶體控制器或加速器單元。

請參考圖2到圖4，第一介電層103可以形成在基底101上。在一些實施例中，第一介電層103可以是基底101的多個介電層的一部分。在一些實施例中，舉例來說，第一介電層103可以包括氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、例如旋塗低k介電層或化學氣相沉積低k介電層的低k介電材料、或其組合。在一些實施例中，第一介電層103可以包括一自平坦化材料，例如旋塗玻璃或例如SiLK ^TM的旋塗低k介電材料。自平坦化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，舉例來說，第一介電層103的製作技術可以包括一沉積製程，包括化學氣相沉積、電漿增強化學氣相沉積、蒸鍍或旋塗。在一些實施例中，可以執行一平坦化製程，例如化學機械研磨，以為後續處理步驟提供一大致平坦的表面。

請參考圖2到圖4，多個下墊211、213、215、217、219可以形成在第一介電層103中。多個下墊211、213、215、217、219的各上表面可以與第一介電層103的上表面大致呈共面。多個下墊211、213、215、217、219可以電性耦接到基底101的裝置元件，並且可以被稱為基底101的導電特徵的一部分。

在一些實施例中，多個墊開口(圖2道圖4中圖未示)可以形成在第一介電層103中，並且可以形成導電材料以填充墊開口以形成多個下墊211、213、215、217、219。可以在填充導電材料之後執行一平坦化製程，例如化學機械研磨，以移除多餘的材料並為後續處理步驟提供一大致平坦的表面。

墊開口的製作技術可以包括一微影製程以及隨後的一蝕刻製程。在一些實施例中，蝕刻製程可以是使用氬與四氟甲烷當作蝕刻劑的一非等向性乾蝕刻製程。蝕刻製程的製程溫度可以在大約120℃到大約160℃之間。蝕刻製程的製程壓力在大約0.3Torr到大約0.4Torr之間。蝕刻製程的製程持續時間可以在大約33秒到大約39秒之間。

或者，在一些實施例中，蝕刻製程可以是使用氦與三氟化氮當作蝕刻劑的一非等向性乾蝕刻製程。蝕刻製程的製程溫度可以在大約80℃到大約100℃之間。蝕刻製程的製程壓力在大約1.2Torr到大約1.3Torr之間。蝕刻製程的製程持續時間可以在大約20秒到大約30秒之間。

在一些實施例中，舉例來說，導電材料可以是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合。

在一些實施例中，可以藉由噴濺或無電鍍覆而以導電材料依序地填充墊開口。舉例來說，當以一鋁銅材料為來源而噴濺以填充墊開口時，噴濺的製程溫度可以在大約100℃到大約400℃之間。噴濺的製程壓力可以在大約1mTorr到大約100mTorr之間。舉另一個例子，可以藉由使用一鍍覆溶液的一電鍍製程來填充墊開口。電鍍溶液可包括硫酸銅、甲烷磺酸銅、葡萄糖酸鹽銅、氨基磺酸鹽銅、硝酸銅、磷酸銅或氯化銅。鍍覆溶液的pH值可介於大約2到大約6之間，或是介於大約3到大約5之間。電鍍製程的製程溫度可維持在大約40℃到大約75℃之間，或是在大約50℃到大約70℃之間。

在一些實施例中，多個下墊211、213、215、217、219可以在一頂視圖中以特定圖案佈置。舉例來說，在本實施例中，多個下墊211、213、215、217、219可以佈置成十字形圖案。詳而言之，下墊211與下墊219可以沿著Y方向彼此分離，並且下墊215插置在下墊211與下墊219之間。下墊213與下墊217可以沿著X方向彼此分離，並且下墊215插置在下墊213與下墊217之間。

請參考圖5到圖7，一第二介電層105可以形成在第一介電層103上。在一些實施例中，第二介電層105可以被稱為基底101的介電層的一部分。在一些實施例中，第二介電層105可以包括與第一介電層103相同的材料，並且其製作技術可以包括與第一介電層103類似的製程，在此不再重複描述。

請參考圖5到圖7，一第一下通孔311可以形成在第二介電層105中並且形成在下墊215上。主橋接墊221可以形成在第二介電層105中並且形成在第一下通孔311上。在一些實施例中，舉例來說，第一下通孔311與主橋接墊221可以包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合。在一些實施例中，舉例來說，第一下通孔311與主橋接墊221的製作技術可以包括一鑲嵌製程。

請參考圖8到圖10，一第三介電層107可以形成在第二介電層105上。在一些實施例中，第三介電層107可以被稱為基底101的介電層的一部分。在一些實施例中，第三介電層107可以包括與第一介電層103相同的材料，且其製作技術可以包括與第一介電層103類似的製程，在此不再重複描述。

請參考圖8到圖10，多個第二下通孔321、323、325、327可以沿著第三介電層107與第二介電層105而形成。多個第二下通孔321、323、325、327可以分別對應地形成在多個下墊211、213、217、219上。在一些實施例中，舉例來說，多個第二下通孔321、323、325、327可以包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合。在一些實施例中，多個第二下通孔321、323、325、327可以被稱為基底101的導電特徵的一部分。

請參考圖11到圖13，一第四介電層109可以形成在第三介電層107上。在一些實施例中，第四介電層109可以被稱為基底101的介電層的一部分。在一些實施例中，第四介電層109可以包括與第一介電層103相同的材料，且其製作技術可以包括與第一介電層103類似的製程，在此不再重複描述。

請參考圖11到圖13，第一下選擇結構510可以沿著第四介電層109而形成並且形成在第二下通孔321與第二下通孔323上。第二下選擇結構520可以沿著第四介電層109而形成並且形成在第二下通孔325與第二下通孔327上。第一下選擇結構510與第二下選擇結構520可以形成在比主橋接墊221的一垂直位面VL1更高的一垂直位面VL2處。

在一些實施例中，多個結構開口(圖11到圖13中圖未示)可以形成在第四介電層109中，並且可以形成導電材料以填充結構開口，以形成第一下選擇結構510與第二下選擇結構520。結構開口的製作技術可以包括一微影製程以及隨後的一蝕刻製程。在一些實施例中，蝕刻製程可以是使用氬與四氟甲烷當作蝕刻劑的一非等向性乾蝕刻製程。蝕刻製程的製程溫度可以在大約120℃到大約160℃之間。蝕刻製程的製程壓力在大約0.3Torr到大約0.4Torr之間。蝕刻製程的製程持續時間可以在大約33秒到大約39秒之間。

或者，在一些實施例中，蝕刻製程可以是使用氦與三氟化氮當作蝕刻劑的一非等向性乾蝕刻製程。蝕刻製程的製程溫度可以在大約80℃到大約100℃之間。蝕刻製程的製程壓力在大約1.2Torr到大約1.3Torr之間。蝕刻製程的製程持續時間可以在大約20秒到大約30秒之間。在一些實施例中，舉例來說，導電材料可以是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合。

在一些實施例中，可以藉由噴濺或無電鍍覆而以導電材料依序地填充結構開口。舉例來說，當採用一鋁銅材料作為來源而噴濺以填充結構開口時，噴濺的製程溫度可以在大約100℃到大約400℃之間。噴濺的製程壓力可以在大約1mTorr到大約100mTorr之間。舉另一個例子，可以藉由使用一鍍覆溶液的一電鍍製程來填充結構開口。電鍍溶液可包括硫酸銅、甲烷磺酸銅、葡萄糖酸鹽銅、氨基磺酸鹽銅、硝酸銅、磷酸銅或氯化銅。鍍覆溶液的pH值可介於大約2到大約6之間，或是介於大約3到大約5之間。電鍍製程的製程溫度可維持在大約40℃到大約75℃之間，或是在大約50℃到大約70℃之間。

可以在填充導電材料之後執行一平坦化製程，例如化學機械研磨，以移除多餘的材料並為後續處理步驟提供一大致平坦的表面。

請參考圖11到圖13，第一下選擇結構510可以包括一第一水平下選擇層511、一第一垂直下選擇層513以及一第一連接下選擇層515。在一頂視圖中，第一水平下選擇層511可以沿著X方向延伸。第一垂直下選擇層513可以沿著Y方向延伸。第一水平下選擇層511與第一垂直下選擇層513可以彼此交叉。第一水平下選擇層511與第一垂直下選擇層513的交叉部分可以被稱為第一連接下選擇層515。換句話說，第一水平下選擇層511與第一垂直下選擇層513可以分別從第一連接下選擇層515沿X方向與Y方向延伸。

在剖視圖中，第一水平下選擇層511可以形成在第二下通孔321上。第一垂直下選擇層513可以形成在第二下通孔323上。

在一些實施例中，第一水平下選擇層511與第一垂直下選擇層513可以不沿著彼此垂直的方向延伸。

請參考圖11到圖13，在一頂視圖中，第二下選擇結構520可以沿著D1方向而與第一下選擇結構510分離。D1方向可以相對於X方向與Y方向傾斜。第二下選擇結構520可以包括一第二水平下選擇層521、一第二垂直下選擇層523以及一第二連接下選擇層525。

在一頂視圖中，第二水平下選擇層521可以沿著X方向延伸。在一些實施例中，第二水平下選擇層521與第一水平下選擇層511可以沿著相反的方向延伸。舉例來說，第一水平下選擇層511可以沿著正X方向延伸，第二水平下選擇層521可以沿著負X方向延伸。第二垂直下選擇層523可以沿著Y方向延伸。在一些實施例中，第二垂直下選擇層523與第一垂直下選擇層513沿著相反方向延伸。舉例來說，第一垂直下選擇層513可以沿著正Y方向延伸，第二垂直下選擇層523可以沿著負Y方向延伸。

第二水平下選擇層521與第二垂直下選擇層523可以在一頂視圖中彼此交叉。第二水平下選擇層521與第二垂直下選擇層523的相交部分可以被稱為第二連接下選擇層525。換句話說，第二水平下選擇層521與第二垂直下選擇層523可以分別從第二連接下選擇層525沿X方向與Y方向延伸。

在一剖視圖中，第二水平下選擇層521可以形成在第二下通孔327上。第二垂直下選擇層523可以形成在第二下通孔325上。

在一些實施例中，第二水平下選擇層521與第二垂直下選擇層523可以不沿著彼此垂直的方向延伸。在這種情況下，第二水平下選擇層521仍然可以沿著平行於第一水平下選擇層511的方向延伸，並且第二垂直下選擇層523可以仍然沿著平行於第一垂直下選擇層513的方向延伸。

圖14是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖15及圖16是剖視示意圖，例示沿圖14的剖線A-A’與B-B’的剖面。圖17是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖18及圖19是剖視示意圖，例示本揭露一實施例的沿圖17的剖線A-A’與B-B’的剖面，繪示半導體元件的製造流程的一部分。

圖20及圖21是剖視示意圖，例示本揭露一實施例的沿圖17的剖線A-A’與B-B’的剖面，繪示半導體元件1A的製造流程的一部分。圖22及圖23是剖視示意圖，例示本揭露一實施例的沿圖17的剖線A-A’與B-B’的剖面，繪示半導體元件1A的製造流程的一部分。

請參考圖1及圖14到圖16，在步驟S13中，一第一上通孔341以及多個第二上通孔351、353可以形成在第一下選擇結構510上，多個主上通孔331可以形成在主橋接墊221上，一第三上通孔343以及多個第四上通孔355、357可以形成在第二下選擇結構520上，多個第一絕緣層411、413可以形成在多個第二上通孔351、353與第一下選擇結構510之間，以及多個第二絕緣層415、417可以形成在多個第四上通孔355、357與第二下選擇結構520之間。

請參考圖14到圖16，一第五介電層111可以形成在第四介電層109上。在一些實施例中，第五介電層111可以被稱為基底101的介電層的一部分。在一些實施例中，第五介電層111可以包括與第一介電層103相同的材料，且其製作技術可以包括與第一介電層103類似的製程，在此不再重複描述。

請參考圖14到圖16，多個主上通孔331可以沿著第五介電層111、第四介電層109以及第三介電層107而形成並且形成在主橋接墊221上。舉例來說，多個主上通孔331可以包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合。在形成多個主上通孔331期間，第一下選擇結構510與第二下選擇結構520可以被一遮罩層(為了清楚起見圖未示)所覆蓋，該遮罩層在形成多個主上通孔331之後而被移除。

請參考圖14到圖16，多個通孔開口(為了清楚起見圖未示)可以沿著第五介電層111而形成，以暴露第一水平下選擇層511、第一垂直下選擇層513、第二水平下選擇層521和第二垂直下選擇層523。一絕緣層(為了清楚起見圖未示出)可以共形地形成在多個通孔開口中以及在第五介電層111的上表面上。一導電層可以形成在絕緣層上並且可以完全填充多個通孔開口。可以執行一平坦化製程，例如化學機械研磨，直到暴露第五介電層111的上表面為止，以移除多餘的材料並為後續處理步驟提供一大致平坦的表面。在平坦化製程之後，剩餘的絕緣層可以變成多個第一絕緣層411、413以及多個第二絕緣層415、417。剩餘的導電層可以變成多個第二上通孔351、353以及多個第四上通孔355、357。

在一些實施例中，舉例來說，絕緣層可以包括一高k材料。在一些實施例中，高k材料可以包括一含鉿材料。舉例來說，含鉿材料可以是氧化鉿、氧化鉿矽、氮氧化鉿矽、或其組合。在一些實施例中，舉例來說，高k材料可以是氧化鑭、氧化鑭鋁、氧化鋯、氧化矽鋯、氮氧化鋯矽、氧化鋁或其組合。在一些實施例中，舉例來說，導電層可以包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。

多個主上通孔331可以在多個第二上通孔351、353、多個第四上通孔355、357、多個第一絕緣層411、413以及多個第二絕緣層415、417的形成期間被覆蓋。

詳而言之，第二上通孔351可以形成在第一水平下選擇層511上。第一絕緣層411可以形成在第二上通孔351與第一水平下選擇層511之間。第二上通孔353可以形成在第一垂直下選擇層513上。第一絕緣層413可以形成在第二上通孔353與第一垂直下選擇層513之間。第四上通孔355可以形成在第二垂直下選擇層523上。第二絕緣層415可以形成在第四上通孔355與第二垂直下選擇層523之間。第四上通孔357可以形成在第二水平下選擇層521上。第二絕緣層417可以形成在第四上通孔357與第二水平下選擇層521之間。

請參考圖14到圖16，第一上通孔341與第三上通孔343可以沿著第五介電層111而形成。第一上通孔341可以形成在第一連接下選擇層515上。第三上通孔343可以形成在第二連接下選擇層525上。在一些實施例中，舉例來說，第一上通孔341與第三上通孔343可以包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合。

請參考圖1及圖17到圖19，在步驟S15中，一主訊號墊223可以形成在主橋接墊221上，一第一接地層231可以形成在第一上通孔341上，一第二接地層233可以形成在第三上通孔343上，一第一上選擇結構610與一第二上選擇結構620可以形成在多個第二上通孔351、353上，以及一第三上選擇結構630與一第四上選擇結構640可以形成在多個第四上通孔355、357上。

請參考圖17到圖19，一第六介電層113可以形成在第五介電層111上。在一些實施例中，第六介電層113可以被稱為基底101的介電層的一部分。在一些實施例中，第六介電層113可以包括與第一介電層103相同的材料，且其製作技術可以包括與第一介電層103類似的製程，在此不再重複描述。

請參考圖17到圖19，主訊號墊223、第一接地層231、第二接地層233、第一上選擇結構610、第二上選擇結構620、第三上選擇結構630以及第四上選擇結構640可以沿著第六介電層113而形成。在一些實施例中，多個開口(圖17到圖19中圖未示)可以形成在第六介電層113中，以及可以形成一導電材料來填充該等開口，以形成主訊號墊223、第一接地層231、第二接地層233、第一上選擇結構610、第二上選擇結構620、第三上選擇結構630 以及第四上選擇結構640。可以在填充導電材料之後執行一平坦化製程，例如化學機械研磨，以移除多餘的材料並為後續處理步驟提供一大致平坦的表面。

該等開口的製作技術可以包括一微影製程以及隨後的一蝕刻製程。在一些實施例中，蝕刻製程可以是使用氬與四氟甲烷當作蝕刻劑的一非等向性乾蝕刻製程。蝕刻製程的製程溫度可以在大約120℃到大約160℃之間。蝕刻製程的製程壓力在大約0.3Torr到大約0.4Torr之間。蝕刻製程的製程持續時間可以在大約33秒到大約39秒之間。

或者，在一些實施例中，蝕刻製程可以是使用氦與三氟化氮當作蝕刻劑的一非等向性乾蝕刻製程。蝕刻製程的製程溫度可以在大約80℃到大約100℃之間。蝕刻製程的製程壓力在大約1.2Torr到大約1.3Torr之間。蝕刻製程的製程持續時間可以在大約20秒到大約30秒之間。

在一些實施例中，舉例來說，導電材料可以是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。

[0089]在一些實施例中，可以藉由噴濺或無電鍍覆而以導電材料依序地填充該等開口。舉例來說，當以一鋁銅材料為來源而噴濺以填充該等開口時，噴濺的製程溫度可以在大約100℃到大約400℃之間。噴濺的製程壓力可以在大約1mTorr到大約100mTorr之間。舉另一個例子，可以藉由使用一鍍覆溶液的一電鍍製程來填充該等開口。電鍍溶液可包括硫酸銅、甲烷磺酸銅、葡萄糖酸鹽銅、氨基磺酸鹽銅、硝酸銅、磷酸銅或氯化銅。鍍覆溶液的pH值可介於大約2到大約6之間，或是介於大約3到大約5之間。電鍍製程的製程溫度可維持在大約40℃到大約75℃之間，或是在大約50℃到大約70℃之間。

請參考圖17到圖19，主訊號墊223可以形成在多個主上通孔331上，以電性耦接到主橋接墊221與下墊215。第一接地層231可以形成在第一上通孔341上，以電性耦接到第一下選擇結構510的第一連接下選擇層515。第二接地層233可以形成在第三上通孔343上，以電性耦接到第二下選擇結構520的第二連接下選擇層525。

請參考圖17到圖19，第一上選擇結構610可以形成在第二上通孔351上。第二上選擇結構620可以形成在第二上通孔353上。第三上選擇結構630可以形成在第四上通孔355上。第四上選擇結構640可以形成在第四上通孔357上。主訊號墊223、第一接地層231、第二接地層233、第一上選擇結構610、第二上選擇結構620、第三上選擇結構630以及第四上選擇結構640可以位在同一垂直位面VL3處，其高於第一下選擇結構510與第二下選擇結構520的垂直位面VL2。

詳而言之，第一上選擇結構610可以包括一第一連接上選擇層611以及一第一訊號上選擇層613。在一頂視圖中，第一連接上選擇層611可以具有沿著Y方向延伸的一線形輪廓，並且可以沿著Y方向而與主訊號墊223分離。第一連接上選擇層611可以與第一水平下選擇層511部分重疊。舉例來說，在本實施例中，第一連接上選擇層611的下部與第一水平下選擇層511重疊。第一訊號上選擇層613可以接觸第一連接上選擇層611的上部，與主訊號墊223分離，並且位在主訊號墊223與第一連接上選擇層611之間。在一些實施例中，第一訊號上選擇層613可以具有一弧形輪廓。第一訊號上選擇層613的凹面可以面向主訊號墊223。

第二上選擇結構620可以包括一第二連接上選擇層621以及一第二訊號上選擇層623。在一頂視圖中，第二連接上選擇層621可以具有沿著X方向延伸的一線形輪廓，並且可以沿著X方向而與主訊號墊223分離。第二連接上選擇層621可以與第一垂直下選擇層513部分重疊。舉例來說，在本實施例中，第二連接上選擇層621的左側部分與第一垂直下選擇層513重疊。第二訊號上選擇層623可以接觸第二連接上選擇層621的右側部分，與主訊號墊223分離，並且位在主訊號墊223與第二連接上選擇層621之間。在一些實施例中，第二訊號上選擇層623可以具有一弧形輪廓。第二訊號上選擇層623的凹面可以面向主訊號墊223。

第三上選擇結構630可以包括一第三連接上選擇層631以及一第三訊號上選擇層633。在一頂視圖中，第三連接上選擇層631可以具有沿著X方向延伸的一線形輪廓，並且沿著X方向而與第二訊號上選擇層623分離，並且主訊號墊223插置在其間。第三連接上選擇層631可以與第二垂直下選擇層523部分重疊。舉例來說，在本實施例中，第三連接上選擇層631的右側部分與第二垂直下選擇層523重疊。第三訊號上選擇層633可以接觸第三連接上選擇層631的左側部分，與主訊號墊223分離，並且位在主訊號墊223與第三連接上選擇層631之間。換句話說，第三訊號上選擇層633可以沿著X方向而與第二訊號上選擇層623分離，並且主訊號墊223插置在其間。在一些實施例中，第三訊號上選擇層633可以具有一弧形輪廓。第三訊號上選擇層633的凹面可以面向主訊號墊223。

第四上選擇結構640可以包括一第四連接上選擇層641以及一第四訊號上選擇層643。在一頂視圖中，第四連接上選擇層641可以具有沿著Y方向延伸的一線形輪廓，並且沿著Y方向而與第一訊號上選擇層613分離，並且主訊號墊223插置在其間。第四連接上選擇層641可以與第二水平下選擇層521部分重疊。舉例來說，在本實施例中，第四連接上選擇層641的上部與第二水平下選擇層521重疊。第四訊號上選擇層643可以接觸第四連接上選擇層641的下部，與主訊號墊223分離，並且位在主訊號墊223與第四連接上選擇層641之間。換句話說，第四訊號上選擇層643可以沿著Y方向而與第一訊號上選擇層613分離，並且主訊號墊223插置在其間。在一些實施例中，第四訊號上選擇層643可以具有一弧形輪廓。第四訊號上選擇層643的凹面可以面向主訊號墊223。

請參考圖1及圖20到圖23，在步驟S17中，一佈線墊117可以形成在主訊號墊223、第一上選擇結構610、第二上選擇結構620、第三上選擇結構630與第四上選擇結構640上。

請參考圖20及圖21，一上鈍化層115可以形成在第六介電層113上。在一些其他實施例中，上鈍化層115可以是一介電層。介電層可以包括例如氮化矽的一氮化物、例如氧化矽的一氧化物、例如氮氧化矽的一氮氧化物、氮氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜的磷矽酸鹽玻璃、類似物或其組合。在一些實施例中，上鈍化層115可以包括聚對二唑苯、聚酰亞胺、苯環丁烯、味之素內建膜、阻焊膜、類似物或其組合。包含聚合材料的上鈍化層115可以具有許多吸引人的特性，例如填充高深寬比的開口的能力、相對較低的介電常數(大約3.2)、簡單的沉積製程、減少下層中的尖銳特徵或台階以及固化後的耐高溫性。

在一些實施例中，舉例來說，上鈍化層115的製作技術可以包括旋塗、層壓、沉積或類似製程。沉積可以包括化學氣相沉積，例如電漿增強化學氣相沉積。電漿增強化學氣相沉積的製程溫度可以在大約350℃到大約450℃之間。電漿增強化學氣相沉積的製程壓力可以在大約2.0Torr到大約2.8Torr之間。電將增強化學氣相沉積的製程持續時間可以在大約8秒到大約12秒之間。

請參考圖20及圖21，多個開口115-1、115-3、115-5可以沿著上鈍化層115而形成，以暴露第一接地層231、第二接地層233、主訊號墊223、第一訊號上選擇層613、第二訊號上選擇層623、第三訊號上選擇層633以及第四訊號上選擇層643。詳而言之，主訊號墊223、第一訊號上選擇層613、第二訊號上選擇層623、第三訊號上選擇層633與第四訊號上選擇層643可以經由開口115-1而暴露。第一接地層231可以經由開口115-3而暴露。第二接地層233可以經由開口115-5而暴露。

請參考圖20及圖21，第一上選擇結構610、第二上通孔351、第一絕緣層411以及第一下選擇結構510可以配置成一可程式化單元(也稱為第一可程式化單元)，例如一反熔絲。第二上選擇結構620、第二上通孔353、第一絕緣層413以及第一下選擇結構510可以配置成一可程式化單元(也稱為第二可程化單元)，例如一反熔絲。第三上選擇結構630、第四上通孔355、第二絕緣層415以及第二下選擇結構520可以配置成一可程式化單元(也稱為第三可程式化單元)，例如一反熔絲。第四上選擇結構640、第四上通孔357、第二絕緣層417以及第二下選擇結構520可以配置成一可程式化單元(也稱為第四可程式化單元)，例如一反熔絲。

可程式化單元可分別被程式化以形成一條或多條訊號路徑。舉例來說，在第一可程式化單元的程式化期間，可以向第一訊號上選擇層613施加一高電壓(例如，+6.0伏特)，並且可以將第一接地層231接地。夾置在第二上通孔351與第一水平下選擇層511之間的第一絕緣層411可以在程式化電壓下受到應力。結果，第一絕緣層411的夾置部分(例如第一絕緣層411的底部)將會破裂以形成連接第一上選擇結構610與第一水平下選擇層511的一連續路徑。換句話說，第一絕緣層411的夾置部分可以被熔斷並且第一可程式化單元被程式化。由於沒有向第二訊號上選擇層623、第三訊號上選擇層633、第四訊號上選擇層643以及第二接地層233施加電壓，因此第一絕緣層413、第二絕緣層415以及第二絕緣層417在可程式化之後仍然完好無損。

舉另一個例子，在第一可程式化單元與第二可程式化單元的程式化期間，可以向第一訊號上選擇層613與第二訊號上選擇層623施加一高電壓(例如，+6.0伏特)。第一接地層231可以接地。夾置在第二上通孔351與第一水平下選擇層511之間的第一絕緣層411以及夾置在第二上通孔353與第一垂直下選擇層513之間的第一絕緣層413可以在程式化電壓下受到應力。結果，第一絕緣層411的夾置部分(例如第一絕緣層411的底部)以及第一絕緣層413的夾置部分(例如第一絕緣層413的底部)將會破裂，以形成連接第一上選擇結構610與第一水平下選擇層511以及連接第二上選擇結構620與第一垂直下選擇層513的兩個連續路徑。換句話說，第一絕緣層411的夾置部分與第一絕緣層413的夾置部分可能被熔斷。對第一可程式化單元與第二可程式化單元進行程式化。由於沒有向第三訊號上選擇層633、第四訊號上選擇層643以及第二接地層233施加電壓，因此第二絕緣層415與第二絕緣層417在程式化之後仍然完好無損。

舉另一個例子，在第一可程式化單元與第三可程式化單元的程式化期間，可以向第一訊號上選擇層613與第三訊號上選擇層633施加一高電壓(例如，+6.0伏特)。第一接地層231與第二接地層233可以接地。夾置在第二上通孔351與第一水平下選擇層511之間的第一絕緣層411以及夾置在第四上通孔355與第二垂直下選擇層523之間的第二絕緣層415可以在程式化電壓下受到應力。結果，第一絕緣層411的夾置部分(例如第一絕緣層411的底部)以及第二絕緣層415的夾置部分(例如第二絕緣層415的底部)將會破裂，以形成連接第一上選擇結構610與第一水平下選擇層511以及連接第三上選擇結構630與第二垂直下選擇層523的兩個連續路徑。換句話說，第一絕緣層411的夾置部分與第二絕緣層415的夾置部分可能被熔斷。第一可程式化單元與第三可程式化單元被程式化。由於沒有向第二訊號上選擇層623與第四訊號上選擇層643施加電壓，因此在程式化之後第一絕緣層413與第二絕緣層417仍然完好無損。

請參考圖22及圖23，佈線墊117可以形成在主訊號墊223上、在第一訊號上選擇層613上、在第二訊號上選擇層623上、在第三訊號上選擇層633上、以及在第四訊號上選擇層643上。一電線119可以形成在佈線墊117上，以將佈線墊117電性耦接到一外部元件(例如其他晶粒)。佈線墊117可以包括錫、鉛、銀、銅、鎳、鉍或其合金。

圖24是頂視示意圖，例示本揭露另一實施例的半導體元件1B。

請參考圖24，半導體元件1B可以具有一結構，其與圖17所示的結構類似。圖24中與圖17中相同或類似的元件已經用類似的元件編號來標記，並且已經省略重複的描述。在半導體元件1B中，第一訊號上選擇層613、第二訊號上選擇層623、第三訊號上選擇層633以及第四訊號上選擇層643在一頂視圖中可以具有一線形輪廓。舉例來說，

圖25是頂視示意圖，例示本揭露另一實施例的中間半導體元件。第一訊號上選擇層613與第四訊號上選擇層643可以具有沿X方向延伸的一線形輪廓。第二訊號上選擇層623與第二訊號上選擇層623可以具有沿Y方向延伸的一線形輪廓。

圖25是頂視示意圖，例示本揭露另一實施例的中間半導體元件。圖26及圖27是剖視示意圖，例示沿圖15的剖線A-A’與B-B’的剖面。

請參考圖25到圖27，半導體元件1C可以具有一結構，與圖17、圖22及圖23所示的結構類似。圖25到圖27中與圖17、圖22及圖23中相同或類似的元件已經用類似的元件編號來標記，並且已經省略重複的描述。半導體元件1C僅包括第一可程式化單元以及第四可程式化單元。

圖28是頂視示意圖，例示本揭露另一實施例的中間半導體元件。圖29及圖30是剖視示意圖，例示沿圖28的剖線A-A’與B-B’的剖面。

請參考圖28到圖30，半導體元件1D可以具有一結構，與圖17、圖22及圖23所示的結構類似。圖28到圖30中與圖17、圖22及圖23中相同或類似的元件已經用類似的元件編號來標記，並且已經省略重複的描述。半導體元件1D僅包括第一可程式化單元以及第二可程式化單元。

本揭露之一實施例提供一種半導體元件，包括一第一上選擇結構，沿著一第一方向與一主訊號墊位在同一垂直位面處，並且與該主訊號墊分離；一第四上選擇結構，與該主訊號墊位在同一垂直位面處，並沿該第一方向而與該第一上選擇結構分離，且該主訊號墊插置在其間；一第一接地層，與該主訊號墊位在同一垂直位面處，並與該主訊號墊以及該第一上選擇結構分離；一第二接地層，與該主訊號墊位在同一垂直位面，並與該第四上選擇結構以及該主訊號墊分離；一第一下選擇結構，位在低於該主訊號墊的一垂直位面處，並且在一頂視圖中與該第一上選擇結構以及該第一接地層部分重疊；一第二下選擇結構，與該第一下選擇結構位在同一垂直位面處，並且在一頂視圖中與該第四上選擇結構以及該第二接地層部分重疊；一第一上通孔，位在該第一接地層與該第一下選擇結構之間；一第三上通孔，位在該第二接地層與該第二下選擇結構之間；一第二上通孔，位在該第一上選擇結構與該第一下選擇結構之間；一第四上通孔，位在該第四上選擇結構與該第二下選擇結構之間；以及一第一絕緣層，位在該第二上通孔與該第一下選擇結構之間；一第二絕緣層，位在該第四上通孔與該第二下選擇結構之間。

本揭露之另一實施例提供一種半導體元件的製備方法，包括形成一第一下選擇結構在一基底上，並包括一第一連接下選擇層、沿一第一方向從該第一連接下選擇層延伸的一第一垂直下選擇層、以及沿不同於該第一方向的一第二方向從該第一連接下選擇層延伸的一第一水平下選擇層；形成多個第二上通孔在該第一水平下選擇層與該第一垂直下選擇層上，以及形成一第一上通孔在該第一連接下選擇層上；形成多個第一絕緣層在該多個第二上通孔與該第一水平下選擇層之間以及在該多個第二上通孔與該第一垂直下選擇層之間；形成一第一接地層在該第一上通孔上；分別對應地形成一第一上選擇結構以及一第二上選擇結構在該多個第二上通孔上；形成一主訊號墊在與該第一接地層同一垂直位面處，並與該第一上選擇結構以及該第二上選擇結構分離；以及形成一佈線墊在該主訊號墊、該第一上選擇結構以及該第二上選擇結構上。在一頂視圖中，該第一上選擇結構與該第一水平下選擇層部分重疊，且該第二上選擇結構與該第一垂直下選擇層部分重疊。

由於本揭露的半導體元件的設計，根據在程式化期間的選擇，可以形成一條或多條訊號路徑，這可以根據使用者的需求來確定。可以單獨使用佈線墊傳導多個訊號以傳輸到主訊號墊以及經由選擇性地程式化第一上選擇結構、第二上選擇結構、第三上選擇結構及/或第四上選擇結構形成的該等訊號路徑，以節省寶貴的半導體的佔據空間(real estate)。因此，可以為半導體元件提供更多的功能元件。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 10:製備方法 101:基底 103:第一介電層 105:第二介電層 107:第三介電層 109:第四介電層 111:第五介電層 113:第六介電層 115:上鈍化層 115-1:開口 115-3:開口 115-5:開口 117:佈線墊 119:電線 211:下墊 213:下墊 215:下墊 217:下墊 219:下墊 221:主橋接墊 223:主訊號墊 231:第一接地層 233:第二接地層 311:第一下通孔 321:第二下通孔 323:第二下通孔 325:第二下通孔 327:第二下通孔 331:主上通孔 341:第一上通孔 343:第三上通孔 351:第二上通孔 353:第二上通孔 355:第四上通孔 357:第四上通孔 411:第一絕緣層 413:第一絕緣層 415:第二絕緣層 417:第二絕緣層 510:第一下選擇結構 511:第一水平下選擇層 513:第一垂直下選擇層 515:第一連接下選擇層 520:第二下選擇結構 521:第二水平下選擇層 523:第二垂直下選擇層 525:第二連接下選擇層 610:第一上選擇結構 611:第一連接上選擇層 613:第一訊號上選擇層 620:第二上選擇結構 621:第二連接上選擇層 623:第二訊號上選擇層 630:第三上選擇結構 631:第三連接上選擇層 633:第三訊號上選擇層 640:第四上選擇結構 641:第四連接上選擇層 643:第四訊號上選擇層 D1:方向 S11:步驟 S13:步驟 S15:步驟 S17:步驟 VL1:垂直位面 VL2:垂直位面 VL3:垂直位面 X:方向 Y:方向 Z:方向

當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。 圖1是流程示意圖，例示本揭露一實施例的半導體元件的製備方法。 圖2是頂視示意圖，例示本揭露一實施例的中間半導體元件。 圖3及圖4是剖視示意圖，例示沿圖2的剖線A-A’與B-B’的剖面。 圖5是頂視示意圖，例示本揭露一實施例的中間半導體元件。 圖6及圖7是剖視示意圖，例示沿圖5的剖線A-A’與B-B’的剖面。 圖8是頂視示意圖，例示本揭露一實施例的中間半導體元件。 圖9及圖10是剖視示意圖，例示沿圖8的剖線A-A’與B-B’的剖面。 圖11是頂視示意圖，例示本揭露一實施例的中間半導體元件。 圖12及圖13是剖視示意圖，例示沿圖11的剖線A-A’與B-B’的剖面。 圖14是頂視示意圖，例示本揭露一實施例的中間半導體元件。 圖15及圖16是剖視示意圖，例示沿圖14的剖線A-A’與B-B’的剖面。 圖17是頂視示意圖，例示本揭露一實施例的中間半導體元件。 圖18及圖19是剖視示意圖，例示本揭露一實施例的沿圖17的剖線A-A’與B-B’的剖面，繪示半導體元件的製造流程的一部分。 圖20及圖21是剖視示意圖，例示本揭露一實施例的沿圖17的剖線A-A’與B-B’的剖面，繪示半導體元件的製造流程的一部分。 圖22及圖23是剖視示意圖，例示本揭露一實施例的沿圖17的剖線A-A’與B-B’的剖面，繪示半導體元件的製造流程的一部分。 圖24是頂視示意圖，例示本揭露另一實施例的半導體元件。 圖25是頂視示意圖，例示本揭露另一實施例的中間半導體元件。 圖26及圖27是剖視示意圖，例示沿圖15的剖線A-A’與B-B’的剖面。 圖28是頂視示意圖，例示本揭露另一實施例的中間半導體元件。 圖29及圖30是剖視示意圖，例示沿圖28的剖線A-A’與B-B’的剖面。

1A:半導體元件 101:基底 103:第一介電層 105:第二介電層 107:第三介電層 109:第四介電層 111:第五介電層 113:第六介電層 115:上鈍化層 115-1:開口 115-3:開口 115-5:開口 117:佈線墊 119:電線 211:下墊 213:下墊 215:下墊 217:下墊 219:下墊 221:主橋接墊 223:主訊號墊 231:第一接地層 233:第二接地層 311:第一下通孔 321:第二下通孔 323:第二下通孔 325:第二下通孔 327:第二下通孔 331:主上通孔 341:第一上通孔 343:第三上通孔 351:第二上通孔 353:第二上通孔 355:第四上通孔 357:第四上通孔 411:第一絕緣層 413:第一絕緣層 415:第二絕緣層 417:第二絕緣層 510:第一下選擇結構 511:第一水平下選擇層 513:第一垂直下選擇層 515:第一連接下選擇層 520:第二下選擇結構 521:第二水平下選擇層 523:第二垂直下選擇層 525:第二連接下選擇層 610:第一上選擇結構 611:第一連接上選擇層 620:第二上選擇結構 621:第二連接上選擇層 623:第二訊號上選擇層 630:第三上選擇結構 631:第三連接上選擇層 633:第三訊號上選擇層 640:第四上選擇結構 641:第四連接上選擇層 Z:方向

Claims (14)

1. 一種半導體元件，包括：一第一上選擇結構，沿著一第一方向與一主訊號墊位在同一垂直位面處，並且與該主訊號墊分離；一第四上選擇結構，與該主訊號墊位在同一垂直位面處，並沿該第一方向而與該第一上選擇結構分離，且該主訊號墊插置在其間；一第一接地層，與該主訊號墊位在同一垂直位面處，並與該主訊號墊以及該第一上選擇結構分離；一第二接地層，與該主訊號墊位在同一垂直位面，並與該第四上選擇結構以及該主訊號墊分離；一第一下選擇結構，位在低於該主訊號墊的一垂直位面處，並且在一頂視圖中與該第一上選擇結構以及該第一接地層部分重疊；一第二下選擇結構，與該第一下選擇結構位在同一垂直位面處，並且在該頂視圖中與該第四上選擇結構以及該第二接地層部分重疊；一第一上通孔，位在該第一接地層與該第一下選擇結構之間；一第三上通孔，位在該第二接地層與該第二下選擇結構之間；一第二上通孔，位在該第一上選擇結構與該第一下選擇結構之間；一第四上通孔，位在該第四上選擇結構與該第二下選擇結構之間；一第一絕緣層，位在該第二上通孔與該第一下選擇結構之間；以 及一第二絕緣層，位在該第四上通孔與該第二下選擇結構之間。
2. 如請求項1所述之半導體元件，其中該第一下選擇結構包括：一第一連接下選擇層，位於該第一上通孔的正下方；以及一第一水平下選擇層，從該第一連接下選擇層沿一第二方向延伸延伸且與該第一上選擇結構部分重疊，其中該第二方向不同於該第一方向。
3. 如請求項2所述之半導體元件，其中該第一上選擇結構包括：一第一連接上選擇層，沿第一方向設置並且在該頂視圖中與該第一水平下選擇層部分重疊；以及一第一訊號上選擇層，接觸該第一連接上選擇層，並與該主訊號墊分離，且位在該第一連接上選擇層與該主訊號墊之間。
4. 如請求項3所述之半導體元件，其中該第二下選擇結構包括：一第二連接下選擇層，位在該第三上通孔的正下方；以及一第二水平下選擇層，從該第二連接下選擇層沿該第二方向延伸且與該第四上選擇結構部分重疊。
5. 如請求項4所述之半導體元件，其中該第四上選擇結構包括：一第四連接上選擇層，沿該第一方向而與該第一連接上選擇層分離，且該主訊號墊插置在其間，並與該第二水平下選擇層部分重 疊；以及一第四訊號上選擇層，接觸該第四連接上選擇層，並與該主訊號墊分離，且位在該第四連接上選擇層與該主訊號墊之間。
6. 如請求項5所述之半導體元件，其中該第一訊號上選擇層與該第四訊號上選擇層在該頂視圖中包括一弧形輪廓。
7. 如請求項6所述之半導體元件，還包括：一佈線墊，位在該主訊號墊、該第一上選擇結構以及該第四上選擇結構上。
8. 如請求項7所述之半導體元件，其中該第一方向與該第二方向相互垂直。
9. 如請求項8所述之半導體元件，其中該第一絕緣層以及該第二絕緣層包括一高k材料。
10. 一種半導體元件的製備方法，包括：形成一第一下選擇結構在一基底上，並包括一第一連接下選擇層、沿一第一方向從該第一連接下選擇層延伸的一第一垂直下選擇層、以及沿不同於該第一方向的一第二方向從該第一連接下選擇層延伸的一第一水平下選擇層；形成多個第二上通孔在該第一水平下選擇層與該第一垂直下選擇 層上，以及形成一第一上通孔在該第一連接下選擇層上；形成多個第一絕緣層在該多個第二上通孔與該第一水平下選擇層之間以及在該多個第二上通孔與該第一垂直下選擇層之間；形成一第一接地層在該第一上通孔上；分別對應地形成一第一上選擇結構以及一第二上選擇結構在該多個第二上通孔上；形成一主訊號墊在與該第一接地層同一垂直位面處，並與該第一上選擇結構以及該第二上選擇結構分離；以及形成一佈線墊在該主訊號墊、該第一上選擇結構以及該第二上選擇結構上，其中在一頂視圖中，該第一上選擇結構與該第一水平下選擇層部分重疊，且該第二上選擇結構與該第一垂直下選擇層部分重疊。
11. 如請求項10所述之製備方法，其中該第一上選擇結構包括：一第一連接上選擇層，沿第一方向延伸並且在該頂視圖中與該第一水平下選擇層部分重疊；以及一第一訊號上選擇層，接觸該第一連接上選擇層，並與該主訊號墊分離，且位在該第一連接上選擇層與該主訊號墊之間。
12. 如請求項11所述之製備方法，其中該第二上選擇結構包括：一第二連接上選擇層，沿該第二方向延伸且在該頂視圖中與該第一垂直下選擇層部分重疊；以及一第二訊號上選擇層，接觸該第二連接上選擇層，並與該主訊號 墊分離，且位在該第二連接上選擇層與該主訊號墊之間。
13. 如請求項12所述之製備方法，其中該第一訊號上選擇層與該第二訊號上選擇層在該頂視圖中包括一弧形輪廓。
14. 如請求項13所述之製備方法，其中該多個第一絕緣層包括一高k材料。