TWI879599B

TWI879599B - 半導體結構

Info

Publication number: TWI879599B
Application number: TW113121346A
Authority: TW
Inventors: 王維志
Original assignee: 南亞科技股份有限公司
Priority date: 2023-02-09
Filing date: 2023-02-09
Publication date: 2025-04-01
Also published as: TW202437545A

Abstract

本揭露提供一種半導體結構。一種半導體結構包括半導體基板、閘極結構、導電接觸以及半導體材料層。半導體基板包括摻雜區域。閘極結構設置於半導體基板上。導電接觸設置於半導體基板的摻雜區域上。半導體材料層設置於導電接觸的複數側壁上且接觸導電接觸的側壁。

Description

半導體結構

本揭露內容是有關於一種半導體結構。

在半導體產業中，積體電路材料及設計之技術進步已經產生了數代積體電路，其中每一代都具有比上一代更小及更複雜的電路。

然而，現有的半導體結構仍面臨許多問題。舉例來說，半導體結構的導電接觸的接觸電阻大，使得元件的開關比(on/off ratio)不佳，例如開電流不足以達到操作頻率需求。因此，期望改善半導體結構並開發出具有較高性能的半導體結構。

本揭露之技術態樣為一種半導體結構。

根據本揭露一些實施方式，一種半導體結構包括半導體基板、閘極結構、導電接觸以及半導體材料層。半導體基板包括摻雜區域。閘極結構設置於半導體基板上。導電接觸設置於半導體基板的摻雜區域上。複數個半導體材料層設置於導電接觸的複數側壁上，其中半導體材料層的每一者的頂面與導電接觸的頂面大致齊平。

在本揭露一些實施方式中，半導體材料層接觸導電接觸的側壁。

在本揭露一些實施方式中，導電接觸的底面與半導體材料層分隔。

在本揭露一些實施方式中，導電接觸的底面在閘極結構的底面下方。

在本揭露一些實施方式中，半導體結構更包括介電層，設置於半導體基板上並圍繞閘極結構與導電接觸。

在本揭露一些實施方式中，導電接觸與介電層分隔。

本揭露之另一技術態樣為一種半導體結構。

根據本揭露一些實施方式，一種半導體結構包括半導體基板、閘極結構、導電接觸以及半導體材料層。半導體基板包括摻雜區域。閘極結構設置於半導體基板上。導電接觸設置於半導體基板的摻雜區域上。複數個半導體材料層設置於導電接觸的複數側壁上，其中導電接觸在半導體材料層之間的厚度大於半導體材料層的每一者的厚度。

在本揭露一些實施方式中，半導體材料層的每一者的厚度與導電接觸在半導體材料層之間的厚度之比值在0.1至0.5的範圍間。

在本揭露一些實施方式中，閘極結構包括閘極介電、第一閘極電極、第二閘極電極以及覆蓋層。閘極介電接觸半導體基板。第一閘極電極設置於閘極介電上。第二閘極電極設置於第一閘極電極上。覆蓋層環繞閘極介電、第一閘極電極及第二閘極電極。

在本揭露一些實施方式中，導電接觸與摻雜區域的側壁接觸。

根據本揭露上述實施方式，由於半導體材料層設置於導電接觸的複數側壁上且接觸導電接觸的側壁，可降低導電接觸的接觸電阻並增加開電流，從而提升元件的開關比以滿足操作頻率需求。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的，因此不應用以限制本揭露。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外，為了便於讀者觀看，圖式中各元件的尺寸並非依實際比例繪示。

本揭露所用「約」、「近似」或「實質上」應通常是指給定值或範圍的百分之二十以內，優選地為百分之十以內，且更優選地為百分之五以內。在此給出的數值是近似的，意味著若沒有明確說明，則術語「約」、「近似」或「實質上」的涵意可被推斷出來。

第1圖為根據本揭露一些實施方式之半導體結構10的剖面圖。參閱第1圖，半導體結構10包括半導體基板100、閘極結構120、半導體材料層130以及導電接觸140。半導體基板100包含摻雜區域110。閘極結構120設置於半導體基板100上。導電接觸140設置於半導體基板100的摻雜區域110上。半導體材料層130設置於導電接觸140的複數側壁143上，且半導體材料層130接觸導電接觸140的側壁143。如此一來，可增加導電接觸140的接觸面積(例如，半導體材料層130電性連接導電接觸140與摻雜區域110，使得導通的電流可流經半導體材料層130，從而增加導電接觸140的接觸/導通面積)、降低導電接觸140的接觸電阻並增加開電流，從而提升元件的開關比(on/off ratio)以滿足操作頻率需求。

摻雜區域110設置於半導體基板100的頂部分。摻雜區域110可透過對半導體基板100的頂部分執行佈植製程以在半導體基板100中形成摻雜區域110。在一些實施方式中，摻雜區域110的頂面111與半導體基板100的頂面101大致齊平。

閘極結構120設置於半導體基板100上且接觸半導體基板100。閘極結構120包含閘極介電121、第一閘極電極122、第二閘極電極124以及覆蓋層126。閘極介電121設置於半導體基板100上且接觸半導體基板100、第一閘極電極122設置於閘極介電121上且接觸閘極介電121、第二閘極電極124設置於第一閘極電極122上且接觸第一閘極電極122，以及覆蓋層126設置於第二閘極電極124上且接觸第二閘極電極124。在一些實施方式中，覆蓋層126環繞且接觸閘極介電121、第一閘極電極122以及第二閘極電極124。

應理解到，位於閘極結構120兩側的摻雜區域110可視為源極/汲極區域，亦即在以下段落的摻雜區域110可互換地稱為源極/汲極區域。源極/汲極區域與閘極結構120構成一個電晶體。換句話說，半導體結構10包含電晶體與兩個導電接觸140，其中電晶體包含閘極結構120與源極/汲極區域(即，位於閘極結構120兩側的摻雜區域110)，且兩個導電接觸140分別電性連接且接觸兩個源極/汲極區域。

半導體材料層130從摻雜區域110向上垂直地延伸並設置於導電接觸140的側壁143上。半導體材料層130設置於導電接觸140的側壁143與閘極結構120之間。在一些實施方式中，半導體材料層130更包含接觸摻雜區域110的一部分。也就是說，摻雜區域110具有表面113以及連接表面113的側壁115，摻雜區域110的側壁115接觸半導體材料層130與導電接觸140。

在一些實施方式中，半導體材料層130包含摻雜的多晶矽材料，以增加與導電接觸140之間的接觸面積(例如，半導體材料層130電性連接導電接觸140與摻雜區域110，使得導通的電流可流經半導體材料層130，從而增加導電接觸140的接觸/導通面積)，從而降低導電接觸140的接觸電阻。如此一來，可增加開電流並提升元件的開關比。參閱第8圖，第8圖為根據本揭露一實施方式之電壓與電流關係圖。具體而言，第8圖繪示第1圖的半導體結構10在閘極結構120加壓時的電壓與電流關係圖。若半導體結構10包含半導體材料層130，導電接觸140可具有較大的接觸面積，從而可增加開電流(例如，增加約30%的開電流)，如曲線C1所示。相較之下，若半導體結構10不包含半導體材料層130，如曲線C2所示，在同電壓下的開電流較低。因此，本揭露的半導體材料層130可達到增加開電流且改善元件的開關比之技術功效。

在一些實施方式中，半導體材料層130包含P型摻雜劑，例如硼(B)、BF ₂、BF ₃，或其組合。在一些其他的實施方式中，半導體材料層130包含N型摻雜劑，例如磷(P)、砷(As)，或其組合。半導體材料層130可以是高摻雜(或可互換地稱為重摻雜)半導體材料層。例如，半導體材料層130包含高摻雜的多晶矽。

導電接觸140包含底部分142與頂部分144，其中底部分142位於半導體基板100中且頂部分144位於半導體基板100上方。導電接觸140的底部分142具有底面145與從底面145連續向上延伸的側壁147。也就是說，導電接觸140包含底面145、從底面145連續向上延伸的傾斜側壁147以及從傾斜側壁147連續向上延伸的垂直側壁143，其中垂直側壁143實質垂直於底面145並與底面145分隔。在一些實施方式中，導電接觸140的底部分142為倒梯形，且導電接觸140的頂部分144為矩形。

在一些實施方式中，半導體材料層130設置於導電接觸140的頂部分144的側壁143上，而未設置於導電接觸140的底部分142的底面145上。換句話說，導電接觸140的底面145與半導體材料層130分隔。在一些實施方式中，半導體材料層130接觸導電接觸140的側壁147。換句話說，導電接觸140的側壁147的一部分接觸半導體材料層130，而導電接觸140的側壁147的其餘部分不接觸(分隔於)半導體材料層130。在一些實施方式中，導電接觸140的(最低)底面145在閘極結構120的(最低)底面125下方。

在一些實施方式中，半導體材料層130包含摻雜劑，而導電接觸140不包含摻雜劑。由於執行佈植製程以摻雜導電接觸140時，摻雜劑可能會同時佈植到通道區域(即，閘極結構120下方的半導體基板100)中，如此將影響短通道效應。因此，在本揭露之一些實施方式中，導電接觸140不包含摻雜劑可避免上述的短通道效應。

在一些實施方式中，半導體結構10為互補式金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)，其包含N型電晶體與P型電晶體。N型電晶體(或P型電晶體)可包含閘極結構120、摻雜區域110(即，源極/汲極區域)以及間隔結構150。換句話說，本揭露的閘極結構120、摻雜區域110(即，源極/汲極區域)以及間隔結構150可構成P型電晶體及/或N型電晶體。在半導體結構10包含N型電晶體的實施方式中，半導體材料層130的摻雜濃度可以在約1E19原子/立方公分(atom/cm ³)至約3E20原子/立方公分的範圍間。半導體材料層130的摻雜濃度在上述的範圍間時，可以形成較低的肖特基能障高度(schottky barrier height)、與導電接觸140之間較低的接觸電阻以及較高的電流。若半導體材料層130的摻雜濃度小於1E19原子/立方公分，則半導體材料層130與導電接觸140之間的接觸電阻可能過大；若半導體材料層130的摻雜濃度大於3E20原子/立方公分，則可能受限於製程限制而無法活化(例如，摻雜濃度過大而無法活化)。此外，摻雜區域110的摻雜濃度為約3E20原子/立方公分。半導體材料層130的摻雜濃度小於或等於摻雜區域110的摻雜濃度，且半導體材料層130的摻雜劑的導電類型與摻雜區域110的摻雜劑的導電類型相同，例如皆為N型。在半導體結構10包含P型電晶體的實施方式中，半導體材料層130的摻雜濃度可以在約1E19原子/立方公分至約1E20原子/立方公分的範圍間。半導體材料層130的摻雜濃度在上述的範圍間時，可以形成較低的肖特基能障高度、與導電接觸140之間較低的接觸電阻以及較高的電流。若半導體材料層130的摻雜濃度小於1E19原子/立方公分，則半導體材料層130與導電接觸140之間的接觸電阻可能過大；若半導體材料層130的摻雜濃度大於1E20原子/立方公分，則可能受限於製程限制而無法活化(例如，摻雜濃度過大而無法活化)。此外，摻雜區域110的摻雜濃度為約1E20原子/立方公分。半導體材料層130的摻雜濃度小於或等於摻雜區域110的摻雜濃度，且半導體材料層130的摻雜劑的導電類型與摻雜區域110的摻雜劑的導電類型相同，例如皆為P型。

在一些實施方式中，導電接觸140在半導體材料層130之間具有(最大)厚度T1，且半導體材料層130的每一者具有厚度T2，其中導電接觸140的厚度T1大於半導體材料層130的厚度T2。半導體材料層130的厚度T2與導電接觸140的厚度T1之比值(即，T2/T1)可以在約0.1至約0.5的範圍間(例如，0.1、0.2、0.3、0.4或0.5)。若半導體材料層130的厚度T2與導電接觸140的厚度T1之比值小於0.1，則電流可能會過度集中於半導體材料層130，從而造成電流過高的可靠性問題；若半導體材料層130的厚度T2與導電接觸140的厚度T1之比值大於0.5，則導電接觸140的製程過於困難(例如，半導體材料層130之間的空隙太小而無法填入導電材料以形成導電接觸140)。

在一些實施方式中，半導體結構10更包含間隔結構150、蝕刻停止層160以及介電層170。間隔結構150設置於閘極結構120的複數(相對)側壁123上。詳細來說，間隔結構150位於閘極結構120的覆蓋層126的相對側壁上，且間隔結構150接觸閘極結構120的覆蓋層126。在一些實施方式中，蝕刻停止層160設置於摻雜區域110、間隔結構150及閘極結構120上，且蝕刻停止層160接觸摻雜區域110、間隔結構150及閘極結構120。在一些實施方式中，蝕刻停止層160為接觸蝕刻停止層(contact etch stop layer；CESL)。蝕刻停止層160可以是一個或多個應力層。在一些實施方式中，介電層170設置於半導體基板100上並圍繞閘極結構120與導電接觸140。在一些實施方式中，半導體材料層130設置於介電層170的側壁173上，且半導體材料層130接觸介電層170、蝕刻停止層160及導電接觸140。在一些實施方式中，導電接觸140與介電層170被半導體材料層130分隔。

第2圖至第7圖為根據本揭露一些實施方式之在不同階段形成第1圖的半導體結構10的方法之剖面圖。

參閱第2圖，提供半導體基板100。在一些實施方式中，半導體基板100包含矽。在一些其他的實施方式中，半導體基板100包含其他元素半導體，例如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。

摻雜區域110形成於半導體基板100上。詳細來說，對半導體基板100的頂部分執行佈植製程以在半導體基板100中形成摻雜區域110。形成摻雜區域110可通過具有N型或P型的摻雜劑離子佈植製程。然後，可以執行退火製程以激活摻雜區域110的佈植摻雜劑。在一些實施方式中，摻雜區域110為高摻雜矽(或重摻雜矽)。亦即，在第1圖與第2圖中，在半導體結構10包含N型電晶體的實施方式中，摻雜區域110包含高濃度的N型摻雜劑；在半導體結構10包含P型電晶體的實施方式中，摻雜區域110包含高濃度的P型摻雜劑。

形成閘極結構120於半導體基板100上。在一些實施方式中，在半導體基板100上依序形成閘極介電層、第一閘極電極層及第二閘極電極層，接著圖案化前述的閘極介電層、第一閘極電極層及第二閘極電極層以形成閘極介電121、第一閘極電極122及第二閘極電極124。而後，形成覆蓋層126於第二閘極電極124上並環繞閘極介電121、第一閘極電極122及第二閘極電極124。如此一來，包含閘極介電121、第一閘極電極122、第二閘極電極124以及覆蓋層126的閘極結構120被形成。

閘極介電121在半導體基板100上且包含介電材料，例如氧化矽、氮化矽或氧氮化矽。在一些實施方式中，閘極介電121包含具有大於氧化矽的介電常數的高介電常數(k)介電材料。示例性的高k介電材料包含但不限於氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鑭(La ₂O ₃)、氧化鋁(Al ₂O ₃)、氧化鈦(TiO ₂)、鈦酸鍶(SrTiO ₃)、鋁酸鑭(LaAlO ₃)、及氧化釔(Y ₂O ₃)。在一些實施方式中，閘極介電層使用例如原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)或其他適當的沉積方法形成。在一些實施方式中，閘極介電層藉由使用熱氧化對半導體基板100的表面部分進行轉化而形成。

第一閘極電極122位於閘極介電121上，且第二閘極電極124位於第一閘極電極122上。在一些實施方式中，第一閘極電極122與第二閘極電極124包含不同的材料。第一閘極電極122包含多晶矽、其他適當的半導體材料或其他適當的導電材料。第二閘極電極124包含鎢(W)、氮化鈦(TiN)、其他適當的金屬、其他適當的金屬氮化物，或其他適當的導電材料。在一些實施方式中，第一閘極電極層與第二閘極電極層使用例如ALD、CVD、PVD或其他適當的沉積方法形成。

覆蓋層126位於第二閘極電極124上，且覆蓋層126環繞第二閘極電極124、第一閘極電極122以及閘極介電121。在一些實施方式中，覆蓋層126包含氮化物(例如氮化矽)或其他適當的介電材料。在一些實施方式中，覆蓋層126使用例如ALD、CVD、PVD或其他適當的沉積方法形成。

在形成閘極結構120之後，間隔結構150形成於閘極結構120的相對側壁123上。在一些實施方式中，間隔結構150包含氧化物(例如二氧化矽)或其他適當的介電材料。在一些實施方式中，形成間隔結構150的方法包含先在閘極結構120與半導體基板100的暴露表面上沉積間隔層，然後蝕刻間隔層以移除間隔層的水平部分來形成間隔結構150。在一些實施方式中，間隔層使用例如ALD、CVD、PVD或其他適當的沉積方法形成。間隔層的蝕刻可使用例如反應性離子蝕刻(reactive ion etching；RIE)的乾式蝕刻製程。閘極結構120的側壁123上的間隔層的剩餘垂直部分構成間隔結構150。

在一些實施方式中，在半導體基板100中形成摻雜區域110是在形成閘極結構120之前。在一些其他的實施方式中，在半導體基板100中形成摻雜區域110是在形成閘極結構120之後。詳細來說，在半導體基板100上形成閘極結構120之後，形成間隔結構150於閘極結構120的相對側壁上。在形成間隔結構150之後，在半導體基板100中形成摻雜區域110。

參閱第2圖與第3圖，蝕刻停止層160保形地形成於第2圖的結構之上。在一些實施方式中，蝕刻停止層160保形地形成於摻雜區域110、閘極結構120以及間隔結構150之上。蝕刻停止層160覆蓋且接觸摻雜區域110、閘極結構120以及間隔結構150。在一些實施方式中，蝕刻停止層160包含氮化物(例如氮化矽)或其他適當的介電材料。蝕刻停止層160與閘極結構120的覆蓋層126可包含相同的材料，例如氮化物(或氮化矽)。在一些實施方式中，蝕刻停止層160使用ALD、CVD、PVD或其他適當的沉積方法形成。

參閱第4圖，在形成蝕刻停止層160之後，介電層170形成於蝕刻停止層160上。詳細來說，介電層170形成於半導體基板100上並環繞閘極結構120。介電層170接觸蝕刻停止層160。介電層170可視為層間介電(interlayer dielectric；ILD)層。介電層170可使用CVD、高密度電漿化學氣相沉積(high density plasma CVD)、旋塗、濺射或其他適當的方法形成。在一些實施方式中，介電層170包含氧化物(例如二氧化矽)或其他適當的介電材料。在一些實施方式中，介電層170與間隔結構150包含相同的材料，例如氧化物(或二氧化矽)。

參閱第5圖，在介電層170形成之後，執行蝕刻製程E1以在介電層170中形成至少一個接觸通孔180，其中接觸通孔180暴露摻雜區域110。詳細來說，執行蝕刻製程E1以在閘極結構120與介電層170之間形成至少一個接觸通孔180，從而移除介電層170的一部分與蝕刻停止層160的一部分。換句話說，接觸通孔180進一步貫穿蝕刻停止層160以暴露摻雜區域110。在一些實施方式中，蝕刻製程E1更包含移除摻雜區域110的一部分，使得摻雜區域110具有低於頂面111的暴露表面113。

在一些實施方式中，蝕刻製程E1包含多次蝕刻製程。舉例來說，蝕刻製程E1包含三個依序進行的蝕刻製程，即蝕刻介電層170的蝕刻製程、蝕刻蝕刻停止層160的蝕刻製程以及蝕刻摻雜區域110的蝕刻製程。

在一些實施方式中，蝕刻製程E1可以使用乾式蝕刻製程或濕式蝕刻製程。當使用乾式蝕刻製程時，製程氣體可包括CF ₄、CHF ₃、NF ₃、SF ₆、Br ₂、HBr、Cl ₂，或其組合。可以選擇性地使用稀釋氣體例如N ₂、O ₂或Ar。當使用濕式蝕刻製程時，蝕刻溶液(蝕刻劑)可以包含NH ₄OH:H ₂O ₂:H ₂O(APM)、NH ₂OH、KOH、HNO ₃:NH ₄F:H ₂O或其他適當的蝕刻溶液。

參閱第5圖與第6圖，形成半導體材料層130於第5圖的結構上。詳細來說，半導體材料層130保形地形成於介電層170的頂面171上與接觸通孔180上。亦即，半導體材料層130形成於介電層170的側壁173上、蝕刻停止層160的側壁上以及摻雜區域110的暴露表面113與側壁115上。半導體材料層130接觸介電層170的頂面171與側壁173、蝕刻停止層160的側壁以及摻雜區域110的暴露表面113與側壁115。在一些實施方式中，如第6圖所示，接觸通孔180被保形地覆蓋半導體材料層130之後，仍舊未被填滿，半導體材料層130僅是沿著接觸通孔180的側壁以及底面貼合在接觸通孔180中。在一些實施方式中，半導體材料層130包含多晶矽或其他適當的半導體材料。半導體材料層130可以使用CVD、ALD、PVD或其他適當的沉積方法形成。在一些實施方式中，半導體材料層130可在半導體材料層130的形成期間原位(in-situ)摻雜。

參閱第6圖與第7圖，執行蝕刻製程以移除半導體材料層130的一部分，使得半導體材料層130與摻雜區域110的表面113分隔。詳細來說，執行蝕刻製程以移除半導體材料層130位於介電層170的頂面171上方的一部分以及半導體材料層130位於摻雜區域110的表面113上方的一部分，使得介電層170的頂面171以及摻雜區域110的表面113被暴露。在一些實施方式中，執行蝕刻製程更使得半導體材料層130位於摻雜區域110的側壁115上的一部分被移除，剩下的半導體材料層130接觸摻雜區域110的側壁115。在一些其他的實施方式中，執行蝕刻製程使得半導體材料層130位於摻雜區域110的側壁115上的部分被完全移除，使得半導體材料層130不接觸(分隔於)摻雜區域110的側壁115。

在一些實施方式中，蝕刻半導體材料層130的蝕刻製程包含乾式蝕刻製程，例如電漿蝕刻製程。在一些實施方式中，蝕刻製程包含各向異性蝕刻(anisotropic etching)製程，前述的各向異性蝕刻製程使得半導體材料層130的水平部分(即，位於介電層170的頂面171上的部分與摻雜區域110的表面113上的部分)被移除且半導體材料層130的垂直部分(即，位於介電層170的側壁173上的部分)不被移除。如此一來，可以使後續形成的導電接觸140直接接觸摻雜區域110。

回到第1圖(一併參閱第7圖)，在移除半導體材料層130的部分之後，在接觸通孔180中填入導電材料以形成導電接觸140。因此，可以獲得如第1圖所示的半導體結構10。

在一些實施方式中，由於形成導電接觸140之前先移除半導體材料層130的一部分，使得半導體材料層130與導電接觸140的底面145(或摻雜區域110的表面113)分隔。也就是說，導電接觸140接觸半導體材料層130、摻雜區域110的表面113與側壁115。在一些實施方式中，導電接觸140與介電層170被半導體材料層130分隔。此外，導電接觸140與蝕刻停止層160被半導體材料層130分隔。在一些實施方式中，導電接觸140包含鋁(Al)或其他適當的導電材料。導電接觸140可以使用CVD、ALD、PVD或其他適當的沉積方法形成。

在一些實施方式中，在形成導電接觸140之後，執行平坦化製程以移除導電接觸140的多餘部分，使得介電層170的頂面、半導體材料層130的頂面與導電接觸140的頂面大致齊平。

綜上所述，本揭露的半導體材料層設置於導電接觸的複數側壁上且接觸導電接觸的側壁，可降低導電接觸的接觸電阻並增加開電流，從而提升元件的開關比以滿足操作頻率需求。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

10:半導體結構

100:半導體基板

101,111,171:頂面

110:摻雜區域

113:表面

115,123,143,147,173:側壁

120:閘極結構

121:閘極介電

122:第一閘極電極

124:第二閘極電極

125,145:底面

126:覆蓋層

130:半導體材料層

140:導電接觸

142:底部分

144:頂部分

150:間隔結構

160:蝕刻停止層

170:介電層

180:接觸通孔

C1,C2:曲線

E1:蝕刻製程

T1,T2:厚度

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本揭露一些實施方式之半導體結構的剖面圖。第2圖至第7圖為根據本揭露一些實施方式之在不同階段形成半導體結構的方法之剖面圖。第8圖為根據本揭露一實施方式之電流與電壓的關係圖。