TWI879329B

TWI879329B - 使用半導體元件的記憶裝置

Info

Publication number: TWI879329B
Application number: TW112149569A
Authority: TW
Inventors: 作井康司; 各務正一; 原田望
Original assignee: 新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date: 2022-12-20
Filing date: 2023-12-19
Publication date: 2025-04-01
Also published as: US20240206151A1; WO2024134770A1; TW202444212A

Abstract

本發明的使用半導體元件的記憶裝置，係對基板上俯視時呈藉由沿行方向排列的複數個記憶單元而構成頁，複數個前述記憶單元連接於沿列方向配設的位元線，且藉由複數個前述頁與複數條前述位元線構成記憶單元陣列，前述記憶裝置係以至少一個前述記憶單元陣列所構成者。該記憶裝置係於基板上形成第一半導體層，於第一半導體層的一部分具有沿垂直方向延伸的第一雜質層、與其上部的第二半導體層，且該記憶裝置具有以第一閘極絕緣層將這些層的側壁與半導體層覆膜，於該處生成的溝槽與板線(PL)相連的第一閘極導體層、及第二絕緣層，且該記憶裝置於第二半導體層之上具有第三半導體層、位於其兩端的與源極線(SL)相連的n+層、與位元線(BL)相連的n+層、以將第三半導體層覆膜的方式所形成的第二閘極絕緣層、及與字元線(WL)相連的第二閘極導體層(10)。以控制施加於源極線(SL)、位元線(BL)、板線(PL)、字元線(WL)、底線(BTL)的電壓，以進行：將在第三半導體層(8)的通道區域藉由閘極引發汲極漏電流所產生的電洞群保持在閘極絕緣層近旁的資料寫入動作、及將此電洞群去除的抹除動作。

Description

使用半導體元件的記憶裝置

本發明係關於一種使用半導體元件的記憶裝置。

近年來，在LSI(Large Scale Integration：大型積體電路)技術開發中，要求記憶元件的高積體化、高性能化、低消耗電力化、高功能化。

在通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道(channel)係朝向沿半導體基板之上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極半導體)係相對於半導體基板的上表面朝向垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體比較，可達到半導體裝置的高密度化。將此SGT作為選擇電晶體使用，能夠進行連接電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻變化元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：電阻式隨機存取記憶體，參照例如非專利文獻4)、依據電流而改變磁自旋的方向以改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻 5)等的高積體化。再者，存在有不具有電容之以一個MOS電晶體所構成的DRAM記憶單元(memory cell)(參照例如非專利文獻6)、具有兩個用以積存載子的溝部與閘極電極的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)記憶單元(參照例如非專利文獻8)等。然而，不具有電容的DRAM會有浮體(floating body)被來自字元線的閘極電極的耦合大幅地影響而存在有無法充分取得電壓裕度的問題點。此外，當基板完全空乏化時，其弊害就會變大。本案發明係有關能夠僅以不具有電阻變化元件及/或電容的MOS電晶體構成的使用半導體元件的記憶裝置。

[先前技術文獻]

[專利文獻]

專利文獻1：日本特開平3-171768號公報

專利文獻2：US2008/0137394 A1

專利文獻3：US2003/0111681 A1

專利文獻4：日本特許第7057032號公報

[非專利文獻]

[非專利文獻1]：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

[非專利文獻2]：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)

[非專利文獻3]：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp2b012b27 (2010)

[非專利文獻4]：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)

[非專利文獻5]：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)

[非專利文獻6]：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)

[非專利文獻7]：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions, on Electron Devices Vol. 53, pp. 692-697 (2006)

[非專利文獻8]：Md. Hasan Raza Ansari, Nupur Navlakha, Jae Yoon Lee, Seongjae Cho, “Double-Gate Junctionless 1T DRAM With Physical Barriers for Retention Improvement”, IEEE Trans, on Electron Devices vol.67, pp.1471-1479 (2020)

[非專利文獻9]：Takashi Ohasawa and Takeshi Hamamoto, “Floating Body Cell -a Novel Body Capacitorless DRAm Cell”, Pan Stanford Publishing (2011)

在記憶裝置中去除電容的一個電晶體型DRAM(增益單元)中，存在著字元線與具有浮動狀態的元件的本體之電容耦合大，當資料讀出時或寫入時使字元線的電位振盪，雜訊就會直接傳送到半導體基板之本體的問題點。結果，會引起誤讀出或記憶資料之錯誤改寫的問題，造成難以達到去除電容之一個電晶體型DRAM的實用化。如此一來，在要解決上述問題之同時，也必須將DRAM記憶單元高密度化。

為了解決上述課題，本發明之使用半導體元件的記憶裝置，係對基板上俯視時呈藉由沿行方向排列的複數個記憶單元而構成頁，複數個前述記憶單元連接於沿列方向配設的位元線，且藉由複數個前述頁與複數條前述位元線構成記憶單元陣列，且該記憶裝置係以至少一個前述記憶單元陣列所構成者，前述各頁包含的前述記憶單元係具有：前述基板；第一半導體層，係位於前述基板上；第一雜質層，係至少一部分為柱狀，且位於前述第一半導體層的一部分的表面；第二半導體層，係以與前述第一雜質層的柱狀部分相接的方式往垂直方向延伸；第一絕緣層，係覆蓋前述第一半導體層的一部分與前述第一雜質層的一部分；第一閘極絕緣層，係與前述第一絕緣層相接且包圍前述第一雜質層與前述第二半導體層；第一閘極導體層，係與前述第一絕緣層與第一閘極絕緣層相接；第二絕緣層，係以接觸於前述第一閘極導體層與前述第一閘極絕緣層的方式所形成；第三半導體層，係接觸於前述第二半導體層；第二閘極絕緣層，係包圍前述第三半導體層的上部的一部分或全部；第二閘極導體層，係覆蓋前述第二閘極絕緣層的上部的一部分或全部；第二雜質層及第三雜質層，係於前述第三半導體層延伸的水平方向各自接觸於位在前述第二閘極導體層的一端的外側的第三半導體層所對向之雙方的側面；其中，

前述第二雜質層與源極線連接，前述第三雜質層與位元線連接，前述第二閘極導體層與字元線連接，前述第一閘極導體層與板線連接；

控制施加於前述源極線、前述位元線、前述字元線及前述板線的電壓，以進行頁抹除動作、頁寫入動作及頁讀出動作；

於前述頁抹除動作中，藉由使殘留於前述第二半導體層或前述第三半導體層的多數載子的電子群或電洞群之其中任一者與前述第一雜質層、前述第二雜質層、前述第三雜質層的多數載子再結合以抽出；

於前述頁寫入動作中，進行以下動作：藉由閘極引發汲極漏電流而在前述第三半導體層及前述第二半導體層中產生前述電子群與前述電洞群的動作；將所產生的前述電子群及前述電洞群之中屬於前述第三半導體層及前述第二半導體層中的少數載子的前述電子群及前述電洞群之其中任一者去除的動作；以及使屬於前述第三半導體層及前述第二半導體層中的多數載子的前述電子群或前述電洞群之其中任一者的一部分或全部殘留於前述第三半導體層及第二半導體層的動作，

於前述頁讀出動作中，依據前述記憶單元的前述位元線與前述源極線之間的記憶單元電流的大小，以判定前述記憶單元的抹除狀態或寫入狀態。

第二發明係於上述的第一發明中，前述第三半導體層及第二半導體層中的多數載子為前述電洞群，前述寫入狀態之前述電洞群的電洞數量比前述抹除狀態之前述電洞群的電洞數量還要多。

第三發明係於上述的第一發明中，前述抹除狀態為邏輯「0」資料，前述寫入狀態為邏輯「1」資料，前述邏輯「1」資料的前述記憶單元電流係比前述邏輯「0」資料的前述記憶單元電流大一位數以上。

第四發明係於上述的第一發明中，於前述記憶單元的資料保持時，對前述板線施加接地電壓或第一負電壓。

第五發明係於上述的第四發明中，於前述記憶單元的前述資料保持時，對前述源極線、前述位元線及前述字元線施加前述接地電壓。

第六發明係於上述的第一發明中，於前述頁抹除動作中，對前述板線施加第一正電壓。

第七發明係於上述的第一發明中，於前述頁寫入動作中，對前述字元線施加第二負電壓。

第八發明係於上述的第一發明中，於前述頁寫入動作中，對前述位元線施加第二正電壓。

第九發明係於上述的第一發明中，於前述頁讀出動作中，對前述字元線施加第三正電壓，對前述位元線施加第四正電壓。

第十發明係於上述的第一發明中，從前述第三半導體層的底部至前述第一雜質層的上部為止的垂直距離係比從前述第三半導體層的底部至前述第一閘極導體層的底部為止的垂直距離還要短。

第十一發明係於上述的第一發明中，與前述記憶單元之前述第二雜質層相連的前述源極線係與鄰接的前述記憶單元之前述第二雜質層所對應的雜質層共用。

第十二發明係於上述的第一發明中，與前述記憶單元之前述第三雜質層相連的前述位元線係與鄰接的前述記憶單元之前述第三雜質層所對應的雜質層共用。

第十三發明係於上述的第一發明中，於前述記憶單元的資料保持時，對前述板線施加第一負電壓，於前述寫入動作中對前述字元線施加第二負電壓，前述第一負電壓與前述第二負電壓為相同電壓。

第十四發明係於上述的第四發明中，前述接地電壓為零伏特。

第十五發明係於上述的第一發明中，前述第一雜質層的底部位於比前述第一絕緣層的底部更深的位置，且複數個前述記憶單元共用前述第一雜質層。

第十六發明係於上述的第一發明中，其具有與前述第一雜質層相連的底線，且能夠對前述底線施加所希望的電壓。

第十七發明係於上述的第一發明中，於前述頁抹除動作中，對前述源極線施加第三負電壓，對前述字元線施加第五正電壓。

第十八發明係於上述的第十六發明中，於前述頁抹除動作中，對前述底線施加第四負電壓。

第十九發明係於上述的第十六發明中，前述源極線、前述字元線、前述板線及前述底線係沿前述行方向平行地配設，構成前述頁，沿前述列方向配設的位元線係與前述頁正交。

第二十發明係於上述的第一發明中，於前述頁寫入動作中，前述位元線與前述源極線之間的直流電流為零。

第二十一發明係於上述的第一發明中，於前述頁抹除動作中，藉由前述第一閘極導體層與前述第二半導體層之間的電容耦合而將前述第二半導體層的電壓升壓。

1:第一半導體層

2:第一絕緣層

3,3a:第一雜質層

4,4a:第二半導體層

5:第一閘極絕緣層

6:第二絕緣層

7a,7b:n+層

8,8a:第三半導體層

9,9a:第二閘極絕緣層

10,10a:第二閘極導體層

11:電洞群

14:反轉層

20:基板

22:第一閘極導體層

31:絕緣層

33a,33b,33c,33d:接觸孔

34:電子群

37c,37d:接觸孔

SL,SL00,SL12:源極線

PL,PL0,PL1,PL2:板線

WL,WL0,WL1,WL2:字元線

BTL0,BTL1,BTL2:底線

P0,P1,P2:頁

SA:感測放大電路

RDEC:列解碼器電路

RAD:列位址

CAD:行位址

IO:輸入輸出電路

BL,BL0,BL1,BL2:位元線

W1至W4:第一至第四寫入時刻

E1至E3:第一至第三抹除時刻

R1至R4:第一至第四讀出時刻

VN1至VN4:第一至第四負電壓

VP1至VP5:第一至第五正電壓

Vss:接地電壓

圖1A係第一實施型態的使用半導體元件的記憶裝置的剖面構造。

圖1B係將圖1A的記憶單元設成2×2的行列配置後的記憶裝置的俯視及剖面構造圖。

圖2係用以說明第一實施型態的使用半導體元件的記憶裝置的寫入動作、緊接在動作後的載子的蓄積、單元電流的圖。

圖3係用以說明第一實施型態的使用半導體元件的記憶裝置的緊接在寫入動作後的電洞載子的蓄積、抹除動作、單元電流的圖。

圖4A係用以說明第一實施型態的記憶裝置的動作方法的圖。

圖4B係用以說明第一實施型態的記憶裝置的動作方法的圖。

圖4C係用以說明第一實施型態的記憶裝置的動作方法的圖。

圖4D係用以說明第一實施型態的記憶裝置的動作方法的圖。

圖4E係用以說明第一實施型態的記憶裝置的動作方法的圖。

圖4F係用以說明第一實施型態的記憶裝置的動作方法的圖。

圖4G係用以說明第一實施型態的記憶裝置的動作方法的圖。

以下一邊參照圖式一邊說明本發明之使用半導體元件之記憶裝置的構造、驅動方式、蓄積載子的動作。

(第一實施型態)

使用圖1A至圖3來說明本發明之第一實施型態的使用半導體元件的記憶單元(Memory Cell)的構造與動作機制。使用圖1A來依據本實施型態所構成的使用半導體元件的記憶體的單元構造。使用圖1B來詳細說明記憶體的單元構造。使用圖2來說明使用半導體元件的記憶體的資料寫入機制與載子的動作，使用圖3來說明資料抹除機制。

圖1A顯示本發明之第一實施型態的使用半導體元件的記憶單元(申請專利範圍之「記憶單元」的一例)的垂直剖面構造。在此將具有於基板上往垂直方向豎起的第二半導體層4之整個側面包圍的第一閘極絕緣層5、及第一閘極導體層22的SGT作為例子來說明動態快閃記憶元件。在基板20(申請專利範圍之「基板」的一例)上具有矽的p層1(申請專利範圍之「第一半導體層」的一例)，該矽的p層1具有含有受體雜質(acceptor impurity)的p型導電型。記憶單元具有：擁有n層3(申請專利範圍之「第一雜質層」的一例)的半導體，該n層3從p層1的表面往垂直方向豎起呈柱狀且含有施體雜質(donor impurity)；及柱狀的p層4(申請專利範圍之「第二半導體層」的一例)，該柱狀的p層4位於該n層3的上部且含有受體雜質。記憶單元具有：第一絕緣層2(申請專利範圍之「第一絕緣層」的一例)，該第一絕緣層2覆蓋p層1與n層3的一部分；及第一閘極絕緣層5(申請專利範圍之「第一閘極絕緣層」的一例)，該第一閘極絕緣層5覆蓋p層4的一部分。此外，第一閘極導體層22(申請專利範圍之「第一閘極導體層」的一例)係與第一絕緣層2、第一閘極絕緣層5相接。記憶單元具有：第二絕緣層6(申請專利範圍之「第二絕緣層」的一例)，該第二絕緣層6與閘極絕緣層5與閘極導體層22相接。記憶單元具有：p層8(申請專利範圍之「第三半導體層」的一例)，該p層8接觸於p層4且含有受體雜質。

在P層8的單側具有n+層7a(申請專利範圍之「第二雜質層」的一例)，該n+層7a含有高濃度的施體雜質。於n+層7a的相反側的單側具有n+層7b(申請專利範圍之「第三雜質層」的一例)。

在P層8的上表面具有第二閘極絕緣層9(申請專利範圍之「第二閘極絕緣層」的一例)。此閘極絕緣層9分別與n+層7a、7b相接或接近。以接觸於此閘極絕緣層9的方式且係在半導體層8的相反側具有第二閘極導體層10(申請專利範圍之「第二閘極導體層」的一例)。

藉由以上方式，可形成由基板20、p層1、絕緣層2、閘極絕緣層5、閘極導體層22、絕緣層6、n層3、p層4、n+層7a、n+層7b、p層8、閘極絕緣層9、閘極導體層10所構成的使用半導體元件的記憶單元。然後，n+層7a連接於源極線SL(申請專利範圍之「源極線」的一例)、n⁺層7b連接於位元線BL(申請專利範圍之「位元線」的一例)、閘極導體層10連接於字元線WL(申請專利範圍之「字元線」的一例)、閘極導體層22連接於板線PL(申請專利範圍之「板線」的一例)。藉由操作源極線、位元線、板線、字元線的電位而使之進行記憶體的動作。以下將此記憶單元構成的記憶裝置稱為動態快閃記憶體。

本實施型態的記憶裝置係上述的動態快閃記憶單元以一個配置於基板20上、或以複數個配置於基板20上成二維狀。

再者，在圖1中，p層1係設為p型半導體，然而於雜質的濃度上也可存在曲線(profile)。此外，n層3、p層4、p層8的雜質的濃度上也可存在曲線。此外，p層4、p層8也可各自獨立而設定雜質的濃度、曲線。

再者，將n+層7a與n+層7b改以電洞為多數載子的p+層形成時，使用n型半導體作為p層1、p層4、p層8，使用p型半導體作為n層3，使用功函數比閘極導體層10的功函數更低的材料作為閘極導體層22，以進行將寫入的載子作為電子的動態快閃記憶體的動作。

再者，在圖1中係將第一半導體層1設為p型半導體，然而即便是使用將n型半導體基板作為基板20，形成p阱(well)，將此作為第一半導體層1以配置本發明的記憶單元也可進行動態快閃記憶體的動作。

再者，在圖1A中係以將絕緣層2與閘極絕緣層5區別的方式來顯示，然而也可以設成一體的構造的方式來形成。以下也可將絕緣層2與閘極絕緣層5一併稱為閘極絕緣層5。

再者，在圖1A中係以將第三半導體層8設為p型半導體，然而也可以取決於p層4的多數載子濃度、第三半導體層8的厚度、閘極絕緣層9的材料、厚度、閘極導體層10的材料而能夠將第三半導體層8使用p型、n型、i型之其中任一型態。

再者，在圖1A中係以使p層8的底部與絕緣層6的上表面一致的方式來圖示，然而只要是p層8與絕緣層6接觸且p層4的底部比絕緣層6的底部更深，則也可使p層4與p層8的界面不與絕緣層6的上表面一致。

再者，從第三半導體層8的底部至第一雜質層3的上部的垂直距離係比從第三半導體層8的底部至第一閘極導體層22的底部的垂直距離還短。

再者，不論基板20為絕緣體、半導體或導體，只要是可支撐p層1者，就能夠使用任意的材料。

再者，閘極導體層22若是藉由絕緣層2或閘極絕緣層5而使記憶單元的一部分的電位改變者，則也可為高濃度地摻雜的半導體層，也可為導體層。

再者，在圖1A中係以n層3的底部與絕緣層2的底部一致的方式來圖示，然而也可不一致。再者，n層3也可往p層1內擴展。再者，n層3也可往p層1上部擴展而與鄰接的記憶單元相連。此外，n層3也可與施加電壓的電極相連。

圖1B顯示將圖1A的記憶單元設成2×2的行列配置後的記憶單元陣列，使用此圖式來更詳細地說明本實施型態的動態快閃記憶體。於各圖中，(a)表示俯視圖，(b)表示沿X-X’線的垂直剖面圖，(c)表示沿Y-Y’線的垂直剖面圖。再者，對於與圖1A所示的構成部分相同或類似的構成部分附加數字相同的符號。

在圖1B中，於絕緣層31係在各自的記憶單元開設接觸孔33a至33d，且各記憶單元連接於源極線SL35。以絕緣膜38包覆源極線SL35，且開設第二接觸孔37c、37d，各記憶單元連接於位元線BL39。

此外，若記述圖1B與圖1A的對比則如下所示：n層3(圖1A)/n層3a(圖1B)(以下以同樣的方式記述)，p層4/p層4a，半導體層8/半導體層8a，連接於SL的n+層7a/n+層7a，連接於BL的n+層7b/n+層7c，閘極絕緣層9/閘極絕緣層9a，連接於WL的閘極導體層10/閘極導體層10a，連接於PL的閘極導體層22/閘極導體層22。

再者，於圖1B中溝槽的形狀係使用矩形狀的垂直剖面來說明，然而也可為梯形形狀。再者，雖然將雜質層3及雜質層4顯示為底面為四角形的柱狀，然而也可為此種以外的具有多角形或圓形的底面的柱狀。

參照圖2來說明本發明之第一實施型態的動態快閃記憶體的資料寫入動作時的載子舉動、蓄積、單元電流。首先，n+層7a與n+層7b的多數載子為電子，例如，使用含有高濃度受體雜質的poly Si(以下將以高濃度含有受體雜質的poly Si稱為「p⁺poly」)作為連接於板線PL的閘極導體層22。說明使用含有高濃度施體雜質的poly Si(以下將以高濃度含有施體雜質的poly Si稱為「n⁺poly」)作為連接於WL的閘極導體層10，使用p型半導體層作為第三半導體層8的情形。如圖2(b)所示，此記憶單元之中的MOSFET係以作為源極的n+層7a、作為汲極的n+層7b、閘極絕緣層9、作為閘極的閘極導體層10、作為基板的p層8為構成要素以進行動作。可對p層1施加例如0V，對源極線SL所連接的n+層7a施加屬於接地電壓(申請專利範圍之「接地電壓」的一例)的例如零伏特(0V)(申請專利範圍之「零伏特」的一例)，對板線PL所連接的閘極導體層22施加記憶單元之資料保持時(申請專利範圍之「資料保持時」的一例)的第一負電壓(申請專利範圍之「第一負電壓」的一例)例如-1V，對板線PL輸入接地電壓例如0V。對位元線BL所連接的n+層7b輸入例如1.5V，對字元線所連接的閘極導體層10施加第二負電壓(申請專利範圍之「第二負電壓」的一例)。一旦將第二負電壓與第一負電壓設成相同電壓(申請專利範圍之「相同電壓」的一例)例如-1V時，就具有容易進行電路設計的優點。

使用圖2來說明頁寫入動作(申請專利範圍之「頁寫入動作」的一例)的機制。圖2(a)係用以說明閘極引發汲極漏電流(申請專利範圍之「閘極引發汲極漏電流」的一例)的產生機制的能帶圖。當將位元線BL所連接的作為第三雜質層的n+層7b的施加電壓設得比字元線WL所連接的第二閘極導體層10的施加電壓還高，就會流通閘極引發汲極漏電流(GIDL Current：Gate Induced Drain Leakage Current)。此乃藉由閘極導體層10與作為第三雜質層的n+層7b之間的強電場，而由第三半導體層8與作為第三雜質層的n+層7b之間的價電子帶32a與傳導帶31a的能帶彎曲，能帶間穿隧(Band-to-Band tunneling)造成的電子群34(申請專利範圍之「電子群」的一例)往價電子帶32b與傳導帶31b穿隧而往作為第三雜質層的n+層7b流動。此時所產生的電洞群11(申請專利範圍之「電洞群」的一例)如符號50所示，往屬於浮體的第三半導體層8及第二半導體層4流動。其樣態如圖2(b)所示。

圖2(c)顯示緊接在頁寫入動作後，字元線WL、位元線BL、源極線SL呈0V，板線PL呈第一負電壓的寫入狀態(申請專利範圍之「寫入狀態」的一例)之位於p層4與p層8的電洞群11。雖然所產生的電洞群11為p層4與p層8的多數載子，然而所產生的電洞濃度會暫時性地在p層8呈高濃度，會因其濃度的梯度而以朝p層4擴散的方式移動。再者，由於使用p⁺poly作為第一閘極導體層22，所以會高濃度地蓄積於p層4之靠第一閘極絕緣層5附近。結果，p層4的電洞濃度相較於p層8的電洞濃度呈高濃度。由於p層4與p層8電性地相連，所以會實質上將屬於擁有閘極導體層10的MOSFET之基板的p層8充電成正偏壓。再者，空乏層內的電洞會移動至SL側、BL側或n層3，雖然會漸漸與電子再結合，然而擁有閘極導體層10的MOSFET的閾值電壓會因藉由p層4與p層8暫時地蓄積的電洞所造成的正的基板偏壓效果而變低。藉此，如圖2(d)所示，具有字元線WL所連接的閘極導體層10的MOSFET的閾值電壓會變低。將此寫入狀態分配為邏輯記憶資料“1”(申請專利範圍之「邏輯「1」資料」的一例)。

此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行寫入動作的一例，也可為能夠進行寫入動作之其他的動作條件。

依據本實施型態的構造，由於擁有字元線WL所連接的第二閘極導體層10的MOSFET的p層8係電性地連接於p層4，所以藉由調節p層4的體積而能夠自由地改變其能夠蓄積所發生的電洞的容量。亦即，為了增長保持時間，例如將p層4的深度設得較深即可。因此，要求p層4的底部位於比p層8的底部還深的位置。再者，由於與蓄積有電洞載子的部分(在此為p層4、p層8)的體積比較，能夠刻意地縮小與電子再結合有關的n層3、n+層7a、n+層7b接觸的面積，所以能夠抑制與電子的再結合，能夠增長所蓄積的電洞的保持時間。再者，由於使用p⁺poly作為閘極導體層22，所以所蓄積的電洞會蓄積於屬於與第一閘極絕緣層5相接的第二半導體層的p層4的界面附近，而且由於電洞能夠蓄積於造成資料消失的原因的電子與電洞的再結合之根源的pn接合部分，亦即，自n+層7a、n+層7b與p層8的接觸部分離開的部位，所以能夠進行穩定的電洞的蓄積。因此，作為此記憶元件對基板具有整體基板偏壓的效果，保持記憶的時間變長，邏輯“1”資料寫入狀態的電壓裕度較廣。

再者，於頁寫入動作中，由於使用閘極引發汲極漏電流，所以位元線與源極線之間的直流電流(申請專利範圍之「直流電流」的一例)為零。因此，頁寫入動作顯著地能夠以低消耗電力來實現，且能夠同時寫入多位元的記憶單元。

接著，使用圖3來說明頁抹除動作(申請專利範圍之「頁抹除動作」的一例)的機制。圖3(a)表示頁抹除動作前，剛成為在之前的周期中寫入狀態的電洞群11蓄積於p層4與p層8，字元線WL、位元線BL及源極線SL呈0V，板線PL呈接地電壓或呈第一負電壓的狀態。如圖3(b)所示，於頁抹除動作時，將板線PL的電壓設成第一正電壓(申請專利範圍之「第一正電壓」的一例)，例如2V。結果，與作為第三半導體層8的p層之初始電位的值無關地，藉由板線PL與漂浮狀態的第二半導體層4的電容耦合而使第二半導體層4及作為第三半導體層8的p層的電壓上升。藉此方式，第三半導體層8與源極線SL及位元線BL所連接的作為汲極的n⁺層7b與p層8的PN接合呈順偏壓。結果，在之前的週期儲存於p層4及p層8的電洞群11往源極線SL及位元線BL所連接的n⁺層7a及n⁺層7b移動。再者，將PL的電壓設為2V的結果是閘極絕緣層5與p層4的界面形成反轉層14，而與連接於底線BTL(申請專利範圍之「底線」的一例)的n層3接觸。因此，蓄積於p層4的電洞從p層4流動至n層3及/或反轉層而與電子再結合。結果，p層4與p層8的電洞濃度隨著時間變低，MOSFET的閾值電壓比邏輯“1”資料的寫入狀態更高而呈抹除狀態。藉此，如圖3(c)所示，具有此字元線WL所連接的閘極導體層10的MOSFET呈抹除狀態的閾值，而將此動態快閃記憶體的抹除狀態分配為邏輯“0”資料(申請專利範圍之「邏輯“0”資料」的一例)。

依據本實施型態的構造，將資料抹除時與資料蓄積時比較，能夠有效地增加電子、電洞的再結合面積。因此，能夠在短時間內提供邏輯“0”資料的穩定狀態，提升此動態快閃記憶元件的動作速度。

此外，上述的施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行抹除動作的一例，也可為能夠進行抹除動作的其他的電壓條件。例如，上述內容雖然說明了將閘極導體層22偏壓成2V的例子，然而只要是抹除時例如將BL偏壓成0.2V，將SL偏壓成0V，將第一與第二閘極導體層偏壓成2V，就能夠於p層8與閘極絕緣層9的界面、及p層4與絕緣層2的界面形成屬於多數載子的反轉層，能夠增加電子與電洞的再結合面積，而且藉由在BL與SL之間流動將電子設為多數載子的電流，而能夠更積極地縮短抹除時間。

再者，依據本實施型態，用以讀寫資訊的MOSFET的構成要素之一的p層8係與p層1、n層3、p層4電性地連接。而且，能夠對閘極導體層22施加一定的電壓。因此，即使在寫入動作中、抹除動作中，也不會如例如SOI構造那樣地在MOSFET動作中基板偏壓因浮動狀態而呈不穩定，也不會使閘極絕緣層9之下方的半導體部分完全地空乏化。因此，MOSFET的閾值、驅動電流等較不會受到動作狀況所影響。因此，MOSFET的特性藉由調整p層8的厚度、雜質的種類、雜質濃度、曲線、p層4的雜質濃度、曲線、閘極絕緣層9的厚度、材料、閘極導體層10、22的功函數，而能夠廣泛地設定有關所希望的記憶體動作的電壓。再者，由於以不使MOSFET的下方完全地空乏化的方式使空乏層往p層4的深度方向擴展，所以幾乎不會有屬於不具有電容之DRAM之缺點，即浮體不會受到來自字元線之閘極電極的耦合所影響。亦即，依據本實施型態，能夠寬廣地設計作為動態快閃記憶體之動作電壓的裕度。

再者，於頁抹除動作中，藉由第一閘極導體層22與第二半導體層4之間的大的電容耦合(申請專利範圍之「電容耦合」的一例)，能夠將第二半導體層4的電壓升壓。結果，能夠容易地將第二雜質層7a、第三雜質層7b、第一雜質層3、第二半導體層4及第三半導體層8之間的PN結合設成順偏壓。

再者，依據本實施型態，對於記憶單元的誤動作防止方面具有效果。在記憶單元的動作中，藉由目的單元的電壓操作，會對位於單元陣列內的目的以外的單元的一部分的電極施加不須要的電壓，而進行誤動作乙事為一大問題(例如非專利文獻9)。亦即，在現象方面乃指寫入邏輯“1”資料的記憶單元會因其他的記憶單元動作而成為邏輯“0”資料、或寫入邏輯“0”資料的單元會因其他的單元動作而成為邏輯“1”資料(以下將因此誤動作所造成的現象稱為「不良干擾」)。依據本實施型態，原本邏輯“1”資料作為資料資訊來寫入時，所蓄積的電洞的數量與因電晶體動作而造成的電子與電洞的再結合量比較，藉由調節p層4的深度，能夠增加所蓄積的電洞的數量，即使在以往的記憶體產生不良干擾的條件下，對MOSFET的閾值變動造成的影響也較少而不易產生不良。再者，原本邏輯“0”資料作為資料資訊來寫入時，即使因讀出時的電晶體動作而造成非所希望的電洞的產生，由於會立刻往p層4擴散，所以只要是同樣地將p層4的深度設得較深，則p層4與p層8整體的電洞濃度的變化率較小，此情況下對MOSFET的閾值造成的影響也較少，也能夠比以往技術減少產生不良干擾的機率。因此，依據本實施型態，具有記憶體的抗不良干擾性強的構造。

再者，資料資訊為邏輯“0”資料時，雖然會有於資料保持時在記憶單元內的空乏層上產生的電洞與電子對的電洞蓄積於p層8，而使資料從“0”改變成“1”的可能性，然而，依據本發明的構造，由於電洞以更高濃度蓄積於p層4的一方，所以不會對位於MOSFET的正下方的p層8的電洞濃度的改變造成較大的影響，因此，能夠達成穩定的邏輯“0”資料資訊保持。

再者，從圖1的構造可清楚明白，由p層8、n+層7a、7b、閘極絕緣層9、閘極導體層10構成的元件構造不僅為此記憶單元，而且能夠與包含此記憶單元以外的一般的CMOS構造的MOS電路共用。因此，此記憶單元能夠容易與以往的CMOS電路組合。

使用圖4A至圖4F來說明本實施型態的動態快閃記憶體的頁寫入動作、頁抹除動作及頁讀出動作。

圖4A顯示包含主要電路之記憶單元陣列(申請專利範圍之「記憶單元陣列」的一例)的方塊圖。字元線WL0至WL2、板線PL0至PL2、源極線SL00及SL12係連接於列解碼器電路RDEC。再者，底線BTL0至BTL2也連接於列解碼器電路RDEC(未圖示連接的配線圖)。將列位址RAD輸入至列解碼器電路RDEC，依照列位址RAD來選擇頁P0至P2。再者，位元線BL0至BL2係與字元線WL0至WL2、板線PL0至PL2、源極線SL00及SL12及底線BTL0至BTL2正交且連接於感測放大電路SA。感測放大電路SA係連接於行解碼器電路CDEC，將行位址CAD輸入至行解碼器電路CDEC，依照行位址CAD，感測放大電路SA係選擇性地連接於輸入輸出電路IO。

於圖4A的記憶單元陣列中，一個記憶單元係以一點鏈線所包含的區域表示，與圖1A與圖1B的記憶單元對應。亦即，對應於圖1A與圖1B中的第二閘極導體層10連接於字元線WL，第一閘極導體層22連接於板線PL，第二雜質層n+層7a連接於源極線SL，第三雜質層n+層7b連接於位元線BL，第一雜質層n層3連接於底線BTL的情形。在此，顯示俯視時3行×3列之共計九個記憶單元C00至C22，然而實際的記憶單元陣列中的記憶單元的數量比此矩陣大。記憶單元排列成矩陣狀時，將其排列之一方的方向稱為「行方向」(或「行狀」)，將與上述行方向垂直的方向稱為「列方向」(或「列狀」)。再者，俯視時，源極線SL00與SL12、底線BTL0至BTL2、板線PL0至PL2、字元線WL0至WL2係平行地配置於「行方向」而構成複數個頁。於與上述各線垂直的方向配設有位元線BL0至BL2。例如假設於此記憶單元陣列中選擇任意的頁(申請專利範圍之「頁」的一例)P1，即成為選擇板線PL1與字元線WL1與源極線SL12與底線BTL1連接的記憶單元C10至C12。

於圖4A中，記憶單元C10與C20之與圖1顯示的第二雜質層7a對應的雜質層係以配線相連。再者，記憶單元C10與C20之與圖1顯示的第三雜質層7b對應的雜質層共用。

使用圖4B所示的動作波形圖來說明頁寫入動作。在第一寫入時刻W1為頁寫入動作前之各節點的電壓狀態。對字元線WL0至WL2施加接地電壓Vss，對板線PL0至PL2施加接地電壓Vss或第一負電壓VN1(申請專利範圍之「第一負電壓」的一例)作為資料保持時的施加電壓，對位元線BL0至BL2施加接地電壓Vss，對源極線SL00與SL12施加接地電壓Vss，對底線BTL0至BTL2施加接地電壓Vss。在此，接地電壓Vss例如為0V，第一負電壓VN1例如為-1V。

在第二寫入時刻W2選擇頁P1的字元線WL1，從接地電壓Vss下降到第二負電壓VN2(申請專利範圍之「第二負電壓」的一例)。在此，第二負電壓VN2為例如與第一負電壓VN1相同電壓的-1V。在第三寫入時刻W3，根據預先蓄積(負載)在感測放大電路的寫入頁資料，例如設想位元線BL0與BL2為寫入邏輯「1」資料的位元線，位元線BL1為保持(在之前的週期已進行頁抹除)邏輯「0」資料的位元線，則位元線BL0與BL2的電壓就從接地電壓Vss上升到第二正電壓VP2(申請專利範圍之「第二正電壓」的一例)。結果，藉由記憶單元C10與C20之第二閘極導體層10與第三雜質層7b之間的高電場而發生閘極引發汲極漏電流(GIDL)，而於第三半導體層8的內部蓄積電洞群11。接著，記憶單元C10與C20之邏輯「0」資料改寫成邏輯「1」資料。在第四寫入時刻W4，所選擇的字元線WL1的電壓從第二負電壓VN2上升到接地電壓Vss，位元線BL0與BL2的電壓就從第二正電壓VP2下降到接地電壓Vss而結束頁寫入動作。

使用圖4C所示的動作波形圖來說明頁抹除動作。在第一抹除時刻E1為頁抹除動作前之各節點的電壓狀態。對字元線WL0至WL2施加接地電壓Vss，對板線PL0至PL2施加接地電壓Vss或第一負電壓VN1(申請專利範圍之「第一負電壓」的一例)作為資料保持時的施加電壓，對位元線BL0至BL2施加接地電壓Vss，對源極線SL00與SL12施加接地電壓Vss，對底線BTL0至BTL2施加接地電壓Vss。在此，接地電壓Vss例如為0V，第一負電壓VN1例如為-1V。

在第二抹除時刻E2，選擇頁P1的板線PL1，從接地電壓Vss或第一負電壓VN1上升到第一正電壓VP1(申請專利範圍之「第一正電壓」的一例)。在此，第一正電壓VP1為例如2V。此時，由於源極線SL12與位元線BL0與BL2的電壓呈接地電壓，所以藉由板線PL1與屬於頁P1的記憶單元C10,C11,C12的第二半導體層4的電容耦合，而使浮動狀態的第二半導體層4的電壓上升。結果，記憶單元C10,C11,C12於之前的週期的頁寫入動作寫入邏輯「1」資料，於第二半導體層4及第三半導體層8的內部蓄積電洞群11。第二雜質層7a，第三雜質層7b、第一雜質層3、第二半導體層4及第三半導體層8的 PN接合呈順偏壓而電洞群11消滅。再者，即使記憶單元C10,C11,C12於之前的週期維持邏輯「0」資料的情形下，其剩餘的電洞群11也消滅。亦即，在屬於頁P1的所有的記憶單元C10,C11,C12施加頁抹除動作，以記憶邏輯「0」資料。在第三抹除時刻E3，所選擇的板線PL1的電壓從第一正電壓VP1下降到接地電壓Vss而結束頁抹除動作。

使用圖4D所示的動作波形圖來說明頁讀出動作。在第一讀出時刻R1為頁讀出動作前之各節點的電壓狀態。對字元線WL0至WL2施加接地電壓Vss，對板線PL0至PL2施加接地電壓Vss或第一負電壓VN1作為資料保持時的施加電壓，對位元線BL0至BL2施加接地電壓Vss，對源極線SL00與SL12施加接地電壓Vss，對底線BTL0至BTL2施加接地電壓Vss。在此，接地電壓Vss例如為0V，第一負電壓VN1例如為-1V。

在第二讀出時刻R2，位元線BL0至BL2的電壓藉由設在各位元線的負載電晶體電路，而從接地電壓Vss上升至第四正電壓VP4(申請專利範圍之「第四正電壓」的一例)(未圖示負載電晶體電路)。在第三讀出時刻R3，選擇頁P1的字元線WL1，從接地電壓Vss上升到第三正電壓VP3(申請專利範圍之「第三正電壓」的一例)。在此，第三正電壓VP3為例如1.5V。在此，設想例如記憶單元C10與C12的記憶資料為邏輯「1」資料，記憶單元C11的記憶資料為邏輯「0」資料。結果，由於記憶邏輯「0」資料的記憶單元C11不流動記憶單元電流，所以位元線BL1的電壓不改變而維持第四正電壓VP4。相對於此，記憶邏輯「1」資料的記憶單元C10與C12係流動記憶單元電流。因此，當以靜態(static)方式的電流感測方式設計感測放大電路SA的情形下，負載電晶體電路的電流值與記憶單元電流值拮抗，位元線BL0至BL2的電壓變成比讀出邏輯「0」資料的位元線還低的電壓“1”資L。再者，以將與DRAM同樣的動態感測方式設計感測放大電路SA的情形下，位元線BL0至BL2的電壓變成接地電壓Vss。在第四讀出時刻R4，所選擇的字元線WL1的電壓從第三正電壓VP3下降到接地電壓Vss，位元線BL0至BL2的電壓從讀出邏輯「0」資料的電壓“1”BL下降到接地電壓Vss，位元線BL1的電壓從讀出邏輯「0」資料的電壓“0”資L，亦即第四正電壓VP4下降到接地電壓Vss，而結束頁讀出動作。

如圖4E的動作波形圖，於頁抹除動作中，也可在第二抹除時刻E2對源極線SL12施加第三負電壓VN3(申請專利範圍之「第三負電壓」的一例)以同時抹除頁P1與P2兩頁。在此，第三負電壓VN3例如為-0.7V。此時一旦將字元線WL1與WL2的電壓設成第五正電壓VP5(申請專利範圍之「第五正電壓」的一例)，就能夠更有效地進行抹除。在此，第五正電壓VP5例如為1V。

如圖4F的動作波形圖，於頁抹除動作中，也可在第二抹除時刻E2對底線BTL1與BTL2施加第四負電壓VN4(申請專利範圍之「第四負電壓」的一例)以同時抹除頁P1與P2兩頁。在此，第四負電壓VN4例如為-0.7V。此時一旦對源極線SL1施加第三負電壓VN3，將字元線WL1與WL2設成第五正電壓VP5，就能夠更有效地進行抹除。

如圖4G的動作波形圖，於頁抹除動作中，也可在第二抹除時刻E2對底線BTL1施加第四負電壓VN4以進行對於頁P1的頁抹除動作。結果，能夠進行單一頁抹除動作。

本實施型態具有以下記載的特徵。

(特徵1)

本發明的第一實施型態的動態快閃記憶體的特點在於：在頁寫入動作期間控制施加於源極線SL、位元線BL、板線PL、字元線WL、底線BTL的電壓，以進行：將在第三半導體層8的通道區域藉由閘極引發汲極漏電流(GIDL)所產生的電洞群保持在閘極絕緣層近旁的資料寫入動作、及將此電洞群去除的抹除動作。在作為對記憶單元進行資料寫入動作機制上，乃有從源極往汲極流動電子流，藉由使具有較高的動能的電子群衝撞汲極近旁的矽晶格的衝擊游離化現象而產生的電子電洞對的電洞群11所造成的寫入動作。此情形下，為了形成用以引起衝擊游離化的種電流，必須從源極往汲極流動電子流。藉此乃須較多的電流。結果會增大寫入動作的消耗電力。相對於此，於頁寫入動作期間，藉由閘利用閘極引發汲極漏電流(GIDL)的資料寫入動作，可達成大幅地減少寫入電流。

(特徵2)

在衝擊游離化現象中，不僅必須有從源極到汲極的電子流來作為種子電流，而且必須有用以獲得該電子流之動能的通道長度。例如若是利用衝擊游離化現象的“1”資料寫入的NOR型快閃記憶體，由於執行通道長度Leff最少必須有45nm，所以此方式有礙於NOR型快閃記憶體的定標(scaling)。相對於此，藉由使用閘極引發汲極漏電流(GIDL)作為對記憶單元進行資料寫入動作機制，且藉由控制第二閘極導體層10與第三雜質層7b之間的電場以產生閘極引發汲極漏電流(GIDL)，能夠容易地產生用於資料寫入的電洞群11。結果，無關限制了記憶單元的定標的Leff而能夠開發可定標的記憶單元。因此，能夠提供低消耗電力化且高積體化的動態快閃記憶體。此情形關聯著動態快閃記憶體的低成本化。

(特徵3)

藉由使用閘極引發汲極漏電流，能夠於頁寫入動作中將位元線與源極線之間的直流電流設為零。因此，能夠顯著地降低資料寫入時的消耗電力，能夠同時寫入多位元的記憶單元。因此，能夠提供低消耗電力且高速的半導體記憶裝置。

(特徵4)

於頁抹除動作中，藉由第一閘極導體層22與第二半導體層4之間的電容耦合，能夠將第二半導體層4的電壓升壓。結果，能夠將第二雜質層7a、第三雜質層7b、第一雜質層3、第二半導體層4及第三半導體層8之間的PN結合設成順偏壓。因此，於以頁寫入動作寫入邏輯「1」資料的記憶單元中，能夠有效地消滅第二半導體層4及第三半導體層8之內部所蓄積的電洞群11。

(特徵5)

本發明的第一實施型態的動態快閃記憶體之供形成MOSFET之通道的基板區域係以絕緣層2、閘極絕緣層5及n層3所包圍的p層4與p層8來構成。由於是此構造，邏輯「1」寫入時產生的多數載子能夠蓄積於p層8與p層4，能夠增加其數量。而且，能夠將寫入時生成的電洞蓄積在閘極導體層22之近旁之p層4的界面附近，資訊保持時間變長。再者，於資料抹除時藉由對閘極導體層22賦予正電壓以形成反轉層而有效地增加電洞與電子之再結合面積，能夠使與電子再結合面積增加而使抹除時間變短。而且，藉由對連接於源極線SL的n+層7a賦予負電壓，且藉由n+層7a、p層8、p層4、n層3、p層1的閘流體(thyristor)構造也能夠加速抹除動作。因此，能夠擴大記憶體的動作裕度，能夠減低消耗電力而關聯著記憶體的高速動作。

(特徵6)

本發明的第一實施型態的動態快閃記憶體之中的MOSFET之構成要素之一的p層8係與p層4、n層3、p層1連接，而且藉由調整要施加於閘極導體層22的電壓，閘極絕緣層9之下的p層8與p層4不會完全空乏化。因此，MOSFET 的閾值、驅動電流等較不會受到記憶體的動作狀況所影響。而且，由於MOSFET之下不會完全空乏化，所以不會有不具有電容之DRAM之缺點，即浮體不會大幅地受到來自字元線之閘極電極的耦合的影響。亦即，依據本發明，能夠寬廣地設計作為動態快閃記憶體之動作電壓的裕度。

再者，圖1A與圖1B係以具有包圍於基板上往垂直方向豎起的第二半導體層4之整個側面的第一閘極絕緣層5、第一閘極導體層22的SGT為例子說明動態快閃記憶元件。如本實施型態的說明所表述，本動態快閃記憶元件只要是滿足藉由閘極引發汲極漏電流所產生的電洞群11可保持在第二半導體層4及第三半導體層8的條件之構造即可。因此，只要是第二半導體層4及第三半導體層8與基板20電性分離的浮體構造即可。藉此，即使使用例如SGT之一的GAA(Gate All Around：環繞式閘極)技術、奈米片(Nanosheet)技術，而將第二半導體層4及第三半導體層8的半導體基體相對於基板20水平地(半導體基體的中心軸與基板平行的方式)形成，也能夠達成前述的動態快閃記憶動作。再者，也可為使沿水平方向形成的GAA或Nanosheet積層複數層而成的構造。再者，也可為使用SOI(Silicon On Insulator：矽晶絕緣體)而成的零件構造。若為此零件構造，則通道區域的底部與SOI基板的絕緣層相接，而且包圍其他的通道區域並以閘極絕緣層及元件分離絕緣層包圍。此構造中，通道區域也成為浮體構造。如此一來，本實施型態提供的動態快閃記憶元件只要是滿足通道區域為浮體構造的條件即可。再者，即使是將Fin電晶體形成在SOI基板上而成的構造，只要是通道區域為浮體構造就能夠達成本動態快閃記憶動作。

再者，本發明在不脫離本發明之廣義的精神與範圍下，可為各式各樣的實施型態及變形。此外，上述的各實施型態係用以說明本發明之實施例的實施型態者，並非限定本發明之範圍者。能夠任意地組合上述實施例及變形例。而且，即使因應需要而去除上述實施型態之構成要件的一部分也都在本發明之技術思想的範圍內。

[產業利用性]

使用本發明之使用半導體元件之記憶裝置，能夠提供比以往更長的記憶時間、更少的消耗電力的高速的動態快閃記憶體。

1:第一半導體層

2:第一絕緣層

3:第一雜質層

4:第二半導體層

5:第一閘極絕緣層

6:第二絕緣層

7a,7b:n+層

8:第三半導體層

9:第二閘極絕緣層

10:第二閘極導體層

11,50:電洞群

20:基板

22:第一閘極導體層

31a,31b:傳導帶

32a,32b:價電子帶

33b:接觸孔

34:電子群

SL:源極線

BL:位元線

PL:板線

WL:字元線

Claims

一種使用半導體元件的記憶裝置，係對基板上俯視時呈藉由沿行方向排列的複數個記憶單元而構成頁，複數個前述記憶單元連接於沿列方向配設的位元線，且藉由複數個前述頁與複數條前述位元線構成記憶單元陣列，且該記憶裝置係以至少一個前述記憶單元陣列所構成者，前述各頁包含的前述記憶單元係具有：前述基板；第一半導體層，係位於前述基板上；第一雜質層，係至少一部分為柱狀，且位於前述第一半導體層的一部分的表面；第二半導體層，係以與前述第一雜質層的柱狀部分相接的方式往垂直方向延伸；第一絕緣層，係覆蓋前述第一半導體層的一部分與前述第一雜質層的一部分；第一閘極絕緣層，係與前述第一絕緣層相接且包圍前述第一雜質層與前述第二半導體層；第一閘極導體層，係與前述第一絕緣層與第一閘極絕緣層相接；第二絕緣層，係以接觸於前述第一閘極導體層與前述第一閘極絕緣層的方式所形成；第三半導體層，係接觸於前述第二半導體層；第二閘極絕緣層，係包圍前述第三半導體層的上部的一部分或全部；第二閘極導體層，係覆蓋前述第二閘極絕緣層的上部的一部分或全部；第二雜質層及第三雜質層，係於前述第三半導體層延伸的水平方向各自接觸於位在前述第二閘極導體層的一端的外側的第三半導體層所對向之雙方的側面；其中，前述第二雜質層與源極線連接，前述第三雜質層與位元線連接，前述第二閘極導體層與字元線連接，前述第一閘極導體層與板線連接；控制施加於前述源極線、前述位元線、前述字元線及前述板線的電壓，以進行頁抹除動作、頁寫入動作及頁讀出動作；於前述頁抹除動作中，藉由使殘留於前述第二半導體層或前述第三半導體層的多數載子的電子群或電洞群之其中任一者與前述第一雜質層、前述第二雜質層、前述第三雜質層的多數載子再結合以抽出；於前述頁寫入動作中，進行以下動作：藉由閘極引發汲極漏電流而在前述第三半導體層及前述第二半導體層中產生前述電子群與前述電洞群的動作；將所產生的前述電子群及前述電洞群之中屬於前述第三半導體層及前述第二半導體層中的少數載子的前述電子群及前述電洞群之其中任一者去除的動作；以及使屬於前述第三半導體層及前述第二半導體層中的多數載子的前述電子群或前述電洞群之其中任一者的一部分或全部殘留於前述第三半導體層及第二半導體層的動作，於前述頁讀出動作中，依據前述記憶單元的前述位元線與前述源極線之間的記憶單元電流的大小，以判定前述記憶單元的抹除狀態或寫入狀態。
如請求項1所述之使用半導體元件的記憶裝置，其中，前述第三半導體層及第二半導體層中的多數載子為前述電洞群，前述寫入狀態之前述電洞群的電洞數量比前述抹除狀態之前述電洞群的電洞數量還要多。
如請求項1所述之使用半導體元件的記憶裝置，其中，前述抹除狀態為邏輯「0」資料，前述寫入狀態為邏輯「1」資料，前述邏輯「1」資料的前述記憶單元電流係比前述邏輯「0」資料的前述記憶單元電流大一位數以上。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述記憶單元的資料保持時，對前述板線施加接地電壓或第一負電壓。
如請求項4所述之使用半導體元件的記憶裝置，其中，於前述記憶單元的前述資料保持時，對前述源極線、前述位元線及前述字元線施加前述接地電壓。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁抹除動作中，對前述板線施加第一正電壓。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁寫入動作中，對前述字元線施加第二負電壓。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁寫入動作中，對前述位元線施加第二正電壓。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁讀出動作中，對前述字元線施加第三正電壓，對前述位元線施加第四正電壓。
如請求項1所述之使用半導體元件的記憶裝置，其中，從前述第三半導體層的底部至前述第一雜質層的上部為止的垂直距離係比從前述第三半導體層的底部至前述第一閘極導體層的底部為止的垂直距離還要短。
如請求項1所述之使用半導體元件的記憶裝置，其中，與前述記憶單元之前述第二雜質層相連的前述源極線係與鄰接的前述記憶單元之前述第二雜質層所對應的雜質層共用。
如請求項1所述之使用半導體元件的記憶裝置，其中，與前述記憶單元之前述第三雜質層相連的前述位元線係與鄰接的前述記憶單元之前述第三雜質層所對應的雜質層共用。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述記憶單元的資料保持時，對前述板線施加第一負電壓，於前述頁寫入動作中對前述字元線施加第二負電壓，前述第一負電壓與前述第二負電壓為相同電壓。
如請求項4所述之使用半導體元件的記憶裝置，其中，前述接地電壓為零伏特。
如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質層的底部位於比前述第一絕緣層的底部更深的位置，且複數個前述記憶單元共用前述第一雜質層。
如請求項1所述之使用半導體元件的記憶裝置，其具有與前述第一雜質層相連的底線，且能夠對前述底線施加所希望的電壓。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁抹除動作中，對前述源極線施加第三負電壓，對前述字元線施加第五正電壓。
如請求項16所述之使用半導體元件的記憶裝置，其中，於前述頁抹除動作中，對前述底線施加第四負電壓。
如請求項16所述之使用半導體元件的記憶裝置，其中，前述源極線、前述字元線、前述板線及前述底線係沿前述行方向平行地配設，構成前述頁，沿前述列方向配設的位元線係與前述頁正交。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁寫入動作中，前述位元線與前述源極線之間的直流電流為零。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁抹除動作中，藉由前述第一閘極導體層與前述第二半導體層之間的電容耦合而將前述第二半導體層的電壓升壓。