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TWI853501B - 半導體記憶裝置 - Google Patents

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TWI853501B
TWI853501B TW112110499A TW112110499A TWI853501B TW I853501 B TWI853501 B TW I853501B TW 112110499 A TW112110499 A TW 112110499A TW 112110499 A TW112110499 A TW 112110499A TW I853501 B TWI853501 B TW I853501B
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Taiwan
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layer
impurity region
memory
gate
aforementioned
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各務正一
作井康司
原田望
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新加坡商新加坡優尼山帝斯電子私人有限公司
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Abstract

在本發明的動態快閃記憶體的單元中，有與基板20分離且相對於基板沿水平方向延伸的p層1，在p層1的一側有屬於第一雜質區的n+層2，在其相反側有屬於第二雜質區的n層8，以第一閘極絕緣層4被覆p層1與n+層2的一部分，並且有覆蓋閘極絕緣層4的一部分的第一閘極導體層5，有與閘極絕緣層4分離且覆蓋p層1的一部分的第二閘極絕緣層6，有覆蓋閘極絕緣層6的一部分的第二閘極導體層7，在被閘極導體層5與閘極導體層7包夾的p層的一部分有屬於第三雜質區的n+層3，在第一雜質區連接位元線，在第二雜質區連接控制線，在第一閘極導體層連接字元線，在第二閘極導體層連接板線，在第三雜質區連接源極線，藉由操作上述各者的電壓，使記憶體動作進行。

Description

半導體記憶裝置
本發明係有關半導體記憶(memory)裝置。
近年來，LSI(Large Scale Integration；大型積體電路)的技術開發係要求記憶元件的高集積化、高性能化、低耗電化、高功能化。
在通常的平面型(planar)MOS(Metal Oxide Semiconductor；金屬氧化物半導體)電晶體(transistor)中，通道(channel)係朝沿著半導體基板上表面水平方向延伸。相對於此，SGT(surrounding gate transistor；環繞閘極式電晶體)的通道則是朝相對於半導體基板上表面垂直的方向延伸(參照例如非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。使用上述的SGT作為選擇電晶體，能夠進行連接有電容器(capacitor)的DRAM(Dynamic Random Access Memory(動態隨機存取記憶體)，參照例如非專利文獻2)、連接有電阻值變化元件的PCM(Phase Change Memory(相變記憶體)，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory(電阻式隨機存取記憶體)，參照例如非專利文獻4)、藉由電流使磁自旋(spin)的方向變化而使電阻值變化的MRAM(Magneto-resistive Random Access Memory(磁阻式隨機存取記憶體)，參照例如非專利文獻5)等的高集積化。此外，有不具電容器的以一個MOS電晶體構 成的DRAM記憶單元(memory cell)(參照例如非專利文獻6、非專利文獻9)、具有積存載子(carrier)的溝部與雙閘極電極的DR-AM記憶單元(參照例如非專利文獻8)等。然而，不具電容器的DRAM係有嚴重受到浮體(floating body)的來自字元(word)線的閘極(gate)電極的耦合(coupling)所影響而無法擁有足夠的電壓裕度(margin)的問題點。此外，當基板完全空乏化，上述的負面影響便變得更嚴重。此外，有在SOI(Silicon on Insulator；絕緣層上覆矽)層使用兩個MOS電晶體形成一個記憶單元的Twin-Transistor記憶元件(例如，參照例如專利文獻1、2)。在該些元件中係形成為，劃分兩個MOS電晶體的浮體通道的成為源極(source)或汲極(drain)的n+層係與絕緣層相接。藉由與該n+層絕緣層相接，兩個MOS電晶體的浮體通道係電性分離。屬於信號電荷的電洞群係蓄積在其中一方電晶體的浮體通道。蓄積有電洞的浮體通道的電壓係因施加至相鄰MOS電晶體的閘極電極的脈波(pulse)電壓施加而大幅地變化。因此，無法使寫入時的「1」與「0」的動作裕度足夠大(例如，非專利文獻10)。本案係有關不具電阻值變化元件和電容器而能夠僅以MOS電晶體構成的使用半導體元件的記憶裝置。
[先前技術文獻]
[專利文獻]
專利文獻1：US2008/0137394 A1
專利文獻2：US2003/0111681 A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K.W. Song, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：K. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosun, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,”IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：E. Yoshida, T, Tanaka, “A Capacitorless 1T-DARM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory”, IEEE Trans, on Electron Devices vol.53, pp.692-697 (2006)
非專利文獻8：Md. Hasan Raza Ansari, Nupur Navlakha, Jae Yoon Lee, Seongjae Cho, “Double-Gate Junctionless 1T DRAM With Physical Barriers for Retention Improvement”, IEEE Trans, on Electron Devices vol.67, pp.1471-1479 (2020)
非專利文獻9：Takashi Ohasawa and Takeshi Hamamoto, “Floating Body Cell-a Novel Body Capacitorless DRAM Cell”, Pan Stanford Publishing (2011)
非專利文獻10：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
非專利文獻11：“Future Scaling and Integration technology”, International Electron Device Meeting Short Course (2021)
[發明所欲解決之課題]
本案係提供一種記憶裝置，係解決無電容器的一個電晶體型的DRAM中因字元線與浮體的耦合電容造成的雜訊(noise)和記憶體的不穩定性而導致的誤讀出和記憶資料(data)的誤改寫的問題。此外，使用GAA(Gate All Around；環繞式閘極)(參照例如非專利文獻11)技術，導入沿垂直方向堆疊記憶單元的構造，藉此，提供實現高密度且高速的MOS電路的半導體記憶裝置。
為了解決上述課題，本發明的使用半導體元件的記憶裝置係具備記憶單元，該記憶單元係包含：
半導體基體，係相對於基板沿水平方向延伸；
第一雜質區，係沿前述半導體基體的延伸方向相連；
第二雜質區，係與前述半導體基體的與前述第一雜質區為相反側的一端相連；
第一閘極絕緣層，係覆蓋前述半導體基體的一部分；
第一閘極導體層，係覆蓋前述第一閘極絕緣層；
第二閘極絕緣層，係覆蓋前述半導體基體的一部分且未與前述第一閘極導體層相接；
第二閘極導體層，係未與前述第一閘極導體層相接且覆蓋前述第二閘極絕緣層；及
第三雜質區，係形成於位在前述第一閘極導體層與前述第二閘極導體層之間的前述半導體基體的一部分(第一發明)。
在上述的第一發明中，前述第一閘極導體層與前述第二閘極導體層的功函數不同(第二發明)。
前述半導體基體係包含於前述第三雜質區所在的部分的垂直剖面(第三發明)。
在上述的第一發明中，複數個前述記憶單元設置成與位於前述基板上的第一絕緣層分離且各個前述記憶單元的中心軸與垂直前述基板的方向平行；並且，
前述使用半導體元件的記憶裝置係具有：
第一導體層，係連接於前述複數個記憶單元的複數個前述第一雜質區；
第三導體層，係連接於前述複數個記憶單元的複數個前述第二雜質區；及
第二導體層，係連接於前述複數個記憶單元的複數個前述第三雜質區(第四 發明)。
在上述的第四發明中，前述複數個記憶單元排列成各個前述記憶單元的中心軸與平行於前述基板的水平方向平行，並且，相較於相鄰的前述記憶單元的前述半導體基體於前述基板的水平方向的間隔，相鄰的前述記憶單元的前述半導體基體於前述基板的垂直方向的間隔較寬(第五發明)。
在上述的第五發明中，前述複數個記憶單元的前述第一閘極導體層係由沿前述基板的水平方向相鄰的複數個前述記憶單元所共有(第六發明)。
在上述的第五發明中，前述第二閘極導體層係由相對於前述基板沿水平方向或垂直方向相鄰的複數個前述記憶單元所共有(第七發明)。
在上述的第四發明中，前述第一導體層與前述第一雜質區的接觸面係等於或大於與前述第一雜質區相連的前述半導體基體的剖面面積(第八發明)。
在上述的第四發明中，前述第三導體層與前述第二雜質區的接觸面係等於與前述第二雜質區相連的前述半導體基體的剖面面積或為前述剖面面積以上(第九發明)。
在上述的第四發明中，前述第一雜質區與前述第二雜質區的至少一者係由相對於前述基板沿水平方向相鄰的前述記憶單元所共有(第十發明)。
在上述的第四發明中，前述第三導體層係由沿水平方向相鄰的前述記憶單元所共有，而沿垂直方向相鄰的前述記憶單元之間則彼此分離(第十一發明)。
在上述的第一發明中，前述第二雜質區的雜質濃度比前述第一雜質區或前述第三雜質區的雜質濃度低(第十二發明)。
在上述的第一發明中，前述第一雜質區係連接至位元(bit)線，前述第三雜質區係連接至源極線，前述第一閘極導體層係連接至字元線，前述第二閘極導體層係與板(plate)線相連，前述第二雜質區係與控制(control)線相連，前述記憶裝置係對前述源極線、前述位元線、前述板線、前述字元線、前述控制線分別供給電壓，而進行記憶體的寫入及/或記憶體的抹除(第十三發明)。
在上述的第十三發明中，前述記憶裝置係控制施加於前述位元線、前述源極線、前述字元線、前述板線及前述控制線的電壓，藉由在前述第一雜質區與前述第三雜質區之間流通的電流所引起的撞擊游離化(impact ionization)現象或閘極引發汲極漏電流，使電子群與電洞群產生於前述半導體基體及前述第一雜質區，並且使所產生的前述電子群與前述電洞群之中的屬於前述半導體基體中的多數載子之前述電子群或前述電洞群之其中一者的一部分或全部殘留於前述半導體基體，藉此進行記憶體寫入動作；前述記憶裝置係控制施加於前述位元線、前述源極線、前述字元線、前述板線及前述控制線的電壓，從前述第一雜質區、前述第二雜質區和前述第三雜質區的至少一處將殘留的屬於前述半導體基體中的多數載子的前述電子群或前述電洞群之其中一者移除，藉此進行記憶體抹除動作(第十四發明)。
1,1a,1b,1aa,1ab,1ba,1bb:p層(半導體基體)
2,2aa,2ab,2ba,2bb,2ax,2bx:n+層(雜質區)
3,3aa,3ab,3ba,3bb,3ax,3bx:n+層(雜質區)
4,4aa,4ab,4ba,4bb,4ax,4bx:閘極絕緣層(第一閘極絕緣層)
5,5a,5b:閘極導體層(第一閘極導體層)
6,6aa,6ab,6ba,6bb,6ax,6bx:閘極絕緣層(第二閘極絕緣層)
7:閘極導體層(第二閘極導體層)
8,8aa,8ab,8ba,8bb,8ax,8bx:n層(雜質區)
11,11a,11b:導體層(第三配線導體層)
12:導體層(第一配線導體層)
13,13a,13b:導體層(第二配線導體層)
14:反轉層
15:夾止點
16:空乏層
17:電洞群(剩餘電洞)
18:電子(注入的電子)
19:反轉層
20:基板
21:絕緣層(第一絕緣層)
BL,BL1,BL2:位元線
CDC,CDC1:控制線
PL:板線
SL:源極線
WL,WL1,WL2:字元線
圖1係顯示第一實施型態的使用半導體元件的記憶裝置的剖面構造之圖。
圖2係說明第一實施型態的使用半導體元件的記憶裝置的寫入動作、動作後不久的載子的蓄積、單元電流之用的圖。
圖3係用於說明第一實施型態的使用半導體元件的記憶裝置的寫入動作後不久的電洞載子的蓄積、抹除動作、單元電流的圖。
圖4係用於說明第一實施型態的使用半導體元件的記憶裝置的單元配置的圖。
圖5係用於說明展開第一實施型態的使用半導體元件的記憶裝置的圖4的單元配置之例的圖。
圖6係用於說明展開第一實施型態的使用半導體元件的記憶裝置的圖4的單元配置之例的圖。
以下，針對本發明的使用半導體元件的記憶裝置的構造、驅動方式、蓄積載子的行為、半導體裝置中的單元配置、配線構造，參照圖式進行說明。
(第一實施型態)
利用圖1至圖3，說明本發明第一實施型態的使用半導體元件的記憶單元的構造及動作機制(mechanism)。利用圖1，說明本實施型態的使用半導體元件的記憶體的單元構造。利用圖2，說明使用半導體元件的記憶體的寫入機制及載子的行為，利用圖3，說明資料抹除機制。此外，利用圖4，針對本實施型態的半導體裝置的四個記憶單元的配置例進行說明，利用圖5及圖6，針對本實施型態的記憶單元的展開方法進行說明。
於圖1顯示本發明第一實施型態的使用半導體元件的記憶單元的構造。圖1(a)係顯示俯視圖，圖1(b)係顯示沿圖1(a)的X-X’線剖切的剖面圖，圖1(c)係顯示沿圖1(a)的Y1-Y1’線剖切的剖面圖，圖1(d)係顯示沿圖1(a)的Y2-Y2’ 線剖切的剖面圖。
在基板20(申請專利範圍中的「基板」之一例)的上方，與基板20分離且沿著水平方向(X-X’線方向)形成有屬於矽(silicon)半導體基體的p層1(申請專利範圍中的「半導體基體」之一例)(以下，將p層半導體稱為「p層」)，其具有包含受體(acceptor)雜質之p型或i型(本質型)的導電型，且其垂直於中心軸的剖面為矩形。在p層1的X-X’線方向的一方側有n+層2(以下，將含有高濃度施體(donor)雜質的半導體區域稱為「n+層」)(申請專利範圍中的「第一雜質區」之一例)。在p層1的X-X’線方向的與n+層2為相反側有n層8(申請專利範圍中的「第二雜質區」之一例)(以下，將n層半導體稱為「n層」)。在p層1的表面的一部分有靠近n+層2的閘極絕緣層4(申請專利範圍中的「第一閘極絕緣層」之一例)。有第一閘極導體層5(申請專利範圍中的「第一閘極導體層」之一例)包圍閘極絕緣層4的一部分。此外，在p層1的表面的一部分有未與閘極導體層5相接的閘極絕緣層6(申請專利範圍中的「第二閘極絕緣層」之一例)。閘極導體層7(申請專利範圍中的「第二閘極導體層」之一例)未與閘極導體層5相接且被覆閘極絕緣層6的一部分。此外，從閘極絕緣層4與閘極絕緣層6之間的p層1的表面，具有n+層3(申請專利範圍中的「第三雜質區」之一例)而使p層1殘留於內部。藉此，藉由p層1、n+層2、n+層3、閘極絕緣層4、閘極絕緣層6、閘極導體層5、閘極導體層7、n層8形成一個動態快閃記憶單元(dynamic flash memory cell)。
此外，n+層3係連接於源極線SL(申請專利範圍中的「源極線」之一例)，閘極導體層7係連接於板線PL(申請專利範圍中的「板線」之一例)。此外，n+層2係連接於位元線BL(申請專利範圍中的「位元線」之一例)。此外，閘極導體層5係連接於字元線WL(申請專利範圍中的「字元線」之一例)。此外， n層8係連接於控制線CDC(申請專利範圍中的「控制線」之一例)。藉由分別操作源極線、位元線、板線、字元線、控制線的電位，使記憶體的動作進行。以下，將上述的記憶裝置稱為動態快閃記憶體(dynamic flash memory)。
另外，在圖1中，n+層3形成在p層1的周圍，惟如圖1(b)所示，在n+層3的中央部必須留有p層1的部分。此外，在圖1中，n+層3並不必將p層1的周圍全部覆蓋，n+層3只要存在於與源極線接觸的部分即可。此外，例如，亦能夠使用選擇性磊晶(epitaxial)技術，接觸p層1的表面而在該表面上形成n+層3。
此外，在圖1中，p層1係採用p型的半導體，雜質濃度可存在濃度分布(profile)。此外，n+層2、n+層3、n層8的雜質濃度亦可存在濃度分布。
此外，當將n+層2與n+層3以多數載子為電洞的p+層(以下，將含有高濃度受體雜質的半導體區域稱為「p+層」)形成時，只要使p層1為n型半導體，使n層8為p型半導體，則藉由使寫入的載子為電子，可進行動態快閃記憶體的動作。
此外，n層8的雜質濃度係比n+層2、n+層3低。這是為了降低n層8近旁的電場強度，抑制非預期的電洞或電子的產生。
此外，圖1的基板20係不論是絕緣物、半導體還是導體，其上皆形成絕緣物，且只要能夠支持記憶單元，則能夠使用任意材料。
此外，閘極導體層5、7係只要為分別透過閘極絕緣層4、6使記憶單元的一部分的電位變化，則例如可為W、Pd、Ru、Al、TiN、TaN、WN之類的金屬、金屬的氮化物、或其合金(包括矽化物(silicide))、例如TiN/W/TaN之類的積層構造，亦可為以高濃度摻雜(doped)的半導體形成。
此外，就半導體基體而言，當第一、第三雜質區的多數載子為電子時，閘極導體層7的功函數比閘極導體層5的功函數高對記憶體動作助益大；當第一、第三雜質區的多數載子為電洞時，閘極導體層7的功函數比閘極導體層5的功函數低對記憶體動作助益大。
此外，亦可採用將閘極導體層5與閘極導體層7同時製作，之後再使用圖案成形(patterning)技術予以分離的方法來形成。
此外，閘極絕緣層4和閘極絕緣層6係例如能夠使用SiO2膜、SiON膜、HfSiON膜和SiO2/SiN的積層膜等在通常的MOS製程(process)中使用的任何絕緣膜。
此外，亦可採用將閘極絕緣層4與閘極絕緣層6以相同材料同時製作，之後再予以分離的方法來形成。
此外，在圖1中，記憶單元係採用具有矩形形狀的垂直剖面來進行說明，但亦可為梯形、多邊形或是圓形。
另外，在圖1中係顯示閘極導體層5、閘極導體層7分別以一體構成，但亦可為相對於基板20沿水平方向或垂直方向分割。
利用圖2，說明本發明第一實施型態的動態快閃記憶體的寫入動作時的載子行為、蓄積、單元電流。圖2(a)及(b)係以圖1(b)為基礎(base)的圖。如圖2(a)所示，首先說明n+層2與n+層3的多數載子為電子，例如在連接至字元線WL的閘極導體層5使用n+ poly(以下，將含有高濃度施體雜質的poly Si稱為「n+ poly」)，在與板線PL相連的閘極導體層7使用p+ poly(以下，將含有高濃度受體雜質的poly Si稱為「p+ poly」)，作為p層1使用p型半導體時的情形。在連接有位元線BL的n+層2例如輸入3V，在連接有源極線SL的n+層3 例如輸入0V，在連接有字元線WL的閘極導體層5例如輸入1.5V，在連接有板線PL的閘極導體層7例如輸入-1V，在連接有控制線CDC的n層8輸入0.6V。
在此電壓施加狀態下，電子從n+層3朝n+層2的方向流動。在與閘極絕緣層4相接的p層1的表層部係形成反轉層14，此外，電場係在夾止(pinch-off)點15成為最大，在該區域產生撞擊游離化現象。藉由該撞擊游離化現象，加速的電子從連接有源極線SL的n+層3朝連接有位元線BL的n+層2撞擊Si晶格，藉由該動能，使電子．電洞對產生。所產生的電子的一部分係流至閘極導體層5，但大半係流至連接在位元線BL的n+層2。
圖2(b)係顯示在進行寫入後不久，連接有控制線CDC的n層8以外的全部偏壓(bais)變為0V時的位於p層1的電洞群17。所產生的電洞群17係p層1的多數載子，其暫時蓄積於由空乏層16局部包圍的p層1和無空乏層的由閘極絕緣層6包圍的p層1，在非平衡狀態中係實質性地將屬於具閘極導體層5的MOSFET的基板的p層1充電成正偏壓。結果，具閘極導體層5的MOSFET的臨限值電壓係因暫時蓄積於p層1的電洞而藉由正的基板偏壓效應而變低。藉此，如圖2(c)所示，具有連接有字元線WL的閘極導體層5的MOSFET的臨限值電壓係變成比中立狀態低。將該寫入狀態分配為邏輯記憶資料「1」。藉由在閘極導體層7使用功函數比閘極導體層5大的材料，從而在閘極絕緣層6與p層1的界面不會產生空乏層，使蓄積剩餘電洞變得更容易。此外，只要對控制線CDC施加0或正的電壓，剩餘電洞的蓄積效率會進一步提升。
另外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL、控制線CDC的電壓條件係供進行寫入動作之用的一例，亦可為能夠使寫入動作進行的其他動作電壓條件。就資料的寫入方法而言，施加於上述的位元線 BL、源極線SL、字元線WL、板線PL、控制線CDC的電壓條件係亦能夠為3V(BL)/0V(SL)/0V(PL)/1.5V(WL)/0V(CDC)、3V(BL)/0V(SL)/-1V(PL)/1.5V(WL)/O.6V(CDC)、3V(BL)/0V(SL)/-1V(PL)/1.5V(WL)/3V(CDC)等組合。
此外，蓄積的電洞的量係以圖1(b)中所示的由閘極導體層7包圍的p層1的體積來決定。要增加蓄積的電洞的量係只要擴大p層1的剖面面積或增長p層1的水平方向的長度即可。具體而言，只要增長p層1的垂直於基板之方向的尺寸，便能夠在不犠牲俯視的記憶單元的面積的情況下增加蓄積的電洞的量。
此外，藉由固定控制線的電位，而使p層1的電位穩定，因此有助於延長所蓄積的剩餘電洞的保持時間。
另外，亦可替代引起上述撞擊游離化現象，而使閘極引發汲極漏(GIDL)電流流通來產生電洞群(參照例如非專利文獻8)。
接著，利用圖3，說明圖1所示的第一實施型態的動態快閃記憶體的抹除動作機制。從圖2(b)所示的狀態，對位元線BL施加0.6V的電壓，對源極線SL施加0V的電壓，對板線PL施加3V的電壓，對字元線WL及控制線CDC施加0.5V的電壓。結果，藉由施加於板線的3V，在p層1的界面形成反轉層19，而電性相連n+層3和n層8。寫有「1」的p層1的電洞濃度係充分高於n+層3、n層8、反轉層19，因此藉由其濃度梯度，電洞藉由擴散而流入n+層3、n層8、反轉層19。反之，n+層3、n層8、反轉層19的電子濃度比p層1的電子濃度高，因此藉由濃度梯度，電子18藉由擴散而流入p層1。流入p層1的電子係在p層1中與電洞進行再結合而消滅。另外，於抹除時係藉由反轉層19的形成而電性連接n+層3及n層8，因此，能夠提高電洞與電子的再結合機 會。另一方面，注入的電子18並沒有全部消滅，沒消滅的電子18係因位元線BL與源極線SL的電位梯度，藉由漂移(drift)而通過空乏層16，流入n+層2。電子係從源極線SL不斷地供給，因此過剩的電洞係在非常短的時間與電子再結合，回復成初始的狀態。藉此，如圖3(b)所示，具有連接有該字元線WL的閘極導體層5的MOSFET係回復成原本的臨限值。該記憶元件的抹除狀態係成為邏輯記憶資料「0」。
另外，施加於位元線的電壓不論比0.6V高還是低，只要為電子的漂移在空乏層16內所引起的電壓，便為能夠進行調整的範圍。此外，即使為0V亦夠能進行抹除動作。此外，就其他的資料的抹除方法而言，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件係亦能夠為1.5V(BL)/0V(SL)/3V(PL)/0V(WL)/0V(CDC)、0.6V(BL)/0V(SL)/0V(PL)/3V(WL)/0.6V(CDC)、0V(BL)/0.6V(SL)/3V(PL)/0V(WL)/0.6V(CDC)、0V(BL)/0V(SL)/3V(PL)/0V(WL)/0.6V(CDC)等組合，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件係供進行抹除動作之用的一例，亦可為能夠使抹除動作進行的其他動作條件。
於資料抹除時，基本上係以蓄積在p層1的剩餘電洞與電子再結合的電流決定，因此，從源極線SL和控制線CDC只有非常少的電流流通至位元線BL。
圖4係用於說明第一實施型態的使用半導體元件的記憶裝置的單元配置的圖，圖4(a)為俯視圖，圖4(b)為沿圖4(a)的S-S’線剖切的垂直剖面圖，圖4(c)及圖4(d)係分別為沿圖4(a)的S1-S1’線、S2-S2’線剖切的垂直剖面圖。在圖4的例子中，上述的動態快閃記憶單元係在基板20與絕緣層21(申請專利範圍 中的「第一絕緣層」之一例)之上，沿垂直方向(以下，以「列(column)方向」或「列」進行表記，y方向)彼此分離地排列，且動態快閃記憶單元係復沿水平方向(以下，以「行(row)方向」或「行」進行表記，x方向)排列。在圖4中係顯示將記憶單元配置兩行兩列之例，但在實際的記憶裝置中係能夠配置更多的記憶單元。
圖4(b)顯示配置在第一列的兩個單元的剖面圖。第一行、第一列的記憶單元如前述說明所述，以p層1aa、n+層2aa、n+層3aa、閘極絕緣層4aa、閘極導體層5a、閘極絕緣層6aa、閘極導體層7a、n層8aa所構成。第二行、第一列係以p層1ba、n+層2ba、n+層3ba、閘極絕緣層4ba、閘極導體層5b、閘極絕緣層6ba、閘極導體層7b、n層8ba構成記憶單元。此外，n+層2aa、2ba係連接於第一導體層13a(申請專利範圍中的「第一導體層」之一例)。此外，n+層3aa、3ba係連接於第二導體層12(申請專利範圍中的「第二導體層」之一例)。此外，n層8aa、8ba係連接於第三導體層11(申請專利範圍中的「第三導體層」之一例)，而構成第一列的記憶單元陣列(array)。藉由將上述記憶單元陣列相對於基板20沿水平方向(在圖1(a)中為上方向)展開，能夠獲得兩列兩行的合計具有四個記憶單元的記憶裝置。
圖4(c)係顯示沿S1-S1‘線剖切的四個單元陣列的剖面構造。就圖式中的元件編號而言，在各個單元採用p層1xy、閘極絕緣層4xy的型態表示，各個元件編號的數字後面的x指行而y指列，當該字母為a時表示第一行或第一列，同樣地，b表示第二行或第二列(另外，以下，該些行、列可能僅以數字概括性地表示。例如，或將p層1aa至p層1bb概括性地表記為p層1)。閘極導體層5x係為行方向的各個單元所共有，例如，含有p層1aa的單元、含有p層1ab的單元係共有閘極導體層5a。同樣地，含有p層1ba的單元、含有p層1bb的單 元係共有閘極導體層5b。
此外，雖未圖示，但同閘極導體層5一樣，閘極導體層7a係與單元的閘極絕緣層6aa、閘極絕緣層6ab相接而成為共通的。此外，閘極導體層7b係與單元的閘極絕緣層6ba、閘極絕緣層6bb相接而成為共通的。
此外，導體層12係只要有接觸n+層3，則亦可同閘極導體層5和閘極導體層7一樣沿垂直方向分離。
此外，圖4(d)係顯示在導體層12的部分沿S2-S2‘線剖切的四個單元陣列的剖面構造。導體層12係與單元的雜質區3aa至雜質區3bb相接而成為共通的。此外，在各個單元的剖面係有p層1。
利用圖5(a)、圖5(b)，顯示實現本發明第一實施型態的更高密度的記憶裝置的記憶單元的配置的一例。在圖5中，圖5(a)為俯視圖，圖5(b)為沿圖5(a)的S-S’線剖切的垂直剖面圖。在圖5(a)、圖5(b)中，與圖1相同或類似的構成部分係僅以數字給予相同的元件符號。
在圖5(a)中係將圖4的p層1aa至p層1bb概括性地表記為p層1，將n+層2aa至n+層2bb概括性地表記為n+層2，將n+層3aa至n+層3bb概括性地表記為n+層3，將閘極絕緣層4aa至閘極絕緣層4bb概括性地表記為閘極絕緣層4，將閘極導體層5a至閘極導體層5b概括性地表記為閘極導體層5，將配線導體層13a、配線導體層13b表記為配線導體層13。
將圖5(a)中導體層11的中央部到導體層13的中央部為止的構成要素表記為「CELL」。圖5(a)係顯示在與基板20相接的絕緣層21之上，從左側起將圖5(a)的單位CELL以正方向、左右翻轉方向、正方向並排，且相鄰的單位CELL彼此共有導體層11和導體層13，而全部配置4x3=12個單元之例。同 樣地，在圖5(b)係顯示從左側起將圖5(a)的單位CELL以正方向、左右翻轉方向、正方向並排，相鄰的單位CELL彼此共有導體層11和導體層13而排成的剖面圖。
另外，在圖5中係顯示沿右方向展開記憶單元之例，但在圖5(a)中亦能夠沿上方向展開記憶單元，在圖5(b)中亦能夠從基板20沿垂直方向展開。
此外，圖5係以圖1的記憶單元作為基礎，但亦可如圖6所示，構成為在相鄰的單元彼此間n+層2相連，有一部分以導體層13被覆。
此外，同樣地，亦可如圖6所示，構成為相鄰的單元的n層8相連，有一部分以導體層11被覆。
本實施型態係具有下述特徵。
(特徵1)
本發明第一實施型態的動態快閃記憶體係由屬於半導體基體的p層1、第一雜質區2、第二雜質區8、第三雜質區3、第一閘極絕緣層4、第二閘極絕緣層6、第一閘極導體層5及第二閘極導體層7所構成。由於上述構造，在寫入邏輯資料「1」時產生的多數載子係能夠蓄積於屬於第一半導體基體的p層1，並能夠調整其容量，因此能夠使蓄積電洞的量增加，並使資訊保持時間變長。此外，於資料抹除時係對連接於板線PL的第二閘極導體層7供給正電壓，藉此，在第二閘極絕緣層與p層1的界面形成反轉層，此外，對控制線CDC施加固定的電壓，藉此，擴大剩餘電洞與電子的再結合面積，並在第一雜質區2施加電壓，促進載子的漂移，藉此，使抹除變容易。因此，能夠擴大記憶體的動作裕度，能夠降低耗電，有助於記憶體的高速動作。
(特徵2)
在本發明第一實施型態的動態快閃記憶體中，係相對於基板的垂直方向堆疊複數個記憶單元，且相鄰的單元彼此藉由閘極導體層5而電性屏蔽。在習知技術的記憶體的單元配置中，當以最小線寬將記憶單元高密度地配置時，記憶單元間的電性交互作用係變大，另一方面，當為了防止該交互作用而空出單元的字元線間隔，記憶體的密度便變低。依據本發明第一實施型態，能夠在不改變俯視的面積的情況下形成記憶單元交互作用少的配置，因此，能夠形成高密度且具有裕度的記憶單元配置。
(特徵3)
在本發明第一實施型態的動態快閃記憶體中，係能夠在不犠牲俯視的記憶體密度的情況下自由調整記憶單元的p層1的垂直方向的厚度、水平方向的長度，因此，能夠增加寫入時的載子的數目，並能夠擴大記憶體動作的裕度。
(特徵4)
在本發明第一實施型態的動態快閃記憶體中，係在不犠牲記憶體密度的情況下相對於基板擴大垂直方向的記憶單元的間隔，因此，可擴大各記憶體的垂直方向的閘極導體層5的間隔，能夠使寄生電容形成為比習知技術例小，此外，亦能夠實質性地增厚閘極導體層5的垂直方向的膜厚，因此，能夠減少寄生電阻，有助於記憶體的高速動作。
(特徵5)
在本發明第一實施型態的動態快閃記憶體中，係能夠沿垂直方向將複數個記憶單元連接於與位元線BL連接的導體層13，故相較於將記憶單元配置成二維狀的習知技術，能夠實現較短的配線，寄生電阻和寄生電容比習知技術例減少，記憶體能夠高速動作，且可擴大記憶體的動作裕度。在習知技術的記憶單元的配 置中，為了縮小俯視的面積，重要的是將多少記憶單元連接至同一位元線，但另一方面，當將許多單元連接至同一位元線時，其寄生電阻和寄生電容的二維的佈局(layout)依存性便變大，有限縮記憶體動作裕度的問題。
(特徵6)
當連接使記憶體活性化的字元線的記憶單元時，與連接控制線的記憶單元相同，只要在進行讀寫的單元係施加最佳的控制線的電壓，且對進行讀寫的單元以外的單元則在控制線施加固定的某電壓，便能夠提供抗外部雜訊能力強的記憶體。
此外，本發明係能夠在不超出本發明廣義上的精神及範圍的情況下實現各式各樣的實施型態及變形。此外，上述各實施型態係用於說明本發明的實施例，並不限定本發明的範圍。上述實施例及變形例係能夠任意組合。此外，即便視需要而將上述實施型態的構成要件的一部分移除，仍在本發明的技術思想的範圍內。
[產業上的利用可能性]
藉由使用本發明的半導體元件，能夠提供比習知技術更高密度、高速且高動作裕度的半導體記憶裝置。
1,1a,1b:半導體基體
2:n+層
3:n+層
4:第一閘極絕緣層
5:第一閘極導體層
6:第二閘極絕緣層
7:第二閘極導體層
8:n層
20:基板
BL:位元線
CDC:控制線
PL:板線
SL:源極線
WL:字元線

Claims (12)

  1. 一種使用半導體元件的記憶裝置，係具備記憶單元，該記憶單元係包含：半導體基體，係相對於基板沿水平方向延伸；第一雜質區，係沿前述半導體基體的延伸方向相連；第二雜質區，係與前述半導體基體的與前述第一雜質區為相反側的一端相連；第一閘極絕緣層，係覆蓋前述半導體基體的一部分；第一閘極導體層，係覆蓋前述第一閘極絕緣層；第二閘極絕緣層，係覆蓋前述半導體基體的一部分且未與前述第一閘極導體層相接；第二閘極導體層，係未與前述第一閘極導體層相接且覆蓋前述第二閘極絕緣層；及第三雜質區，係形成於位在前述第一閘極導體層與前述第二閘極導體層之間的前述半導體基體的一部分，其中，複數個前述記憶單元設置成與位於前述基板上的第一絕緣層分離且各個前述記憶單元的中心軸與垂直於前述基板的方向平行，前述使用半導體元件的記憶裝置係更具有：第一導體層，係連接於前述複數個記憶單元的複數個前述第一雜質區；第三導體層，係連接於前述複數個記憶單元的複數個前述第二雜質區；及第二導體層，係連接於前述複數個記憶單元的複數個前述第三雜質區，前述複數個記憶單元係排列成各個前述記憶單元的中心軸與平行於前述基板的水平方向平行，並且，相較於相鄰的前述記憶單元的前述半導體基體於前述 基板的水平方向的間隔，相鄰的前述記憶單元的前述半導體基體於前述基板的垂直方向的間隔較寬。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質區係連接至位元線，前述第三雜質區係連接至源極線，前述第一閘極導體層係連接至字元線，前述第二閘極導體層係與板線相連，前述第二雜質區係與控制線相連，前述記憶裝置係對前述源極線、前述位元線、前述板線、前述字元線、前述控制線分別供給電壓，而進行記憶體的寫入及/或記憶體的抹除。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述第二閘極導體層的功函數不同。
  4. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述半導體基體係包含於前述第三雜質區所在的部分的垂直剖面。
  5. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述複數個記憶單元的前述第一閘極導體層係由沿前述基板的水平方向相鄰的複數個前述記憶單元所共有。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第二閘極導體層係由相對於前述基板沿水平方向或垂直方向相鄰的複數個前述記憶單元所共有。
  7. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一導體層與前述第一雜質區的接觸面係等於或大於與前述第一雜質區相連的前述半導體基體的剖面面積。
  8. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第三導體層與前述第二雜質區的接觸面係等於與前述第二雜質區相連的前述半導 體基體的剖面面積或為前述剖面面積以上。
  9. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質區與前述第二雜質區的至少一者係由相對於前述基板沿水平方向相鄰的前述記憶單元所共有。
  10. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第三導體層係由沿水平方向相鄰的前述記憶單元所共有，而沿垂直方向相鄰的前述記憶單元之間則彼此分離。
  11. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第二雜質區的雜質濃度比前述第一雜質區或前述第三雜質區的雜質濃度低。
  12. 如請求項2所述之使用半導體元件的記憶裝置，其中，前述記憶裝置係控制施加於前述位元線、前述源極線、前述字元線、前述板線及前述控制線的電壓，藉由在前述第一雜質區與前述第三雜質區之間流通的電流所引起的撞擊游離化現象或閘極引發汲極漏電流，使電子群與電洞群產生於前述半導體基體及前述第一雜質區，並且使所產生的前述電子群與前述電洞群之中的屬於前述半導體基體中的多數載子之前述電子群或前述電洞群之其中一者的一部分或全部殘留於前述半導體基體，藉此進行記憶體寫入動作；前述記憶裝置係控制施加於前述位元線、前述源極線、前述字元線、前述板線及前述控制線的電壓，從前述第一雜質區、前述第二雜質區和前述第三雜質區的至少一處將殘留的屬於前述半導體基體中的多數載子的前述電子群或前述電洞群之其中一者移除，藉此進行記憶體抹除動作。
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