TWI879034B

TWI879034B - 用以提高在自動測試設備系統中之流通量的記憶體佇列操作

Info

Publication number: TWI879034B
Application number: TW112131549A
Authority: TW
Inventors: 艾德蒙多迪拉龐堤; 斯爾詹馬利席克
Original assignee: 日商愛德萬測試股份有限公司
Priority date: 2022-09-15
Filing date: 2023-08-22
Publication date: 2025-04-01
Also published as: TW202417865A; US20240096432A1; US12293802B2

Abstract

一種測試器系統包括一測試電腦系統，其係用於協調及控制複數個受測裝置(DUT)之測試，以及一硬體介面板，其係耦合至該測試電腦系統並由該測試電腦系統控制。該硬體介面板可操作以將測試輸入信號施加至該等複數個DUT，並且可操作以從該等複數個DUT接收測試輸出信號，該硬體介面板包括：一處理器，其可操作以存取測試型樣資料以供施加至一DUT。該測試器系統亦包括一記憶體，該記憶體係耦合至該處理器並包含複數個緩衝區，該等複數個緩衝區係組織成包括一緩衝區前端及一緩衝區後端之一先進先出(FIFO)記憶體佇列，該等複數個緩衝區可操作以於該緩衝區前端處從該處理器接收該測試型樣資料，一直接記憶體存取(DMA)引擎，該DMA引擎係耦合至該記憶體並且可操作用於從該緩衝區後端讀出資料並向該DUT供應測試型樣資料，一緩衝表，該緩衝表用於維護該等複數個緩衝區內之一緩衝序列，並且用於維護關於該等複數個緩衝區之空缺及佔用資訊，以及驅動器硬體，該驅動器硬體係耦合至該DMA引擎，並且可操作以接收該測試型樣資料並用於將該等測試輸入信號驅送至該等複數個DUT。

Description

用以提高在自動測試設備系統中之流通量的記憶體佇列操作

相關申請案交互參照

本申請案訴求De La Puente等人於2022年9月15日提出申請之美國臨時性專利申請案63/407,099(代理人案號ATSY-0111-00.00US)之利益及優先權。本申請案訴求De La Puente等人於2023年1月23日提出申請之美國臨時性專利申請案63/440,610(代理人案號ATSY-0111-01.01US)之利益及優先權。本申請案係有關於美國專利申請案第13/773,569號，現為美國專利10,162,007，係於2013年2月21日提出申請。本申請案亦有關於美國專利申請案第15/914,553號，現為美國專利11,009,550，係於2018年3月7日提出申請。另外，本申請案係有關於美國專利申請案第15/982,910號，現為美國專利10,288,681，係於2018年5月17日提出申請。本申請案係進一步有關於美國專利申請案第17/135,731及17/135,790號，係於12/28/2020提出申請。所有此類申請案之全文特此係以參考方式併入本文。

本發明之實施例係有關於電子器件之製造及測試領域。更具體而言，本發明之實施例係有關於用於記憶體佇列操作以使自動化測試設備(ATE)系統中之流通量增加之系統及方法。

自動化測試設備(ATE)可以是對半導體裝置或電子總成進行一測試之任何測試總成。ATE總成可用於執行快速進行測量並產生測試結果之自動化測試，可接著對該等測試結果進行分析。一ATE總成可包含一複合體自動化測試總成，該複合體自動化測試總成可包括一自訂、專屬電腦控制系統及許多不同測試儀器，該等測試儀器有自動測試電子部件及/或半導體晶圓測試之能力，諸如系統晶片(SOC)測試、積體電路測試、網路介面、及/或固態驅動機(SSD)。ATE系統減少在測試裝置上花費之時間量以確保裝置按設計作用，同時還當作一診斷工具，用以確定一給定裝置在送達消費者之前，裡面是否存在故障組件。

受測裝置(DUT)之測試大致包含發送一系列測試型樣或「向量」以激勵一裝置，以及收集該裝置之回應。對於複合體總成，例如網路介面、通用串列匯流排(USB)配接器及/或SSD，此類測試型樣可採用高階指令之形式，例如「讀取」或「寫入」、扇區位址、以及「資料」。在習知技術下，用於測試裝置之型樣及工作負載已經使用一演算法型樣產生器(APG)及一硬體加速器在硬體中產生。舉例而言，一硬體式APG將產生一資料型樣、將一指令發送至例如SSD以將資料寫入一特定位址或位址範圍、以及讀回資料。APG通常會收集異動之效能資料，並且將寫入之資料與接收到之資料作比較以檢測錯誤。這使得測試系統能夠以DUT之最大速度產生資料，其中測試器不會成為瓶頸。

另外，在習知技術下，許多DUT在一標準「週邊」介面上運作，例如序列附接SCSI(SAS)、序列AT附接(SATA)、串列週邊介面(SPI)、內部整合電路(I2C)、通用串列匯流排(USB)、及類似者。此類介面通常需要來自一更通用「主要」或「處理器」匯流排，例如快速週邊組件互連(PCIe)，之轉換電子器件。

這些設計通常會在一現場可規劃閘陣列(FPGA)中實施，以實現更快之上市時間及設計靈活性。

隨著效能不斷提高，越來越多電腦週邊裝置正在捨棄特殊化匯流排介面，並且正在採用「主要」匯流排介面，例如PCIe。舉例而言，高效能SSD 正在從序列AT附接(SATA)介面移轉至「M.2」PCIe介面。習知技術測試器中使用之FPGA無法跟上測試此類新興裝置所需增加之資料率，並且FPGA在實施主匯流排協定，例如PCIe「第5代」及/或PCIe CXL，方面係進一步面臨挑戰。

較新之ATE系統可運用(諸)高效能處理器代替上述FPGA以產生型樣、指令、及/或工作負載來測試DUT。此類高效能處理器可俗稱或稱為「伺服器」、「工作站」、「高核心數(HCC)」、及/或「企業」處理器。此一處理器之一項實例係Intel® Xeon®「Sapphire Rapids」處理器系列。一般需要此類高效能處理器才能實現測試多個、高層次受測裝置(DUT)所需之資料產生及資料轉移率。

根據本發明之實施例係有關於一種記憶體區塊佇列機制，用於增加由測試器系統中之一CPU自動產生之測試型樣送至DUT之流通量。本發明緩衝寫入資料，以使得資料能夠以最高速度施加至DUT。本方法將記憶體組織為區塊佇列，以同時產生新測試型樣並在一測試器中使用這些型樣。CPU即時產生資料並在記憶體中將資料排入佇列。本發明能夠將CPU用於高速型樣產生。

習知DMA技巧及DMA相關硬體一般無法與CPU式自動化測試型樣產生(ATPG)配合使用，因為DMA之使用預先假定測試資料可事前在記憶體中用於一DMA轉移。然而，對於CPU式ATPG，資料係即時產生，因此不可用於DMA。本發明有助於記憶體頻寬。記憶體排入佇列方案亦可即時修改。

因此，需要測試器中進行記憶體佇列操作以使一ATE系統中之流通量增加之系統及方法。另外還需要測試器中進行記憶體佇列操作以使一ATE系統中之流通量增加之系統及方法，其實現對測試及測試設置之軟體式變更。更需要測試器中進行記憶體佇列操作以使一ATE系統中之流通量增加之系統及方法，其與測試電子裝置之現有系統及方法相容且互補。

在一項實作態樣中，可使用高記憶體頻寬(HBM)技巧來進一步展開記憶體頻寬。

根據本發明之一實施例，一種測試器系統包括用於對複數個受測裝置(DUT)之測試進行協調及控制之一測試電腦系統，以及耦合至該測試電腦系統並由該測試電腦系統控制之一硬體介面板。該硬體介面板可操作以將測試輸入信號施加至該等複數個DUT，並且可操作以從該等複數個DUT接收測試輸出信號，該硬體介面板包括：一處理器，其可操作以存取測試型樣資料以供施加至一DUT。該測試器系統亦包括一記憶體，該記憶體係耦合至該處理器並包含複數個緩衝區，該等複數個緩衝區係組織成包括一緩衝區前端及一緩衝區後端之一先進先出(FIFO)記憶體佇列，該等複數個緩衝區可操作以於該緩衝區前端處從該處理器接收該測試型樣資料，一直接記憶體存取(DMA)引擎，該DMA引擎係耦合至該記憶體並且可操作用於從該緩衝區後端讀出資料並向該DUT供應測試型樣資料，一緩衝表，該緩衝表用於維護該等複數個緩衝區內之一緩衝序列，並且用於維護關於該等複數個緩衝區之空缺及佔用資訊，以及驅動器硬體，該驅動器硬體係耦合至該DMA引擎，並且可操作以接收該測試型樣資料並用於將該等測試輸入信號驅送至該等複數個DUT。

實施例包括以上內容，並且更包括其中該處理器包含一高核心數(HCC)處理器。

實施例包括以上內容，並且更包括該等複數個緩衝區中之各緩衝區之大小大約為3200萬位元組。

實施例包括以上內容，並且更包括其中該等複數個緩衝區之大小大約為160億位元組。

實施例包括以上內容，並且更包括其中該DMA引擎以一第一速度從該FIFO記憶體佇列讀取該資料，並且其中該處理器以一第二速度填充該FIFO 記憶體佇列，以及其中該第一速度比該第二速度快。

實施例包括以上內容，並且更包括其中該HCC處理器支援PCIE協定，並且其中該硬體介面板使用PCIE與該等複數個DUT通訊。

實施例包括以上內容，並且更包括其中該HCC處理器包含N個核心，以及其中N可基於一規定測試效能調整大小。

實施例包括以上內容，並且更包括其中該測試型樣資料係由該處理器以演算法方式產生。

實施例包括以上內容，並且更包括其中當該FIFO記憶體佇列滿時，該處理器暫停填充該FIFO記憶體佇列，並且其中當該FIFO記憶體佇列空時，該DMA引擎暫停從該FIFO記憶體佇列讀出資料。

根據本發明之另一實施例，一測試器系統包括一測試電腦系統，該測試電腦系統係用於協調及控制複數個受測裝置(DUT)之測試，以及一硬體介面板，該硬體介面板係耦合至該測試電腦系統並由該測試電腦系統控制，該硬體介面板可操作以將測試輸入信號施加至該等複數個DUT，並且可操作以從該等複數個DUT接收測試輸出信號，該硬體介面板包括一微處理器，該微處理器可操作以自動產生測試型樣資料以供施加至一DUT，一記憶體，該記憶體係耦合至該微處理器並包括複數個緩衝區，該等複數個緩衝區係組織成包括一緩衝區前端及一緩衝區後端之一先進先出(FIFO)記憶體佇列，該等複數個緩衝區可操作以於該緩衝區前端處以一第一速率從該處理器接收該測試型樣資料，一直接記憶體存取(DMA)引擎，該DMA引擎係耦合至該記憶體並且可操作用於以一第二速率從該緩衝區後端讀出資料並向該DUT供應測試型樣資料，其中該第二速率比該第一速率快，一緩衝表，該緩衝表用於維護該等複數個緩衝區內之一緩衝序列，用於維護關於該等複數個緩衝區之空缺及佔用資訊，以及包括用於指出該緩衝區前端及該緩衝區後端之指標，以及驅動器硬體，該驅動器硬體係耦合至該DMA引擎，並且可操作以接收該測試型樣資料並用於將該等測試輸入信號驅送至該等複數個DUT。

實施例包括以上內容，並且更包括其中該微處理器包含一高核心數(HCC)處理器。

實施例包括以上內容，並且更包括其中該測試型樣資料包含由該微處理器以演算法方式產生之複數個測試向量。

實施例包括以上內容，並且更包括其中當該FIFO記憶體佇列滿時，該微處理器暫停填充該FIFO記憶體佇列，並且其中當該FIFO記憶體佇列空時，該DMA引擎暫停從該FIFO記憶體佇列讀出資料。

根據本發明之一方法實施例，一種憑藉一測試器系統用於測試一受測裝置(DUT)之方法包括使用一微處理器自動產生複數個測試型樣向量以供施加至該DUT，用由該微處理器產生之該等測試型樣向量於一第一端填充一先進先出(FIFO)緩衝區元件，其中該FIFO緩衝區元件之複數個緩衝區係以資料填充，使用一直接記憶體存取(DMA)引擎於一第二端排放該FIFO緩衝區元件，其中該排放相比於該填充進行更快，將從該FIFO緩衝區元件排放之測試型樣向量施加至該DUT以供對其進行測試，當該FIFO緩衝區元件變滿後，便暫停該等測試型樣向量之產生及該FIFO緩衝區元件之填充，以及當該FIFO緩衝區元件變空後，暫停該FIFO緩衝區元件之排放。

實施例包括以上內容且進一步其中該等複數個緩衝區中之各緩衝區之大小大約為3200萬位元組，並且其中該FIFO緩衝區元件之大小大約為160億位元組。

實施例包括以上內容，並且更包含維護一緩衝表，用於指出該FIFO緩衝區元件之一緩衝序列、用於指出關於該FIFO緩衝區元件之緩衝區空缺資訊、以及用於指出定義該FIFO緩衝區元件之該前端及該後端用之指標。

根據本發明之另一實施例，一種用於一電腦記憶體之資料儲存及取回系統包括用於根據一佇列結構來組配該記憶體之一電腦處理器。該佇列結構包括複數個緩衝區，各該緩衝區包括一標籤欄及一資料欄。該等複數個緩衝區中之一者被組配用以藉由該電腦處理器進行填充，而該等複數個緩衝區中之另一者係藉由直接記憶體存取(DMA)轉移至一受測裝置(DUT)。

100:測試系統

110:測試控制器

120:低功率模式控制邏輯

122,124:信號

126:閘

130:CPU

132:記憶體

135,145,165:PCIe匯流排

140,160:重計時器

150A,150N,170A,170N:DUT

200:記憶體佇列

210,220,230:緩衝區

212,222,232:標籤資訊

214,224,234:資料部分

300:資料流程圖

320,330,340,350:ATPG

325,335,345,355:DMA

400:方法

410,420,430,440,450:步驟

500:電子系統

505:中央處理器複合體

510:非依電性記憶體

515:依電性記憶體

520:可變更、非依電性記憶體

525:顯示單元

530:輸入裝置

535:擴充介面

540:通訊埠

550:匯流排

560:網路介面

附圖係予以併入並形成本說明書之一部分，繪示本發明之實施例，並且連同本說明，用於解釋本發明之原理。除非另有註記，圖式可不按照比例繪示。

圖1根據本發明之實施例，例示測試器中進行記憶體佇列操作以使一ATE系統中之流通量增加用之一例示性系統的一例示性方塊圖。

圖2根據本發明之實施例，例示一例示性記憶體佇列。

圖3根據本發明之實施例，例示一例示性資料流程圖。

圖4根據本發明之實施例，例示憑藉一測試器系統來測試一受測裝置(DUT)之一例示性方法。

圖5例示一例示性電子系統的一方塊圖，其當作一平台用於實施及 /或當作一控制系統用於實施本發明之實施例。

現將詳細參照本發明之各項實施例，附圖中繪示其實例。儘管本發明將搭配這些實施例作說明，據瞭解，該等實施例並非意欲限制本發明對這些實施例之揭示。反之，本發明係意欲涵蓋可在由隨附申請專利範圍所定義之本發明之精神及範疇內包括之替代例、修改及均等例。再者，在本發明之以下詳細說明中，許多特定細節係為了透徹理解本發明而提出。然而，所屬技術領域中具有通常知識者將會認知，本發明無需這些特定細節也可實踐。在其他例子中，為了避免非必要地混淆本發明之態樣，並未詳細說明眾所周知之方法、程序、組件、以及電路。

以下詳細說明(例如：方法400)有些部分係依據程序、步驟、邏輯區塊、處理、以及可在電腦記憶體上進行之資料位元上之操作之其他符號表示型態來呈現。這些說明與表示型態係資料處理領域中具有通常知識者用來最有效傳達其工作內容予所屬技術領域中具有通常知識者的手段。一程序、電腦執行步驟、邏輯區塊、過程等在這裡、並且大致係視為導致一所欲結果之步驟或指令之一自相一致性序列。該等步驟係那些需要對物理量進行實體操縱之步驟。這些量採取的形式通常，但非必要，係能夠在一電腦系統中被儲存、轉移、組合、比較、以及按其他方式操縱之電氣或磁性信號。將這些信號稱為位元、值、元件、符號、字元、用語、數字、資料、或類似者，有時原則上是為了常見用法，這是可以便利證實的。

然而，應記住的是，這些與類似用語全都與適當物理量相關聯，而且只是套用到這些量之便利標示。除非具體敍述，否則如以下論述顯而易見，據了解，在本發明全文中，利用諸如「施加」或「控制」或「產生」或「測試」或「加熱」或「帶來」或「擷取」或「儲存」或「讀取」或「分析」或「解析」或「接受」或「選擇」或「確定」或「顯示」或「呈現」或「運算」或「發送」或「接收」或「降低」或「檢測」或「設定」或「存取」或「置放」或「形成」或「裝配」或「移除」或「中止」或「停止」或「塗布」或「處理」或「進行」或「調整」或「建立」或「執行」或「繼續」或「標引」或「平移」或「計算」或「測量」或「蒐集」或「運行」等用語或類似用語的論述意指為一電腦系統、或類似電子運算裝置之動作與過程、或處於其控制下，其操縱並且將此電腦系統之暫存器與記憶體內表示為物理(電子)量的資料轉換成該等電腦系統記憶體或暫存器或其他此類資訊儲存器、傳輸或顯示裝置內以類似方式表示為物理量的其他資料。

「非暫時性電腦可讀媒體」之意義應該視為僅排除那些被發現落在可專利標的內容範疇外之暫時性電腦可讀媒體，其依據為35 U.S.C.§ 101 in In re Nuijten,500 F.3d 1346,1356-57(Fed.Cir.2007)。此用語之使用據瞭解是要僅將傳播暫時性信號本身從申請專利範圍移除，並且不放棄對所有標準電腦可讀媒體之權利，其並非只是傳播暫時性信號本身而已。

在以下說明中，根據本發明之實施例之各種元件及/或特徵係單獨呈現，以便更加例示此類特徵，並且不會不必要地模糊本發明之諸態樣。然而，據了解，舉例如關於一第一圖式所揭示之此類特徵可採用各種組合與其他圖式中所揭示之其他特徵組合。所有此類實施例都在預期中及列入考量，並且可代表根據本發明之實施例。

根據本發明之例示性實施例在本文中大致係呈現為與一快速週邊組件互連(PCIe)電腦擴充匯流排標準有關。據了解，根據本發明之實施例不受限於所示PCIe實施例。反而，根據本發明之實施例非常適用於與多種其他眾所周知之電腦擴充匯流排配合使用，舉例而言，包括運算快速鏈路(CXL)、InfiniBand、RapidIO、HyperTransport、Intel快速路徑互連、VMEbus(ANSI/IEEE 1014-1987)、及/或行動產業處理器介面(MIPI)，並且此類實施例係視為在本發明之範疇內。

流通量用以提高在自動測試設備系統中之流通量的記憶體佇列操作

圖1根據本發明之實施例，例示測試器中進行記憶體佇列操作以使一ATE系統中之流通量增加用之一例示性系統100的一例示性方塊圖。測試系統100包含一測試電腦系統，例如：一測試控制器110，其舉例而言，可以是經特殊規劃以供測試應用之一通用電腦系統。測試系統100亦包含一硬體介面板，其包含一CPU 130(例如：一處理器或一微處理器)、一記憶體132及其他組件，例如：DMA。在一些實施例中，CPU 130可包含匯流排，例如PCIe，支援組件，其包括附加積體電路裝置。CPU 130可俗稱或稱為「伺服器」、「工作站」、「高核心數(HCC)」、及/或「企業」處理器。此一處理器之一項實例係Intel® Xeon®「Sapphire Rapids」處理器系列。在一些實施例中，CPU 130可包含16至32個核心。在一些實施例中，CPU 130可包含多於32個核心。舉例而言，目前有包含56個核心之處理器可用。在一些實施例中，CPU 130中之核心數可基於一規定測試效能來調整大小、或選擇。

CPU 130係耦合至記憶體132。在一些實施例中，記憶體132可包含高頻寬記憶體(HBM)。記憶體132可採用任何眾所周知之方式耦合至CPU 130。舉例而言，記憶體132可直接耦合至CPU 130，記憶體132可經由一「晶片組」耦合至CPU 130，及/或記憶體132可經由匯流排135耦合至CPU 130。

CPU 130在功能上耦合至PCIe匯流排135。在一些實施例中，CPU 130、或其他相關聯匯流排控制組件可產生一信號REFCLK。在一些實施例中，REFCLK可由其他來源提供，例如一時脈模組，如對於各種PCIe實施例已知者。

PCIe標準規定，在傳送及接收裝置兩者處，100MHz時脈(REFCLK)對於第1、2、3及4代有至少±300ppm之頻率穩定性，對於第5代有至少±100ppm之頻率穩定性。如下文將進一步論述者，REFCLK在PCIe低功率模式中扮演一重要角色。

CPU 130係經由PCIe匯流排135耦合至複數個重計時器，例如重計時器140、160。所示重計時器之數量屬於例示性。一般而言，PCIe重計時器係主動參與PCIe協定以在一根複合體，例如PCIe匯流排135，與一端點，例如PCIe匯流排145，之間促進通訊之信號調節裝置。藉由在一系統中提供改良型信號完整性，重計時器增加最大可允許PCIe走線長度，並且為系統設計提供更大靈活性。例示性重計時器可包括PT5161L PCI Express® Retimer，其可從美國加利福尼亞州聖塔克拉拉之Astera Labs購得。

重計時器140產生PCIe匯流排145，其在功能上鏡射PCIe匯流排135。舉例而言，耦合至PCIe匯流排145之裝置係在功能上耦合至PCIe匯流排135上之裝置，例如CPU 130。類似的是，重計時器160產生PCIe匯流排165，其在功能上鏡射PCIe匯流排135。

複數個受測裝置(DUT)，例如DUT 150A至DUT 150N，係耦合至PCIe匯流排145。類似的是，一受測裝置(DUT)，例如DUT 170A至DUT 170N，係耦合至PCIe匯流排165。在一些實施例中，八個DUT可耦合至一單一CPU，例如CPU 130。在一些實施例中，附加CPU可採用與圖1所示類似之方式耦合至附加重計時器及附加DUT。舉例而言，在一雙CPU實施例中，可有四個重計時器以及16個DUT，例如各CPU可有兩個重計時器，且例如各CPU可有八個DUT。

CPU 130舉例而言，係經由軟體被組配用以測試一受測裝置，例如DUT 150A，之電氣及功能效能與特性。舉例而言，CPU產生要發送至一DUT之資料及命令，並且從該DUT接收結果。

在一例示性固態驅動機(SSD)DUT實施例中，CPU 130可經由PCIe匯流排135向一SSD DUT發出一「寫入」命令。CPU 130可向SSD發送、或寫入大量資料以藉由SSD儲存。在一些實施例中，CPU 130可經由一演算法、或在CPU 130上運作之演算法型樣產生器(APG)軟體產生資料。在一些實施例中，CPU 130可從耦合至CPU 130之一電腦可讀媒體，例如DRAM，存取資料。CPU 130通常會向SSD發出一「讀取」命令以讀回先前寫入之資料。在一些實施例中，CPU 130可例如經由直接記憶體存取(DMA)，向/從一DUT致使資料直接發送/接收自/至一記憶體。CPU 130可將發送至SSD之資料與從SSD接收之資料作比較，以確認SSD之正確操作及/或確定SSD之錯誤操作。

在一些實施例中，測試系統100亦可對複數個DUT進行電氣、功率、及/或環境測試。此類測試在MPT3000測試系統中屬於已知，其可從美國加利福尼亞州聖荷西之Advantest America,Inc.購得。

測試系統100非常適用於測試調適成在主匯流排，例如一PCIe匯流排，上運作之任何裝置。此類例示性裝置舉例而言，可包括SSD、DRAM模組、連至例如光學驅動機及磁性硬碟機(HDD)等旋轉媒體之介面、RAID(獨立磁碟容錯陣列)控制器、包括例如WIFI之LAN、廣域網路(WAN)、及/或光纖互連在內之網路介面卡(NIC)、圖形卡、音效卡、數據機、掃描器、視訊擷取卡、USB介面、保全數位(SD)卡介面、TV調諧器卡、及類似者。

第5代PCIe已就其功率控制機制實施所謂的「L1子狀態」。PCIe接腳「CLKREQ#」新增一新功能以提供一信令協定。這允許PCIe收發器關閉其高速電路，並且依賴新信令以將其再次喚醒。定義了兩個新子狀態：L1.1及L1.2，其提供自有功率與退出潛時取捨選擇之對照關係。L1.1子狀態之恢復時間等級約為20微秒(比L1狀態允許之時間長5至10倍)，而L1.2子狀態之目標時間等級約為100微秒(最大比L1允許之時間長50倍)。L1.1及L1.2兩者都許可PCIe收發器連同其接收器及傳送器關閉其鎖相迴路(PLL)，而L1.2則允許關閉共模保持器電路。

為了實施L1.1及/或L1.2低功率狀態，「上游」及「下游」埠口兩者都可監測CLKREQ#信號之邏輯狀態。據了解，CPU 130不支援L1低功率子狀態(L1.1、L1.2)。CPU 130未例示為存取CLKREQ#信號/接腳。因此，CPU 130天生無法支援L1.1及/或L1.2低功率模式。然而，多種電腦週邊裝置希望利用L1低功率子狀態。舉例而言，此類裝置旨在用於功率消耗具有重要性之系統中，例如用在膝上型電腦系統中。為了測試這些模式，測試系統100包含低功率模式控制邏輯120。

在一些實施例中，低功率模式控制邏輯120與CPU 130分開存在，並且可由測試控制器110控制。低功率模式控制邏輯120之作用係回應於CLKREQ#信號而控制參考時脈REFCLK。低功率模式控制邏輯120包含儲存位置，例如暫存器位元，用以指出L1子狀態是否啟用。這些暫存器係進一步在下文參照圖5作說明。如果L1.1狀態啟用並且L1.2狀態未啟用，則低功率模式控制邏輯120將藉由停用REFCLK之使用以及藉由停用電氣閒置檢測電路來回應於CLKREQ#信號之解除宣告。PCIe匯流排上之任何裝置，例如重計時器140及/或DUT 150A，均可藉由解除宣告CLKREQ#來請求一L1子狀態低功率模式。在一些實施例中，測試控制器110可藉由解除宣告CLKREQ#來命令低功率模式控制邏輯120進入L1子狀態低功率模式。回應於CLKREQ#之解除宣告，低功率模式控制邏輯120將解除宣告信號122及124 REFCLK啟用，這將關閉閘126，並且不允許REFCLK信號傳播至例如重計時器140及/或受測裝置150A等裝置。在一些實施例中，閘126可以是一三態緩衝區。

如果設定L1.2啟用位元，則回應於CLKREQ#信號之解除宣告而進入L1.2子狀態。

測試系統100可進行與一DUT進入及退出一低功率模式有關之各種測試及/或測量。舉例而言，測試系統100可在一DUT處於低功率模式時測量功率消耗。測試系統100亦可為一DUT測量潛時以退出(諸)低功率模式，直到該DUT 部分及/或完全起作用為止。據了解，CPU 130在測試複數個DUT時可不實施及/或執行各種低功率模式。舉例而言，當一DUT處於低功率模式時，CPU 130可需要執行指令及/或進行其他操作。

在習知技術下，DUT係耦合至一硬體匯流排配接器插座，其將一主電腦擴充匯流排，例如PCIe，轉換成一更特殊化之週邊匯流排，例如通用串列匯流排(USB)、序列附接SCSI(SAS)、及/或序列AT附接(SATA)等，如藉由DUT使用者。根據本發明之實施例，一DUT係耦合至一主電腦擴充匯流排，例如PCIe。

某些受測裝置(DUT)之測試，舉例而言，高容量及/或高資料率裝置之測試，例如固態驅動機(SSD)之測試，可需要大量資料及/或資料轉移。舉例而言，能夠儲存數兆位元組之SSD已在市場上銷售。相比之下，電腦記憶體，例如DRAM，幅度等級通常更小，例如以十億位元組為單位測得者。習知的CPU式自動化測試型樣產生(ATPG)一般不夠快，無法產生足夠資料及/或支援測試某些裝置所欲之轉移率。

根據本發明之實施例，複數個較小，例如32MB，緩衝區係以資料填充。其他緩衝區大小也非常適用於根據本發明之實施例。這些緩衝區包含用於寫入至一DUT，例如一SSD，之測試資料，例如型樣及/或隨機資料。測試資料可藉由在一CPU，例如CPU 130，之多個核上運行之一自動化測試型樣產生(ATPG)過程來產生。測試資料型樣舉例而言，可包括隨機資料、「步行」一型樣、資料等於位址模式、最大頻率，例如交替之一與零、型樣、電磁相容性(EMC)測試型樣、及類似者。這些緩衝區亦包含標籤及/或元資料，舉例而言，包括(諸)寫入位址、DUT命令、及/或錯誤校正碼(ECC)資訊。複數個緩衝區係布置在處理器記憶體，例如記憶體132(圖1)，內之一先進先出(FIFO)佇列中。在一些實施例中，複數個緩衝區可在實體或虛擬記憶體中具有連續性，但這非必要。在一些實施例中，複數個緩衝區可包含一(諸)鏈接串列。

在發起向一DUT之一資料轉移之前，至少一個此類緩衝區可用測試資料及標籤填充。例如處理器130內之一直接記憶體存取(DMA)引擎將經由一第一DMA操作將資料從一第一緩衝區發送至一DUT。在一些實施例中，一DMA引擎可位在處理器130外部。與第一DMA操作同時地，處理器130將資料及標籤填充一第二緩衝區。隨著第一DMA操作完成，將發起一第二DMA操作以將資料從第二緩衝區發送至DUT。該測試可酌情將任意數量的緩衝區用於附接之記憶體，例如DRAM，之量以及DUT數。

在一最終緩衝區填充完成後，可用潛在不同之資料及/或標籤來重新填充先前使用之緩衝區，例如第一緩衝區。舉例而言，可改變標籤，使得緩衝區係寫入至DUT之一不同位址。在一些實施例中，一緩衝區內之資料可不改變以供一後續使用。在一些實施例中，一緩衝區內之資料可以不同，舉例如藉由一自動化測試型樣產生(ATPG)來再生之資料，以供緩衝區之一後續使用。

對於從一DUT，例如一SSD，讀取資料之測試，複數個緩衝區係採用一類似方式使用。舉例而言，標籤資料，例如包含一讀取命令之標籤資料，係發送至DUT。讀取之資料係經由DMA轉移至緩衝區之資料部分。CPU能夠檢驗緩衝區，舉例而言，用以運算整個緩衝區上之一循環冗餘檢查(CRC)值，及/或用以驗證各位元組。

根據本發明之實施例，可藉由將讀取之日期與透過一資料產生演算法產生之資料作比較，與讀取之資料進行一逐位元組比較。在其他實施例中。一讀取資料緩衝區可與一寫入緩衝區作比較。此一緩衝區對緩衝區比較可比運行一資料產生演算法更快。

據了解，SSD舉例而言，係視為隨機存取裝置。舉例而言，一SSD可例如以扇區級粒度予以隨機寫入及讀取。舉例而言，可在一次操作中寫入扇區100，並且可在下一次操作中寫入扇區234。根據本發明之實施例，緩衝區及標籤結構可支援所欲之任何層級之位址粒度。

圖2根據本發明之實施例，例示一例示性記憶體佇列200。記憶體佇列200包含三個緩衝區，第一緩衝區210、第二緩衝區220及第三緩衝區230。緩衝區之數量及大小屬於例示性。各緩衝區210、220、230包含標籤資訊212、222、224，例如(諸)寫入位址、DUT命令、及/或錯誤校正碼(ECC)資訊。各緩衝區210、220、230包含一資料部分214、22、234。記憶體佇列200一般可位於電腦主記憶體內，例如記憶體132(圖1)。

圖3根據本發明之實施例，例示一例示性資料流程圖300。CPU 130經由ATPG 320產生第一資料及標籤送到記憶體132之第一緩衝區210中。當填充第一緩衝區210時，資料及命令係經由DMA 325轉移至DUT 310，例如一SSD。與DMA 325之操作同時地，CPU 130經由ATPG 330產生第二資料及標籤送到記憶體132之第二緩衝區220中。當填充第二緩衝區220時，資料及命令係經由DMA 335轉移至DUT 310。類似的是，與DMA 335之操作同時地，CPU 130經由ATPG 340產生第三資料及標籤送到記憶體132之第三緩衝區230中。當填充第三緩衝區230時，資料及命令係經由DMA 345轉移至DUT 310。在圖3之例示性實施例中，只有三個緩衝區210、220及230。與DMA 345之操作同時地，CPU 130經由ATPG 350產生第四資料及標籤送到記憶體132之第一緩衝區210中，重復使用第一緩衝區210。當填充第一緩衝區210時，資料及命令係經由DMA 355轉移至DUT 310，例如一SSD。

圖4根據本發明之實施例，例示憑藉一測試器系統來測試一受測裝置(DUT)之一例示性方法400。在410中，使用一微處理器，產生複數個測試型樣向量以供施加至DUT。在420中，用由該微處理器產生之該等測試型樣向量於一第一端填充一先進先出(FIFO)緩衝區元件，其中該FIFO緩衝區元件之複數個緩衝區係以資料填充。使用一直接記憶體存取(DMA)引擎於一第二端排放該FIFO 緩衝區元件，其中該排放相比於該填充進行更快。在430中，將從該FIFO緩衝區元件排放之測試型樣向量施加至該DUT以供對其進行測試。在450中，當該FIFO緩衝區元件變滿後，便暫停該等測試型樣向量之產生及該FIFO緩衝區元件之填充，以及當該FIFO緩衝區元件變空後，暫停該FIFO緩衝區元件之排放。

在這種新穎方式中，測試型樣可藉由一CPU在一軟體控制下產生，並且同時發送至一DUT，實現習知技術沒有之測試設計及實施靈活性。

圖5例示一例示性電子系統500的一方塊圖，其當作一平台用於實施本發明之實施例，及/或當作一控制系統，例如系統控制器110及/或CPU 130，如圖1中所述，用於本發明之實施例。在一些實施例中，電子系統500可以是一「伺服器」電腦系統。電子系統500包括用於傳遞資訊之一位址/資料匯流排550、在功能上與匯流排耦合以供處理資訊及指令之一中央處理器複合體505。匯流排550舉例而言，可包括一快速週邊組件互連(PCIe)電腦擴充匯流排、工業標準架構(ISA)、擴充型ISA(EISA)、微通道、多匯流排、IEEE 596、IEEE 1196、IEEE 1496、PCI、電腦自動化測量與控制(CAMAC)、MBus、Runway匯流排、運算快速鏈路(CXL)、及類似者。

在一些實施例中，中央處理器複合體505可包含一單一處理器或多個處理器，例如一多核心處理器或多個單獨處理器。中央處理器複合體505可採用任何組合包含各種類型之眾所周知之處理器，舉例而言，包括數位信號處理器(DSP)、圖形處理器(GPU)、複雜指令集(CISC)處理器、精簡指令集(RISC)處理器、及/或超長字元指令集(VLIW)處理器。在一些實施例中，例示性中央處理器複合體505可包含一有限狀態機，例如在一或多個現場可規劃閘陣列(FPGA)中實現者，其可搭配其他類型之處理器運作及/或予以替換以控制根據本發明之實施例。

電子系統500亦可包括與匯流排550耦合之一依電性記憶體515(例如：隨機存取記憶體RAM)以供儲存用於中央處理器複合體505之資訊及指令，以及與匯流排550耦合之一非依電性記憶體510(例如：唯讀記憶體ROM)以供儲存用於處理器複合體505之靜態資訊及指令。電子系統500亦可任選地包括一可變更、非依電性記憶體520(例如：NOR快閃)以供儲存用於中央處理器複合體505之資訊及指令，其可在製造系統500之後更新。在一些實施例中，可僅呈現ROM 510或快閃520中之一者。

圖5之電子系統500中亦包括一任選輸入裝置530。裝置530可將資訊及命令選擇傳遞至中央處理器500。輸入裝置530可以是向電子系統500傳遞資訊及/或命令用之任何適合的裝置。舉例而言，輸入裝置530可採用一鍵盤、諸按鈕、一搖桿、一軌跡球、例如一麥克風之一音訊換能器、一觸敏數化器面板、眼球掃描器、及類似者之形式。

電子系統500可包含一顯示單元525。顯示單元525可包含一液晶顯示(LCD)裝置、陰極射線管(CRT)、場發射裝置(FED，亦稱為平板CRT)、發光二極體(LED)、電漿顯示裝置、電致發光顯示器、電子紙、電子墨水(e-ink)或適合建立使用者可辨識之圖形影像及/或文數字元用之其他顯示裝置。在一些實施例中，顯示單元525可具有一相關聯照明裝置。

電子系統500亦任選地包括與匯流排550耦合之一擴充介面535。擴充介面535可實施許多眾所周知之標準擴充介面，包括但不限於保全數位卡介面、通用串列匯流排(USB)介面、精簡快閃、個人電腦(PC)卡介面、CardBus、週邊組件互連(PCI)介面、快速週邊組件互連(PCI Express)、迷你PCI介面、IEEE 1394、小型電腦系統介面(SCSI)、個人電腦記憶卡國際協會(PCMCIA)介面、工業標準架構(ISA)介面、RS-232介面、及/或類似者。在本發明之一些實施例中，擴充介面535可包含與匯流排550之信號實質相符之信號。

多種眾所周知之裝置可經由匯流排550及/或擴充介面535附接至電子系統500。此類裝置之實例包括但不限於旋轉磁性記憶體裝置、快閃記憶體裝置、數位相機、無線通訊模組、數位音訊播放器、及全球定位系統(GPS)裝置。

系統500亦任選地包括一通訊埠540。通訊埠540可實施成擴充介面535之部分。當實施成一單獨介面時，通訊埠540通常可用於經由通訊導向資料轉移協定與其他裝置交換資訊。通訊埠之實例包括但不限於RS-232連接埠、通用非同步接收器/傳送器(UART)、USB連接埠、紅外光收發器、乙太網路連接埠、IEEE 1394及同步連接埠。

系統500任選地包括一網路介面560，其可實施一有線或無線網路介面。在一些實施例中，電子系統500可包含附加軟體及/或硬體特徵(圖未示)。

系統500之各種模組可存取電腦可讀媒體，並且該用語已知或據瞭解包括卸除式媒體，例如保全數位(「SD」)卡、CD及/或DVD ROM、磁片及類似者，以及非卸除式或內部媒體，例如硬碟機、固態驅動機(SSD)、RAM、ROM、快閃、及類似者。

根據本發明之實施例提供測試器中進行記憶體佇列操作以使一ATE系統中之流通量增加之系統及方法。另外，根據本發明之實施例提供測試器中進行記憶體佇列操作以使一ATE系統中之流通量增加之系統及方法，其實現對測試及測試設置之軟體式變更。再者，根據本發明之實施例提供測試器中進行記憶體佇列操作以使一ATE系統中之流通量增加之系統及方法，其與測試電子裝置之現有系統及方法相容且互補。

雖然本發明已針對某一或某些例示性實施例示出及說明，所屬技術領域中具有通常知識者在閱讀並理解本說明書及附圖後仍將想到等效更改及修改。特別對於藉由上述組件(總成、裝置等)來進行之各種功能而言，用於說明此類組件之用語(包括對於一「手段」之參照)除非另有所指，係意欲對應於進行所述組件指定功能(例如功能等效)之任何組件，即使與進行本文中所示本發明之例示性實施例中之功能的所揭示結構在結構上不等效亦然。另外，儘管已僅就數項實施例其中一者揭示本發明之一特定特徵，由於對於任何給定或特定應用可能為所欲且有助益，此特徵仍可與其他實施例之一或多個特徵組合。

因此說明本發明之各項實施例。儘管本發明已經在特定實施例中作說明，應了解的是，本發明仍不應該詮釋為受此類實施例限制，而是根據下面申請專利範圍來詮釋。