TWI879011B - 曝光裝置、曝光方法及半導體裝置的製造方法 - Google Patents

Abstract

實施方式的曝光裝置對基板進行曝光。曝光裝置包括控制裝置，所述控制裝置構成為基於配置於基板的三個以上的對準標記的測量結果來對曝光量進行校正。控制裝置基於測量結果來執行對相互交叉且與基板的面內平行的第一方向及第二方向各自的倍率成分進行校正後的對準。控制裝置基於第一方向的倍率成分與第二方向的倍率成分的差的值，對曝光量進行校正。

Description

曝光裝置、曝光方法及半導體裝置的製造方法

[相關申請案的引用]

本申請案以基於2022年12月21日提出申請的在前的日本專利申請案第2022-204378號的優先權的利益為基礎，並且要求其利益，其內容整體藉由引用而包含於本申請案中。

實施方式是有關於一種曝光裝置、曝光方法及半導體裝置的製造方法。

已知對半導體電路基板進行三維積層的三維積層技術。

一實施方式改善半導體裝置的良率。

實施方式的曝光裝置對基板進行曝光。曝光裝置包括控制裝置，所述控制裝置構成為基於配置於基板的三個以上的對準標記的測量結果來對曝光量進行校正。控制裝置基於測量結果來執行對相互交叉且與基板的面內平行的第一方向及第二方向各自的倍率成分進行校正後的對準。控制裝置基於第一方向的倍率成分與第二方向的倍率成分的差的值，對曝光量進行校正。

藉由如上所述的結構，可改善半導體裝置的良率。

10:記憶設備

11:記憶體介面(記憶體I/F)

12:定序器

13:記憶胞元陣列

14:驅動器模組

15:列解碼器模組

16:感測放大器模組

20:曝光裝置

21、31:控制裝置

22、44:儲存裝置

23、32:搬運裝置

24、33、45:通訊裝置

25:曝光單元

30:接合裝置

34:接合單元

40:伺服器

41:CPU

42:ROM

43:RAM

110~118、150、170:絕緣體層

120~126、141~144、GC:導電體層

130:芯構件

131:半導體層

132:積層膜

133、134:絕緣膜

135:區塊絕緣膜

140:半導體基板

160、160a、160b:應力調整構件

180:抗蝕劑材料

190:溝槽部

220:曝光配方

221:校正值資訊

222:校正式

250:晶圓載台

251:中間遮罩載台

252:光源

253:投影光學系統

254、342、345:相機

340:下載台

341:應力裝置

343:上載台

344:按壓銷

AL:膜應力調整層

AM、AM_C、AM_L、AM_R:對準標記

BL、BL0~BLm:位元線

BLK、BLK0~BLKn:區塊

BP:接合焊墊

BW:接合晶圓

C0~C3、CS、CV、V1、V2:接觸點

CC:CMOS晶片

CH:通道

CU:胞元單元

D0~D3、M0~M2:配線層

Dose_H、Dose_M、Dose_L:晶圓的曝光量

D_MagXY:X方向的晶圓倍率與Y方向的晶圓倍率的差

D_MagXY2、D_MagXY3、D_MagXY4:晶圓的晶圓倍率XY差

D_MagXY5:參考晶圓的晶圓倍率XY差

HR1、HR2:引出區域

L1:應力調整構件的沿著Y方向延伸設置的部分的尺寸(寬 度)/尺寸

L2:絕緣體層的沿著Y方向延伸設置的部分的尺寸(寬度)/尺寸

L3:空間部分的尺寸(寬度)

L4:線部分的尺寸(寬度)

LW:下晶圓

MC:記憶晶片

MP:記憶柱

MR:記憶區域

MT0~MT7:記憶胞元電晶體

NS:NAND串

NW:網路

PERI:周邊電路區域

PR1、PR2:焊墊區域

PS:半導體製造系統

RF:參考晶圓

RT:中間遮罩

S100~S102、S200~S207、S300~S306:步驟

SGD、SGD0~SGD3、SGS:選擇閘極線

SHE、SLT:狹縫

SR:感測放大器區域

STD、STS:選擇電晶體

SL:源極線

SU0~SU3:串單元

TR:電晶體

UW:上晶圓

WF:搬運晶圓(晶圓)

WF1~WF6:晶圓

WL、WL0~WL7:字元線

W_MagX:X方向的晶圓倍率

X、Y、Z:方向

XR1、XR2:傳送區域

圖1是表示實施方式的記憶設備的整體結構的一例的框圖。

圖2是表示實施方式的記憶設備所包括的記憶胞元陣列的電路結構的一例的電路圖。

圖3是表示實施方式的記憶設備的結構的一例的立體圖。

圖4是表示實施方式的記憶設備所包括的記憶胞元陣列的平面佈局的一例的平面圖。

圖5是表示實施方式的記憶設備所包括的記憶胞元陣列的剖面結構的一例的剖面圖。

圖6是表示實施方式的記憶設備所包括的記憶柱的剖面結構的一例的、沿著圖5的VI-VI線的剖面圖。

圖7是表示實施方式的記憶設備的剖面結構的一例的剖面圖。

圖8是表示實施方式的記憶設備所包括的膜應力調整層的平面佈局的一例的剖面圖。

圖9是表示實施方式的記憶設備所包括的膜應力調整層的剖面結構的一例的、沿著圖8的IX-IX線的剖面圖。

圖10是表示實施方式的半導體製造系統的結構的一例的框圖。

圖11是表示實施方式的曝光裝置的結構的一例的框圖。

圖12是表示實施方式的接合裝置的結構的一例的框圖。

圖13是表示實施方式的伺服器的結構的一例的框圖。

圖14是表示實施方式的半導體裝置的製造方法的概要的概 略圖。

圖15的(A)及(B)是表示實施方式的半導體裝置的製造步驟中所使用的對準標記的配置的一例的示意圖。

圖16是表示實施方式的半導體裝置的製造步驟中所使用的曝光裝置及接合裝置中的晶圓面內的重疊偏移成分的校正性能的一例的表格。

圖17是表示晶圓的翹曲量XY差與晶圓倍率XY差的關係性的一例的曲線圖。

圖18是表示實施方式的半導體裝置的製造步驟中所包含的膜應力調整層的形成步驟的一例的流程圖。

圖19的(A)及(B)是表示實施方式的半導體裝置的膜應力調整層的形成時的結構的一例的概略圖。

圖20的(A)及(B)是表示實施方式的半導體裝置的膜應力調整層的形成時的結構的一例的概略圖。

圖21的(A)及(B)是表示實施方式的半導體裝置的膜應力調整層的形成時的結構的一例的概略圖。

圖22是表示實施方式的曝光裝置的曝光方法的一例的流程圖。

圖23是表示實施方式的曝光裝置中使用的校正式的一例的曲線圖。

圖24是表示實施方式的曝光裝置中使用的校正式的創建方法的一例的流程圖。

圖25是表示實施方式的曝光裝置中使用的校正式的創建方法的具體例的概略圖。

圖26的(A)及(B)是表示於實施方式的半導體裝置的膜應力調整層中使用了收縮膜時的晶圓倍率的變化的一例的概略圖。

圖27的(A)及(B)是表示於實施方式的半導體裝置的膜應力調整層中使用了膨脹膜時的晶圓倍率的變化的一例的概略圖。

圖28是表示實施方式的半導體裝置的製造方法中的晶圓倍率的調整例的概略圖。

以下，參照圖式來對實施方式進行說明。實施方式例示了用以將發明的技術思想加以具體化的裝置或方法。圖式是示意性或概念性的圖式。各圖式的尺寸或比率等未必限於與現實中者相同。結構的圖示可適當地省略。圖式中所附加的陰影線未必與結構要素的素材或特性相關。具有大致相同的功能及結構的結構要素被附加相同的符號。參照符號中所附加的數字等藉由相同的參照符號進行參照，且用於對類似的要素彼此進行區分。

<1>半導體裝置的具體例 本說明書中的半導體裝置藉由如下方式形成，即，將分別形成有半導體電路的兩片半導體電路基板(晶圓)接合並將接合後的半導體電路基板以晶片為單位分離而形成。作為具有此種接合結構的半導體裝置，例如可列舉能夠非揮發性地儲存資料的記憶設備。以下，作為半導體裝置的具體例，對具有接合結構的記憶設備的結構的一例進行說明。

<1-1>記憶設備10的整體結構 圖1是表示實施方式的記憶設備10的整體結構的一例的框圖。如圖1所示，記憶設備10例如包括記憶體介面(記憶體I/F)11、定序器12、記憶胞元陣列13、驅動器模組14、列解碼器模組15、以及感測放大器模組16。

記憶體I/F 11是經由通道CH而與外部的記憶體控制器連接的硬體介面。記憶體I/F 11依照記憶設備10與記憶體控制器之間的介面標準進行通訊。記憶體I/F 11例如支持反及(Not AND，NAND)介面標準。

定序器12是對記憶設備10的整體的動作進行控制的控制電路。定序器12基於經由記憶體I/F 11接收到的命令來對驅動器模組14、列解碼器模組15、以及感測放大器模組16等進行控制，以執行讀出動作、寫入動作、擦除動作等。

記憶胞元陣列13是包括多個記憶胞元的集合的儲存電路。記憶胞元陣列13包括多個區塊BLK0~BLKn(n為1以上的整數)。區塊BLK例如用作資料的擦除單元。另外，於記憶胞元陣列13中設置有多條位元線及多條字元線。各記憶胞元例如與一條位元線BL及一條字元線WL相關聯。基於對字元線WL進行識別的位址、以及對位元線BL進行識別的位址來對各記憶胞元進行識別。

驅動器模組14是生成讀出動作、寫入動作、擦除動作等中所使用的電壓的驅動器電路。驅動器模組14經由多個訊號線連接至列解碼器模組15。驅動器模組14可基於經由記憶體I/F 11接 收到的頁面位址來變更施加至多個訊號線的各者的電壓。

列解碼器模組15是對經由記憶體I/F 11接收到的列位址(row address)進行解碼的解碼器。列解碼器模組15基於解碼結果而選擇一個區塊BLK。然後，列解碼器模組15將施加至多條訊號線的電壓分別傳送至所選擇的區塊BLK中所設置的多條配線(字元線WL等)。

感測放大器模組16是於讀出動作中基於位元線BL上的電壓來對自被選擇的區塊BLK中讀出的資料進行感測的感測電路。感測放大器模組16經由記憶體I/F 11將讀出的資料發送至記憶體控制器。另外，感測放大器模組16可於寫入動作中對每個位元線BL施加與要寫入至記憶胞元的資料對應的電壓。

<1-2>記憶胞元陣列13的電路結構 圖2是表示實施方式的記憶設備10所包括的記憶胞元陣列13的電路結構的一例的電路圖。圖2表示記憶胞元陣列13中所包含的多個區塊BLK中的一個區塊BLK。如圖2所示，區塊BLK例如包括四個串單元SU0~SU3。

各串單元SU包括多個NAND串NS。NAND串NS分別與位元線BL0~位元線BLm(m為1以上的整數)相關聯。對位元線BL0~位元線BLm分別分配不同的行位址(column address)。各位元線BL由在多個區塊BLK之間被分配了相同的行位址的NAND串NS共享。各NAND串NS例如包括記憶胞元電晶體MT0~記憶胞元電晶體MT7以及選擇電晶體STD及選擇電晶體STS。

各記憶胞元電晶體MT包含控制閘極及電荷蓄積層，非揮發性地儲存資料。各NAND串NS的記憶胞元電晶體MT0~記憶胞元電晶體MT7串聯連接。記憶胞元電晶體MT0~記憶胞元電晶體MT7的控制閘極分別連接於字元線WL0~字元線WL7。字元線WL0~字元線WL7分別設置於每個區塊BLK。於相同的串單元SU中連接至共用的字元線WL的多個記憶胞元電晶體MT的集合例如被稱為「胞元單元CU」。於各記憶胞元電晶體MT儲存一位元資料的情況下，胞元單元CU儲存「一頁資料」。胞元單元CU根據記憶胞元電晶體MT儲存的資料的位元數，可具有兩頁資料以上的儲存容量。

選擇電晶體STD及選擇電晶體STS分別用於選擇串單元SU。選擇電晶體STD的汲極連接至相關聯的位元線BL。選擇電晶體STD的源極連接至串聯連接的記憶胞元電晶體MT0~記憶胞元電晶體MT7的一端。串單元SU0~串單元SU3中所含的選擇電晶體STD的閘極分別連接至選擇閘極線SGD0~選擇閘極線SGD3。選擇電晶體STS的汲極連接至串聯連接的記憶胞元電晶體MT0~記憶胞元電晶體MT7的另一端。選擇電晶體STS的源極連接至源極線SL。選擇電晶體STS的閘極連接至選擇閘極線SGS。源極線SL例如由多個區塊BLK共享。

<1-3>記憶設備10的結構 以下，對實施方式的記憶設備10的結構的一例進行說明。於本說明書中，X方向及Y方向是相互交叉的方向，且是與半導體基板的表面平行的方向。Z方向是 與X方向及Y方向分別交叉的方向，與相對於用於形成記憶設備10的半導體基板的表面的垂直方向對應。例如，X方向與字元線WL的延伸方向對應，Y方向與位元線BL的延伸方向對應。於本說明書中，「上下」是基於沿著Z方向的方向來定義。以下，將圖式的上側及下側分別與「上方」及「下方」對應地進行說明。

圖3是表示實施方式的記憶設備10的結構的一例的立體圖。如圖3所示，記憶設備10包括記憶晶片MC及互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)晶片CC。記憶晶片MC例如包括記憶區域MR、引出區域HR1及引出區域HR2、以及焊墊區域PR1。CMOS晶片CC例如包括感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及傳送區域XR2、以及焊墊區域PR2。

記憶區域MR包括記憶胞元陣列13。引出區域HR1及引出區域HR2包括用於記憶晶片MC中所設置的積層配線與CMOS晶片CC中所設置的列解碼器模組15之間的連接的配線等。焊墊區域PR1包括用於記憶設備10與記憶體控制器的連接的焊墊等。引出區域HR1及引出區域HR2於X方向上夾著記憶區域MR。焊墊區域PR1於Y方向上分別與記憶區域MR以及引出區域HR1及引出區域HR2相鄰。

感測放大器區域SR包括感測放大器模組16。周邊電路區域PERI包括定序器12或驅動器模組14等。傳送區域XR1及傳送區域XR2包括列解碼器模組15。焊墊區域PR2包括記憶體 I/F 11。感測放大器區域SR及周邊電路區域PERI於Y方向上相鄰配置，並與記憶區域MR重疊。傳送區域XR1及傳送區域XR2於X方向上夾著感測放大器區域SR及周邊電路區域PERI的組，並分別與引出區域HR1及引出區域HR2重疊。焊墊區域PR2與記憶晶片MC的焊墊區域PR1重疊。

記憶晶片MC於記憶區域MR、引出區域HR1及引出區域HR2、以及焊墊區域PR1各自的下部具有多個接合焊墊BP。記憶區域MR的接合焊墊BP與相關聯的位元線BL連接。引出區域HR的接合焊墊BP與設置於記憶區域MR的積層配線中相關聯的配線(例如字元線WL)連接。焊墊區域PR1的接合焊墊BP與設置於記憶晶片MC的上表面的焊墊(未圖示)連接。設置於記憶晶片MC的上表面的焊墊例如用於記憶設備10與記憶體控制器之間的連接。

CMOS晶片CC於感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及傳送區域XR2、以及焊墊區域PR2各自的上部具有多個接合焊墊BP。感測放大器區域SR的接合焊墊BP與記憶區域MR的接合焊墊BP重疊。傳送區域XR1及傳送區域XR2的接合焊墊BP分別與引出區域HR1及引出區域HR2的接合焊墊BP重疊。焊墊區域PR1的接合焊墊BP與焊墊區域PR2的接合焊墊BP重疊。

記憶設備10具有記憶晶片MC的下表面(形成有記憶晶片MC的半導體基板的表面)與CMOS晶片CC的上表面(形成 有CMOS晶片CC的半導體基板的表面)接合而成的結構。設置於記憶設備10的多個接合焊墊BP中的在記憶晶片MC與CMOS晶片CC之間相向的兩個接合焊墊BP藉由接合而電連接。藉此，記憶晶片MC內的電路與CMOS晶片CC內的電路之間經由接合焊墊BP而電連接。在記憶晶片MC與CMOS晶片CC之間相向的兩個接合焊墊BP的組可具有邊界，亦可一體化。

<1-3-1>記憶胞元陣列13的結構 以下，對記憶胞元陣列13的結構進行說明。

(記憶胞元陣列13的平面佈局)圖4是表示實施方式的記憶設備10所包括的記憶胞元陣列13的平面佈局的一例的平面圖。圖4表示記憶區域MR中的包括一個區塊BLK的區域。如圖4所示，記憶設備10例如包括多個狹縫SLT、多個狹縫SHE、多個記憶柱MP、多個位元線BL、以及多個接觸點CV。於記憶區域MR中，以下所說明的平面佈局於Y方向上反覆配置。

各狹縫SLT例如具有埋入有絕緣構件的結構。各狹縫SLT將經由該狹縫SLT而相鄰的配線(例如，字元線WL0~字元線WL7、以及選擇閘極線SGD及選擇閘極線SGS)絕緣。各狹縫SLT具有沿著X方向延伸設置的部分，沿著X方向橫穿記憶區域MR以及引出區域HR1及引出區域HR2。多個狹縫SLT於Y方向上排列。由狹縫SLT劃分出的區域與區塊BLK對應。

各狹縫SHE例如具有埋入有絕緣構件的結構。各狹縫SHE將經由該狹縫SLT而相鄰的配線(至少為選擇閘極線SGD) 絕緣。各狹縫SHE具有沿著X方向延伸設置的部分，橫穿記憶區域MR。多個狹縫SHE於Y方向上排列。本例中，三個狹縫SHE被配置於相鄰的狹縫SLT之間。由狹縫SLT及狹縫SHE劃分出的多個區域分別與串單元SU0~串單元SU3對應。

各記憶柱MP例如作為一個NAND串NS發揮功能。多個記憶柱MP於相鄰的兩個狹縫SLT之間的區域中例如被配置成19行的交錯狀。而且，於自紙面的上側開始數第5行的記憶柱MP、第10行的記憶柱MP、第15行的記憶柱MP分別重疊有一個狹縫SHE。

各位元線BL具有沿著Y方向延伸設置的部分，沿著Y方向橫穿設置有多個區塊BLK的區域。多條位元線BL於X方向上排列。各位元線BL被配置成針對每個串單元SU而與至少一個記憶柱MP重疊。本例中，兩條位元線BL與各記憶柱MP重疊。

各接觸點CV設置於與記憶柱MP重疊的多條位元線BL中的一條位元線BL和該記憶柱MP之間。接觸點CV將記憶柱MP與位元線BL之間電連接。再者，與狹縫SHE重疊的記憶柱MP和位元線BL之間的接觸點CV可省略。

(記憶胞元陣列13的剖面結構)圖5是表示實施方式的記憶設備10所包括的記憶胞元陣列13的剖面結構的一例的剖面圖。圖5表示於記憶區域MR內包括記憶柱MP及狹縫SLT且沿著Y方向的剖面。如圖5所示，記憶設備10例如包括絕緣體層110~絕緣體層118、導電體層120~導電體層126、以及接觸點V1 及接觸點V2。

絕緣體層110例如設置於記憶晶片MC的最下層。可於形成有絕緣體層110的層設置用於導電體層120或焊墊PD的連接的配線。於絕緣體層110上設置有導電體層120。於導電體層120上設置有絕緣體層111。於絕緣體層111上交替地設置有導電體層121及絕緣體層112。於最上層的導電體層121上設置有絕緣體層113。於絕緣體層113上交替地設置有導電體層122及絕緣體層114。於最上層的導電體層122上設置有絕緣體層115。於絕緣體層115上交替地設置有導電體層123及絕緣體層116。於最上層的導電體層123上設置有絕緣體層117。於絕緣體層117上設置有導電體層124。於導電體層124上設置有絕緣體層118。形成有絕緣體層118的層包括接觸點V1及接觸點V2、以及導電體層125及導電體層126。接觸點V1設置於導電體層124上。於接觸點V1上設置有導電體層125。於導電體層125上設置有接觸點V2。於接觸點V2上設置有導電體層126。

導電體層120、導電體層121、導電體層122及導電體層123分別例如形成為沿著XY平面擴展的板狀。導電體層124例如形成為於Y方向上延伸的線狀。導電體層120、導電體層121及導電體層123分別可用作源極線SL、選擇閘極線SGS及選擇閘極線SGD。多個導電體層123自下方起依次分別可用作字元線WL0~字元線WL7。導電體層124可用作位元線BL。導電體層124與導電體層125之間經由接觸點V1連接。導電體層125與導電體層 126之間經由接觸點V2連接。導電體層126與記憶晶片MC的界面接觸，且可用作接合焊墊BP。導電體層126例如包含銅。

狹縫SLT具有形成為沿著XZ平面擴展的板狀的部分，將絕緣體層111~絕緣體層116及導電體層121~導電體層123分斷。各記憶柱MP沿著Z方向延伸設置，貫通絕緣體層111~絕緣體層116及導電體層121~導電體層123。各記憶柱MP例如包括芯構件130、絕緣體層113、以及積層膜132。芯構件130是沿著Z方向延伸設置的絕緣體。半導體層131覆蓋芯構件130。半導體層131的下部與導電體層120接觸。積層膜132覆蓋半導體層131的側面。於半導體層131上設置有接觸點CV。半導體層131經由接觸點CV而與導電體層124電連接。

再者，於圖示的區域中，示出了與兩個記憶柱MP中的一個記憶柱MP對應的接觸點CV。於該區域中未連接接觸點CV的記憶柱MP於未圖示的區域中連接接觸點CV。記憶柱MP與多個導電體層121交叉的部分作為選擇電晶體STS發揮功能。記憶柱MP與導電體層122交叉的部分作為記憶胞元電晶體MT發揮功能。記憶柱MP與多個導電體層123交叉的部分作為選擇電晶體STD發揮功能。以下，將包括導電體層124、導電體層125及導電體層126的配線層分別稱為「M0」、「M1」及「M2」。

(記憶柱MP的剖面結構)圖6是表示實施方式的記憶設備10所包括的記憶柱MP的剖面結構的一例的、沿著圖5的VI-VI線的剖面圖。圖6表示包括記憶柱MP及導電體層122且與X 方向及Y方向分別平行的剖面。如圖5所示，積層膜132例如包括隧道絕緣膜133、絕緣膜134、以及區塊絕緣膜135。

芯構件130例如設置於記憶柱MP的中心部。半導體層131包圍芯構件130的側面。隧道絕緣膜133包圍半導體層131的側面。絕緣膜134包圍隧道絕緣膜133的側面。區塊絕緣膜135包圍絕緣膜134的側面。導電體層122包圍區塊絕緣膜135的側面。半導體層131可用作記憶胞元電晶體MT0~記憶胞元電晶體MT7以及選擇電晶體STD及選擇電晶體STS的通道(電流路徑)。隧道絕緣膜133及區塊絕緣膜135分別例如包含二氧化矽(SiO₂)。絕緣膜134可用作記憶胞元電晶體MT的電荷蓄積層，例如包含氮化矽(SiN)。藉此，記憶柱MP各自作為一個NAND串NS發揮功能。

<1-3-2>記憶設備10的剖面結構 圖7是表示實施方式的記憶設備10的剖面結構的一例的剖面圖。圖7表示包含記憶區域MR及感測放大器區域SR的剖面、即，包含記憶晶片MC及CMOS晶片CC的剖面。如圖7所示，記憶設備10於感測放大器區域SR中例如包括半導體基板140、導電體層GC及導電體層141~導電體層144、以及接觸點CS及接觸點C0~接觸點C3。

半導體基板140是用於形成CMOS晶片CC的基板。半導體基板140包括多個阱區域(未圖示)。於多個阱區域分別形成有例如電晶體TR。多個阱區域之間例如藉由淺溝槽隔離(Shallow Trench Isolation，STI)分離。於半導體基板140上經由閘極絕緣 膜設置有導電體層GC。感測放大器區域SR內的導電體層GC可用作感測放大器模組16中所包含的電晶體TR的閘極電極。於導電體層GC上設置有接觸點C0。與電晶體TR的源極及汲極對應地於半導體基板140上設置有兩個接觸點CS。

於接觸點CS上與接觸點C0上分別設置有導電體層141。於導電體層141上設置有接觸點C1。於接觸點C1上設置有導電體層142。導電體層141及導電體層142之間經由接觸點C1電連接。於導電體層142上設置有接觸點C2。於接觸點C2上設置有導電體層143。導電體層142及導電體層143之間經由接觸點C2電連接。於導電體層143上設置有接觸點C3。於接觸點C3上設置有導電體層144。導電體層143及導電體層144之間經由接觸點C3電連接。以下，將設置有導電體層141~導電體層144的配線層分別稱為「D0」、「D1」、「D2」及「D3」。

導電體層144與CMOS晶片CC的界面接觸，可用作接合焊墊BP。感測放大器區域SR內的導電體層144與相向配置的記憶區域MR內的導電體層126(即，記憶晶片MC的接合焊墊BP)貼合。而且，感測放大器區域SR內的各導電體層144與一條位元線BL電連接。導電體層144例如包含銅。於記憶設備10中，藉由將記憶晶片MC及CMOS晶片CC接合，CMOS晶片CC的配線層D3與記憶晶片MC的配線層M2鄰接。

於本例中，用於形成記憶晶片MC的半導體基板隨著接合處理後的焊墊的形成等步驟而被去除。用於形成記憶晶片MC的 半導體基板可殘存。記憶晶片MC及CMOS晶片CC各自的配線層的數量並不限定於以上說明的數量。記憶晶片MC及CMOS晶片CC各自的配線層的數量可根據記憶設備10的結構而適當變更。

<1-3-3>膜應力調整層AL的結構 實施方式的記憶設備10包括膜應力調整層AL。膜應力調整層AL是以抑制半導體基板的翹曲的方式設置的結構體。膜應力調整層AL藉由後述的半導體裝置的製造方法而形成，於記憶設備10中適當地配置於未配置與電路連接的配線或元件等的位置。膜應力調整層AL亦可包含於配線層中。膜應力調整層AL例如於Z方向上包含於配線層M1中。不限定於此。膜應力調整層AL可設置於其他高度，亦可設置於記憶晶片MC與CMOS晶片CC中的任一者。以下，對膜應力調整層AL的結構的一例進行說明。

(膜應力調整層AL的平面佈局)圖8是表示實施方式的記憶設備10所包括的膜應力調整層AL的平面佈局的一例的平面圖。如圖8所示，膜應力調整層AL例如包括多個絕緣體層150、以及多個應力調整構件160。

絕緣體層150是用於形成膜應力調整層AL的絕緣體。應力調整構件160是設置於對絕緣體層150進行了加工的部分的構件。應力調整構件160是具有收縮性的收縮膜與具有膨脹性的膨脹膜中的任一種。作為收縮膜的應力調整構件160例如使用鎢(W)、或氮化矽(SiN)等。作為膨脹膜的應力調整構件160例如使用二氧化矽(SiO₂)等。以下，將作為收縮膜的應力調整構件160亦稱 為「應力調整構件160a」。將作為膨脹膜的應力調整構件160亦稱為「應力調整構件160b」。應力調整構件160亦可簡稱為「構件」。

多個絕緣體層150各自具有沿著Y方向延伸設置的部分。多個絕緣體層150各自的沿著Y方向延伸設置的部分沿著X方向大致等間隔地配置。多個應力調整構件160各自具有沿著Y方向延伸設置的部分。多個應力調整構件160各自的沿著Y方向延伸設置的部分沿著X方向大致等間隔地配置。多個絕緣體層150的沿著Y方向延伸設置的部分與多個應力調整構件160的沿著Y方向延伸設置的部分沿著X方向交替配置且相互接觸。

多個絕緣體層150各自的沿著Y方向延伸設置的部分被設置成大致相同的寬度。多個應力調整構件160各自的沿著Y方向延伸設置的部分被設置成大致相同的寬度。以下，將應力調整構件160的沿著Y方向延伸設置的部分的尺寸(寬度)稱為「L1」。將絕緣體層150的沿著Y方向延伸設置的部分的尺寸(寬度)稱為「L2」。L1及L2各自的尺寸可藉由後述的實施方式的曝光裝置20的曝光處理適當變更。

(膜應力調整層AL的剖面結構)圖9是表示實施方式的記憶設備10所包括的膜應力調整層AL的剖面結構的一例的、沿著圖8的IX-IX線的剖面圖。如圖9所示，膜應力調整層AL更包括例如絕緣體層170。於本例中，絕緣體層150及絕緣體層170包含於圖5所示的絕緣體層118中。

絕緣體層150於配線層M1下連續地設置。即，於膜應力 調整層AL中，於絕緣體層150的上部設置有多個溝槽部。而且，於絕緣體層150的多個溝槽部各者埋入應力調整構件160。然後，絕緣體層170被設置成覆蓋絕緣體層150及應力調整構件160。於膜應力調整層AL中設置此種結構的情況下，絕緣體層150的上表面與應力調整構件160的上表面齊平。

再者，絕緣體層150亦可不具有於配線層M1下連續地設置的部分。應力調整構件160與絕緣體層170亦可一體地設置。膜應力調整層AL只要具有等間隔排列的多個應力調整構件160即可。多個應力調整構件160的底部的高度基於一併形成而齊平。如後所述，只要能夠調整膜應力，於相同高度的層內相鄰的應力調整構件160的一部分亦可接觸。

於以上的說明中，例示了多個應力調整構件160的沿著Y方向延伸的部分於X方向上排列的情況，但並不限定於此。記憶設備10可具有圖8及圖9所示的膜應力調整層AL的結構於俯視時旋轉了90度的結構。膜應力調整層AL只要具有沿著Y方向延伸的部分沿著X方向等間隔地排列的多個應力調整構件160與沿著X方向延伸的部分沿著Y方向等間隔地排列的多個應力調整構件160中的至少一者即可。

<2>半導體製造系統PS的結構 接著，對用於形成包括膜應力調整層AL的半導體裝置(例如，記憶設備10)的半導體製造系統PS進行說明。圖10是表示實施方式的半導體製造系統PS的結構的一例的框圖。如圖10所示，半導體製造系統PS例如 包括曝光裝置20、接合裝置30及伺服器40。

曝光裝置20、接合裝置30及伺服器40構成為能夠經由網路NW進行通訊。作為網路NW，可利用有線通訊，亦可利用無線通訊。曝光裝置20具有將形成於遮罩(中間遮罩)上的圖案轉印(曝光)至形成於晶圓上的抗蝕劑材料的功能。接合裝置30具有將對應的兩片晶圓接合的功能。伺服器40例如是對半導體裝置的製造步驟的整體進行控制的電腦等。伺服器40對批次的處理步驟或各製造步驟中所使用的校正值等進行管理。再者，半導體製造系統PS亦可包括重疊測量裝置等。

以下，將曝光裝置20使遮罩的圖案轉印至抗蝕劑材料的處理稱為「曝光處理」。將對兩片晶圓進行接合的處理稱為「接合處理」。將於接合處理時配置於上側的晶圓稱為「上晶圓UW」。將於接合處理時配置於下側的晶圓稱為「下晶圓LW」。將接合後的兩片晶圓、即上晶圓UW及下晶圓LW的組稱為「接合晶圓BW」。「晶圓的表面」與形成有半導體電路的一側的面對應。「晶圓的背面」與相對於晶圓的表面為相反側的面對應。

<2-1>曝光裝置20的結構 圖11是表示實施方式的曝光裝置20的結構的一例的框圖。如圖11所示，曝光裝置20例如包括控制裝置21、儲存裝置22、搬運裝置23、通訊裝置24、以及曝光單元25。

控制裝置21是對曝光裝置20的整體的動作進行控制的電腦等。控制裝置21對儲存裝置22、搬運裝置23、通訊裝置24、 以及曝光單元25分別進行控制。雖省略了圖示，但控制裝置21包括中央處理單元(Central Processing Unit，CPU)、唯讀記憶體(Read Only Memory，ROM)、隨機存取記憶體(Random Access Memory，RAM)等。CPU是執行與裝置的控制有關的各種程式的處理器。ROM是對裝置的控制程式進行儲存的非揮發性儲存介質。RAM是用作CPU的工作區域的揮發性儲存介質。

儲存裝置22是用於儲存資料或程式等的儲存介質。儲存裝置22例如對曝光配方220、校正值資訊221及校正式222進行儲存。曝光配方220是記錄有曝光處理的設定的表格。曝光配方220包含曝射的形狀及佈局、或曝光量(Dose)、或焦點的設定、或對準的設定等資訊。校正值資訊221是對執行曝光處理時所使用的對準校正值(即，對準結果)進行記錄的日誌。校正值資訊221中，亦可與作為曝光對象的晶圓相關聯地記錄有與其他校正值相關的資訊。校正式222是用於基於對準結果來對曝光量進行調整的數式。對校正式222的詳情進行後述。

搬運裝置23是包括能夠搬運晶圓WF的搬運臂、或用於暫時載置多個晶圓的過渡部(transition)等的裝置。例如，搬運裝置23將例如自外部的塗佈顯影裝置接收到的晶圓WF搬運至曝光單元25。另外，搬運裝置23於曝光處理後，將自曝光單元25接收到的晶圓WF搬運至曝光裝置20的外部。

通訊裝置24是能夠與網路NW連接的通訊介面。曝光裝置20可基於根據網路NW上的終端的操作來運作，亦可將曝光配 方220、校正值資訊221及校正式222儲存在伺服器40中。

曝光單元25是曝光處理中所使用的結構的集合。曝光單元25例如包括晶圓載台250、中間遮罩載台(reticle stage)251、光源252、投影光學系統253及相機254。晶圓載台250具有保持晶圓WF的功能。中間遮罩載台251具有保持中間遮罩RT(遮罩)的功能。晶圓載台250及中間遮罩載台251各自的載台位置可藉由控制裝置21來控制。光源252將生成的光照射至中間遮罩RT。投影光學系統253將透過了中間遮罩RT的光聚集至晶圓WF的表面。相機254是用於測量對準標記AM的拍攝機構。

再者，「塗佈顯影裝置」是執行曝光處理的前處理與後處理的裝置。曝光處理的前處理包括在晶圓上塗佈抗蝕劑材料(感光材料)的處理。曝光處理的後處理包括對在晶圓上曝光的圖案進行顯影的處理。作為曝光處理的前處理及後處理中使用的裝置，亦可利用多個半導體製造裝置。

<2-2>接合裝置30的結構 圖12是表示實施方式的接合裝置30的結構的一例的框圖。如圖12所示，接合裝置30例如包括控制裝置31、搬運裝置32、通訊裝置33、以及接合單元34。

控制裝置31是對接合裝置30的整體的動作進行控制的電腦等。控制裝置31對搬運裝置32、通訊裝置33、以及接合單元34分別進行控制。雖省略了圖示，但與曝光裝置20同樣地，控制裝置31包括CPU、ROM、RAM等。

搬運裝置32是包括能夠搬運晶圓的搬運臂、或用於暫時 載置多個晶圓的過渡部等的裝置。例如，搬運裝置32將自接合處理的前處理裝置接收到的上晶圓UW及下晶圓LW搬運至接合單元34。另外，搬運裝置32於接合處理後，將自接合單元34接收到的接合晶圓BW搬運至接合裝置30的外部。搬運裝置32亦可包括使晶圓的上下反轉的機構。

通訊裝置33是能夠與網路NW連接的通訊介面。接合裝置30可基於網路NW上的終端的控制來運作，亦可將動作日誌儲存在伺服器40中。

接合單元34是接合處理中所使用的結構的集合。接合單元34例如包括下載台340、應力裝置341、相機342、上載台343、按壓銷344、以及相機345。下載台340具有保持下晶圓LW的功能。下載台340例如包括藉由真空吸附來保持晶圓的晶圓卡盤。應力裝置341具有對下載台340施加應力並經由下載台340使下晶圓LW變形的功能。根據由應力裝置341引起的下載台340的變形量，被保持於下載台340的下晶圓LW的膨脹量(Scaling)發生變化。相機342是配置於下載台340側且用於上晶圓UW的對準標記AM的測量的拍攝機構。上載台343具有保持上晶圓UW的功能。上載台343例如包括藉由真空吸附來保持晶圓的晶圓卡盤。按壓銷344是可基於控制裝置31的控制而在上下方向上進行驅動並對被保持於上載台343上的上晶圓UW的中心部的上表面進行按壓的銷。相機345是配置於上載台343側且用於下晶圓LW的對準標記AM的測量的拍攝機構。接合裝置30亦可具有於下載 台340及上載台343的真空吸附中利用的真空泵。

下載台340及上載台343構成為能夠將被保持於下載台340的下晶圓LW與被保持於上載台343的上晶圓UW相向配置。即，於下載台340的上方可配置上載台343。於接合處理中，上晶圓UW的上表面與上晶圓UW的背面對應且被保持於上載台343。於接合處理中，上晶圓UW的下表面與上晶圓UW的表面、即接合面對應。下晶圓LW的上表面與下晶圓LW的表面、即接合面對應。下晶圓LW的下表面與下晶圓LW的背面對應，且被保持於下載台340。接合裝置30藉由對下載台340及上載台343的相對位置進行調整，可對重疊偏移的移位成分與旋轉成分進行調整。另外，接合裝置30藉由利用應力裝置341使下載台340變形，可對被保持於變形後的下載台340的下晶圓LW的XY共用的晶圓倍率進行調整。

再者，「接合處理的前處理裝置」是具有於接合裝置30的接合處理之前使上晶圓UW及下晶圓LW各自的接合面能夠接合地改質及親水化的功能的裝置。前處理裝置首先對上晶圓UW及下晶圓LW各自的表面執行電漿處理，對上晶圓UW及下晶圓LW各自的表面進行改質。於電漿處理中，於規定的減壓環境下，以作為處理氣體的氧氣或氮氣為基礎而生成氧離子或氮離子，所生成的氧離子或氮離子被照射至各晶圓的接合面。然後，前處理裝置對上晶圓UW及下晶圓LW各自的表面供給純水。如此，羥基附著於上晶圓UW及下晶圓LW的各自的表面，該表面被親水化。於 接合處理中，使用接合面以所述方式被改質及親水化的上晶圓UW及下晶圓LW。接合裝置30亦可與前處理裝置等進行組合來構成接合系統。

<2-3>伺服器40的結構 圖13是表示實施方式的伺服器40的結構的一例的框圖。如圖13所示，伺服器40例如包括CPU 41、ROM 42、RAM 43、儲存裝置44、以及通訊裝置45。CPU 41是執行與伺服器40的控制有關的各種程式的處理器。ROM 42是對伺服器40的控制程式進行儲存的非揮發性儲存介質。RAM 43是用作CPU 41的工作區域的揮發性儲存介質。儲存裝置44是能夠儲存自曝光裝置20或接合裝置30等接收到的資訊的非揮發性儲存介質。通訊裝置45是能夠與網路NW連接的通訊介面。

<3>半導體裝置的製造方法 接著，對實施方式的半導體裝置的製造方法進行說明。圖14是表示實施方式的半導體裝置的製造方法的概要的概略圖。以下，參照圖14來對實施方式的半導體裝置的製造方法中的大致的處理流程進行說明。

首先，將晶圓按批次分配(「批次分配」)。批次可包含多個晶圓。作為批次，例如可分類為包含上晶圓UW的批次、以及包含下晶圓LW的批次。然後，對包含上晶圓UW的批次、以及包含下晶圓LW的批次分別實施前步驟，而於上晶圓UW與下晶圓LW上分別形成半導體電路。前步驟包含「曝光處理」、「曝光覆蓋(Overlay，OL)測量」與「加工處理」的組合。

曝光處理是利用曝射單元將遮罩的圖案轉印至晶圓上的 抗蝕劑材料。「曝射」與曝光處理中的曝光的劃分區域對應。於曝光處理中，一次曝射的曝光錯開位置反覆執行。即，曝光裝置20藉由步進及重覆方式執行曝光處理。於曝光處理中，各曝射的配置或形狀基於後述的對準標記的測量結果或各種校正值等得到校正，與形成於晶圓上的基底的圖案的重疊位置得到調整(對準)。上晶圓UW中的多個曝射的配置與下晶圓LW中的多個曝射的配置被設定為相同。以下，將重疊位置的對準中所使用的校正值、即用於抑制重疊偏移的曝光裝置的控制參數稱為「對準校正值」。於在對準的校正中使用多項式的情況下，將各項的係數稱為「對準校正係數」。即，對準校正值可基於各項的對準校正係數與曝光位置而計算出。

曝光OL測量是對藉由曝光處理而形成的圖案與作為曝光處理的基底的圖案的重疊偏移量進行測量的處理。藉由曝光OL測量而獲得的重疊偏移量的測量結果可用於曝光處理的返工判定、或後續的批次所應用的對準校正值的計算等。加工處理是使用藉由曝光處理而形成的遮罩來對晶圓進行蝕刻的處理。於加工處理完成後，所使用的遮罩被去除，而執行下一個步驟。前步驟除了包括曝光處理、曝光OL測量及加工處理以外，還可包括加熱步驟、清洗步驟、成膜步驟等。

於對應的上晶圓UW及下晶圓LW各自的前步驟完成後，執行接合處理。於接合處理中，接合裝置30將上晶圓UW的表面與下晶圓LW的表面相對配置。然後，接合裝置30對形成於上晶 圓UW的表面的圖案與形成於下晶圓LW的表面的圖案的重疊位置進行調整(對準)。然後，接合裝置將上晶圓UW與下晶圓LW的表面彼此接合而形成接合晶圓BW。

對藉由接合處理而形成的接合晶圓BW執行接合OL(Overlay)測量。接合OL測量是對形成於上晶圓UW的表面的圖案與形成於下晶圓LW的表面的圖案的重疊偏移量進行測量的處理。藉由接合OL測量而獲得的重疊偏移量的測量結果可用於應用於後續批次的曝光處理的對準校正值的計算等。

曝光處理或接合處理中所產生的重疊偏移量可藉由各種成分的組合來表現。重疊偏移成分包含偏移(移位)成分、倍率成分、正交度成分。以下，對與各成分對應的數學式進行羅列。於以下的數學式中，「x」及「y」分別與X方向的座標(X座標)及Y方向的座標(Y座標)對應。「dx」及「dy」分別是X方向及Y方向的重疊偏移量。「K1」~「K6」分別與對準校正係數(多項式回歸係數)對應。

X方向的偏移(移位)成分：dx=K1 Y方向的偏移(移位)成分：dy=K2 X方向的倍率成分：dx=K3*x Y方向的倍率成分：dy=K4*y X方向的正交度成分：dx=K5*y Y方向的正交度成分：dy=K6*x

本例中，X方向的重疊偏移量Ex藉由「Ex=K1+K3*x+dy+K5*y」而計算出。Y方向的重疊偏移量Ey藉由「Ey=K2+K4*y+K6*x」而計算出。再者，於重疊偏移成分由多 項式回歸表現的情況下，作為多項式回歸係數，不僅可利用K1~K6，進而可利用分配給高階的重疊成分的係數。重疊(對準)的測量結果可由多項式回歸按照每個K值分解。對準與曝光裝置基準中的晶圓形狀對應。重疊偏移量與晶圓WF的重合對象和重合源之間的圖案的位置偏移對應。即，無法藉由基於對準的測量結果的曝光處理進行校正的成分成為重疊偏移量。以下，將於晶圓的面內產生的倍率成分的重疊偏移成分稱為「晶圓倍率」。

圖15的(A)及(B)是表示實施方式的半導體裝置的製造步驟中所使用的對準標記AM的配置的一例的示意圖。圖15的(A)例示了於曝光處理時測量到的晶圓WF的對準標記AM的位置。圖15的(B)例示了於接合處理時測量到的晶圓WF的對準標記AM的位置。

如圖15的(A)所示，曝光裝置20可於曝光處理時對配置於晶圓WF上的多個點(至少三處以上)的對準標記AM進行測量。然後，曝光裝置20藉由於正交座標系中對多個點的對準標記AM的測量結果進行函數近似，可計算出X方向及Y方向各自的移位成分、倍率成分、正交度成分等重疊偏移成分的校正值。而且，曝光裝置20可於曝光處理中對曝射單元的重疊偏移成分及晶圓的面內的重疊偏移成分分別進行校正。即，曝光裝置20於藉由曝光處理時的對準來計算出X方向的晶圓倍率與Y方向的晶圓倍率的情況下，利用配置於基板的三個以上的對準標記AM的測量結果。

如圖15的(B)所示，接合裝置30於接合處理時例如對配置於晶圓WF(上晶圓UW及下晶圓LW)的三個點的對準標記AM_C、對準標記AM_L及對準標記AM_R進行測量。對準標記AM_C配置於晶圓的中心附近。接合裝置30基於上晶圓UW及下晶圓LW各自的對準標記AM_C的測量結果對移位成分進行對準。對準標記AM_L及對準標記AM_R分別配置於晶圓WF的外周的其中一側及另一側。接合裝置30基於上晶圓UW及下晶圓LW的對準標記AM_L及對準標記AM_R的測量結果對旋轉成分進行對準。藉此，接合裝置30可計算出移位成分及旋轉成分的校正值，並對晶圓面內的單純的重疊偏移成分進行校正。另外，接合裝置30藉由使保持下晶圓LW的載台變形，亦可對X方向及Y方向上共用的晶圓倍率進行校正。

圖16是表示實施方式的半導體裝置的製造步驟中所使用的曝光裝置20及接合裝置30中的晶圓面內的重疊偏移成分的校正性能的一例的表格。如圖16所示，移位成分可於曝光裝置20及接合裝置30中的任一者中進行校正。於X方向及Y方向上共用的晶圓倍率(XY共用倍率成分)可於曝光裝置20及接合裝置30中的任一者中進行校正。於X方向及Y方向上有差異的晶圓倍率(XY差倍率成分)可於曝光裝置20中進行校正。另一方面，XY差倍率成分於接合裝置30中難以校正。旋轉成分(即，於X方向及Y方向上共用的正交度成分)可於曝光裝置20及接合裝置30中的任一者中進行校正。正交度成分可於曝光裝置20中進行校正。 另一方面，正交度成分於接合裝置30中難以校正。

圖17是表示晶圓翹曲量XY差與晶圓倍率XY差的關係性的一例的曲線圖。晶圓翹曲量XY差與X方向的晶圓WF的翹曲量和Y方向的晶圓WF的翹曲量的差對應。晶圓WF的翹曲可藉由形成於晶圓WF上的膜的應力(膜應力)產生。晶圓倍率XY差與X方向的晶圓倍率(MagX)和Y方向的晶圓倍率(MagY)的差(MagX-MagY)對應。以下，或者，將X方向的晶圓倍率與Y方向的晶圓倍率的差亦稱為「D_MagXY」。

如圖17所示，晶圓倍率XY差具有根據晶圓翹曲量XY差而變化的傾向。例如，於晶圓倍率XY差為負的情況下，Y方向的晶圓倍率較X方向的晶圓倍率而言大，晶圓WF變形為縱長(Y方向與長徑對應、X方向與短徑對應的橢圓形形狀)。於晶圓倍率XY差為零的情況下，X方向的晶圓倍率與Y方向的晶圓倍率相等，晶圓WF為接近正圓的形狀。於晶圓倍率XY差為正的情況下，X方向的晶圓倍率較Y方向的晶圓倍率而言大，晶圓WF變形為橫長(X方向與長徑對應、Y方向與短徑對應的橢圓形狀)。

<3-1>膜應力調整層的形成方法 圖18是表示實施方式的半導體裝置的製造步驟中所包含的膜應力調整層AL的形成步驟的一例的流程圖。圖19的(A)及(B)~圖21的(A)及(B)分別是表示實施方式的半導體裝置的膜應力調整層AL的形成時的結構的一例的概略圖。圖19的(A)及(B)~圖21的(A)及(B)各自的(A)提取並示出形成有膜應力調整層AL的區域中 的平面結構的一部分。圖19的(A)及(B)~圖21的(A)及(B)各自的(B)提取並示出(A)所示的區域中的剖面結構的一部分。以下，適當參照圖18來對膜應力調整層AL的形成步驟進行說明。

於晶圓WF流動至規定的曝光步驟之前時，圖18的一系列處理開始(開始)。本例中，例示了於配線層M1形成有膜應力調整層AL的情況。另外，假定於流動至規定的曝光步驟之前的晶圓WF的上表面形成有絕緣體層150。本例中，形成絕緣體層150的高度包括配線層M1。

首先，執行光微影處理(S100)。具體而言，首先，於絕緣體層150上塗佈抗蝕劑材料180。本例中，抗蝕劑材料180為正型抗蝕劑。而且，曝光裝置20藉由後述的曝光處理將規定的遮罩的圖案轉印至抗蝕劑材料180。然後，於執行顯影處理時，如圖19的(A)及(B)所示，形成抗蝕劑材料180的線與空間圖案。本例中，抗蝕劑材料180的線與空間圖案中，空間部分的尺寸(寬度)為「L3」，線部分的尺寸(寬度)為「L4」。

接著，執行蝕刻處理(S101)。S101的處理中的蝕刻處理是各向異性的蝕刻處理，例如為反應離子蝕刻(Reactive Ion Etching，RIE)。藉此，如圖20的(A)及(B)所示，於絕緣體層150的上部，基於抗蝕劑材料180的形狀，形成多個溝槽部190。各溝槽部190的寬度與圖8所示的尺寸L1對應，並基於抗蝕劑材料180的空間部分的尺寸L3及蝕刻處理的加工特性。相鄰的溝槽 部190的間隔與圖8所示的尺寸L2對應，並基於抗蝕劑材料180的線部分的尺寸L4及蝕刻處理的加工特性。再者，S101的處理若能夠形成所期望的形狀，則可為各向同性的蝕刻處理，亦可為RIE以外的各向異性的蝕刻處理。於S101的處理之後，去除抗蝕劑材料180。

接著，形成應力調整構件160(S102)。具體而言，例如藉由化學氣相沈積(Chemical Vapor Deposition，CVD)形成應力調整構件160。如此，多個溝槽部190被應力調整構件160埋入。然後，設置於配線層M1的上部的應力調整構件160例如藉由化學機械研磨(Chemical Mechanical Polishing，CMP)被去除。藉此，如圖21的(A)及(B)所示，形成有於多個溝槽部190殘留有應力調整構件160的結構。用於形成應力調整構件160的方法可根據應力調整構件160的種類適當變更。應力調整構件160的壓縮應力或拉伸應力的強度亦可根據應力調整構件160的形成方法而變化。

如上所述，形成膜應力調整層AL，圖18的一系列處理結束(結束)。

<3-2>曝光方法 圖22是表示實施方式的曝光裝置20的曝光方法的一例的流程圖。以下，參照圖22，對實施方式的半導體裝置的製造方法中使用曝光裝置20的具體處理的一例進行說明。包括膜應力調整層AL的半導體裝置(例如，記憶設備10)使用以下的曝光方法製造而成。

於自塗佈顯影裝置通知晶圓WF的前處理完成時，曝光裝置20開始曝光處理(開始)。

首先，曝光裝置20對晶圓WF進行裝載(S200)。自塗佈顯影裝置裝載的晶圓WF由晶圓載台250保持。

接著，曝光裝置20確認曝光配方220(S201)。藉此，控制裝置21決定應用於所裝載的晶圓WF的處理條件。

接著，曝光裝置20確認校正值資訊221(S202)。藉此，控制裝置21決定應用於所裝載的晶圓WF的曝光量或對準等的校正值。該校正值例如基於自伺服器40接收到的校正值。

接著，曝光裝置20對對準標記AM進行測量(S203)。具體而言，相機254對配置於晶圓WF上的規定位置的多個對準標記AM進行拍攝。

接著，曝光裝置20執行對準校正處理(S204)。具體而言，控制裝置21基於多個對準標記AM的測量結果來計算出對晶圓WF進行曝光的曝射配置或曝射形狀等的對準校正值。而且，曝光裝置20將計算出的對準校正值應用於對準的處理參數。另外，於曝光裝置20中，於對一個批次中所包含的多個晶圓WF連續執行曝光處理的情況下，可對每個晶圓WF應用不同的對準校正值。

接著，曝光裝置20基於校正式222對曝光量(Dose)進行校正(S205)。具體而言，控制裝置21將藉由S204的處理計算出的對準校正值中X方向的晶圓倍率成分與Y方向的晶圓倍率成分的差(D_MagXY)代入校正式222，來計算出曝光量的校正值。 然後，控制裝置21將計算出的曝光量的校正值反映於由曝光配方220示出的曝光量的設定中。S205的處理於並非為與膜應力調整層AL的形成相關聯的步驟的情況下，亦可省略。

接著，曝光裝置20執行曝光順序(S206)。具體而言，控制裝置21基於S204的處理中決定的對準的處理參數與S205的處理中決定的曝光量的設定，對光源252、晶圓載台250及中間遮罩載台251進行控制，以步進及重覆方式對晶圓WF照射透過了遮罩的光。

於晶圓WF被卸載時，曝光裝置20結束曝光處理(結束)。

再者，於以上說明的S205的處理中，調整曝光量，以使晶圓倍率XY差變小。不限定於此，於S205的處理中，亦可設定作為目標(基準)的晶圓倍率XY差的值。作為晶圓倍率XY差的基準值，例如使用接合處理中組合的晶圓WF的晶圓倍率XY差的值。於所述情況下，於S205的處理中調整曝光量，以使組合的兩片晶圓WF中的一個晶圓WF的晶圓倍率XY差接近另一個晶圓WF的晶圓倍率XY差的值。

<3-3>校正式222的詳情 圖23是表示實施方式的曝光裝置20中使用的校正式222的一例的曲線圖。於圖23所示的曲線圖中，橫軸表示晶圓倍率XY差，縱軸表示曝光量(Dose)。如圖23所示，校正式222是表示晶圓倍率XY差與曝光量的關係性的數學式。校正式222例如由一次函數表示，是如晶圓倍率XY差變得越大曝光量變得越大般的函數。校正式222可根據膜應力調 整層AL的配置、或應力調整構件160的厚度、或應力調整構件160的寬度(配置密度)、或晶圓倍率XY差的定義、或曝光處理中使用的抗蝕劑材料的種類等而變化。再者，作為晶圓倍率XY差的定義，亦可考慮曝光裝置20的晶圓倍率的基準間差。於所述情況下，即便是相同的晶圓WF，每個曝光裝置20的晶圓倍率XY差亦可產生差異。

圖24是表示實施方式的曝光裝置20中使用的校正式222的創建方法的一例的流程圖。以下，參照圖24對校正式222的創建方法的一例進行說明。

首先，準備處理已完成至膜應力調整層AL的形成步驟之前的多個晶圓WF(S300)。

接著，於曝光處理中，藉由曝光裝置20的對準標記測量，對各晶圓WF上的圖案的晶圓倍率進行測量(S301)。S301的處理中的晶圓倍率的測量結果不僅可儲存在曝光裝置20中，亦可儲存在伺服器40中。

接著，曝光裝置20基於S301的結果進行對位(對準)，對每個晶圓WF變動(改變)曝光量進行曝光(S302)。作為S302中設定的曝光量的範圍，於存在與膜應力調整層AL同時形成的圖案的情況下，將該圖案的尺寸設定為限制在流品的規格內。

接著，於膜應力調整層AL的形成步驟完成之前使各晶圓WF流動(S303)。

接著，於膜應力調整層AL的形成步驟以後，對各晶圓 WF上的圖案的晶圓倍率進行測量(S304)。S304的處理中測量的圖案可與S301的處理中測量的圖案相同，亦可為S302的處理中形成的圖案。S301的處理中測量的圖案與S302的處理中形成的圖案的位置偏移大致接近於零。因此，即便於對S301與S302中的任一圖案進行對準測量的情況下，亦可獲得大致相同的測量值。S304的處理中的晶圓倍率的測量結果儲存於曝光裝置20或伺服器40中。S304的處理中的晶圓倍率的測量可由曝光裝置20執行，亦可由重疊測定裝置執行。

接著，基於S301及S304的測量結果，對每個晶圓WF計算出晶圓倍率XY差的變化量(S305)。計算出的每個晶圓WF的晶圓倍率XY差儲存於曝光裝置20或伺服器40中。

接著，創建S302中使用的曝光量與S305的計算結果的關係式(校正式222)(S306)。S306的處理可由曝光裝置20執行，亦可由伺服器40執行。

如上所述，生成(結束)校正式222。所生成的校正式222儲存於曝光裝置20中。再者，校正式222亦可儲存於伺服器40中。校正式222亦可於多個曝光裝置20之間共享。

圖25是表示實施方式的曝光裝置20中使用的校正式222的創建方法的具體例的概略圖。以下，參照圖25，對利用三片晶圓WF1~WF3時的校正式222的創建方法進行說明。再者，以下參照的各圖式所示的晶圓WF及曝射的形狀誇張地表現。

首先，藉由S300的處理而準備三片晶圓WF1~WF3。

接著，藉由S301的處理而對膜應力調整層AL形成前的晶圓WF1~晶圓WF3各自的晶圓倍率進行測定。本例中，於晶圓WF1~晶圓WF3的各者中，X方向的晶圓倍率W_MagX為WMX1，Y方向的晶圓倍率W_MagY為WMY1。

接著，藉由S302的處理而執行變動曝光量的曝光處理。本例中，應用於晶圓WF1的曝光量為Dose_H，應用於晶圓WF2的曝光量為Dose_M，應用於晶圓WF1的曝光量為Dose_L。曝光量的大小關係為Dose_H>Dose_M>Dose_L。

接著，藉由S303的處理而於晶圓WF1~晶圓WF3各者形成有膜應力調整層AL。於形成圖9所示的膜應力調整層AL時，於曝光量變動的情況下，晶圓WF的形狀根據曝光量的大小而變化。例如，曝光量越大，晶圓倍率XY差的變化量變得越大。

接著，藉由S304的處理而對膜應力調整層AL形成後的晶圓WF1~晶圓WF3各自的晶圓倍率進行測定。本例中，於晶圓WF1中，W_MagX=WMX2，並且W_MagY=WMY2。於晶圓WF2中，W_MagX=WMX3，並且W_MagY=WMY3。於晶圓WF3中，W_MagX=WMX4，並且W_MagY=WMY4。

接著，藉由S305的處理而計算出晶圓倍率XY差。例如，晶圓WF1中的晶圓倍率XY差藉由D_MagXY1=(WMX1-WMY1)-(WMX2-WMY2)而計算出。晶圓WF2中的晶圓倍率XY差藉由D_MagXY2=(WMX1-WMY1)-(WMX3-WMY3)而計算出。晶圓WF3中的晶圓倍率XY差藉由D_MagXY3=(WMX1-WMY1)- (WMX4-WMY4)而計算出。

接著，藉由S306的處理而創建校正式222。具體而言，根據晶圓WF1的處理結果繪製與Dose_H及D_MagXY1的關係性，根據晶圓WF2的處理結果繪製與Dose_M及D_MagXY2的關係性，根據晶圓WF3的處理結果繪製與Dose_L及D_MagXY3的關係性。然後，例如藉由使用繪製的各點進行回歸分析而計算出校正式222。作為樣品利用的晶圓WF的數量變得越多，校正式222的精度變得越高。

<3-4>基於膜應力調整層AL的晶圓倍率的校正方法的具體例 以下，對基於膜應力調整層AL的晶圓倍率的校正方法的具體例進行說明。

圖26的(A)及(B)是表示實施方式的半導體裝置的膜應力調整層AL中使用了收縮膜時的晶圓倍率的變化的一例的概略圖。圖26的(A)與應力調整構件160a的延伸方向為Y方向的情況對應。圖26的(B)與應力調整構件160a的延伸方向為X方向的情況對應。如圖26的(A)及(B)所示，曝光量變得越大，應力調整構件160a的寬度變得越粗。

於圖26的(A)所示的一例中，曝光量變得越大，於膜應力調整層AL中於X方向上排列的收縮膜的比率變得越高。於所述情況下，存在如下傾向：於X方向上排列的收縮膜的比率變得越高，對於晶圓WF的X方向的壓縮應力變得越大，X方向的晶圓倍率W_MagX變得越小。因此，本例中，曝光量變得越大， 晶圓倍率XY差越向負方向變化。

另一方面，於圖26的(B)所示的一例中，曝光量變得越大，於膜應力調整層AL中於Y方向上排列的收縮膜的比率變得越高。於所述情況下，存在如下傾向：於Y方向上排列的收縮膜的比率變得越高，對於晶圓WF的Y方向的壓縮應力變得越大，Y方向的晶圓倍率W_MagY變得越小。因此，本例中，曝光量變得越大，晶圓倍率XY差越向正方向變化。

圖27的(A)及(B)是表示實施方式的半導體裝置的膜應力調整層AL中使用膨脹膜時的晶圓倍率的變化的一例的概略圖。圖27的(A)與應力調整構件160b的延伸方向為Y方向的情況對應。圖27的(B)與應力調整構件160b的延伸方向為X方向的情況對應。如圖27的(A)及(B)所示，曝光量變得越大，應力調整構件160b的寬度變得越粗。

於圖27的(A)所示的一例中，曝光量變得越大，於膜應力調整層AL中於X方向上排列的膨脹膜的比率變得越高。於所述情況下，存在如下傾向：於X方向上排列的膨脹膜的比率變得越高，對於晶圓WF的X方向的拉伸應力變得越大，X方向的晶圓倍率W_MagX變得越大。因此，本例中，曝光量變得越大，晶圓倍率XY差越向正方向變化。

另一方面，於圖27的(B)所示的一例中，曝光量變得越大，於膜應力調整層AL中於Y方向上排列的膨脹膜的比率變得越高。於所述情況下，存在如下傾向：於Y方向上排列的膨脹 膜的比率變得越高，對於晶圓WF的Y方向的拉伸應力變得越大，Y方向的晶圓倍率W_MagY變得越大。因此，本例中，曝光量變得越大，晶圓倍率XY差越向負方向變化。

再者，於以上的說明中，例示了抗蝕劑材料180為正型的情況，但並不限定於此。於形成膜應力調整層AL時的曝光處理中，亦可使用負型的抗蝕劑材料。於所述情況下，曝光量變得越大，應力調整構件160的寬度變得越細。因此，於使用負型的抗蝕劑材料且使用應力調整構件160a(收縮膜)的情況下，曝光量變得越小，於X方向或Y方向上排列的收縮膜的比率變得越高，X方向或Y方向的晶圓倍率變得越大。於使用負型的抗蝕劑材料且使用應力調整構件160b(膨脹膜)的情況下，曝光量變得越小，於X方向或Y方向上排列的膨脹膜的比率變得越高，X方向或Y方向的晶圓倍率變得越大。曝光裝置20亦可根據半導體裝置所包括的膜應力調整層AL的種類或數量，利用多個校正式222。

<4>實施方式的效果 藉由以上說明的曝光裝置20、曝光方法及半導體裝置的製造方法，可改善半導體裝置的良率。以下，對本效果的詳情進行說明。

於藉由兩片晶圓的接合而形成的半導體裝置中，有時其中一個晶圓與另一個晶圓的接合前的晶圓倍率的狀態(即，晶圓的大小)不同。例如，晶圓倍率可根據晶圓的表面及背面各自的膜應力(即，晶圓的翹曲)而變化。因此，於其中一個晶圓與另一個晶圓之間，晶圓倍率的偏差可根據電路及元件等的設計不同。另外， 晶圓倍率XY差亦可根據對晶圓的最初的曝光處理中使用的曝光裝置20的裝置間差而不同。

如使用圖17所說明般，接合裝置30於接合處理中能夠對X方向及Y方向上共用的晶圓倍率進行校正。另一方面，接合裝置30難以對晶圓倍率XY差進行校正。因此，為了提高接合處理中的重疊精度，較佳為於接合處理之前使其中一個晶圓的晶圓倍率XY差與另一個晶圓的晶圓倍率XY差一致。

因此，實施方式的記憶設備10包括能夠用於調整晶圓的翹曲量的膜應力調整層AL。而且，實施方式的曝光裝置20基於對準結果調整曝光量，藉此對用於形成膜應力調整層AL的規定的步驟中的線與空間圖案的尺寸進行控制。

圖28是表示實施方式的半導體裝置的製造方法中的晶圓倍率的調整例的概略圖。圖28所示的一例表示對於與參考晶圓RF相關聯的晶圓WF4、晶圓WF5及晶圓WF6使用所述曝光方法形成膜應力調整層AL的情況。參考晶圓RF的晶圓倍率XY差為D_MagXY5。於參考晶圓RF中，X方向的晶圓倍率較Y方向的晶圓倍率而言小。晶圓WF4、晶圓WF5及晶圓WF6各自的晶圓倍率XY差為D_MagXY2、D_MagXY3及D_MagXY4。另外，該些晶圓倍率XY差的大小關係為D_MagXY5≒D_MagXY2>D_MagXY3>D_MagXY4。於所述情況下，關於S205的處理時的曝光量的設定，於利用收縮膜作為應力調整構件160的情況下，與晶圓WF4、晶圓WF5及晶圓WF6對應，分別為Dose_L、Dose_M 及Dose_H。因此，晶圓倍率XY差的變化量為WF4<WF5<WF6。藉此，膜應力調整層AL形成後的晶圓WF4、晶圓WF5及晶圓WF6各自的形狀與參考晶圓RF同樣地調整為D_MagXY5。

如此，實施方式的半導體裝置的製造方法可使接合的兩片晶圓WF的晶圓倍率XY差大致相等，因此可抑制接合處理中的重疊偏移。因此，藉由實施方式的曝光裝置20、曝光方法及半導體裝置的製造方法，可改善半導體裝置的良率。

再者，於半導體裝置包括具有在Y方向上延伸的部分沿著X方向等間隔地排列的多個應力調整構件160的膜應力調整層AL、以及具有在X方向上延伸的部分沿著Y方向等間隔地排列的多個應力調整構件160的膜應力調整層AL此兩者的情況下，該些膜應力調整層AL較佳為設置於相互不同的高度。藉此，不依賴於晶圓倍率XY差的正負，可於所期望的方向抑制晶圓WF的翹曲。

另外，於將記憶設備10用作半導體裝置的情況下，記憶設備10具有：包含三維積層有記憶胞元的結構的記憶晶片MC；以及包含其他控制電路等的CMOS晶片CC。在記憶晶片MC與CMOS晶片CC中，存在如下傾向：記憶晶片MC的晶圓倍率的偏差於晶圓之間變大。具體而言，記憶晶片MC包括經高層化的記憶胞元陣列13，因此晶圓的翹曲量的偏差可能變大，晶圓倍率的偏差可能變大。另一方面，CMOS晶片CC的曝射的配置接近以曝光裝置為基準的理想光柵。因此，於執行接合處理的情況下，較佳 為形成有記憶晶片MC的晶圓被分配給能夠對晶圓倍率進行校正的下晶圓LW，形成有CMOS晶片CC的晶圓被分配給上晶圓UW。而且，較佳為根據製造中途產生的晶圓的翹曲狀態，於記憶晶片MC適當配置膜應力調整層AL。藉此，可改善記憶設備10的良率。

<5>變形例等 於所述實施方式中，用於動作的說明的流程圖僅為一例。使用流程圖來說明的各動作可於處理的順序能夠實現的範圍內進行調換，亦可追加其他處理，亦可省略一部分處理。於本說明書中，亦可代替CPU，而使用微處理單元(Micro Processing Unit，MPU)、應用特定積體電路(Application Specific Integrated Circuit，ASIC)或現場可程式邏輯閘陣列(field-programmable gate array，FPGA)等。另外，實施方式中所說明的處理分別可藉由專用的硬體來實現。實施方式中所說明的處理可混合存在藉由軟體執行的處理、以及藉由硬體執行的處理，亦可為其中任一者。

於本說明書中，「連接」表示電連接，並不排除於其間介隔其他元件的情況。「電連接」只要能夠與經電連接者同樣地運作，則可介隔絕緣體。「俯視」例如與在相對於半導體基板140的表面的垂直方向上觀察對象物對應。「區域」亦可視為由CMOS晶片CC的半導體基板140包含的結構。例如，於規定為半導體基板140包含記憶區域MR的情況下，記憶區域MR與半導體基板140的上方的區域相關聯。接合焊墊BP亦被稱為「接合金屬」。曝光裝置 20的相機254亦可由光學系統(顯微鏡)及光接收感測器分開而構成。於本說明書中，「重疊偏移」可被換言之為「位置偏移」。

於本說明書中，晶圓的翹曲量例如藉由晶圓的外周部的高度與晶圓的中心部的高度的差來表現。作為晶圓的翹曲量的單位，例如使用微米(μm)。晶圓的翹曲量可基於晶圓中心的高度的測量結果，藉由距三點基準平面的帶符號的距離來表現。關於晶圓的翹曲量，例如於在三點基準平面之上的情況下設定為正，於在三點基準平面之下的情況下設定為負。晶圓的翹曲量例如可藉由使用雷射位移計、共焦點式位移計、靜電電容計、外差干涉儀、斐索干涉儀等對晶圓的各座標的高度進行測量來計算出晶圓形狀(翹曲)，而進行測量。

實施方式中所說明的記憶設備10的結構僅為例示，並不限定於此。記憶設備10的電路結構、平面佈局及剖面結構可根據記憶設備10的設計而適當變更。例如，於實施方式中，例示了於CMOS晶片CC上設置有記憶晶片MC的情況，但CMOS晶片CC亦可設置於記憶晶片MC上。例示了對下晶圓LW分配記憶晶片MC、對上晶圓UW分配CMOS晶片CC的情況，但亦可對上晶圓UW分配記憶晶片MC、對下晶圓LW分配CMOS晶片CC。於應用實施方式中所說明的製造方法的情況下，較佳為於晶圓間晶圓倍率的偏差大的晶圓被分配給下晶圓LW。藉此，可抑制接合處理中的重疊偏移，可抑制重疊偏移引起的不良的產生。

對本發明的若干實施方式進行了說明，但該些實施方式 作為例子而提示，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨中，並且包含於申請專利範圍中所記載的發明及其均等的範圍內。

S200~S207:步驟

Claims (14)

1. 一種曝光裝置，對基板進行曝光，所述曝光裝置包括控制裝置，所述控制裝置構成為基於配置於所述基板的三個以上的對準標記的測量結果來對曝光量進行校正，所述控制裝置基於所述測量結果來執行對相互交叉且與所述基板的面內平行的第一方向及第二方向各自的倍率成分進行校正後的對準，並基於所述第一方向的倍率成分與所述第二方向的倍率成分的差和基準值的差來對所述曝光量進行校正。
2. 如請求項1所述的曝光裝置，其中，所述控制裝置於所述第一方向的倍率成分與所述第二方向的倍率成分的差為第一值的情況下，將所述曝光量校正為第一曝光量，於所述第一方向的倍率成分與所述第二方向的倍率成分的差為較所述第一值而言大的第二值的情況下，將所述曝光量校正為較所述第一曝光量而言小的第二曝光量。
3. 如請求項1所述的曝光裝置，其中，所述控制裝置於所述第一方向的倍率成分與所述第二方向的倍率成分的差為第一值的情況下，將所述曝光量校正為第一曝光量，於所述第一方向的倍率成分與所述第二方向的倍率成分的差為較所述第一值而言大的第二值的情況下，將所述曝光量校正為較所述第一曝光量而言大的第三曝光量。
4. 如請求項1所述的曝光裝置，其中，所述控制裝置藉由對所述曝光量進行校正而使形成於所述基板的線與空間圖案 的空間寬度變化。
5. 如請求項1所述的曝光裝置，其中，所述控制裝置基於第一步驟中的多個基板各自的曝光量及對準結果、以及所述第一步驟後的第二步驟中的所述多個基板各自的曝光量及對準結果，創建所述三個以上的對準標記的測量結果與所述曝光量的校正值的關係式。
6. 一種曝光方法，對基板進行曝光，所述曝光方法包括：基於配置於所述基板的三個以上的對準標記的測量結果來對曝光量進行校正；以及基於所述測量結果來對相互交叉且與所述基板的面內平行的第一方向及第二方向各自的倍率成分的重疊偏移進行校正來調整曝光位置，所述曝光量的校正基於所述第一方向的倍率成分與所述第二方向的倍率成分的差和基準值的差來對所述曝光量進行校正。
7. 如請求項6所述的曝光方法，其中，於所述曝光量的校正中，於所述第一方向的倍率成分與所述第二方向的倍率成分的差為第一值的情況下，將所述曝光量校正為第一曝光量，於所述第一方向的倍率成分與所述第二方向的倍率成分的差為較所述第一值而言大的第二值的情況下，將所述曝光量校正為較所述第一曝光量而言小的第二曝光量。
8. 如請求項6所述的曝光方法，其中，於所述曝光量的校正中，於所述第一方向的倍率成分與所述第二方向的倍率成分的差為第一值的情況下，將所述曝光量校正為第一曝光量，於所 述第一方向的倍率成分與所述第二方向的倍率成分的差為較所述第一值而言大的第二值的情況下，將所述曝光量校正為較所述第一曝光量而言大的第三曝光量。
9. 如請求項6所述的曝光方法，其中，所述曝光量的校正值是基於所述三個以上的對準標記的測量結果與所述曝光量的校正值的關係式而計算出，所述三個以上的對準標記的測量結果與所述曝光量的校正值的關係式是基於第一步驟中的多個基板各自的曝光量及對準結果、以及所述第一步驟後的第二步驟中的所述多個基板各自的曝光量及對準結果而創建。
10. 一種半導體裝置的製造方法，是具有基板的半導體裝置的製造方法，且包括：以基於配置於所述基板的三個以上的對準標記的測量結果校正後的曝光量對所述基板進行曝光；以及基於所述測量結果來對相互交叉且與所述基板的面內平行的第一方向及第二方向各自的倍率成分的重疊偏移進行校正來調整曝光位置，所述曝光量的校正基於所述第一方向的倍率成分與所述第二方向的倍率成分的差和基準值的差來對所述曝光量進行校正。
11. 如請求項10所述的半導體裝置的製造方法，其中，於所述曝光量的校正中，於所述第一方向的倍率成分與所述第二方向的倍率成分的差為第一值的情況下，將所述曝光量校正為第一曝光量，於所述第一方向的倍率成分與所述第二方向的倍率成分的差為較所述第一值而言大的第二值的情況下，將所述曝光量校正為較所述第一曝光量而言小的第二曝光量。
12. 如請求項10所述的半導體裝置的製造方法，其中，於所述曝光量的校正中，於所述第一方向的倍率成分與所述第二方向的倍率成分的差為第一值的情況下，將所述曝光量校正為第一曝光量，於所述第一方向的倍率成分與所述第二方向的倍率成分的差為較所述第一值而言大的第二值的情況下，將所述曝光量校正為較所述第一曝光量而言大的第三曝光量。
13. 如請求項10所述的半導體裝置的製造方法，其中，藉由對所述曝光量進行校正，使形成於所述基板的線與空間圖案的空間寬度變化。
14. 如請求項10所述的半導體裝置的製造方法，其中，所述曝光量的校正值是基於所述三個以上的對準標記的測量結果與所述曝光量的校正值的關係式而計算出，所述三個以上的對準標記的測量結果與所述曝光量的校正值的關係式是基於第一步驟中的多個基板各自的曝光量及對準結果、以及所述第一步驟後的第二步驟中的所述多個基板各自的曝光量及對準結果而創建。