CN118226711A

CN118226711A - 曝光装置、曝光方法以及半导体装置的制造方法

Info

Publication number: CN118226711A
Application number: CN202311050121.2A
Authority: CN
Inventors: 水田吉郎
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2022-12-21
Filing date: 2023-08-21
Publication date: 2024-06-21
Also published as: TW202427062A; TWI879011B; EP4391042A1; DE102023124002A1; JP2024089178A; US20240210839A1

Abstract

本发明的实施方式的曝光装置对基板进行曝光。曝光装置包括控制装置，所述控制装置构成为基于配置在基板的三个以上的对准标记的测量结果对曝光量进行校正。控制装置执行基于测量结果执行对相互交叉且与基板的面内平行的第一方向以及第二方向各自的倍率分量进行校正的对准。控制装置基于第一方向的倍率分量与第二方向的倍率分量之差的值对曝光量进行校正。

Description

曝光装置、曝光方法以及半导体装置的制造方法

相关申请的引用

本申请基于在2022年12月21日申请的在先的日本专利申请第2022-204378号的优先权的权益并主张该权益，其所有内容通过引用而包含于本文中。

技术领域

实施方式涉及曝光装置、曝光方法以及半导体装置的制造方法。

背景技术

已知有一种将半导体电路基板三维地层叠的三维层叠技术。

发明内容

一个实施方式改善半导体装置的成品率。

实施方式的曝光装置对基板进行曝光。曝光装置包括控制装置，所述控制装置构成为基于配置在基板的三个以上的对准标记(alignment mark)的测量结果对曝光量进行校正。控制装置基于测量结果执行对相互交叉且与基板的面内平行的第一方向以及第二方向各自的倍率分量进行校正的对准。控制装置基于第一方向的倍率分量与第二方向的倍率分量之差的值对曝光量进行校正。

根据上述构成，能够改善半导体装置的成品率。

附图说明

图1是表示实施方式的存储器件的整体构成的一个例子的框图。

图2是表示实施方式的存储器件所具备的存储单元阵列的电路构成的一个例子的电路图。

图3是表示实施方式的存储器件的构造的一个例子的立体图。

图4是表示实施方式的存储器件所具备的存储单元阵列的平面布局的一个例子的俯视图。

图5是表示实施方式的存储器件所具备的存储单元阵列的剖面构造的一个例子的剖视图。

图6是表示实施方式的存储器件所具备的存储柱的剖面构造的一个例子的、沿着图5的VI-VI线的剖视图。

图7是表示实施方式的存储器件的剖面构造的一个例子的剖视图。

图8是表示实施方式的存储器件所具备的膜应力调整层的平面布局的一个例子的俯视图。

图9是表示实施方式的存储器件所具备的膜应力调整层的剖面构造的一个例子的、沿着图8的IX-IX线的剖视图。

图10是表示实施方式的半导体制造系统的构成的一个例子的框图。

图11是表示实施方式的曝光装置的构成的一个例子的框图。

图12是表示实施方式的接合装置的构成的一个例子的框图。

图13是表示实施方式的服务器的构成的一个例子的框图。

图14是表示实施方式的半导体装置的制造方法的概要的示意图。

图15是表示实施方式的半导体装置的制造工序中使用的对准标记的配置的一个例子的示意图。

图16是表示实施方式的半导体装置的制造工序中使用的曝光装置以及接合装置的晶圆(wafer)面内的重合偏差分量的校正性能的一个例子的表格。

图17是表示晶圆的翘曲量XY差与晶圆倍率XY差的关系性的一个例子的图表。

图18是表示实施方式的半导体装置的制造工序所包括的膜应力调整层的形成工序的一个例子的流程图。

图19是表示实施方式的半导体装置的膜应力调整层的形成时的构造的一个例子的示意图。

图20是表示实施方式的半导体装置的膜应力调整层的形成时的构造的一个例子的示意图。

图21是表示实施方式的半导体装置的膜应力调整层的形成时的构造的一个例子的示意图。

图22是表示实施方式的曝光装置的曝光方法的一个例子的流程图。

图23是表示实施方式的曝光装置中使用的校正式的一个例子的图表。

图24是表示实施方式的曝光装置中使用的校正式的制作方法的一个例子的流程图。

图25是表示实施方式的曝光装置中使用的校正式的制作方法的具体例的示意图。

图26是表示实施方式的半导体装置的膜应力调整层中使用了收缩膜时的晶圆倍率的变化的一个例子的示意图。

图27是表示实施方式的半导体装置的膜应力调整层中使用了膨胀膜时的晶圆倍率的变化的一个例子的示意图。

图28是表示实施方式的半导体装置的制造方法中的晶圆倍率的调整例的示意图。

具体实施方式

以下，参照附图来对实施方式进行说明。实施方式例示了用于使发明的技术构思具体化的装置、方法。附图是模式图或者概念图。各附图的尺寸、比率等并不一定限于与现实相同。适当省略构成的图示。附图中附加的阴影线并不一定与构成元件的原材料、特性相关。对具有大致相同的功能以及构成的构成元件标注相同的附图标记。对参照附图标记标注的数字等用于对通过相同的参照附图标记参照并且类似的元件彼此进行区分。

＜1＞半导体装置的具体例

本说明书中的半导体装置通过将分别形成有半导体电路的两片半导体电路基板(晶圆)接合、并将接合后的半导体电路基板按照每个芯片分离而形成。作为具有这样的接合构造的半导体装置，例如可举出能够非易失性地存储数据的存储器件。以下，作为半导体装置的具体例，对具有接合构造的存储器件的构成的一个例子进行说明。

＜1-1＞存储器件10的整体构成

图1是表示实施方式的存储器件10的整体构成的一个例子的框图。如图1所示，存储器件10例如包括存储器接口(存储器I/F)11、定序器(sequencer)12、存储单元阵列13、驱动模块14、行解码器模块15以及感测放大器模块16。

存储器I/F11是经由沟道CH与外部的存储器控制器连接的硬件接口。存储器I/F11进行遵循存储器件10与存储器控制器之间的接口标准的通信。存储器I/F11例如支持NAND接口标准。

定序器12是对存储器件10的整体的动作进行控制的控制电路。定序器12基于经由存储器I/F11接收到的指令对驱动模块14、行解码器模块15以及感测放大器模块16等进行控制，执行读出动作、写入动作、消除动作等。

存储单元阵列13是包括多个存储单元的集合的存储电路。存储单元阵列13包括多个块BLK0～BLKn(n为1以上的整数)。块BLK例如用作数据的消除单元。此外，在存储单元阵列13设置有多个位线(日文：ビット線)以及多个字线(日文：ワード線)。各存储单元例如将一根位线BL与一根字线WL建立关联。基于对字线WL进行识别的地址和对位线BL进行识别的地址，对各存储单元进行识别。

驱动模块14是生成读出动作、写入动作、消除动作等中使用的电压的驱动电路。驱动模块14经由多个信号线与行解码器模块15连接。驱动模块14能够基于经由存储器I/F11接收到的页地址变更对多个信号线分别施加的电压。

行解码器模块15是将经由存储器I/F11接收到的行地址解码的解码器。行解码器模块15基于解码结果选择一个块BLK。而且，行解码器模块15向设置在所选择的块BLK的多个布线(字线WL等)分别传输对多个信号线施加的电压。

感测放大器模块16是在读出动作中，基于位线BL的电压对从所选择的块BLK读出的数据进行感测的感测电路。感测放大器模块16将所读出的数据经由存储器I/F11发送到存储器控制器。此外，感测放大器模块16在写入动作中，能够按照每个位线BL施加与写入到存储单元中的数据相应的电压。

＜1-2＞存储单元阵列13的电路构成

图2是表示实施方式的存储器件10所具备的存储单元阵列13的电路构成的一个例子的电路图。图2示出了存储单元阵列13所包括的多个块BLK中的一个块BLK。如图2所示，块BLK例如包括四个串单元(string unit)SU0～SU3。

各串单元SU包括多个NAND串NS。NAND串NS分别与位线BL0～BLm(m为1以上的整数)建立关联。位线BL0～BLm被分配各自不同的列地址。通过在多个块BLK间被分配相同的列地址的NAND串NS来共享各位线BL。各NAND串NS例如包括存储单元晶体管MT0～MT7、以及选择晶体管STD和STS。

各存储单元晶体管MT包括控制栅极以及电荷积蓄层，非易失性地存储数据。各NAND串NS的存储单元晶体管MT0～MT7被串联连接。存储单元晶体管MT0～MT7的控制栅极分别与字线WL0～WL7连接。字线WL0～WL7分别按照每个块BLK设置。与由相同的串单元SU共享的字线WL连接的多个存储单元晶体管MT的集合例如称为“单元组合(cell unit)CU”。在各存储单元晶体管MT存储1位数据的情况下，单元组合CU存储“1页数据”。单元组合CU根据存储单元晶体管MT所存储的数据的位数，能够具有2页数据以上的存储容量。

选择晶体管STD以及STS分别用于串单元SU的选择。选择晶体管STD的漏极与建立关联的位线BL连接。选择晶体管STD的源极与被串联连接的存储单元晶体管MT0～MT7的一端连接。串单元SU0～SU3所包括的选择晶体管STD的栅极与选择栅极线SGD0～SGD3分别连接。选择晶体管STS的漏极与被串联连接的存储单元晶体管MT0～MT7的另一端连接。选择晶体管STS的源极与源极线SL连接。选择晶体管STS的栅极与选择栅极线SGS连接。源极线SL例如由多个块BLK共享。

＜1-3＞存储器件10的构造

以下，对实施方式的存储器件10的构造的一个例子进行说明。在本说明书中，X方向以及Y方向是相互交叉的方向，是与半导体基板的表面平行的方向。Z方向是分别相对于X方向以及Y方向交叉的方向，与相对于存储器件10的形成中使用的半导体基板的表面的铅垂方向对应。例如，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向。在本说明书中，“上下”是基于沿着Z方向的方向而定义的。以下，将附图的上侧以及下侧分别与“上方”以及“下方”建立对应来进行说明。

图3是表示实施方式的存储器件10的构造的一个例子的立体图。如图3所示，存储器件10包括存储器芯片MC以及CMOS芯片CC。存储器芯片MC例如包括存储区域MR、引出区域HR1以及HR2、以及焊盘区域PR1。CMOS芯片CC例如包括感测放大器区域SR、周边电路区域PERI、传输区域XR1和XR2、以及焊盘区域(日文：パッド領域)PR2。

存储区域MR包括存储单元阵列13。引出区域HR1以及HR2包括在设置于存储器芯片MC的层叠布线与设置于CMOS芯片CC的行解码器模块15之间的连接中使用的布线等。焊盘区域PR1包括在存储器件10与存储器控制器的连接中使用的焊盘等。引出区域HR1以及HR2在X方向上夹着存储区域MR。焊盘区域PR1与存储区域MR以及引出区域HR1及HR2分别在Y方向上相邻。

感测放大器区域SR包括感测放大器模块16。周边电路区域PERI包括定序器12、驱动模块14等。传输区域XR1及XR2包括行解码器模块15。焊盘区域PR2包括存储器I/F11。感测放大器区域SR以及周边电路区域PERI在Y方向上相邻地配置，与存储区域MR重叠。传输区域XR1及XR2在X方向上夹着感测放大器区域SR与周边电路区域PERI的组，分别与引出区域HR1以及HR2重叠。焊盘区域PR2与存储器芯片MC的焊盘区域PR1重叠。

存储器芯片MC在存储区域MR、引出区域HR1及HR2、以及焊盘区域PR1各自的下部具有多个接合焊盘BP。存储区域MR的接合焊盘BP与建立关联的位线BL连接。引出区域HR的接合焊盘BP与设置在存储区域MR的层叠布线中的建立关联的布线(例如字线WL)连接。焊盘区域PR1的接合焊盘BP与设置在存储器芯片MC的上表面的焊盘(未图示)连接。设置在存储器芯片MC的上表面的焊盘例如用于存储器件10与存储器控制器间的连接。

CMOS芯片CC在感测放大器区域SR、周边电路区域PERI、传输区域XR1及XR2、以及焊盘区域PR2各自的上部具有多个接合焊盘BP。感测放大器区域SR的接合焊盘BP与存储区域MR的接合焊盘BP重叠。传输区域XR1及XR2的接合焊盘BP分别与引出区域HR1以及HR2的接合焊盘BP重叠。焊盘区域PR1的接合焊盘BP与焊盘区域PR2的接合焊盘BP重叠。

存储器件10具有存储器芯片MC的下表面(形成有存储器芯片MC的半导体基板的正面)与CMOS芯片CC的上表面(形成有CMOS芯片CC的半导体基板的正面)接合的构造。设置在存储器件10的多个接合焊盘BP中的在存储器芯片MC与CMOS芯片CC之间对置的两个接合焊盘BP通过接合被电连接。由此，存储器芯片MC内的电路与CMOS芯片CC内的电路之间经由接合焊盘BP被电连接。在存储器芯片MC与CMOS芯片CC之间对置的两个接合焊盘BP的组可以具有边界，也可以一体化。

＜1-3-1＞存储单元阵列13的构造

以下，对存储单元阵列13的构造进行说明。

(存储单元阵列13的平面布局)

图4是表示实施方式的存储器件10所具备的存储单元阵列13的平面布局的一个例子的俯视图。图4示出了包括存储区域MR中的一个块BLK的区域。如图4所示，存储器件10例如包括多个狭缝SLT、多个狭缝SHE、多个存储柱MP、多个位线BL和多个触点CV。在存储区域MR中，以下说明的平面布局在Y方向上被重复配置。

各狭缝SLT例如具有埋入有绝缘部件的构造。各狭缝SLT将隔着该狭缝SLT相邻的布线(例如字线WL0～WL7、以及选择栅极线SGD和SGS)绝缘。各狭缝SLT具有沿着X方向延伸地设置的部分，将存储区域MR、以及引出区域HR1及HR2沿着X方向横穿。多个狭缝SLT在Y方向上排列。由狭缝SLT划分的区域对应于块BLK。

各狭缝SHE例如具有埋入有绝缘部件的构造。各狭缝SHE将隔着该狭缝SLT相邻的布线(至少选择栅极线SGD)绝缘。各狭缝SHE具有沿着X方向延伸地设置的部分，将存储区域MR横穿。多个狭缝SHE在Y方向上排列。在本例子中，三个狭缝SHE配置在相邻的狭缝SLT之间。由狭缝SLT以及SHE划分的多个区域分别对应于串单元SU0～SU3。

各存储柱MP例如作为一个NAND串NS发挥功能。多个存储柱MP在相邻的两个狭缝SLT之间的区域中例如被配置为19列的交错状。而且，从纸面的上侧数起，在第5列的存储柱MP、第10列的存储柱MP和第15列的存储柱MP分别重叠有一个狭缝SHE。

各位线BL具有沿着Y方向延伸地设置的部分，将设置有多个块BLK的区域沿着Y方向横穿。多个位线BL在X方向上排列。各位线BL被配置为每个串单元SU至少与一个存储柱MP重叠。在本例中，两根位线BL与各存储柱MP重叠。

各触点CV设置在与存储柱MP重叠的多个位线BL中的一根位线BL与该存储柱MP之间。触点CV将存储柱MP与位线BL之间电连接。另外，省略与狭缝SHE重叠的存储柱MP与位线BL之间的触点CV。

(存储单元阵列13的剖面构造)

图5是表示实施方式的存储器件10所具备的存储单元阵列13的剖面构造的一个例子的剖视图。图5示出了在存储区域MR内包括存储柱MP和狭缝SLT且沿着Y方向的剖面。如图5所示，存储器件10例如包括绝缘体层110～118、导电体层120～126、以及触点V1和V2。

绝缘体层110例如设置在存储器芯片MC的最下层。可以在形成有绝缘体层110的层设置有导电体层120、焊盘PD的连接中使用的布线。在绝缘体层110上设置有导电体层120。在导电体层120上设置有绝缘体层111。在绝缘体层111上交替地设置有导电体层121以及绝缘体层112。在最上层的导电体层121上设置有绝缘体层113。在绝缘体层113上交替地设置有导电体层122和绝缘体层114。在最上层的导电体层122上设置有绝缘体层115。在绝缘体层115上交替地设置有导电体层123以及绝缘体层116。在最上层的导电体层123上设置有绝缘体层117。在绝缘体层117上设置有导电体层124。在导电体层124上设置有绝缘体层118。形成有绝缘体层118的层包括触点V1和V2、以及导电体层125和126。触点V1设置在导电体层124上。在触点V1上设置有导电体层1256。在导电体层125之上设置有触点V2。在触点V2上设置有导电体层126。

导电体层120、121、122以及123分别例如形成为沿着XY平面扩展的板状。导电体层124例如形成为在Y方向上延伸的线状。导电体层120、121以及123分别用作源极线SL、选择栅极线SGS以及选择栅极线SGD。多个导电体层123从下方起依次分别用作字线WL0～WL7。导电体层124用作位线BL。导电体层124与125之间经由触点V1连接。导电体层125与导电体层126之间经由触点V2连接。导电体层126与存储器芯片MC的界面相接，用作接合焊盘BP。导电体层126例如包含铜。

狭缝SLT具有形成为沿着XZ平面扩展的板状的部分，将绝缘体层111～116与导电体层121～123断开。各存储柱MP沿着Z方向延伸地设置，将绝缘体层111～116与导电体层121～123贯通。各存储柱MP例如包括芯部件130、半导体层131以及层叠膜132。芯部件130是沿着Z方向延伸地设置的绝缘体。半导体层131将芯部件130覆盖。半导体层131的下部与导电体层120相接。层叠膜132将半导体层131的侧面覆盖。在半导体层131上设置有触点CV。半导体层131经由触点CV与导电体层124电连接。

另外，在图示的区域中示出了两个存储柱MP中的一个存储柱MP所对应的触点CV。在该区域中未连接触点CV的存储柱MP在未图示的区域中连接触点CV。存储柱MP与多个导电体层121交叉的部分作为选择晶体管STS发挥功能。存储柱MP与导电体层122交叉的部分作为存储单元晶体管MT发挥功能。存储柱MP与多个导电体层123交叉的部分作为选择晶体管STD发挥功能。以下，将包括导电体层124、125以及126的布线层的分别称为“M0”、“M1”以及“M2”。

(存储柱MP的剖面构造)

图6是表示实施方式的存储器件10所具备的存储柱MP的剖面构造的一个例子的、沿着图5的VI-VI线的剖视图。图6示出了包括存储柱MP和导电体层122且与X方向和Y方向分别平行的剖面。如图5所示，层叠膜132例如包括隧道绝缘膜133、绝缘膜134以及块绝缘膜135。

芯部件130例如设置在存储柱MP的中心部。半导体层131将芯部件130的侧面包围。隧道绝缘膜133将半导体层131的侧面包围。绝缘膜134将隧道绝缘膜133的侧面包围。块绝缘膜135将绝缘膜134的侧面包围。导电体层122将块绝缘膜135的侧面包围。半导体层131用作存储单元晶体管MT0～MT7以及选择晶体管STD与STS的沟道(电流路径)。隧道绝缘膜133以及块绝缘膜135分别例如包含二氧化硅(SiO₂)。绝缘膜134用作存储单元晶体管MT的电荷积蓄层，例如包含氮化硅(SiN)。由此，存储柱MP分别作为一个NAND串NS发挥功能。

＜1-3-2＞存储器件10的剖面构造

图7是表示实施方式的存储器件10的剖面构造的一个例子的剖视图。图7是包括存储区域MR以及感测放大器区域SR的剖面，即示出了包括存储器芯片MC和CMOS芯片CC的剖面。如图7所示，存储器件10在感测放大器区域SR中例如包括半导体基板140、导电体层GC和141～144、以及触点CS和C0～C3。

半导体基板140是CMOS芯片CC的形成中使用的基板。半导体基板140包括多个阱区域(未图示)。在多个阱区域分别例如形成有晶体管TR。多个阱区域之间例如被STI(ShallowTrench Isolation：浅沟槽隔离)分离。在半导体基板140之上经由栅极绝缘膜设置有导电体层GC。感测放大器区域SR内的导电体层GC用作感测放大器模块16所包括的晶体管TR的栅极电极。在导电体层GC之上设置有触点C0。与晶体管TR的源极以及漏极对应地在半导体基板140之上设置有两个触点CS。

分别在触点CS之上和触点C0之上设置有导电体层141。在导电体层141之上设置有触点C1。在触点C1之上设置有导电体层142。导电体层141与142之间经由触点C1电连接。在导电体层142之上设置有触点C2。在触点C2之上设置有导电体层143。导电体层142与143之间经由触点C2电连接。在导电体层143之上设置有触点C3。在触点C3之上设置有导电体层144。导电体层143与144之间经由触点C3电连接。以下，将设置有导电体层141～144的布线层分别称为“D0”、“D1”、“D2”以及“D3”。

导电体层144与CMOS芯片CC的界面相接，用作接合焊盘BP。感测放大器区域SR内的导电体层144与对置地配置的存储区域MR内的导电体层126(即存储器芯片MC的接合焊盘BP)贴合。而且，感测放大器区域SR内的各导电体层144与一根位线BL电连接。导电体层144例如包含铜。在存储器件10中，通过将存储器芯片MC与CMOS芯片CC接合，使CMOS芯片CC的布线层D3与存储器芯片MC的布线层M2邻接。

在本例中，存储器芯片MC的形成中使用的半导体基板随着接合处理后的焊盘的形成等工序被除去。存储器芯片MC的形成中使用的半导体基板可以残留。存储器芯片MC以及CMOS芯片CC各自的布线层的数量并并不限定于以上说明过的数量。存储器芯片MC以及CMOS芯片CC各自的布线层的数量能够根据存储器件10的构成来适当变更。

＜1-3-3＞膜应力调整层AL的构造

实施方式的存储器件10具备膜应力调整层AL。膜应力调整层AL是被设置为对半导体基板的翘曲进行抑制的构造体。膜应力调整层AL通过后述的半导体装置的制造方法而形成，在存储器件10中，适当配置在未配置有与电路连接的布线、元件等的位置。膜应力调整层AL可以包括于布线层。膜应力调整层AL例如在Z方向上包含于布线层M1。并不限定于此。膜应力调整层AL可以设置在其他高度，也可以设置在存储器芯片MC和CMOS芯片CC的任一者。以下，对膜应力调整层AL的构造的一个例子进行说明。

(膜应力调整层AL的平面布局)

图8是表示实施方式的存储器件10所具备的膜应力调整层AL的平面布局的一个例子的俯视图。如图8所示，膜应力调整层AL例如包括多个绝缘体层150和多个应力调整部件160。

绝缘体层150是膜应力调整层AL的形成中使用的绝缘体。应力调整部件160是设置在对绝缘体层150进行加工后的部分的部件。应力调整部件160是具有收缩性的收缩膜和具有膨胀性的膨胀膜中的任一者。作为收缩膜的应力调整部件160例如可使用钨(W)、氮化硅(SiN)等。作为膨胀膜的应力调整部件160例如可使用二氧化硅(SiO₂)等。以下，也将作为收缩膜的应力调整部件160称为“应力调整部件160a”。也将作为膨胀膜的应力调整部件160称为“应力调整部件160b”。应力调整部件160也可以简称为“部件”。

多个绝缘体层150分别具有在Y方向上延伸地设置的部分。多个绝缘体层150各自的在Y方向上延伸地设置的部分沿着X方向大致等间隔地配置。多个应力调整部件160分别具有在Y方向上延伸地设置的部分。多个应力调整部件160各自的在Y方向上延伸地设置的部分沿着X方向大致等间隔地配置。多个绝缘体层150的在Y方向上延伸地设置的部分与多个应力调整部件160的在Y方向上延伸地设置的部分沿着X方向交替地配置并相互相接。

多个绝缘体层150各自的在Y方向上延伸地设置的部分被设置为大致相同的宽度。多个应力调整部件160各自的在Y方向上延伸地设置的部分被设置为大致相同的宽度。以下，将应力调整部件160的在Y方向上延伸地设置的部分的尺寸(宽度)称为“L1”。将绝缘体层150的在Y方向上延伸地设置的部分的尺寸(宽度)称为“L2”。L1以及L2各自的尺寸能够通过后述的实施方式的曝光装置20的曝光处理来适当变更。

(膜应力调整层AL的剖面构造)

图9是表示实施方式的存储器件10所具备的膜应力调整层AL的剖面构造的一个例子的、沿着图8的IX-IX线的剖视图。如图9所示，膜应力调整层AL例如还包括绝缘体层170。在本例中，绝缘体层150以及170包括于图5所示的绝缘体层118。

绝缘体层150连续地设置在布线层M1下。即，在膜应力调整层AL，在绝缘体层150的上部设置有多个沟槽部。而且，在绝缘体层150的多个沟槽部分别埋入有应力调整部件160。然后，绝缘体层170被设置为将绝缘体层150以及应力调整部件160覆盖。在膜应力调整层AL设置有这样的构造的情况下，绝缘体层150的上表面与应力调整部件160的上表面对齐。

另外，绝缘体层150也可以不具有连续地设置在布线层M1下的部分。应力调整部件160与绝缘体层170也可以被一体地设置。膜应力调整层AL具有等间隔地排列的多个应力调整部件160即可。多个应力调整部件160的底部的高度由于一并地形成而对齐。如果能够如后述那样对膜应力进行调整，则相邻的应力调整部件160的一部分也可以在相同的高度的层内相接。

在以上的说明中，例示了多个应力调整部件160的在Y方向上延伸的部分在X方向上排列的情况，但并不限定于此。存储器件10也可以具有图8以及图9所示的膜应力调整层AL的构造在俯视时旋转90度而成的构造。膜应力调整层AL在Y方向上延伸的部分具有沿着X方向等间隔地排列的多个应力调整部件160、以及在X方向上延伸的部分沿着Y方向等间隔地排列的多个应力调整部件160中的至少一方即可。

＜2＞半导体制造系统PS的构成

接着，对具备膜应力调整层AL的半导体装置(例如存储器件10)的形成中使用的半导体制造系统PS进行说明。图10是表示实施方式的半导体制造系统PS的构成的一个例子的框图。如图10所示，半导体制造系统PS例如包括曝光装置20、接合装置30以及服务器40。

曝光装置20、接合装置30以及服务器40构成为能够经由网络NW进行通信。作为网络NW，可以利用有线通信，也可以利用无线通信。曝光装置20具有将在掩模(光刻版(reticle))上形成的图案转印(曝光)至在晶圆上形成的抗蚀剂材料的功能。接合装置30具有将建立了对应的两片晶圆接合的功能。服务器40例如是对半导体装置的制造工序的整体进行控制的计算机等。服务器40对批次的处理工序、各制造工序中使用的校正值等进行管理。另外，半导体制造系统PS也能够包括重合测量装置等。

以下，将曝光装置20将掩模的图案转印至抗蚀剂材料的处理称为“曝光处理”。将接合两片晶圆的处理称为“接合处理”。在进行接合处理时，将配置在上侧的晶圆称为“上晶圆UW”。在进行接合处理时，将配置在下侧的晶圆称为“下晶圆LW”。将接合后的两片晶圆、即上晶圆UW与下晶圆LW的组称为“接合晶圆BW”。“晶圆的正面”对应于形成有半导体电路侧的面。“晶圆的背面”对应于与晶圆的正面为相反侧的面。

＜2-1＞曝光装置20的构成

图11是表示实施方式的曝光装置20的构成的一个例子的框图。如图11所示，曝光装置20例如包括控制装置21、存储装置22、输送装置23、通信装置24以及曝光单元25。

控制装置21是对曝光装置20的整体的动作进行控制的计算机等。控制装置21分别对存储装置22、输送装置23、通信装置24以及曝光单元25进行控制。控制装置21具备CPU(Central Processing Unit：中央处理器)、ROM(Read Only Memory：只读存储器)、RAM(Random Access Memory：随机存取存储器)等，图示省略。CPU是执行与装置的控制相关的各种程序的处理器。ROM是存储装置的控制程序的非易失性的存储介质。RAM是用作CPU的作业区域的易失性的存储介质。

存储装置22是数据、程序等的存储中使用的存储介质。存储装置22例如存储曝光工法(日文：露光レシピ)220、校正值信息221以及校正式222。曝光工法220是记录有曝光处理的设定的表格。曝光工法220包括曝光区域(日文：ショット)的形状和布局、曝光量(Dose)、对焦的设定、对准的设定等信息。校正值信息221是对在执行曝光处理时使用的对准校正值(即对准结果)进行记录的日志。可以在校正值信息221中与曝光对象的晶圆建立关联地记录与其他校正值相关的信息。校正式222是用于基于对准结果对曝光量进行调整的数学式。之后，对校正式222的详细情况进行叙述。

输送装置23是具备能够输送晶圆WF的输送臂、用于暂时载置多个晶圆的转移部等的装置。例如，输送装置23例如将从外部的涂布显影装置接收到的晶圆WF输送到曝光单元25。此外，输送装置23在进行曝光处理后，将从曝光单元25接收到的晶圆WF输送到曝光装置20的外部。

通信装置24是能够与网络NW连接的通信接口。曝光装置20可以基于利用网络NW上的终端的操作进行动作，也可以使服务器40存储曝光工法220、校正值信息221以及校正式222。

曝光单元25是曝光处理中使用的构成的集合。曝光单元25例如包括晶圆工作台250、光刻版工作台251、光源252、投影光学系253以及相机254。晶圆工作台250具有保持晶圆WF的功能。光刻版工作台251具有保持光刻版RT(掩模)的功能。晶圆工作台250与光刻版工作台251各自的工作台位置能够通过控制装置21来进行控制。光源252将所生成的光照射到光刻版RT。投影光学系253使透过了光刻版RT的光集中在晶圆WF的表面。相机254是对准标记AM的测量中使用的拍摄机构。

另外，“涂布显影装置”是执行曝光处理的前处理和后处理的装置。曝光处理的前处理包括对晶圆涂布抗蚀剂材料(感光材料)的处理。曝光处理的后处理包括使对晶圆进行曝光后的图案显影的处理。作为曝光处理的前处理以及后处理中使用的装置，可以利用多个半导体制造装置。

＜2-2＞接合装置30的构成

图12是表示实施方式的接合装置30的构成的一个例子的框图。如图12所示，接合装置30例如包括控制装置31、输送装置32、通信装置33以及接合单元34。

控制装置31是对接合装置30的整体的动作进行控制的计算机等。控制装置31对输送装置32、通信装置33以及接合单元34分别进行控制。控制装置31与曝光装置20同样地具备CPU、ROM、RAM等，图示省略。

输送装置32是具备能够输送晶圆的输送臂、用于暂时载置多个晶圆的转移部等的装置。例如，输送装置32将从接合处理的前处理装置接收到的上晶圆UW以及下晶圆LW输送到接合单元34。此外，输送装置32在进行接合处理后，将从接合单元34接收到的接合晶圆BW输送到接合装置30的外部。输送装置32也可以具备将晶圆的上下反转的机构。

通信装置33是能够与网络NW连接的通信接口。接合装置30可以基于网络NW上的终端的控制进行动作，也可以使服务器40存储动作日志。

接合单元34是接合处理中使用的构成的集合。接合单元34例如包括下工作台340、应力装置341、相机342、上工作台343、按压销344以及相机345。下工作台340具有保持下晶圆LW的功能。下工作台340例如包括通过真空吸附来保持晶圆的晶圆卡盘。应力装置341具有对下工作台340施加应力、经由下工作台340使下晶圆LW变形的功能。保持于下工作台340的下晶圆LW的膨胀量(Scaling)能够根据由应力装置341引起的下工作台340的变形量而变化。相机342配置在下工作台340侧，是上晶圆UW的对准标记AM的测量中使用的拍摄机构。上工作台343具有保持上晶圆UW的功能。上工作台343例如包括通过真空吸附来保持晶圆的晶圆卡盘。按压销344是基于控制装置31的控制在上下方向上驱动而能够对保持于上工作台343的上晶圆UW的中心部的上表面进行按压的销。相机345配置在上工作台343侧，是下晶圆LW的对准标记AM的测量中使用的拍摄机构。接合装置30也可以具有下工作台340以及上工作台343的真空吸附中利用的真空泵。

下工作台340以及上工作台343构成为能够将保持于下工作台340的下晶圆LW与保持于上工作台343的上晶圆UW对置配置。即，能够在下工作台340的上方配置上工作台343。在接合处理中，上晶圆UW的上表面对应于上晶圆UW的背面，保持于上工作台343。在接合处理中，上晶圆UW的下表面对应于上晶圆UW的正面、即接合面。下晶圆LW的上表面对应于下晶圆LW的正面、即接合面。下晶圆LW的下表面对应于下晶圆LW的背面，保持于下工作台340。接合装置30能够通过对下工作台340以及上工作台343的相对位置进行调整来对重合偏差的移位分量和旋转分量进行调整。此外，接合装置30能够通过利用应力装置341使下工作台340变形来对保持于变形后的下工作台340的下晶圆LW的XY共通的晶圆倍率进行调整。

另外，“接合处理的前处理装置”是具有在接合装置30的接合处理之前使上晶圆UW以及下晶圆LW各自的接合面以能够接合的方式改性以及亲水化的功能的装置。前处理装置首先对上晶圆UW以及下晶圆LW各自的表面执行等离子体处理，对上晶圆UW以及下晶圆LW各自的表面进行改性。在等离子体处理中，在规定的减压环境气下，基于作为处理气体的氧气或者氮气生成氧离子或者氮离子，将所生成的氧离子或者氮离子变形的到各晶圆的接合面。之后，前处理装置向上晶圆UW以及下晶圆LW各自的表面供给纯水。于是，在上晶圆UW以及下晶圆LW各自的表面附着羟基，该表面被亲水化。在接合处理中，使用如此使接合面改性以及亲水化的上晶圆UW以及下晶圆LW。接合装置30可以将前处理装置等组合来构成接合系统。

＜2-3＞服务器40的构成

图13是表示实施方式的服务器40的构成的一个例子的框图。如图13所示，服务器40例如包括CPU41、ROM42、RAM43、存储装置44以及通信装置45。CPU41是执行与服务器40的控制相关的各种程序的处理器。ROM42是存储服务器40的控制程序的非易失性的存储装置。RAM43是用作CPU41的作业区域的挥发性的存储装置。存储装置44是能够存储从曝光装置20、接合装置30等接收到的信息的非易失性的存储介质。通信装置45是能够与网络NW连接的通信接口。

＜3＞半导体装置的制造方法

接着，对实施方式的半导体装置的制造方法进行说明。图14是表示实施方式的半导体装置的制造方法的概要的示意图。以下，参照图14来对实施方式的半导体装置的制造方法中的大致的处理流程进行说明。

首先，为晶圆分配批次(“批次分配”)。作为批次，能够包括多个晶圆。作为批次，例如被分类为包括上晶圆UW的批次和包括下晶圆LW的批次。然后，对包括上晶圆UW的批次和包括下晶圆LW的批次分别实施前工序，在上晶圆UW和下晶圆LW分别形成有半导体电路。前工序包括“曝光处理”、“曝光OL(Overlay，叠加)测量”以及“加工处理”的组合。

曝光处理将掩模的图案以曝光区域单位转印至晶圆上的抗蚀剂材料。“曝光区域”对应于曝光处理中的曝光的划分区域。在曝光处理中，一曝光区域的曝光错开位置而重复执行。即，曝光装置20通过分步重复(step and repeat)方式来执行曝光处理。在曝光处理中，基于后述的对准标记的测量结果、各种校正值等对各曝光区域的配置、形状进行校正，对形成于晶圆的基底的图案的重合位置进行调整(对准)。上晶圆UW的多个曝光区域的配置与下晶圆LW的多个曝光区域的配置被设定为相同。以下，将重合位置的对准中使用的校正值、即用于抑制重合偏差的曝光装置的控制参数称为“对准校正值”。在对准的校正中使用多项式的情况下，将各项的系数称为“对准校正系数”。能够基于各项的对准校正系数与曝光位置计算出对准校正值。

曝光OL测量是对通过曝光处理形成的图案与成为曝光处理的基底的图案的重合偏差量进行测量的处理。通过曝光OL测量获得的重合偏差量的测量结果在曝光处理的返工判定、应用于后续的批次的对准校正值的计算等中使用。加工处理是使用通过曝光处理形成的掩模来对晶圆进行蚀刻的处理。当完成加工处理时，除去所使用的掩模，执行接下来的工序。前工序除能够包括曝光处理、曝光OL测量以及加工处理的以外，还能够包括加热工序、清洗工序、成膜工序等。

当完成建立了对应的上晶圆UW以及下晶圆LW各自的前工序时，执行接合处理。在接合处理中，接合装置30使上晶圆UW的正面与下晶圆LW的正面相向地配置。而且，接合装置30对形成于上晶圆UW的正面的图案与形成于下晶圆LW的正面的图案的重合位置进行调整(对准)。然后，接合装置将上晶圆UW与下晶圆LW的正面彼此接合，形成接合晶圆BW。

对通过接合处理形成的接合晶圆BW执行接合OL(Overlay，叠加)测量。接合OL测量是对形成于上晶圆UW的正面的图案与形成于下晶圆LW的正面的图案的重合偏差量进行测量的处理。通过接合OL测量获得的重合偏差量的测量结果能够在应用于后续的批次的曝光处理的对准校正值的计算等中使用。

在曝光处理、接合处理中产生的重合偏差量能够通过各种分量的组合来表示。重合偏差分量包括偏移(移位)分量、倍率分量、正交度分量。以下，罗列各分量所对应的数学式。在以下的数学式中，“x”以及“y”分别对应于X方向的坐标(X坐标)和Y方向的坐标(Y坐标)。“dx”以及“dy”分别是X方向与Y方向的重合偏差量。“K1”～“K6”分别对应于对准校正系数(多项式回归系数)。

X方向的偏移(移位)分量：dx＝K1；Y方向的偏移(移位)分量：dy＝K2；X方向的倍率分量：dx＝K3×x；Y方向的倍率分量：dy＝K4×y；X方向的正交度分量：dx＝K5×y；Y方向的正交度分量：dy＝K6×x。

在本例中，X方向的重合偏差量Ex通过“Ex＝K1+K3×x+dy+K5×y”计算出。Y方向的重合偏差量Ey通过“Ey＝K2+K4×y+K6×x”计算出。另外，在重合偏差分量由多项式回归表示的情况下，作为多项式回归系数，不仅可以利用K1～K6，还可以利用被分配给高阶的重合分量的系数。重合(对准)的测量结果能够通过多项式回归按照每个K值分解。对准对应于曝光装置基准中的晶圆形状。重合偏差量对应于晶圆WF的对准目标与对准源之间的图案的位置偏差。即，不能通过基于对准的测量结果的曝光处理来进行校正的分量成为重合偏差量。以下，也将在晶圆的面内产生的倍率分量的重合偏差分量称为“晶圆倍率”。

图15是表示实施方式的半导体装置的制造工序中使用的对准标记AM的配置的一个例子的示意图。图15的(A)例示了在进行曝光处理时测量的晶圆WF的对准标记AM的位置。图15的(B)例示了在进行接合处理时测量的晶圆WF的对准标记AM的位置。

如图15的(A)所示，曝光装置20能够在进行曝光处理时对配置在晶圆WF的多点(至少3处以上)对准标记AM进行测量。然后，曝光装置20通过正交坐标系对多点对准标记AM的测量结果进行函数近似，由此能够计算出X方向以及Y方向各自的移位分量、倍率分量、正交度分量等的重合偏差分量的校正值。而且，曝光装置20能够在曝光处理中，对曝光区域单位的重合偏差分量和晶圆的面内的重合偏差分量分别进行校正。即，曝光装置20在通过曝光处理时的对准来计算出X方向的晶圆倍率和Y方向的晶圆倍率的情况下，利用配置在基板的三个以上的对准标记AM的测量结果。

如图15的(B)所示，接合装置30在进行接合处理时，例如对配置在晶圆WF(上晶圆UW以及下晶圆LW)的3点对准标记AM_C、AM_L以及AM_R进行测量。对准标记AM_C配置在晶圆的中心附近。接合装置30基于上晶圆UW以及下晶圆LW各自的对准标记AM_C的测量结果对准移位分量。对准标记AM_L以及AM_R分别配置在晶圆WF的外周的一方侧和另一方侧。接合装置30基于上晶圆UW以及下晶圆LW的对准标记AM_L以及AM_R的测量结果对准旋转分量。由此，接合装置30能够计算出移位分量以及旋转分量的校正值，对晶圆面内的单纯的重合偏差分量进行校正。此外，接合装置30通过使保持下晶圆LW的工作台变形，能够对由X方向以及Y方向共通的晶圆倍率进行校正。

图16是表示实施方式的半导体装置的制造工序中使用的曝光装置20以及接合装置30的晶圆面内的重合偏差分量的校正性能的一个例子的表格。如图16所示，移位分量能够对曝光装置20以及接合装置30的任一者进行校正。由X方向以及Y方向共通的晶圆倍率(XY共通倍率分量)能够对曝光装置20以及接合装置30的任一者进行校正。在X方向以及Y方向上存在差异的晶圆倍率(XY差倍率分量)能够在曝光装置20中进行校正。另一方面，XY差倍率分量难以在接合装置30中进行校正。旋转分量(即由X方向以及Y方向共通的正交度分量)能够对曝光装置20以及接合装置30的任一者进行校正。正交度分量能够在曝光装置20中进行校正。另一方面，正交度分量难以在接合装置30中进行校正。

图17是表示晶圆翘曲量XY差与晶圆倍率XY差的关系性的一个例子的图表。晶圆翘曲量XY差对应于X方向上的晶圆WF的翘曲量与Y方向上的晶圆WF的翘曲量之差。晶圆WF的翘曲能够通过在晶圆WF上形成的膜的应力(膜应力)而产生。晶圆倍率XY差对应于X方向的晶圆倍率(MagX)与Y方向的晶圆倍率(MagY)之差(MagX-MagY)。以下，或者也将X方向的晶圆倍率与Y方向的晶圆倍率之差称为“D_MagXY”。

如图17所示，晶圆倍率XY差具有根据晶圆翘曲量XY差而变化的倾向。例如，在晶圆倍率XY差为负的情况下，Y方向的晶圆倍率比X方向的晶圆倍率大，晶圆WF变形为纵长(Y方向对应于长径、X方向对应于短径的椭圆形状)。在晶圆倍率XY差为零的情况下，X方向的晶圆倍率与Y方向的晶圆倍率相等，晶圆WF是接近正圆的形状。在晶圆倍率XY差为正的情况下，X方向的晶圆倍率比Y方向的晶圆倍率大，晶圆WF变形为横长(X方向对应于长径、Y方向对应于短径的椭圆形状)变形。

＜3-1＞膜应力调整层的形成方法

图18是表示实施方式的半导体装置的制造工序所包括的膜应力调整层AL的形成工序的一个例子的流程图。图19～图21分别是表示实施方式的半导体装置的膜应力调整层AL的形成时的构造的一个例子的示意图。图19～图21各自的(A)抽出并示出了形成有膜应力调整层AL的区域中的平面构造的一部分。图19～图21各自的(B)抽出并示出了(A)所示的区域中的剖面构造的一部分。以下，适当参照图18来对膜应力调整层AL的形成工序进行说明。

当在规定的曝光工序之前使晶圆WF流动(日文：流品)时，开始图18的一系列的处理(开始)。在本例中，例示在布线层M1形成有膜应力调整层AL的情况。此外，假定在规定的曝光工序之前被流动的晶圆WF的上表面形成有绝缘体层150。在本例中，形成有绝缘体层150的高度包括布线层M1。

首先，执行光刻处理(S100)。具体而言，首先，在绝缘体层150上涂布抗蚀剂材料180。在本例中，抗蚀剂材料180是正性抗蚀剂。而且，曝光装置20通过后述的曝光处理来将规定的掩模的图案转印至抗蚀剂材料180。之后，当执行显影处理时，如图19所示，形成抗蚀剂材料180的线宽线距(line and space)图案。在本例中，抗蚀剂材料180的线宽线距图案中的间距部分的尺寸(宽度)为“L3”，线部分的尺寸(宽度)为“L4”。

接着，执行蚀刻处理(S101)。S101的处理中的蚀刻处理是异方性的蚀刻处理、例如RIE(Reactive Ion Etching：反应性离子蚀刻)。由此，如图20所示，在绝缘体层150的上部基于抗蚀剂材料180的形状形成有多个沟槽部190。各沟槽部190的宽度对应于图8所示的尺寸L1，基于抗蚀剂材料180的间距部分的尺寸L3和蚀刻处理的加工特性。相邻的沟槽部190的间隔对应于图8所示的尺寸L2，基于抗蚀剂材料180的线部分的尺寸L4和蚀刻处理的加工特性。另外，S101的处理如果能够形成希望的形状，则也可以是各向同性的蚀刻处理，还可以是除RIE以外的异方性的蚀刻处理。在S101的处理之后除去抗蚀剂材料180。

接着，形成应力调整部件160(S102)。具体而言，例如，通过CVD(Chemical VaporDeposition：化学气相沉积)来形成应力调整部件160。于是，多个沟槽部190通过应力调整部件160被埋入。之后，设置在布线层M1的上部的应力调整部件160例如通过CMP(ChemicalMechanical Polishing：化学机械抛光)被除去。由此，如图21所示，形成在多个沟槽部190残留应力调整部件160的构造。应力调整部件160的形成中使用的方法能够根据应力调整部件160的种类来适当变更。应力调整部件160的压缩应力、拉伸应力的强度也能够根据应力调整部件160的形成方法而变化。

如以上那样地形成膜应力调整层AL，图18的一系列的处理结束(结束)。

＜3-2＞曝光方法

图22是表示实施方式的曝光装置20的曝光方法的一个例子的流程图。以下，参照图22来对实施方式的半导体装置的制造方法中的使用曝光装置20的具体的处理的一个例子进行说明。具备膜应力调整层AL的半导体装置(例如存储器件10)使用以下的曝光方法来制造。

曝光装置20当由涂布显影装置通知晶圆WF的前处理完成时，开始曝光处理(开始)。

首先，曝光装置20装载晶圆WF(S200)。由涂布显影装置装载的晶圆WF由晶圆工作台250保持。

接着，曝光装置20确认曝光工法220(S201)。由此，控制装置21决定对装载的晶圆WF应用的处理条件。

接着，曝光装置20确认校正值信息221(S202)。由此，控制装置21决定对装载的晶圆WF应用的曝光量、对准等的校正值。该校正值例如基于从服务器40接收到的校正值。

接着，曝光装置20测量对准标记AM(S203)。具体而言，相机254对配置在晶圆WF上的规定的位置的多个对准标记AM进行拍摄。

接着，曝光装置20执行对准校正处理(S204)。具体而言，控制装置21基于多个对准标记AM的测量结果，计算出对晶圆WF曝光的曝光区域配置、曝光区域形状等的对准校正值。然后，曝光装置20将所计算出的对准校正值应用于对准的处理参数。此外，在曝光装置20中，在连续地执行对于一个批次所包括的多个晶圆WF的曝光处理的情况下，可以对于每个晶圆WF应用不同的对准校正值。

接着，曝光装置20基于校正式222对曝光量(Dose)进行校正(S205)。具体而言，控制装置21将通过S204的处理计算出对准校正值中的、X方向的晶圆倍率分量与Y方向的晶圆倍率分量之差(D_MagXY)代入到校正式222，计算出曝光量的校正值。然后，控制装置21将所计算出的曝光量的校正值反映到由曝光工法220示出的曝光量的设定。S205的处理在不是与膜应力调整层AL的形成建立了相关的工序的情况下可以省略。

接着，曝光装置20执行曝光序列(S206)。具体而言，控制装置21基于S204的处理中决定的对准的处理参数和S205的处理中决定的曝光量的设定，对光源252、晶圆工作台250以及光刻版工作台251进行控制，将透过了掩模的光以分布重复方式照射到晶圆WF。

曝光装置20当卸载晶圆WF时，结束曝光处理(结束)。

另外，在以上说明过的S205的处理中，以使晶圆倍率XY差变小的方式对曝光量进行调整。但并不限定于此，在S205的处理中，可以设定目标(基准)的晶圆倍率XY差的值。作为晶圆倍率XY差的基准值，例如，在接合处理中使用组合的晶圆WF的晶圆倍率XY差的值。在这种情况下，在S205的处理中，以使组合的两片晶圆WF中的一方的晶圆WF的晶圆倍率XY差接近另一方的晶圆WF的晶圆倍率XY差的值的方式对曝光量进行调整。

＜3-3＞校正式222的详细情况

图23是表示实施方式的曝光装置20中使用的校正式222的一个例子的图表。在图23所示的图表中，横轴表示晶圆倍率XY差，纵轴表示曝光量(Dose)。如图23所示，校正式222是表示晶圆倍率XY差与曝光量的关系性的数学式。校正式222例如由一次函数表示，是晶圆倍率XY差越大则曝光量越大那样的函数。校正式222能够根据膜应力调整层AL的配置、应力调整部件160的厚度、应力调整部件160的宽度(配置密度)、晶圆倍率XY差的定义、曝光处理中使用的抗蚀剂材料的种类等而变化。另外，作为晶圆倍率XY差的定义，可以考虑曝光装置20的晶圆倍率的基准间差。在这种情况下，即使是相同的晶圆WF，在每个曝光装置20的晶圆倍率XY差中也能够产生差异。

图24是表示实施方式的曝光装置20中使用的校正式222的制作方法的一个例子的流程图。以下，参照图24来对校正式222的制作方法的一个例子进行说明。

首先，在膜应力调整层AL的形成工序之前准备处理完成的多个晶圆WF(S300)。

接着，在曝光处理中，通过曝光装置20的对准标记测量来对各晶圆WF上的图案的晶圆倍率进行测量(S301)。S301的处理中的晶圆倍率的测量结果不仅可以存储于曝光装置20，也可以存储于服务器40。

接着，曝光装置20基于S301的结果进行对位(对准)，对于每个晶圆WF使曝光量变动(改变)而进行曝光(S302)。作为在S302中设定的曝光量的范围，在具有与膜应力调整层AL同时形成的图案的情况下，将该图案的尺寸设定为收敛在流动的规格内。

接着，在膜应力调整层AL的形成工序完成之前使各晶圆WF流动(S303)。

接着，在膜应力调整层AL的形成工序之后对各晶圆WF上的图案的晶圆倍率进行测量(S304)。S304的处理中测量的图案可以与S301的处理中测量的图案相同，也可以是S302的处理中形成的图案。S301的处理中测量的图案与S302的处理中形成的图案的位置偏差大致接近于零。因此，无论对S301的图案还是对S302的图案进行对准测量，都能够获得大致相同的测量值。S304的处理中的晶圆倍率的测量结果存储于曝光装置20或者服务器40。S304的处理中的晶圆倍率的测量可以通过曝光装置20来执行，也可以通过重合测定装置来执行。

接着，基于S301以及S304的测量结果对于每个晶圆WF计算出晶圆倍率XY差的变化量(S305)。所计算出的每个晶圆WF的晶圆倍率XY差存储于曝光装置20或者服务器40。

接着，制作S302中使用的曝光量与S305的计算结果的关系式(校正式222)(S305)。S305的处理可以通过曝光装置20来执行，也可以通过服务器40来执行。

如以上那样，生成校正式222(结束)。所生成的校正式222存储于曝光装置20。另外，校正式222可以存储于服务器40。校正式222可以在多个曝光装置20之间共享。

图25是表示实施方式的曝光装置20中使用的校正式222的制作方法的具体例的示意图。以下，参照图25来对利用了三片晶圆WF1～WF3时的校正式222的制作方法进行说明。另外，将以下参照的各附图所示的晶圆WF以及曝光区域的形状夸张地示出。

首先，通过S300的处理来准备三片晶圆WF1～WF3。

接着，通过S301的处理来测定膜应力调整层AL的形成前的晶圆WF1～WF3各自的晶圆倍率。在本例中，在晶圆WF1～WF3各自中，X方向的晶圆倍率W_MagX为WMX1，Y方向的晶圆倍率W_MagY为WMY1。

接着，通过S302的处理来执行变动了曝光量的曝光处理。在本例中，对晶圆WF1应用的曝光量为Dose_H，对晶圆WF2应用的曝光量为Dose_M，对晶圆WF1应用的曝光量为Dose_L。曝光量的大小关系为Dose_H＞Dose_M＞Dose_L。

接着，通过S303的处理，在晶圆WF1～WF3分别形成有膜应力调整层AL。在图9所示的膜应力调整层AL的形成时，在变动了曝光量的情况下，晶圆WF的形状根据曝光量的大小而变化。例如，曝光量越大则晶圆倍率XY差的变化量越大。

接着，通过S304的处理来测定膜应力调整层AL的形成后的晶圆WF 1～WF3各自的晶圆倍率。在本例中，在晶圆WF1中，为W_MagX＝WMX 2且W_MagY＝WMY2。在晶圆WF2中，为W_MagX＝WMX3且W_MagY＝WMY3。在晶圆WF3中，为W_MagX＝WMX4且W_MagY＝WMY4。

接着，通过S305的处理来计算出晶圆倍率XY差。例如，晶圆WF1的晶圆倍率XY差通过D_MagXY1＝(WMX1-WMY1)-(WMX2-WMY2)来计算出。晶圆WF2的晶圆倍率XY差通过D_MagXY2＝(WMX1-WMY1)-(WMX3-WMY3)来计算出。晶圆WF3的晶圆倍率XY差通过D_MagXY3＝(WMX1-WMY1)-(WMX4-WMY4)来计算出。

接着，通过S306的处理来制作校正式222。具体而言，由晶圆WF1的处理结果绘制Dose_H与D_MagXY1的关系性，由晶圆WF2的处理结果绘制Dose_M与D_MagXY2的关系性，由晶圆WF3的处理结果绘制Dose_L与D_MagXY3的关系性。然后，例如，通过使用所绘制的各点来进行回归分析而计算出校正式222。用作样品的晶圆WF的数量越多则校正式222的精度越高。

＜3-4＞膜应力调整层AL晶圆倍率的校正方法的具体例

以下，对利用膜应力调整层AL的晶圆倍率的校正方法的具体例进行说明。

图26是表示在实施方式的半导体装置的膜应力调整层AL中使用了收缩膜时的晶圆倍率的变化的一个例子的示意图。图26的(A)对应于应力调整部件160a的延伸方向为Y方向的情况。图26的(B)对应于应力调整部件160a的延伸方向为X方向的情况。如图26所示，曝光量越大，则应力调整部件160a的宽度越宽。

在图26的(A)所示的一个例子中，曝光量越大，则在膜应力调整层AL中在X方向上排列的收缩膜的比率越高。在这种情况下，有在X方向上排列的收缩膜的比率越高，对于晶圆WF的X方向的压缩应力越大，X方向的晶圆倍率W_MagX越小的倾向。因而，在本例中，曝光量越大，则晶圆倍率XY差越向负向变化。

另一方面，在图26的(B)所示的一个例子中，曝光量越大，则在膜应力调整层AL中在Y方向上排列的收缩膜的比率越高。在这种情况下，有在Y方向上排列的收缩膜的比率越高，则对于晶圆WF的Y方向的压缩应力越大，Y方向的晶圆倍率W_MagY越小的倾向。因而，在本例中，曝光量越大，则晶圆倍率XY差越向正向变化。

图27是表示在实施方式的半导体装置的膜应力调整层AL中使用了膨胀膜时的晶圆倍率的变化的一个例子的示意图。图27的(A)对应于应力调整部件160b的延伸方向为Y方向的情况。图27的(B)对应于应力调整部件160b的延伸方向为X方向的情况。如图27所示，曝光量越大，则应力调整部件160b的宽度越宽。

在图27的(A)所示的一个例子中，曝光量越大，则在膜应力调整层AL中在X方向上排列的膨胀膜的比率越高。在这种情况下，有在X方向上排列的膨胀膜的比率越高，则对于晶圆WF的X方向的拉伸应力越大，X方向的晶圆倍率W_MagX越大的倾向。因而，在本例中，曝光量越大，则晶圆倍率XY差越向正向变化。

另一方面，在图27的(B)所示的一个例子中，曝光量越大，则在膜应力调整层AL中在Y方向上排列的膨胀膜的比率越高。在这种情况下，有在Y方向上排列的膨胀膜的比率越高，则对于晶圆WF的Y方向的拉伸应力越大，Y方向的晶圆倍率W_MagY越大。因而，在本例中，曝光量越大，则晶圆倍率XY差越向负向变化。

另外，在以上的说明中，例示了抗蚀剂材料180为正性的情况，但并不限定于此。在形成膜应力调整层AL时的曝光处理中，可以使用负性的抗蚀剂材料。在这种情况下，曝光量越大，则应力调整部件160的宽度越窄。因此，在使用负性的抗蚀剂材料、且使用应力调整部件160a(收缩膜)的情况下，曝光量越小，则在X方向或者Y方向上排列的收缩膜的比率越高，X方向或者Y方向的晶圆倍率越大。在使用负性的抗蚀剂材料、且使用应力调整部件160b(膨胀膜)的情况下，曝光量越小，则在X方向或者Y方向上排列的膨胀膜的比率越高，X方向或者Y方向的晶圆倍率越大。曝光装置20根据半导体装置所具备的膜应力调整层AL的种类、数量，可以利用多个校正式222。

＜4＞实施方式的效果

根据以上说明过的曝光装置20、曝光方法以及半导体装置的制造方法，能够改善半导体装置的成品率。以下，对本效果的详细情况进行说明。

在通过两片晶圆的接合而形成的半导体装置中，有时一方的晶圆与另一方的晶圆的接合前的晶圆倍率的状态(即晶圆的大小)不同。例如，晶圆倍率能够根据晶圆的表面以及背面各自的膜应力(即晶圆的翘曲)而变化。因此，在一方与另一方的晶圆间，晶圆倍率的偏差方式能够根据电路以及元件等的设计而不同。此外，晶圆倍率XY差也能够根据对于晶圆的最初的曝光处理中使用的曝光装置20的装置间差异而不同。

如使用图17进行了说明那样，接合装置30在接合处理中能够对由X方向以及Y方向共通的晶圆倍率进行校正。另一方面，接合装置30难以对晶圆倍率XY差进行校正。因而，为了提高接合处理中的重合精度，在接合处理之前，优选一方的晶圆的晶圆倍率XY差与另一方的晶圆的晶圆倍率XY差一致。

因此，实施方式的存储器件10具备能够用于晶圆的翘曲量的调整的膜应力调整层AL。而且，实施方式的曝光装置20通过基于对准结果对曝光量进行调整，对膜应力调整层AL的形成中使用的规定的工序中的线宽线距图案的尺寸进行控制。

图28是表示实施方式的半导体装置的制造方法中的晶圆倍率的调整例的示意图。图28所示的一个例子示出了对于与参照晶圆RF建立关联的晶圆WF4、WF5以及WF6使用上述曝光方法而形成膜应力调整层AL的情况。参照晶圆RF的晶圆倍率XY差为D_MagXY5。在参照晶圆RF中，X方向的晶圆倍率比Y方向的晶圆倍率小。晶圆WF4、WF5以及WF6各自的晶圆倍率XY差为D_MagXY2、D_MagXY3以及D_MagXY4。此外，这些晶圆倍率XY差的大小关系为在这种情况下，S205的处理时的曝光量的设定在利用收缩膜作为应力调整部件160的情况下，与晶圆WF4、WF5以及WF6对应地分别为Dose_L、Dose_M以及Dose_H。因此，晶圆倍率XY差的变化量成为WF4＜WF5＜WF6。由此，膜应力调整层AL的形成后的晶圆WF4、WF5以及WF6各自的形状与参照晶圆RF同样地被调整为D_MagXY5。

如此，实施方式的半导体装置的制造方法能够使被接合的两片晶圆WF的晶圆倍率XY差大致相等，因此，能够抑制接合处理中的重合偏差。因而，根据实施方式的曝光装置20、曝光方法以及半导体装置的制造方法，能够改善半导体装置的成品率。

另外，在半导体装置具备具有在Y方向上延伸的部分沿着X方向等间隔地排列的多个应力调整部件160的膜应力调整层AL、以及具有在X方向上延伸的部分沿着Y方向等间隔地排列的多个应力调整部件160的膜应力调整层AL这两方的情况下，这些膜应力调整层AL优选设置在相互不同的高度。由此，根据晶圆倍率XY差的正负，能够在希望的方向上抑制晶圆WF的翘曲。

此外，在使用存储器件10作为半导体装置的情况下，存储器件10具有包括三维地层叠有存储单元的构造的存储器芯片MC、以及包括其他控制电路等的CMOS芯片CC。在存储器芯片MC和CMOS芯片CC中，有存储器芯片MC的晶圆倍率的偏差在晶圆间变大的倾向。具体而言，存储器芯片MC由于具备高层化的存储单元阵列13，因此，晶圆的翘曲量的偏差能够变大，晶圆倍率的偏差能够变大。另一方面，CMOS芯片CC的曝光区域的配置接近以曝光装置为基准的理想格栅。因此，在执行接合处理的情况下，优选将形成有存储器芯片MC的晶圆分配给能够对晶圆倍率进行校正的下晶圆LW，将形成有CMOS芯片CC的晶圆分配给上晶圆UW。而且，根据在制造中途产生的晶圆的翘曲的状态，优选在存储器芯片MC适当配置有膜应力调整层AL。由此，能够改善存储器件10的成品率。

＜5＞变形例等

在上述实施方式中，动作的说明中使用的流程图仅是一个例子。使用流程图说明过的各动作可以在可能得范围内更换处理顺序，也可以追加其他处理，还可以省略部分的处理。在本说明书中，可以使用MPU(Micro Processing Unit：微处理单元)、ASIC(Application Specific Integrated Circuit：专用集成电路)或者FPGA(field-programmable gate array：现场可编程门阵列)等来代替CPU。此外，在实施方式中说明过的处理分别可以通过专用的硬件来实现。实施方式中说明过的处理可以混合存在通过软件来执行的处理和通过硬件来执行的处理，也可以仅为任一方。

在本说明书中，“连接”表示电连接，不排除经由其他元件。“电连接”如果为能够与电连接的对象同样地进行动作，则可以经由绝缘体。“俯视”例如对应于从相对于半导体基板140的表面铅垂方向观察对象物。“区域”可以视为由CMOS芯片CC的半导体基板140包括的构成。例如，在将半导体基板140规定为包括存储区域MR的情况下，存储区域MR与半导体基板140的上方的区域建立关联。接合焊盘BP也可以称为“接合金属”。曝光装置20的相机254可以构成为将光学系(显微镜)与受光感测器分开。在本说明书中，“重合偏差”也可以称为“位置偏差”。

在本说明书中，晶圆的翘曲量例如由晶圆的外周部的高度与晶圆的中心部的高度之差表示。作为晶圆的翘曲量的单位，例如可使用微米(μm)。晶圆的翘曲量可以基于晶圆中心的高度的测定结果由距3点基准平面的带附图标记的距离表示。晶圆的翘曲量例如在3点基准平面之上的情况下被设定为正，在3点基准平面之下的情况下被设定为负。例如能够使用激光位移仪、共焦点式位移仪、静电电容式、外差干涉仪、斐索干涉仪等来对晶圆的各坐标的高度进行测量，由此计算出晶圆形状(翘曲)而测量晶圆的翘曲量。

实施方式说明过的存储器件10的构成仅是例示，并不限定于此。存储器件10的电路构成、平面布局以及剖面构造能够根据存储器件10的外观设计来适当变更。例如，在三实施方式中，例示了在CMOS芯片CC之上设置有存储器芯片MC的情况，但也可以在存储器芯片MC之上设置CMOS芯片CC。例示了对下晶圆LW分配存储器芯片MC、对上晶圆UW分配CMOS芯片CC的情况，但也可以对上晶圆UW分配存储器芯片MC、对下晶圆LW分配CMOS芯片CC。在应用实施方式中说明过的制造方法的情况下，晶圆倍率的偏差在晶圆间大的晶圆优选被分配给下晶圆LW。由此，能够抑制接合处理中的重合偏差，能够抑制由重合偏差导致的不良的产生。

说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、主旨中，并且也包含于专利权利要求所记载的发明和与其等同的范围。

Claims

1.一种曝光装置，对基板进行曝光，其特征在于，

所述曝光装置具备控制装置，所述控制装置构成为基于配置在所述基板的三个以上的对准标记的测量结果对曝光量进行校正，

所述控制装置

基于所述测量结果执行对相互交叉且与所述基板的面内平行的第一方向以及第二方向各自的倍率分量进行校正的对准，

基于所述第一方向的倍率分量与所述第二方向的倍率分量之差的值对所述曝光量进行校正。

2.根据权利要求1所述的曝光装置，其特征在于，

所述控制装置在所述第一方向的倍率分量与所述第二方向的倍率分量之差为第一值的情况下，将所述曝光量校正为第一曝光量，在所述第一方向的倍率分量与所述第二方向的倍率分量之差为比所述第一值大的第二值的情况下，将所述曝光量校正为比所述第一曝光量小的第二曝光量。

3.根据权利要求1所述的曝光装置，其特征在于，

所述控制装置在所述第一方向的倍率分量与所述第二方向的倍率分量之差为第一值的情况下，将所述曝光量校正为第一曝光量，在所述第一方向的倍率分量与所述第二方向的倍率分量之差为比所述第一值大的第二值的情况下，将所述曝光量校正为比所述第一曝光量大的第三曝光量。

4.根据权利要求1所述的曝光装置，其特征在于，

所述控制装置通过对所述曝光量进行校正，使形成于所述基板的线宽线距图案的间距宽度变化。

5.根据权利要求1所述的曝光装置，其特征在于，

所述控制装置基于所述第一方向的倍率分量与所述第二方向的倍率分量之差与基准值之间的差值对所述对曝光量进行校正。

6.根据权利要求1所述的曝光装置，其特征在于，

所述控制装置基于第一工序中的多个基板各自的曝光量和对准结果、以及所述第一工序之后的第二工序中的所述多个基板各自的曝光量和对准结果，制作所述三个以上的对准标记的测量结果与所述曝光量的校正值的关系式。

7.一种曝光方法，对基板进行曝光，其特征在于，

所述曝光方法包括：

基于配置在所述基板的三个以上的对准标记的测量结果对曝光量进行校正；以及

基于所述测量结果对相互交叉且与所述基板的面内平行的第一方向以及第二方向各自的倍率分量的重合偏差进行校正来对曝光位置进行调整，

所述曝光量的校正基于所述第一方向的倍率分量与所述第二方向的倍率分量之差的值。

8.根据权利要求7所述的曝光方法，其特征在于，

在所述曝光量的校正中，

在所述第一方向的倍率分量与所述第二方向的倍率分量之差为第一值的情况下，将所述曝光量校正为第一曝光量，

在所述第一方向的倍率分量与所述第二方向的倍率分量之差为比所述第一值大的第二值的情况下，将所述曝光量校正为比所述第一曝光量小的第二曝光量。

9.根据权利要求7所述的曝光方法，其特征在于，

在所述曝光量的校正中，

在所述第一方向的倍率分量与所述第二方向的倍率分量之差为比所述第一值大的第二值的情况下，将所述曝光量校正为比所述第一曝光量大的第三曝光量。

10.根据权利要求7所述的曝光方法，其特征在于，

在所述曝光量的校正中，基于所述第一方向的倍率分量与所述第二方向的倍率分量之差与基准值之间的差值来对所述曝光量进行校正。

11.根据权利要求7所述的曝光方法，其特征在于，

基于所述三个以上的对准标记的测量结果与所述曝光量的校正值的关系式计算出所述曝光量的校正值，所述关系式是基于第一工序中的多个基板各自的曝光量和对准结果、以及所述第一工序之后的第二工序中的所述多个基板各自的曝光量和对准结果而制作的。

12.一种半导体装置的制造方法，是具有基板的半导体装置的制造方法，其特征在于，

所述半导体装置的制造方法包括：

通过基于配置在所述基板的三个以上的对准标记的测量结果而校正后的曝光量对所述基板进行曝光；以及

13.根据权利要求12所述的半导体装置的制造方法，其特征在于，

在所述曝光量的校正中，

14.根据权利要求12所述的半导体装置的制造方法，其特征在于，

在所述曝光量的校正中，

15.根据权利要求12所述的半导体装置的制造方法，其特征在于，

通过对所述曝光量进行校正，使形成于所述基板的线宽线距图案的间距宽度变化。

16.根据权利要求12所述的半导体装置的制造方法，其特征在于，

在所述曝光量的校正中，基于所述第一方向的倍率分量与所述第二方向的倍率分量之差与基准值之间的差值对所述曝光量进行校正。

17.根据权利要求12所述的半导体装置的制造方法，其特征在于，