TWI879086B

TWI879086B - 半導體記憶體裝置

Info

Publication number: TWI879086B
Application number: TW112135087A
Authority: TW
Inventors: 達陳; 田中義典; 池田典昭
Original assignee: 華邦電子股份有限公司
Priority date: 2022-09-26
Filing date: 2023-09-14
Publication date: 2025-04-01
Also published as: CN117769246A; US20240107742A1; TW202415230A

Abstract

一種半導體記憶體裝置，包含基板以及垂直堆疊於基板之上的多個膜層。多個膜層中的第一層，包含沿平形於基板的頂表面的第一方向延伸的主動區。半導體記憶體裝置還包含第一導線，其沿垂直於基板的頂表面的第二方向垂直延伸，且貫穿主動區。半導體記憶體裝置還包含電容器，其包含設置於主動區之中的第一電極。

Description

半導體記憶體裝置

本揭露是關於半導體記憶體裝置，特別是關於具有三維結構的動態隨機存取記憶體(dynamic random access memory；DRAM)。

為了達成記憶體單元整合度的改善，具有三維結構的DRAM成為了潛在的候選者，在其中記憶體單元陣列沿垂直於基板的主表面的方向堆疊。

在本揭露的一些實施例中，提供了一種半導體記憶體裝置。半導體記憶體裝置包含基板、垂直堆疊於基板之上的多個膜層。多個膜層中的第一層包含主動區，該主動區沿平行於基板的頂表面的第一方向延伸。半導體記憶體裝置還包含第一導線，其沿垂直於基板的頂表面的第二方向垂直延伸，且貫穿主動區。半導體記憶體裝置還包含電容器，其包含設置於主動區之中的第一電極。

在本揭露的一些實施例中，提供了一種半導體記憶體裝置。半導體記憶體裝置包含複數個記憶體單元電晶體，其垂直堆疊於基板之上。每個記憶體單元電晶體皆包含主動區以及閘電極層。半導體記憶體裝置還包含第一導線，其沿垂直於基板的頂表面的第一方向垂直延伸，且貫穿主動區的第一源極/汲極區。半導體記憶體裝置還包含複數個第二導線，其沿平行於基板的頂表面的第二方向延伸。每個第二導線皆電性連接至對應的閘電極層。

在本揭露的一些實施例中，提供了一種半導體記憶體裝置。半導體記憶體裝置包含第一主動區，其包含沿第一方向依序排列的第一源極/汲極區、第一通道區、第二源極/汲極區、第二通道區以及第三源極/汲極區。半導體記憶體裝置還包含位元線，其垂直貫穿且電性連接至第一主動區的第二源極/汲極區。半導體記憶體裝置還包含第一電容器，其設置於第一主動區的第一源極/汲極區之中；及第二電容器，其設置於第一主動區的第三源極/汲極區之中。

如第1圖所示，半導體記憶體裝置包含具有三維結構的DRAM裝置。在一些實施例中，半導體記憶體裝置形成於基板之上。為了方便說明，第1圖繪示了參考方向，第一方向D1以及第二方向D2為平行於基板的頂表面的水平方向，而第三方向D3為垂直於基板的頂表面的垂直方向。第一方向D1基本上垂直於第二方向D2。

半導體記憶體裝置包含單元陣列，其包含複數個次單元陣列(sub-cell arrays；SCA)。次單元陣列SCA沿第三方向垂直堆疊於基板之上。每個次單元陣列SCA包含複數個第一字元線WL1、複數個第二字元線WL2、複數對記憶體電晶體MT1、複數對記憶體電晶體MT2、複數個第一電容器CA1以及複數個第二電容器CA2。半導體記憶體裝置還包含複數個位元線BL。位元線BL沿第三方向自基板延伸並穿過次單元陣列SCA。

第一字元線WL1以及第二字元線WL2沿第二方向D2延伸。第一字元線WL1以及第二字元線WL2沿第一方向D1交替地排列。第一字元線WL1以及第二字元線WL2彼此分開且電性隔離。每個位元線BL皆插入於第一字元線WL1以及該第一字元線WL1相鄰的第二字元線WL2之間。第一字元線WL1彼此可相互電性連接，且第二字元線WL2彼此可相互電性連接。

一對第一記憶體電晶體MT1以及一對第二記憶體電晶體MT2，彼此相鄰設置於第一字元線WL1以及第二字元線WL2之間。每對第一記憶體電晶體MT1的閘極端皆電性連接至對應的第一字元線WL1，而每對第二記憶體電晶體MT2的閘極端皆電性連接至對應的第二字元線WL2。

兩個第一記憶體電晶體MT1共享一個第一源極/汲極端(例如：汲極端)，此第一源極/汲極端電性連接至第一電容器CA1的一個電極。兩個第一記憶體電晶體MT1以及兩個相鄰的第二記憶體電晶體MT2共享一個第二源極/汲極端(例如：源極端)，此第二源極/汲極端電性連接至一個位元線BL。兩個第二記憶體電晶體MT2共享一個第三源極/汲極端(例如：汲極端)，此第三源極/汲極端電性連接至第二電容器CA2的一個電極。

半導體記憶體裝置還包含設置於次單元陣列之上的複數個位元線選擇電晶體(bit line select transistor；BST)、複數個位元線選擇字元線(bit line select word line；BWL)以及複數個位元線選擇源極線(bit line select source line；BSL)。每個位元線選擇電晶體BST皆具有一個第一源極/汲極端，此第一源極/汲極端電性連接至一個對應的位元線BL。每個位元線選擇電晶體BST皆有一個閘極端，此閘極端電性連接至一個對應的位元線選擇字元線BWL。每個位元線選擇電晶體BST皆有一個第二源極/汲極端，此第二源極/汲極端電性連接至一個對應的位元線選擇源極線BSL。

第2A、2B以及2C圖所示的半導體記憶體裝置可以是如上方於第1圖中所討論的半導體記憶體裝置。如第2A圖所示，半導體記憶體裝置形成於基板102之上。在一些實施例中，基板可為或包含半導體基板(例如：矽基板)。

半導體記憶體裝置包含一堆疊物，在堆疊物中膜層L1與L2沿第三方向D3垂直堆疊於基板102之上。膜層L1與L2可為如上方於第1圖中所討論的次單元陣列SCA。儘管第2A圖僅繪示了兩個膜層，但半導體記憶體裝置可包含超過兩個的膜層，例如3~20層。如第2A-2C圖所示，每個膜層L1與L2皆包含複數個第一導線106A、複數個第二導線106B、複數個閘電極層(107A1、107A2、107B1以及107B2)、複數個主動區104以及複數個電容器122。膜層L1與L2為水平層，而膜層L1或L2之中的組件基本上位於同一水平。

半導體記憶體裝置還包含複數個第三導線112、複數個介電管118以及複數個第四導線120，三者沿第三方向自基板102延伸且垂直貫穿堆疊物的膜層(例如：膜層L1與L2)。每個第四導線120皆被包裹於一個對應的介電管118之中。

儘管在第2A圖中沒有顯示，但半導體記憶體裝置也可以如第2B、2C圖中所示，包含一或多個介電層124。介電層124填滿半導體記憶體裝置的剩餘空間。在一些實施例中，介電層124可由氧化矽、氮化矽、氮氧化矽及/或其組合所製成。

第一導線106A以及第二導線106B分別作為如第1圖中所討論的第一字元線WL1以及第二字元線WL2。第一導線106A以及第二導線106B沿第二方向D2延伸。也就是說，第一導線106A以及第二導線106B沿第二方向D2的尺寸(長度)大於第一導線106A以及第二導線106B沿第一方向D1的尺寸(寬度)。第一導線106A以及第二導線106B沿第一方向D1交替地排列。

在一些實施例中，第一導線106A以及第二導線106B係由導電材料所製成，例如：摻雜半導體材料(例如：多晶矽)、金屬材料(例如：鎢、鋁、銅、鈷或釕)、或金屬氮化物(例如：氮化鈦或氮化鉭)及/或其組合。

每個主動區104皆設置於第一導線106A與其相鄰的第二導線106B之間。主動區104沿第一方向D1延伸。也就是說，主動區104沿第一方向D1的尺寸(長度)大於主動區104沿第二方向D2的尺寸(寬度)。主動區104係由摻雜半導體材料(例如：多晶矽)所製成。如第2C圖所示，垂直相互堆疊的主動區104可由連續的半導體材料所製成。

如第2B圖所示，每個主動區104包含或被定義為第一源極/汲極區SD1、第一通道區CH1、第二源極/汲極區SD2、第二通道區CH2以及第三源極/汲極區SD3。在一些實施例中，源極/汲極區SD1、SD2以及SD3可具有不同於通道區CH1以及CH2不同的導電型態。舉例來說，以n型雜質(n-type dopants)摻雜源極/汲極區SD1、SD2以及SD3，並以p型雜質(p-type dopants)摻雜通道區CH1以及CH2。

如第2B圖所示，介電層124包圍且直接接觸源極/汲極區SD1、SD2以及SD3。如第2C圖所示，介電層124覆蓋且直接接觸源極/汲極區SD1、SD2以及SD3的上表面與底表面。

如第2B圖所示，主動區104具有相對於第二方向D2的相對側(或側壁)，即第一側S1以及第二側S2。第一閘電極層107A1電性耦合至於第一側S1上的主動區104的第一通道區CH1。第二閘電極層107A2電性耦合至於第二側S2上的主動區104的第一通道區CH1。第三閘電極層107B1電性耦合至於第一側S1上的主動區104的第二通道區CH2。第四閘電極層107B2電性耦合至於第二側S2上的主動區104的第二通道區CH2。

第一閘電極層107A1以及第二閘電極層107A2電性連接至第一導線106A，而第三閘電極層107B1以及第四閘電極層107B2電性連接至第二導線106B。如第2B圖所示，閘電極層107A1、107A2、107B1以及107B2可具有L形輪廓，L形輪廓的第一段(沿第一方向D1延伸)連接至第一導線106A以及第二導線106B，且L形輪廓的第二段(沿第二方向延伸)連接至主動區104。

閘介電層108設置於閘電極層107A1、107A2、107B1以及107B2與主動區104之間，並結合閘電極層107A1、107A2、107B1以及107B2作為閘結構。閘結構包含第一閘電極層107A1以及第二閘電極層107A2結合第一源極/汲極區SD1以及第二源極/汲極區SD2以形成如第1圖中所討論的第一記憶體電晶體MT1對。閘結構包含第三閘電極層107B1以及第四閘電極層107B2結合第二源極/汲極區SD2以及第二源極/汲極區SD3以形成如第1圖中所討論的第二記憶體電晶體MT2對。

在一些實施例中，閘電極層107A1、107A2、107B1以及107B2係由導電材料所製成，例如：摻雜半導體材料(例如：多晶矽)、金屬材料(例如：鎢、鋁、銅、鈷或釕)、或金屬氮化物(例如：氮化鈦或氮化鉭)及/或其組合。在一些實施例中，第一導線106A、第一閘電極層107A1以及第二閘電極層107A2可由連續金屬材料所製成，而第二導線106B、第三閘電極層107B1以及第四閘電極層107B2可由連續金屬材料所製成。在一些其他實施例中，閘電極層107A1、107A2、107B1以及107B2係由半導體材料(例如：多晶矽)所製成，而第一導線106A以及第二導線106B係由金屬材料所製成。

第三導線112作為如第1圖中所討論的位元線BL。如第2A、2B以及2C圖所示，第三導線112貫穿主動區104的第二源極/汲極區SD2。接觸件110設置於主動區104的第二源極/汲極區SD2與第三導線112之間。第三導線112透過接觸件110電性連接至第二源極/汲極區SD2。

如第2C圖所示，介電層124覆蓋且直接接觸接觸件110的上表面以及底表面。介電層124包圍且直接接觸第三導線112在主動區104以外的部分。

在一些實施例中，第三導線112以及接觸件110係由摻雜半導體材料(例如：多晶矽)、金屬材料(例如：鎢、鋁、銅、鈷或釕)、或金屬氮化物(例如：氮化鈦或氮化鉭)及/或其組合所製成。在一些實施例中，第三導線112係由金屬材料所製成，而接觸件110係由摻雜半導體材料所製成。

電容器122可為如第1圖中所討論的第一電容器CA1與第二電容器CA2。如第2A-2C圖所示，電容器122設置於主動區104的第一源極/汲極區SD1與第三源極/汲極區SD3之內。每個電容器122皆包含第一電極116、電容介電層118A以及第二電極120A。介電管118被主動區104包圍的部分作為電容介電層118A，而第四導線120被主動區104包圍的部分作為第二電極120A。

接觸件114設置於第一電極116與主動區104的第一源極/汲極區SD1(或第三源極/汲極區SD3)之間。第一電極116透過接觸件114電性連接至第一源極/汲極區SD1(或第三源極/汲極區SD3)。如第2B圖所示，接觸件114、第一電極116以及電容介電層118A各自具有環形輪廓，而第二電極120A位於電容介電層118A的環形輪廓之內。在一些實施例中，接觸件114、第一電極116以及電容介電層118A的環形輪廓為同心的。如第2C圖所示，介電層124覆蓋且直接接觸接觸件114以及第一電極116的上表面以及底表面。介電層124包圍且直接接觸介電管118在主動區104以外的部分。

在一些實施例中，接觸件114、第一電極116以及第四導線120(或第二電極120A)係由導電材料所製成，例如：摻雜半導體材料(例如：多晶矽)、金屬材料(例如：鎢、鋁、銅、鈷或釕)、或金屬氮化物(例如：氮化鈦或氮化鉭)及/或其組合。在一些實施例中，第一電極116係由金屬材料所製成，而接觸件114係由摻雜半導體材料所製成。介電管118(電容介電層118A)係由氧化矽、氧化鉿、氧化鋯、氧化鋁、氧化鑭、氧化鉭、氧化鈦、另一種適合的介電材料及/或其組合所製成。

半導體記憶體裝置還包含複數個第五導線126以及複數個第六導線128。第五導線126以及第六導線128分別作為如第1圖中所討論的位元線選擇字元線BWL以及位元線選擇源極線BSL。第五導線126沿第二方向D2延伸，而第六導線128沿第一方向D1延伸。

半導體記憶體裝置可包含第五導線126所包圍的半導體圖案(semiconductor patterns)(未示出)，從而形成複數個位元線選擇電晶體(例如：第1圖中的位元線選擇電晶體BST)於半導體記憶體裝置的堆疊物之上。在一些實施例中，第五導線126以及第六導線128係由導電材料所製成，例如：摻雜半導體材料(例如：多晶矽)、金屬材料(例如：鎢、鋁、銅、鈷或釕)、或金屬氮化物(例如：氮化鈦或氮化鉭)及/或其組合。

隨著半導體記憶體裝置的尺度不斷地縮小，字元線的間距也跟著越來越小，其中一個形成半導體記憶體裝置的設計挑戰便是要減少列錘子效應(row hammer effect)。根據一些實施例，位元線BL(例如：第三導線112)插入於相鄰的第一字元線WL1以及第二字元線WL2(例如：第一導線106A以及第二導線106B)之間。因此，當向一個字元線(例如：第一字元線WL1)施加電壓以存取半導體記憶體裝置時，位元線BL1可減少施加至另一個字元線(例如：第二字元線WL2) 的電壓的干擾，因此可減少列錘子效應。因此，可提高半導體記憶體裝置的效能(例如：更好的資料保存(data retention))。

此外，在一些範例中，電極層環形地包繞(例如：從四周)主動區的通道區，隨著通道區尺寸的縮小，電流(例如：汲極電流)可能會迅速地下降。根據實施例，閘電極層107A1、107A2、107B1以及107B2電性耦合至通道區的兩側，這樣可顯著地減緩因通道區尺寸減小所造成的電流下降的速率。因此，本揭露的實施例可促進半導體記憶體裝置的微縮化。

根據一些實施例，第3圖為第2B圖中的三維半導體記憶體裝置的變化例。除了主動區104以外，第3圖的半導體記憶體裝置為類似第2B圖的半導體記憶體裝置。可藉由調整主動區的軸向來調整半導體記憶體裝置的單元密度。

如第3圖所示，主動區104沿第四方向D4延伸。第四方向不垂直於第一方向D1。舉例來說，第四方向D4與第一方向D1夾銳角，例如範圍在約5度至約45度。在一些實施例中，在旋轉主動區104的軸向的同時，可藉由介電層124來保持主動區的第一源極/汲極SD1區與第三源極/汲極區SD3與閘電極層107A1、107A2、107B1以及107B2分離。因此，這些實施例在調整單元密度上可以提供更好的彈性。

如上所述，本揭露的實施例提供了一種三維DRAM裝置的架構，可以減輕裝置尺寸縮小的限制(例如：列錘子效應、汲極電流下降)。因此，可以提升記憶體單元的積集度。

雖然藉由範例方式並根據優選實施例以描述本揭露，但應當理解本揭露並不限於所揭露的實施例。相反地，本揭露旨在涵蓋各種變化例以及類似的佈置(對於本領域的技術人員來是顯而易見的)。因此，應當給予所附請求項最廣泛的解釋以涵蓋所有此類變化例以及類似的佈置。

102:基板 104:主動區 106A:第一導線 106B:第二導線 107A1:第一閘電極層 107A2:第二閘電極層 107B1:第三閘電極層 107B2:第四閘電極層 108:閘介電層 110:接觸件 112:第三導線 114:接觸件 116:第一電極 118:介電管 118A:電容介電層 120:第四導線 120A:第二電極 122:電容器 124:介電層 124:介電層 126:第五導電線 128:第六導電線 BL:位元線 BSL:位元線選擇源極線 BST:位元線選擇電晶體 BWL:位元線選擇字元線 CA1:第一電容器 CA2:第二電容器 CH1:第一通道區 CH2:第二通道區 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 I-I:剖線 L1:膜層 L2:膜層 MT1:記憶體電晶體 MT2:記憶體電晶體 S1:第一側 S2:第二側 SCA:次單元陣列 SD1:第一源極/汲極區 SD2:第二源極/汲極區 SD3:第三源極/汲極區 WL1:第一字元線 WL2:第二字元線

根據本揭露的一些實施例，可以透過閱讀隨後的詳細描述與範例一同參考附圖以進一步地理解，其中：第1圖為根據一些實施例所繪示，三維半導體記憶體裝置的電路圖。第2A圖為根據一些實施例所繪示，三維半導體記憶體裝置的視圖。第2B圖為根據一些實施例所繪示，第2A圖中所示的三維半導體記憶體裝置的局部A的平面視圖。第2C圖為根據一些實施例所繪示，第2B圖中所示的三維半導體記憶體裝置沿剖線I-I的剖面視圖。第3圖為根據一些實施例所繪示，第2B圖中所示的三維半導體記憶體裝置的變化例。

102:基板

104:主動區

106A:第一導線

106B:第二導線

107A1:第一閘電極層

107A2:第二閘電極層

107B1:第三閘電極層

107B2:第四閘電極層

112:第三導線

118:介電管

120:第四導線

122:電容器

126:第五導線

128:第六導線

A:局部

D1:第一方向

D2:第二方向

D3:第三方向

L1:膜層

L2:膜層

Claims

一種半導體記憶體裝置，包括：一基板；多個膜層，垂直堆疊於該基板之上，其中所述多個膜層的一第一層包括一主動區，該主動區沿平行於該基板的一頂表面的一第一方向延伸；一第一導線，沿垂直於該基板的該頂表面的一第二方向垂直延伸，且貫穿該主動區；及一電容器，包括設置於該主動區之中的一第一電極。
如請求項1之半導體記憶體裝置，其中該主動區包含一第一源極/汲極區、一通道區以及一第二源極/汲極區，且該第一導線貫穿該主動區的該第二源極/汲極區。
如請求項2之半導體記憶體裝置，其中該第一層更包括：一第二導線，沿平行於該基板的該頂表面的一第三方向延伸；及一第一閘電極層，與該第二導線連接，且該第一閘電極層與該主動區的該通道區的一第一側電性耦合，其中該第一方向既不平行亦不垂直於該第三方向。
如請求項3之半導體記憶體裝置，其中該第一層更包括：一第二閘電極層，與該第二導線連接，且該第二閘電極層電性耦合至該主動區的該通道區的一第二側，該第二側與該第一側相對。
如請求項2之半導體記憶體裝置，更包括：一第三導線，沿該第二方向垂直延伸，且貫穿該主動區的該第一源極/汲極區。
如請求項5之半導體記憶體裝置，其中該電容器包括一第二電極，該第二電極包含該主動區所包圍的該第三導線的一部份，且在平面視角中，該第二電極位於該第一電極之內。
一種半導體記憶體裝置，包括：複數個記憶體單元電晶體，垂直堆疊於一基板之上，每個所述記憶體單元電晶體皆包括一主動區以及一閘電極層；一第一導線，沿垂直於該基板的一頂表面的一第一方向垂直延伸，且貫穿所述主動區的複數個第一源極/汲極區；及複數個第二導線，沿平行於該基板的該頂表面的一第二方向延伸，其中每個所述第二導線皆電性連接至一對應的閘電極層。
如請求項7之半導體記憶體裝置，更包括：複數個電容器，設置於所述主動區的複數個第二源極/汲極區之中。
如請求項8之半導體記憶體裝置，更包括：一介電層，包圍所述主動區的所述第二源極/汲極區。
如請求項9之半導體記憶體裝置，其中每個所述電容器皆包含一電容介電層，且所述電容介電層係由沿該第一方向延伸的一連續介電管(continuous dielectric tube)所製成，且該連續介電管具有與該介電層交接的一側壁。
如請求項7之半導體記憶體裝置，更包括：一選擇電晶體，設置於所述記憶體單元電晶體之上。
如請求項7之半導體記憶體裝置，其中在平面視角中，其中一個所述閘電極層的形狀為L形。
一種半導體記憶體裝置，包括：一第一主動區，包含沿一第一方向依序排列的一第一源極/汲極區、一第一通道區、一第二源極/汲極區、一第二通道區以及一第三源極/汲極區；一位元線，垂直貫穿且電性連接至該第一主動區的該第二源極/汲極區；一第一電容器，設置於該第一主動區的該第一源極/汲極區之中；及一第二電容器，設置於該第一主動區的該第三源極/汲極區之中。
如請求項13之半導體記憶體裝置，更包括：一接觸件，夾於該第一電容器與該第一主動區的該第一源極/汲極區之間，其中在平面視角中，該接觸件具有一環形輪廓，且該第一電容器位於該接觸件的該環形輪廓之內。
如請求項13之半導體記憶體裝置，更包括：一第二主動區，垂直堆疊於該第一主動區之上，其中該位元線貫穿該第二主動區。
如請求項13之半導體記憶體裝置，更包括：一第一閘結構以及一第二閘結構，於該第一主動區的一第一側分別鄰接於該第一主動區的該第一通道區以及該第二通道區；及一第三閘結構以及一第四閘結構，於該第一主動區的一第二側分別鄰接於該第一主動區的該第一通道區以及該第二通道區，其中該第二與該第一側相對。
如請求項16之半導體記憶體裝置，更包括：一第一字元線，電性連接至該第一閘結構以及該第三閘結構的閘電極；及一第二字元線，電性連接至該第二閘結構以及該第四閘結構的閘電極。