TWI878463B

TWI878463B - 半導體封裝及其製造方法

Info

Publication number: TWI878463B
Application number: TW110106170A
Authority: TW
Inventors: 吳俊毅; 余振華
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2020-02-27
Filing date: 2021-02-22
Publication date: 2025-04-01
Also published as: US20210272889A1; TW202133376A; US11482484B2

Abstract

一種積體電路封裝在核心基底的兩側上包括對稱的重佈線結構。在一實施例中，半導體封裝包括核心基底、包括一個或多個層的第一重佈線結構、包括一個或多個層的第二重佈線結構、第一積體電路晶粒以及一組外部導電特徵。核心基底設置在第一重佈線結構與第二重佈線結構之間，第一積體電路晶粒設置在第一重佈線結構的與核心基底相對的一側，一組外部導電特徵設置在第二重佈線結構的與核心基底相對的一側。第一重佈線結構及第二重佈線結構具有相對於核心基底彼此對稱的重佈線層。

Description

半導體封裝及其製造方法

本發明的實施例是有關於一種半導體封裝及其製造方法，特別是有關於一種包含對稱基底的半導體封裝及其製造方法。

由於各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度的持續提高，半導體行業已經歷快速增長。在很大程度上，積體密度的提高是由於最小特徵尺寸(feature size)的不斷減小，這允許更多的元件能夠整合到給定區域內。隨著對縮小電子裝置的需求的增長，出現了對更小且更具創造性的半導體晶粒封裝技術的需求。這種封裝系統的實例是堆疊封裝(Package-on-Package；PoP)技術。在堆疊封裝裝置中，頂部半導體封裝被堆疊在底部半導體封裝的頂部上，以提供高水準的整合及元件密度。堆疊封裝技術一般能夠生產功能性得到增強且在印刷電路板(printed circuit board；PCB)上覆蓋面積小的半導體裝置。

根據一些實施例，半導體封裝包括：核心基底；第一重佈線結構，耦合到核心基底的第一側，第一重佈線結構包括一個或多個第一重佈線層；第二重佈線結構，耦合到核心基底的與第一重佈線結構相對的第二側，第二重佈線結構包括一個或多個第二重佈線層，其中第一重佈線結構及第二重佈線結構中的每一者包括：一個或多個第一重佈線層，其中所述一個或多個第一重佈線層中的每一者包括第一介電層及第一金屬化層；以及一個或多個第二重佈線層，所述一個或多個第二重佈線層中的每一者包括第二介電層及第二金屬化層，第一介電層包含與第二介電層不同的材料，第一重佈線結構的所述一個或多個第一重佈線層及第二重佈線結構的所述一個或多個第一重佈線層分別比第一重佈線結構的所述一個或多個第二重佈線層及第二重佈線結構的所述一個或多個第二重佈線層更靠近核心基底；第一積體電路晶粒，耦合到第一重佈線結構，第一重佈線結構夾置在核心基底與第一積體電路晶粒之間；以及一組外部導電特徵，與核心基底相對地耦合到第二重佈線結構。

根據一些實施例，半導體封裝的製造方法包括：在第一載體基底之上形成包括一個或多個層的第一重佈線結構，以及在第二載體基底之上形成包括一個或多個層的第二重佈線結構，第一重佈線結構及所述第二重佈線結構中的每一者包括：形成一個或多個第一重佈線層，所述一個或多個第一重佈線層中的每一者包括第一介電層及第一金屬化層；以及在所述一個或多個第一重佈線層之上形成一個或多個第二重佈線層，所述一個或多個第二重佈線層中的每一者包括第二介電層及第二金屬化層；將核心基底電性連接到第一重佈線結構的所述一個或多個第二重佈線層的上部層；將第二重佈線結構的所述一個或多個第二重佈線層的上部層電性連接到核心基底，其中核心基底夾置在第一重佈線結構與第二重佈線結構之間；將第二載體基底從第二重佈線結構剝離；將第一載體基底從第一重佈線結構剝離；以及將半導體裝置與核心基底相對地電性連接到第一重佈線結構。

根據一些實施例，半導體封裝包括：第一重佈線結構，所述第一重佈線結構包括一個或多個第一重佈線層，所述第一重佈線結構包括第一數目個所述一個或多個第一重佈線層；第二重佈線結構，所述第二重佈線結構包括一個或多個第二重佈線層，所述第二重佈線結構包括所述第一數目個所述一個或多個第二重佈線層；核心基底，夾置在第一重佈線結構與第二重佈線結構之間，所述核心基底使用第一組導電連接件耦合到第一重佈線結構的第一側，所述核心基底使用第二組導電連接件耦合到第二重佈線結構的第一側，核心基底與第一重佈線結構間隔開，核心基底與第二重佈線結構間隔開，其中第一重佈線結構的寬度大於核心基底的寬度以及第二重佈線結構的寬度；以及積體電路晶粒封裝，使用第三組導電連接件耦合到第一重佈線結構的第二側。

100:經單體化的封裝組件

101A:第一封裝區/封裝區

101B:第二封裝區/封裝區

101C、101D、101E、101F、101G、101H、101I:封裝區

102、502:載體基底

104、504:離型層

106、506:保護層

108、154、508:開口

110、120、130、140、150、160、510、520、530、540、550、560:重佈線層

112、142、148、512:導電線

114、144、320:導通孔

116、146、152、162:介電層

156、166、566:金屬化圖案

200:第一重佈線結構

300、300A、300B:核心基底

310:中央核心/核心

320A:導電材料

320B:填充材料

330、330A、330B:凸塊下金屬(UBM)

340、340A、340B:重佈線結構

350、350A、350B:阻焊膜

365、390、410:導電連接件

380、395:包封體

401、402:線

500:第二重佈線結構

500A、500B:經單體化的第二重佈線結構

600:積體電路封裝

610:重佈線結構

620:邏輯晶粒

640:輸入/輸出(I/O)晶粒

710:底部填充膠/第三底部填充膠

720:外部連接件

D₁:距離

D₂、D₃:尺寸

T₁:厚度

結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1示出根據一些實施例的封裝元件的剖視圖。

圖2至圖11及圖14至圖26示出根據一些實施例的用於形成封裝元件的製程期間的中間步驟的剖視圖。

圖12示出根據一些實施例的晶圓基底上封裝區的佈局的平面圖。

圖13示出根據一些實施例的面板基底上封裝區的佈局的平面圖。

以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考標號及/或文字。這種重複使用是為了簡明及清晰起見且自身並不表示所論述的各個實施例及/或配置之間的關係。

另外，為易於說明，本文中可能使用例如“下方(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還涵蓋裝置在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。

根據一些實施例，形成具有一個或多個積體電路晶粒的封裝元件。所述封裝元件具有連接到核心基底兩側的對稱的重佈線結構。所述重佈線結構中的一者額外連接到積體電路晶粒，並在積體電路晶粒與核心基底之間及/或在積體電路晶粒之間提供電性連接。另一重佈線結構額外連接到一組外部導電特徵，並在外部導電特徵與核心基底之間提供電性連接。以這種方式，積體電路晶粒電性連接到核心基底，並藉由核心基底及重佈線結構最終電性連接到外部導電特徵。藉由在核心基底的兩側上形成對稱的重佈線結構，減小了沿核心基底的相對側的應力及/或使沿核心基底的相對側的應力相等，從而減少翹曲並提高組件及板級的可靠性。

根據一些實施例，在組裝完成的封裝元件之前，可各別地製作及測試每一重佈線結構以及核心基底及積體電路晶粒。這進一步提高了組件及板層級(board level)的可靠性。

根據一些實施例，重佈線結構的對稱構造還藉由使核心基底兩側上的翹曲因數相等而在所述重佈線結構中的每一者中允許更多的重佈線結構層數。這允許增加更多的緩衝層，從而進一步降低板層級可靠性的風險。

根據一些實施例，用於將核心基底連接到所述重佈線結構中的每一者的導電連接件可採取例如球柵陣列封裝(ball grid array，BGA)的形式。整合這種導電連接件可為半導體裝置(例如積體功率輸送(integrated power delivery，IPD)晶片(包括積體電壓調節器(integrated voltage regulator，IVR)及主動晶片)以及其他電子元件)的放置提供靈活性，以實現系統晶片(system-on-a-chip)類型的封裝元件，從而降低製作複雜性。這種實施例還可為各種其他封裝配置提供更大的靈活性。

圖1示出根據一些實施例的經單體化的封裝組件100的剖視圖。經單體化的封裝組件100包括半導體裝置(例如積體電路封裝600)、具有一個或多個重佈線層的第一重佈線結構200、具有一個或多個重佈線層的第二重佈線結構500、核心基底300及外部連接件720以及其他元件。積體電路封裝600可包括一個或多個晶粒，例如邏輯晶粒(例如中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-a-chip，SoC)、應用處理器(application processor， AP)、微控制器等)、記憶體晶粒(例如動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、功率管理晶粒(例如功率管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、感測晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如類比前端(analog front-end，AFE)晶粒)、類似晶粒或其組合。在一些實施例中，所述半導體裝置可為積體電路晶粒。

積體電路封裝600可包括多個積體電路晶粒。如圖所示，出於例示性目的，積體電路封裝600包括邏輯晶粒620及兩個輸入/輸出(input/output，I/O)晶粒640。積體電路晶粒可形成於一個或多個晶圓中，所述晶圓可包括在後續步驟中被單體化的不同的裝置區。可使用已知的製造技術將積體電路晶粒與其他相似或不同的積體電路晶粒封裝在一起。積體電路封裝600可包括重佈線結構610，在例如邏輯晶粒620與I/O晶粒640之間提供電氣路徑及電性連接，並提供從積體電路封裝到導電連接件410的連接。

導電連接件410在第一重佈線結構200與積體電路封裝600之間提供電性連接。可包括底部填充膠(underfill)710，以將積體電路封裝600牢固地接合到第一重佈線結構200並提供結構支撐及環境保護。

如以下更詳細地論述，第一重佈線結構200藉由導電連接件365在積體電路封裝600與核心基底300之間提供電氣路徑及電性連接。在一些實施例中，第一重佈線結構200具有一個或多個重佈線層，所述一個或多個重佈線層包括金屬化圖案(包括例如導電線112及導通孔114)以及介電層116，介電層116將相鄰層的導電線112層分隔開。可使用導通孔114將金屬化圖案的導電線112與上覆導電特徵或下伏導電特徵內連。

第一重佈線結構200可電性附接及機械性附接到核心基底300。核心基底300可包括中央核心310(其中導通孔320延伸穿過中央核心310)以及沿著中央核心310的相對側的額外可選的重佈線結構340。一般來說，核心基底300為元件封裝提供結構支撐，並在積體電路封裝與外部連接件720之間提供電訊號佈線。

第二重佈線結構500提供額外的佈線(routing)，並且在核心基底300的與第一重佈線結構200相對的側上附接到核心基底300。第二重佈線結構500可具有與第一重佈線結構200相似的結構。第一重佈線結構200與核心基底300之間可包括包封體380，並且核心基底300與第二重佈線結構500之間可包括包封體395，以牢固地接合相關聯的元件並提供結構支撐及環境保護。

如圖1所示的實施例中所示，第一重佈線結構200及第二重佈線結構500中的重佈線層在經單體化的封裝組件100內相對於核心基底300對稱。由於平衡的設計，經單體化的封裝組件100兩端的製作應力在核心基底300的兩側上近似相等。在一些實施例中，第一重佈線結構200與第二重佈線結構500包括相似的結構，例如相似的數目及類型的金屬化圖案(包括導電線112及導通孔114)以及介電層116。以這種方式，減少可能會由經單體化的封裝組件100的不同層之間的熱膨脹係數(coefficient of thermal expansion，CTE)失配引起的翹曲問題。舉例來說，在一些實施例中，第一重佈線結構200及第二重佈線結構500的熱膨脹係數在8與25之間。在一些實施例中，第一重佈線結構200的熱膨脹係數可處於第二重佈線結構500的熱膨脹係數的50%至100%的範圍內。

另外，在一些實施例中，如圖1所示，第一重佈線結構200及第二重佈線結構500的重佈線層使得除了第一重佈線結構200與第二重佈線結構500包括相似的數目及類型的重佈線層之外，當從核心基底300的視角觀察時，重佈線層也以相同的次序呈現。

在一些實施例中，使用較厚及/或較寬的金屬化尺寸在第一重佈線結構200及第二重佈線結構500的遠離核心基底300的重佈線層中形成較長的線性電氣路徑(electrical pathway)。舉例來說，可使用包封體來形成重佈線層的遠離核心基底300的介電層，並且隨後利用化學機械研磨(chemical mechanical polish，CMP)製程進行平坦化，而使用利用微影製程圖案化的感光性材料來製作更靠近核心基底300的重佈線層。在這種實施例中，可很好地控制經平坦化的層的粗糙度，並且更容易且可靠地構建較大的厚度。在這種情況下，可在經平坦化的層中利用較厚及較寬的金屬化尺寸以減小每單位長度的金屬化路徑的總阻抗(overall impedance)。此外，重佈線層的距核心基底300較遠的金屬化圖案可被形成為節距比距核心基底300較近的層的金屬化圖案的節距大。

將認識到使用實施例(例如本文中所論述的實施例)來製作裝置可提高電路效率及/或減少熱量產生及功耗。舉例來說，可藉由增加金屬化圖案的厚度及/或寬度來減少相同線性長度的給定金屬化路徑的電路負載，從而提高效率，同時減少功耗及熱量產生。在一些實施例中，藉由使用更厚及/或更寬的金屬化路徑水平地延伸金屬化路徑，可利用相同或相似的電路設計來實現更大的總體封裝尺寸。

圖2至圖9示出根據一些實施例的製作第一重佈線結構200(參見圖9)中的各個中間階段。示出第一封裝區101A及第二封裝區101B，其中每一封裝區最終與其他封裝區單體化。為了易於例示，圖2至圖9中已簡化了各別特徵的例示。

首先參照圖2，提供載體基底102，在載體基底102上形成離型層104，並且在離型層104之上形成保護層106。載體基底102可為玻璃載體基底、陶瓷載體基底等。載體基底102可為晶圓，使得可在載體基底102上同時形成多個重佈線結構。

離型層104可由聚合物基底的材料形成，其可與載體基底102一起從將在後續步驟中形成的上覆結構被移除。在一些實施例中，離型層104是在受熱時會失去其黏合性質的環氧基底的熱離型材料，例如光熱轉換(light-to-heat-conversion，LTHC)離型塗層。在其他實施例中，離型層104可為在曝露於紫外(ultra-violet，UV)光時會失去其黏合性質的紫外光膠。離型層104可作為液體進行點膠並進行固化，可為被層壓到載體基底102上的層壓膜(laminate film)或可為類似物。離型層104的頂表面可被整平且在製程變化內實質上是平面的。

如以下所進一步描述，沉積保護層106，以便一旦載體基底被剝離，便為隨後形成的層的特徵提供實體保護。另外，保護層106可提供電性隔離及環境保護。保護層106可為聚合物(例如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene，BCB)等)、氮化物(例如氮化矽等)、氧化物(例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)等)類似材料或其組合。保護層106可例如藉由旋轉塗佈、層壓(lamination)、化學氣相沉積(chemical vapor deposition，CVD)等形成。保護層106可具有在製程變化內實質上平的上表面。

在圖3中，在保護層106上形成導電線112。作為形成導電線112的實例，在保護層106之上形成晶種層(未示出)。在一些實施例中，晶種層為金屬層，其可為單一層或包括由不同材料形成的多個子層的複合層。舉例來說，晶種層可為鈦層及位於所述鈦層之上的銅層。晶種層可利用例如物理氣相沉積(physical vapor deposition，PVD)等來形成。接著，在晶種層上形成光阻並將其圖案化。光阻可藉由旋轉塗佈等來形成且可被曝露於光以進行圖案化。所述圖案化形成穿過光阻的開口以暴露出晶種層，其中光阻中的開口對應於導電線112。然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。所述導電材料可藉由例如電鍍或無電鍍覆等鍍覆來形成。導電材料可包括金屬，如銅、鈦、鎢、鋁等。導電材料與晶種層的上覆部分的組合形成導電線112。移除光阻以及晶種層的上面未形成導電材料的部分。光阻可藉由可接受的灰化製程或剝除製程來移除，例如使用氧電漿(oxygen plasma)等。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)來移除晶種層的被暴露出的部分。

在圖4中，在導電線112上形成從導電線112延伸的導通孔114。作為形成導通孔114的實例，在保護層106及導電線112之上形成並圖案化光阻。可藉由旋轉塗佈或類似方法形成光阻且光阻可曝露於光以進行圖案化。圖案化光阻形成穿過光阻的開口，以暴露出下伏導電線112的部分，使得光阻中的開口對應於導通孔114的圖案。然後，在光阻的開口中以及在導電線112的被暴露出的部分上形成導電材料。所述導電材料可藉由例如電鍍或無電鍍覆等鍍覆來形成。導電材料可包括金屬，如銅、鈦、鎢、鋁等。光阻可藉由可接受的灰化製程或剝除製程來移除，例如使用氧電漿等。導電線112與導通孔114一起形成重佈線層110的金屬化圖案。

在圖5中，根據一些實施例，在導電線112及導通孔114上以及在導電線112及導通孔114周圍形成介電層116。在形成之後，介電層116圍繞導通孔114及導電線112。介電層116及金屬化圖案(包括導通孔114及導電線112)形成重佈線層110。在一些實施例中，介電層116為包封體，例如預浸料(pre-preg)、塗樹脂銅箔(resin coated copper，RCC)、模製化合物(molding compound)、聚醯亞胺、光可成像的介電質(photo-imageable dielectric，PID)、環氧樹脂等，並且可藉由壓縮模製、轉移模製等塗覆。可以液體或半液體形式塗覆包封體，隨後將其固化。在一些實施例中，介電層116形成在載體基底102之上，使得導電線112及導通孔114被掩埋或覆蓋，然後在介電層116上執行平坦化製程以暴露出導通孔114。在平坦化製程之後的製程變化內，介電層116的最頂表面與導通孔114的最頂表面實質上是齊平的(例如平坦的)。舉例來說，平坦化製程可為化學機械研磨(CMP)。在一些實施例中，介電層116可包括其他材料，例如氧化矽、氮化矽等。

在圖6中，重複進行上述的步驟及製程，以形成另外示出的重佈線層120、130及140。在一些實施例中，可將用以形成重佈線層110的上述製程重複一次或多次，以提供如特定設計所期望的附加的佈線層，其中重佈線層120的導電線112可包括佈線走線(routing line)。在一些實施例中，重佈線層110中的導電線112包括用於進行電性連接的接墊，具有或不具有附加的佈線走線。出於例示的目的，示出了四個重佈線層110、120、130及140。在一些實施例中，可使用多於四層或少於四層。每一重佈線層110、120、130及140的金屬化圖案可具有分開形成的導電線及導通孔(如所示)或者可各自為具有線部分及通孔部分的單個圖案。

在一些實施例中，在最上重佈線層(例如所示實施例中的重佈線層140)的介電層146的部分及每一導通孔144之上形成附加的一組導電線148。這附加的一組導電線148為如下所論述的連接其他金屬化圖案提供了較大的尺寸覆蓋面積(footprint)。

在使用包封體及隨後的CMP製程來對重佈線層110、120、130及140進行平坦化時，可很好地控制相關聯的層的尺寸及粗糙度，並且可更容易構建較大的厚度。在一些實施例中，重佈線層110、120、130及140的厚度各自在2微米(μm)與100微米之間。可藉由分別重複進行上述步驟及製程或省略上述步驟及製程來形成更多或更少的重佈線層。

在不需要較長的線性連接長度的重佈線層中，可在第一重佈線結構中包括由使用不同製作方法及材料形成的更薄及更緊湊的重佈線層。另外，可使用光罩或PID材料在這種層中管理更密集的設計規則。舉例來說，在圖7中，包括重佈線層150，重佈線層150利用與在重佈線層110、120、130及140中使用的設計製程及參數不同的設計製程及參數。舉例來說，在圖7所示的實施例中，在重佈線層140及導電線148上形成介電層152。在一些實施例中，介電層152由例如PBO、聚醯亞胺、BCB等感光性材料形成，可使用微影製程進行圖案化。介電層152可藉由旋轉塗佈、層壓、CVD、類似製程或其組合形成。然後，對介電層152進行圖案化以形成開口154，從而暴露出導電線148的部分。可藉由可接受的製程進行圖案化，例如當介電層152為感光性材料時，藉由將介電層152曝露於光並對介電層152進行顯影來進行圖案化，或者在介電層152不是感光性材料的情況下，藉由使用例如非等向性蝕刻進行蝕刻來進行圖案化。

在圖8中，然後形成金屬化圖案156。金屬化圖案156包括沿著介電層152的主表面延伸且延伸穿過介電層152的導電元件，以實體性耦合及電性耦合到下伏導電層(例如在此所示的實施例中的導電線148)。作為形成金屬化圖案156的實例，在介電層152之上及穿過介電層152延伸至導電線148的開口中形成晶種層。在一些實施例中，晶種層為金屬層，其可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。晶種層可使用例如PVD等來形成。接著，在晶種層上形成光阻並將其圖案化。光阻可藉由旋轉塗佈等來形成且可被曝露於光並顯影以進行圖案化。所述圖案化形成穿過光阻的開口以暴露出晶種層，其中開口的圖案對應於金屬化圖案156。然後，在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。所述導電材料可藉由例如電鍍或無電鍍覆等鍍覆來形成。導電材料可包括金屬，如銅、鈦、鎢、鋁等。導電材料與晶種層的下伏部分的組合形成金屬化圖案156。移除光阻以及晶種層的上面未形成導電材料的部分。光阻可藉由可接受的灰化製程或剝除製程來移除，例如使用氧電漿等。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)來移除晶種層的被暴露出的部分。介電層152與金屬化圖案156的組合形成重佈線層150。

在圖9中，在重佈線層150之上形成重佈線層160。重佈線層160可使用與以上參照重佈線層150論述的製程相似的製程由相似的材料形成。圖9示出使用比重佈線層110、120、130及140薄的介電質形成的兩個重佈線層150及160。在一些實施例中，重佈線層150及160各自的厚度在2微米與15微米之間。可在第一重佈線結構200中形成更多或更少的與重佈線層150及160相似的較薄的介電質。

第一重佈線結構200包括保護層106及重佈線層110、120、130、140、150及160。重佈線層110、120、130、140、150及160包括金屬化圖案及介電層二者。金屬化圖案也可稱為重佈線走線。示出第一重佈線結構200作為具有六個重佈線層的實例。在第一重佈線結構200中可形成更多或更少的層。如果要形成更少的層，則可省略上述的步驟及製程。如果要形成更多的層，則可重複進行上述的步驟及製程。在一些實施例中，第一重佈線結構200包括1層與20層之間。

在一些實施例中，重佈線層150、160的金屬化圖案156及166具有與重佈線層110、120、130及140不同的尺寸，並且重佈線層150、160的介電層152及162比重佈線層110、120、130及140的介電層薄。舉例來說，重佈線層140的金屬化圖案的導電線142及/或導通孔144可比金屬化圖案166及156的導電線及/或導通孔寬或厚，從而允許更長的水平佈線。

在一些實施例中，使用較厚及/或較寬的金屬化尺寸在重佈線層110、120、130及140中形成較長的線性電氣路徑，而重佈線層150及160具有總體上較短的線性電氣路徑。如上所述，使用包封體形成更靠近載體基底102的重佈線層(例如圖9中的重佈線層110、120、130及140)的介電層，隨後利用CMP製程進行平坦化，而使用感光性材料(所述感光性材料使用微影製程進行圖案化)製作另外的距載體基底102較遠的重佈線層(例如圖9中的重佈線層150及160)。在這種實施例中，可很好地控制經平坦化的層(例如圖9中的重佈線層110、120、130及140)的粗糙度，並且更容易構建較大的厚度。在這種情況下，可在經平坦化的層中使用較厚及較寬的金屬化尺寸，以降低每單位長度的金屬化路徑的總阻抗，從而提高電路效率及/或減少熱量產生及功耗。舉例來說，可藉由增加金屬化圖案的厚度及/或寬度來減小相同線性長度的給定金屬化路徑的電路負載，從而提高效率並同時減少功耗及熱量產生。藉由使用較厚及/或較寬的金屬化路徑水平延伸金屬化路徑，可利用相同或相似的電路設計來實現更大的總體封裝尺寸。

在圖10中，示出了核心基底300，並且在圖11中核心基底300被接合到重佈線結構，例如在此實例中的第一重佈線結構200。利用核心基底300具有可在單獨的製程中製造核心基底300的優點。另外，由於核心基底300是在單獨的製程中形成的，因此可單獨地對其進行測試，從而使用已知良好核心基底300。舉例來說，在一些實施例中，在將核心基底300接合到第一重佈線結構200之前，可單獨地或批量地對核心基底300進行測試、確認及/或驗證。

核心基底300可為例如有機基底、陶瓷基底、矽基底等。導電連接件365用於將核心基底300附接到第一重佈線結構200。附接核心基底300可包括將核心基底300放置在第一重佈線結構200上並且對導電連接件365進行回焊，以將核心基底300與第一重佈線結構200實體及電性耦合。

在被附接到第一重佈線結構200之前，可根據適用的製造製程對核心基底300進行處理，以在核心基底300中形成重佈線結構。舉例來說，核心基底300包括核心310。核心310可由一層或多層的玻璃纖維、樹脂、填料、預浸料、環氧樹脂、二氧化矽填料、味之素增補膜(Ajinomoto build-up film，ABF)、聚醯亞胺、模製化合物、其他材料及/或其組合形成。在一些實施例中，舉例來說，兩層材料構成核心310。核心310可由有機材料及/或無機材料形成。在一些實施例中，核心310包括一個或多個嵌置在其內部的被動元件(未示出)。核心310可包含其他材料或組件。延伸穿過核心310來形成導通孔320。導通孔320包含導電材料320A，例如銅、銅合金或其他導體，並且在一些實施例中可包括阻擋層(未示出)、襯層(liner)(未示出)、晶種層(未示出)、及/或填充材料320B。導通孔320提供從核心310的一側到核心310的另一側的垂直電性連接。舉例來說，一些導通孔320耦合在位於核心310一側的導電特徵與位於核心310的相對側的導電特徵之間。可使用例如鑽孔製程、微影、雷射製程或其他方法形成導通孔320的孔，然後用導電材料填充或鍍覆導通孔320的孔。在一些實施例中，導通孔320是中空的導電穿孔，其中心填充有絕緣材料。在核心310的相對側上形成重佈線結構340A及340B。重佈線結構340A及340B藉由導通孔320電性耦合及扇入/扇出電訊號。

重佈線結構340A及重佈線結構340B各自包括由ABF、預浸料等形成的介電層以及金屬化圖案。每一相應的金屬化圖案具有位於相應的介電層的主表面上並沿著所述主表面延伸的線部分，並且具有延伸穿過相應的介電層的通孔部分。重佈線結構340A及340B各自分別包括用於外部連接的凸塊下金屬(under-bump metallurgy，UBM)330A及330B以及保護重佈線結構340A及340B的特徵的阻焊膜350(350A及350B)。如圖11所示，重佈線結構340A藉由導電連接件365利用UBM 330A附接到第一重佈線結構 200。可在重佈線結構340A及340B中形成比圖11中所示出的更多或更少的介電層及金屬化圖案。

核心基底300可包括主動裝置及被動裝置(未示出)或者可具有主動裝置、被動裝置中的任一者或同時不具有二者。可使用各種各樣的裝置，例如電晶體、電容器、電阻器、它們的組合等。裝置可使用任何合適的方法形成。

在一些實施例中，核心基底300包括2個與10個之間的完整的材料層。在所示的實施例中，核心基底300包括：在重佈線結構340B中的3個頂部重佈線層、在核心310中的2層基底材料以及在重佈線結構340A中的3個底部重佈線層。

如圖11所示，可使用導電連接件365將核心基底300A及300B接合到第一重佈線結構200。可先在核心基底300A與300B中的任一者上或者在第一重佈線上結構200上形成導電連接件365，然後進行回焊以完成接合。舉例來說，在圖10中所示的實施例中，以150微米與1000微米之間的節距在底部重佈線結構340A的UBM 330A上形成導電連接件365。導電連接件365可為球柵陣列(BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊等。導電連接件365可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，導電連接件365藉由利用蒸鍍、電鍍、印刷、焊料轉移、植球(ball placement)等先形成焊料層來形成。一旦已在結構上形成焊料層，則可執行回焊以便將所述材料塑形成期望的凸塊形狀。在另一實施例中，導電連接件365包含藉由濺鍍(sputtering)、印刷、電鍍、無電鍍覆、CVD等形成的金屬柱(例如銅柱)。所述金屬柱可不含有焊料且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層(metal cap layer)。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，並可藉由鍍覆製程來形成。

在圖11中，核心基底300A及300B分別接合到第一封裝區101A及第二封裝區101B中的第一重佈線結構200(例如參見圖9)。在一些實施例中，核心基底300A與相鄰的核心基底300B分開約25微米與約1,000微米之間的距離D₁。此距離在第一封裝區101A與第二封裝區101B之間提供用於在隨後的製程中將第一重佈線結構200單體化成單獨的封裝的空間。在例如圖11所示的實施例中，核心基底300A及300B的尺寸D₃分別小於第一封裝區101A及第二封裝區101B的尺寸D₂，以使得封裝及單體化能夠不損壞核心基底300A及300B。在一些實施例中，在核心基底300A及300B與第一重佈線結構200之間有20微米至500微米的間隙高度(standoff height)。

在一些實施例中，可使用拾取及放置製程或另一合適的製程將核心基底300A及300B放置在第一重佈線結構200上，並且藉由覆晶接合(flip chip bonding)製程或其他合適的接合製程來接合導電連接件365。在一些實施例中，對導電連接件365進行回焊，以藉由金屬化圖案166將核心基底300A及300B附接到第一重佈線結構200。導電連接件365將核心基底300A及300B電性耦合及/或實體性耦合到第一重佈線結構200。

在導電連接件365被回焊之前，導電連接件365上可形成有環氧樹脂助焊劑(未示出)，所述環氧樹脂助焊劑的環氧樹脂部分中的至少一些在將核心基底300A及300B附接到第一重佈線結構200之後剩餘下來。

在一些實施例中，也可將被動裝置(例如表面安裝裝置(surface mount device，SMD)，未示出)附接到第一重佈線結構200(例如附接到在金屬化圖案166中形成的接觸接墊)或附接到核心基底300A及300B(例如附接到UBM 330)。可在附接核心基底300A及300B之前將被動裝置附接到第一重佈線結構200，或者可在將核心基底300A及300B安裝到第一重佈線結構200之後附接被動裝置。

如上所述，第一重佈線結構200可較大並且包括多個封裝區，例如第一封裝區101A及第二封裝區101B。舉例來說，圖12示出具有多個封裝區的具有圓形晶圓形狀的第一重佈線結構200。在所示的實施例中，晶圓上包括四個封裝區101A(100A)、101B(100B)、101C及101D，從而使得四個最終封裝元件能夠在單個晶圓上製作，然後進行單體化。在其他實施例中，可在單個晶圓上利用更少或更多的封裝區。製程中的後續步驟使用晶圓形式載體基底102上的第一重佈線結構200作為基礎，在此基礎上繼續進行下面進一步詳細描述的製作製程。如以下進一步詳細描述，藉由沿著線401並在封裝區101A(100A)、101B(100B)、101C及101D的外邊緣周圍進行鋸切來對各個封裝區進行單體化。

圖13示出使用面板形式製作製程製造成具有多個封裝區的第一重佈線結構200。在所示的實施例中，晶圓上包括九個封裝區101A(100A)、101B(100B)、101C、101D、101E、101F、101G、101H及101I，從而允許在單個晶圓或單個面板上製作九個最終封裝組件。在其他實施例中，可在單個晶圓或單個面板上利用更少或更多的封裝區。製程中的後續步驟使用面板形式載體基底102上的第一重佈線結構200作為基礎，在此基礎上繼續進行下面進一步詳細描述的製作製程。如下面進一步詳細描述，藉由沿著線402並在封裝區101A至101I的周邊周圍進行鋸切來對各別封裝區進行單體化。

在圖14中，藉由在各種元件上並在各種元件周圍形成包封體380來執行第一底部填充。形成之後，包封體380圍繞包括導電連接件365、金屬化圖案166及介電層162的被暴露出的上表面的核心基底300A及300B。包封體380可由模製化合物、環氧樹脂等形成，並且可藉由壓縮模製、轉移模製等塗覆。可以液體或半液體形式塗覆包封體380，隨後將其固化。包封體380可形成在載體基底102之上，使得核心基底300A及300B被掩埋或覆蓋。

在圖15中，如果需要的話，可在包封體380上執行平坦化製程以暴露出核心基底300A及300B的UBM 330。包封體380及UBM 330的最頂表面在製程變化內的平坦化製程之後實質上是齊平的(例如平坦的)。平坦化製程可例如是化學機械研磨(CMP)、研磨製程等。在一些實施例中，舉例來說，如果UBM 330已經被暴露出來，則可省略平坦化。可使用其他製程來實現相似的結果。舉例來說，可在形成包封體380之前在UBM 330之上形成介電層或鈍化層。在這種情況下，可在隨後的步驟中對介電層或鈍化層進行圖案化，以暴露出UBM 330的部分。

導電連接件可用於將核心基底300A及核心基底300B接合到第二重佈線結構500。舉例來說，在圖16中所示的實施例中，在核心基底300A及300B中在UBM 330上形成導電連接件390。導電連接件390可為球柵陣列(BGA)連接件(如所示)、焊料球、金屬柱、受控塌陷晶片連接(C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(ENEPIG)形成的凸塊等。導電連接件390可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，導電連接件390藉由利用蒸鍍、電鍍、印刷、焊料轉移、植球等先形成焊料層來形成。一旦已在結構上形成焊料層，則可執行回焊以便將所述材料塑形成期望的凸塊形狀。在另一實施例中，導電連接件390包含藉由濺鍍、印刷、電鍍、無電鍍覆、CVD等形成的金屬柱(例如銅柱)。所述金屬柱可不含有焊料且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，並且可藉由鍍覆製程來形成。導電連接件390可如圖16所示的先在核心基底300A及300B上形成或者可選地在第二重佈線結構500上形成(參見圖17)，然後進行回焊以完成接合。

在圖17中，提供了第二重佈線結構500，第二重佈線結構500可以與圖2至圖9中所述的第一重佈線結構200相似的方式形成。在一些實施例中，第二重佈線結構500與第一重佈線結構200對稱，這是因為第二重佈線結構500包含與第一重佈線結構200相似數目及類型的層。在一些實施例中，第二重佈線結構500具有與第一重佈線結構200相同類型的層，所述層由與第一重佈線結構200相同的材料以相同的方式形成，並且當從核心基底300的視角觀察時，第二重佈線結構500與第一重佈線結構200以相同的次序形成。

舉例來說，關於圖17所示的實施例，第二重佈線結構500包含與第一重佈線結構200相同類型的層，所述層相對於核心基底300A及300B對稱地放置(如圖18所示)。在一些實施例中，離型層504由與離型層104為相同或相似的材料並使用相同或相似的製程形成。在一些實施例中，第二重佈線結構500的保護層506由與第一重佈線結構200的保護層106相同或相似的材料並使用相同或相似的製程形成。在一些實施例中，第二重佈線結構500 的重佈線層510、520、530及540由與第一重佈線結構200的重佈線層110、120、130及140相同或相似的材料並使用相同或相似的製程形成。重佈線層510、520、530及540中的金屬化圖案及介電質不必精確地鏡射(mirror)第一重佈線結構200的重佈線層110、120、130及140中使用的佈局。舉例來說，如圖17所示，重佈線層510的金屬化圖案包括與重佈線層110中所示的金屬化圖案不同的金屬化圖案，以在封裝組件的頂部及底部上實現不同的電性連接佈局。

在一些實施例中，第二重佈線結構500的重佈線層550及560由與第一重佈線結構200的重佈線層150及160相同或相似的材料並使用相同或相似的製程形成。重佈線層550及560中的金屬化圖案及介電質不需要精確地鏡射第一重佈線結構200的重佈線層150及160中使用的圖案並取決於最終封裝元件的設計要求以及核心基底300A及300B的結構。

在製作之後，將第二重佈線結構500翻轉並與包括第一重佈線結構200、核心基底300A及300B以及包封體380的封裝組件100的現有增層(buildup)結構對準。

在圖17所示的實施例中，第二重佈線結構500包圍整個晶圓或面板，使得第一重佈線結構200與第二重佈線結構500耦合為單一結構。在一些實施例中，可在將第二重佈線結構500整合到經單體化的封裝組件100中之前將第二重佈線結構500單體化，並且可使用拾取及放置製程或另一合適的製程將第二重佈線結構500放置在圖17所示的封裝組件100的現有增層結構上。

在圖18中，第二重佈線結構500接合到核心基底300A及300B的頂部。在一些實施例中，對導電連接件390進行回焊以藉由金屬化圖案566將核心基底300A及300B附接到第二重佈線結構500。導電連接件390將核心基底300A及300B電性耦合及/或實體性耦合到第二重佈線結構500。在核心基底300A及300B與第二重佈線結構500之間保持20微米至500微米的間隙高度。

在導電連接件390被回焊之前，導電連接件390上可形成有環氧樹脂助焊劑(未示出)，所述環氧樹脂助焊劑的環氧樹脂部分中的至少一些在將核心基底300A及300B附接到第二重佈線結構500之後剩餘下來。

在一些實施例中，也可將被動裝置(例如表面安裝裝置(SMD)，未示出)附接到第二重佈線結構500(例如附接到金屬化圖案566)或附接到核心基底300A及300B的頂部(例如附接到導電連接件390)。

在圖19中，執行載體基底剝離以將載體基底502從第二重佈線結構500分離(或剝離(de-bond))。根據一些實施例，剝離包括將例如雷射或紫外光等光投射在離型層504(參見圖19)上，使得離型層504在光的熱量下分解並可移除載體基底502。

在一些實施例中，如圖20所示，在剝離製程之後，藉由沿著切割線區(scribe line region)(例如在第一封裝區101A及第二封裝區101B周圍)進行鋸切，將經剝離的第二重佈線結構500 (參見圖19)單體化。鋸切將第一封裝區101A與包括第二封裝區101B(所圖示)的相鄰封裝區單體化，並實現分別小於第一封裝區101A及第二封裝區101B的經單體化的第二重佈線結構500A及500B。

在圖21中，藉由在各種元件上以及在各種元件周圍形成包封體395來執行第二底部填充製程。在形成之後，包封體395圍繞核心基底300A及300B、導電連接件390、經單體化的第二重佈線結構500A及500B以及第一底部填充膠(包括包封體380)的剩餘暴露部分。包封體395可由模製化合物、環氧樹脂等形成，並且可藉由壓縮模製、轉移模製等塗覆。可以液體或半液體形式塗覆包封體395，隨後將其固化。

在其中第二重佈線結構500在其整合之前被單體化的情況下或者如圖20的實施例中所示進行單體化的情況下，可在核心基底300A及300B以及第一底部填充膠(包括包封體380)之上形成包封體395。包封體395也可存在於經單體化的第二重佈線結構500A及500B的側面上，並且位於經單體化的第二重佈線結構500A與經單體化的第二重佈線結構500B之間，如圖21所示。在其中第二重佈線結構500被掩埋或覆蓋的情況下，然後可對包封體395執行平坦化製程，以暴露出保護層506及/或導電線512。包封體395的最頂表面與保護層506(或導電線512)的最頂表面在平坦化製程之後的製程變化內實質上是齊平的。平坦化製程可為例如化學機械研磨(CMP)、研磨製程等。在一些實施例中，可省略平坦化。可使用其他製程來實現相似的結果。

在圖22中，在第二重佈線結構500的保護層506中形成開口508，從而暴露出導電線512。開口508可藉由例如雷射鑽孔、機械鑽孔等鑽孔製程形成。另一選擇為在保護層506是由例如PBO、聚醯亞胺、BCB等感光性材料形成的情況下，可使用光罩對開口508進行圖案化。圖案化形成開口暴露出導電線512的部分。圖案化可藉由可接受的製程進行，例如當保護層506是感光性材料時，藉由將保護層506曝露於光並顯影來進行圖案化，或者當使用非感光性材料時，藉由使用例如非等向性蝕刻進行蝕刻來進行圖案化。

在圖23中，執行載體基底剝離以將載體基底102從第一重佈線結構200分離(或“剝離”)。根據一些實施例，剝離包括將光(例如雷射或紫外光)投射在離型層104(參見圖22)上，使得離型層104在光的熱量下分解，並且可移除載體基底102。在一些實施例中，此時所得結構的厚度T₁在150微米與5000微米之間。

在圖24中，在保護層106中形成開口108，暴露出導電線112。開口108可藉由例如雷射鑽孔、機械鑽孔等鑽孔製程形成。在其中保護層106是由例如PBO、聚醯亞胺、BCB等感光性材料形成的實施例中，可藉由根據罩幕將保護層106曝露於光並對保護層106進行顯影來對開口108進行圖案化。在其中保護層106包含非感光性材料(例如氧化矽、氮化矽等)的實施例中，可使用具有圖案化罩幕的非等向性蝕刻製程。

可使用導電連接件將第一重佈線結構200接合到積體電路封裝600(參見圖1)。舉例來說，在圖25中所示的實施例中，在開口108(參見圖24)中形成耦合到暴露出的導電線112的導電連接件410。導電連接件410可為球柵陣列(BGA)連接件、焊料球(如所示)、金屬柱、受控塌陷晶片連接(C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(ENEPIG)形成的凸塊等。導電連接件410可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，導電連接件410藉由利用蒸鍍、電鍍、印刷、焊料轉移、植球等先形成焊料層來形成。一旦已在結構上形成焊料層，則可執行回焊以便將所述材料塑形成期望的凸塊形狀。在另一實施例中，導電連接件410包含藉由濺鍍、印刷、電鍍、無電鍍覆、CVD等形成的金屬柱(例如銅柱)。所述金屬柱可不含有焊料且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，並且可藉由鍍覆製程來形成。

在圖26中，藉由沿著例如第一封裝區101A與第二封裝區101B之間的切割線區進行鋸切來執行單體化製程。鋸切將第一封裝區101A與包括第二封裝區101B(如圖所示)的相鄰封裝區單體化，以形成多個經單體化的封裝組件。如圖26所示，第二重佈線結構500的側壁覆蓋有包封體395並且核心基底300的側壁覆蓋有包封體380，從而在單體化期間以及單體化之後保護第二重佈線結構500的側壁以及核心基底300A及300B的側壁。

積體電路封裝600(如圖1所示)可藉由導電連接件410附接到經單體化的封裝組件100。導電連接件410將積體電路封裝600附接到經單體化的封裝組件100的導電線112。附接積體電路封裝600可包括將積體電路封裝600放置在導電連接件410上並且對導電連接件410進行回焊，以將積體電路封裝600與經單體化的封裝組件100實體性耦合及電性耦合。積體電路封裝600可包括邏輯晶粒620及介接邏輯晶粒620的一個或多個I/O晶粒640。積體電路封裝中所包括的晶粒的數目、類型及佈置並無限制，並且在不同的實施例中可利用替代晶粒及佈置。藉由重複進行上述步驟可包括多個積體電路封裝，需要結合必要的金屬化以為所述多個積體電路封裝提供電性連接。

在一些實施例中，圍繞導電連接件410及積體電路封裝600形成第三底部填充膠710(如圖1所示)。第三底部填充膠710可減小應力並保護由導電連接件410的回焊形成的接頭。第三底部填充膠可在附接積體電路封裝600之後藉由毛細流動製程來形成，或者可藉由適當的沉積方法來形成。在一些實施例中，在多個相鄰裝置之下形成單層的第三底部填充膠710，並且可在放置於經單體化的封裝組件100的頂部的附加裝置之下及/或在所述附加裝置周圍形成額外的後續底部填充膠(未示出)。

在導電線512上形成外部連接件720(如圖1中所示)。外部連接件720可為球柵陣列(BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(C4)凸塊、微凸塊等。外部連接件720可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，外部連接件720藉由利用蒸鍍、電鍍、印刷、焊料轉移、植球等在導電線512上先形成可回焊材料層來形成。一旦已在導電線512上形成可回焊材料層，則可執行回焊以便將所述材料塑形成期望的凸塊形狀。

也可包括其他特徵及製程。舉例來說，可包括測試結構，以說明對三維(three-dimensional，3D)封裝或三維積體電路(three-dimensional integrated circuit，3DIC)裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊，以使得能夠對三維封裝或三維積體電路進行測試、對探針及/或探針卡(probe card)進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒進行中間驗證的測試方法來使用，以提高良率並降低成本。

實施例可實現各種優點。舉例來說，由於第一重佈線結構200與第二重佈線結構500中的層在經單體化的封裝組件100內是對稱的，因此經單體化的封裝組件100上的製作應力在核心基底的兩側上近似相等。以這種方式，減少了可由經單體化的封裝組件100的不同層之間的熱膨脹係數(CTE)失配引起的翹曲問題。為了進一步減少翹曲效應，第一重佈線結構200及第二重佈線結構500內的各個金屬化圖案可使用在每一層處彼此密切鏡射的金屬化圖案，從而使得對於所述金屬化圖案中的任何特定金屬化圖案，圖案的左側與圖案的右側相同。

另外，由於其中將第一重佈線結構200與第二重佈線結構500二者分開在載體基底上構建並隨後耦合在一起的構造方法，因此可在經單體化的封裝組件100的較高層處使用已知的半導體製作技術而不影響較下面的層。舉例來說，可使用與CMP製程相容的方法來形成第一重佈線結構200的頂層(如圖26所示)，而不會使核心基底300及相關的電連接件受到此CMP製程的應力。這進一步增強了經單體化的封裝組件100的元件及板層級的可靠性。

在實施例中，一種裝置包括：核心基底；第一重佈線結構，耦合到核心基底的第一側，第一重佈線結構包括一個或多個第一重佈線層；第二重佈線結構，耦合到核心基底的與第一重佈線結構相對的第二側，第二重佈線結構包括一個或多個第二重佈線層，其中第一重佈線結構及第二重佈線結構中的每一者包括：一個或多個第一重佈線層，其中所述一個或多個第一重佈線層中的每一者包括第一介電層及第一金屬化層；以及一個或多個第二重佈線層，所述一個或多個第二重佈線層中的每一者包括第二介電層及第二金屬化層，第一介電層包含與第二介電層不同的材料，第一重佈線結構的所述一個或多個第一重佈線層及第二重佈線結構的所述一個或多個第一重佈線層分別比第一重佈線結構的所述一個或多個第二重佈線層及第二重佈線結構的所述一個或多個第二重佈線層更靠近核心基底；第一積體電路晶粒，耦合到第一重佈線結構，第一重佈線結構夾置在核心基底與第一積體電路晶粒之間；以及一組外部導電特徵，與核心基底相對地耦合到第二重佈線結構。

在所述裝置的實施例中，第一重佈線結構使用第一焊料連接耦合到核心基底，並且第二重佈線結構使用第二焊料連接耦合到核心基底。在所述裝置的實施例中，包括包封體，所述包封體夾置在第一重佈線結構與核心基底之間以及夾置在第二重佈線結構與核心基底之間。在所述裝置的實施例中，包封體包括：第一包封體層，第一包封體層夾置在第一重佈線結構與核心基底之間；以及第二包封體層，夾置在第二重佈線結構與核心基底之間。在所述裝置的實施例中，第一包封體層與第二包封體層是不同的材料。在所述裝置的實施例中，包封體沿著核心基底的側壁延伸。在所述裝置的實施例中，包封體沿著第二重佈線結構的側壁延伸，第一重佈線結構的側壁不具有包封體。在所述裝置的實施例中，第一介電層的厚度大於第二介電層的厚度。

在另一實施例中，一種方法包括：在第一載體基底之上形成包括一個或多個層的第一重佈線結構，以及在第二載體基底之上形成包括一個或多個層的第二重佈線結構，第一重佈線結構及所述第二重佈線結構中的每一者包括：形成一個或多個第一重佈線層，所述一個或多個第一重佈線層中的每一者包括第一介電層及第一金屬化層；以及在所述一個或多個第一重佈線層之上形成一個或多個第二重佈線層，所述一個或多個第二重佈線層中的每一者包括第二介電層及第二金屬化層；將核心基底電性連接到第一重佈線結構的所述一個或多個第二重佈線層的上部層；將第二重佈線結構的所述一個或多個第二重佈線層的上部層電性連接到核心基底，其中核心基底夾置在第一重佈線結構與第二重佈線結構之間；將第二載體基底從第二重佈線結構剝離；將第一載體基底從第一重佈線結構剝離；以及將半導體裝置與核心基底相對地電性連接到第一重佈線結構。

在所述方法的實施例中，半導體裝置包括積體電路晶粒封裝，所述積體電路晶粒封裝包括多個積體電路晶粒。在所述方法的實施例中，在將核心基底電性連接到第一重佈線結構的所述一個或多個第二重佈線層的上部層之後，在核心基底周圍形成第一包封體。在所述方法的實施例中，在將第二重佈線結構的所述一個或多個第二重佈線層的上部層電性連接到核心基底之後：將第二重佈線結構單體化；以及沿著第二重佈線結構的側壁形成第二包封體。在所述方法的實施例中，在形成第二包封體之後，切穿第二包封體、第一包封體及第一重佈線結構以進行單體化。在所述方法的實施例中，在第二重佈線結構的與核心基底相對的一側上形成一組外部導電特徵。

在另一實施例中，一種裝置包括：第一重佈線結構，所述第一重佈線結構包括一個或多個第一重佈線層，所述第一重佈線結構包括第一數目個所述一個或多個第一重佈線層；第二重佈線結構，所述第二重佈線結構包括一個或多個第二重佈線層，所述第二重佈線結構包括所述第一數目個所述一個或多個第二重佈線層；核心基底，夾置在第一重佈線結構與第二重佈線結構之間，所述核心基底使用第一組導電連接件耦合到第一重佈線結構的第一側，所述核心基底使用第二組導電連接件耦合到第二重佈線結構的第一側，核心基底與第一重佈線結構間隔開，核心基底與第二重佈線結構間隔開，其中第一重佈線結構的寬度大於核心基底的寬度以及第二重佈線結構的寬度；以及積體電路晶粒封裝，使用第三組導電連接件耦合到第一重佈線結構的第二側。

在所述裝置的實施例中，第一組導電連接件、第二組導電連接件及第三組導電連接件各自包括焊料。在所述裝置的實施例中，包封體夾置在核心基底與第一重佈線結構之間，所述包封體夾置在核心基底與第二重佈線結構之間。在所述裝置的實施例中，第一重佈線結構及第二重佈線結構中的每一者包括：一個或多個第一層，其中所述一個或多個第一層中的每一者包括第一介電層及第一金屬化層；以及一個或多個第二層，其中所述一個或多個第二層中的每一者包括第二介電層及第二金屬化層，其中所述一個或多個第二層中的每一者比所述一個或多個第一層中的每一者厚，其中第一介電層包含與第二介電層不同的材料，並且其中第一層比第二層更靠近核心基底。在所述裝置的實施例中，所述第一層的數目小於所述第二層的數目。在所述裝置的實施例中，第二金屬化層包括第二組導電線，所述第二組導電線具有比所述第一金屬化層中的第一組導電線低的阻抗。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:經單體化的封裝組件

112、512:導電線

114、320:導通孔

116:介電層