TWI877861B - 記憶體裝置及其形成方法 - Google Patents

Abstract

一種記憶體裝置，包含基底、隔離結構、第一電晶體、第二電晶體、第一保護環和介電保護環。基底具有鄰近的第一區和第二區。隔離結構埋設於基底中。第一電晶體設置於基底的第一區上方且具有第一導電類型。第二電晶體設置於基底的第二區上方且具有第二導電類型，第二導電類型與第一導電類型不同。第一保護環設置於基底的第一區上方且環繞第一電晶體，其中第一保護環包含與第一電晶體相同的材料且具有第一導電類型。介電保護環設置於基底上方且環繞第一保護環。

Description

記憶體裝置及其形成方法

本發明是關於半導體製造技術，特別是關於記憶體裝置及其形成方法。

隨著半導體裝置尺寸的微縮，製造半導體裝置的難度也大幅提升，半導體裝置的製程期間可能產生不想要的缺陷，這些缺陷可能會造成裝置的效能降低或損壞。因此，必須持續改善半導體裝置，以提升良率並改善製程寬裕度。

本發明提供一種記憶體裝置。此記憶體裝置包含基底、隔離結構、第一電晶體、第二電晶體、第一保護環和介電保護環。基底具有鄰近的第一區和第二區。隔離結構埋設於基底中。第一電晶體設置於基底的第一區上方且具有第一導電類型。第二電晶體設置於基底的第二區上方且具有第二導電類型，第二導電類型與第一導電類型不同。第一保護環設置於基底的第一區上方且環繞第一電晶體，其中第一保護環包含與第一電晶體相同的材料且具有第一導電類型。介電保護環設置於基底上方且環繞第一保護環。

本發明提供一種記憶體裝置的形成方法。此記憶體裝置的形成方法包含在基底的第一區和第二區上方形成具有第一導電類型的閘極材料層；遮蔽基底的第一區上方的閘極材料層並佈植基底的第二區上方的閘極材料層，使得第二區上方的閘極材料層具有第二導電類型，第二導電類型與第一導電類型不同；在第一區和第二區的界面上的閘極材料層中形成溝槽；在形成溝槽之後，進行熱處理；以及在熱處理之後，蝕刻溝槽的兩側的閘極材料層以在第一區上方形成第一電晶體並在第二區上方形成第二電晶體。

以下根據本發明的一些實施例，描述記憶體裝置及其形成方法，並且特別適用於快閃記憶體裝置。根據本發明實施例的記憶體裝置包含介電保護環，可以隔開具有不同導電類型的電晶體以避免後續的熱處理產生缺陷，進而提升閘極穩定性。

第1A～1D圖根據本發明的一些實施例繪示形成記憶體裝置100的各個階段之剖面圖。可以在記憶體裝置100中添加額外的部件。對於不同的實施例，可以替換或消除以下描述的一些部件。為了簡化圖式，僅繪示記憶體裝置100的一部分。

參照第1A圖，記憶體裝置100包含基底102。基底102可以使用任何適用於記憶體裝置的基底材料，並且可以是整塊的半導體基底或包含由不同材料形成的複合基底。可以在基底102上預先形成一或多個半導體元件（包含主動元件及/或被動元件），此處為了簡化圖式，僅以平整的基底102表示之。根據一些實施例，基底102具有記憶體陣列區和周邊電路區，在此僅繪示周邊電路區。

在基底102中形成隔離結構104。隔離結構104的形成可藉由使用蝕刻製程在基底102中蝕刻出溝槽，然後藉由沉積製程在溝槽中填入隔離結構104的材料。沉積製程可包含化學氣相沉積製程（Chemical vapor deposition；CVD）、電漿輔助化學氣相沉積製程（Plasma-enhanced chemical vapor deposition；PECVD）、原子層沉積製程（Atomic Layer Deposition；ALD）、類似的製程或其組合。隔離結構104的材料可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、類似的材料或其組合。根據一些實施例，隔離結構104可包含多層結構，例如具有介電襯層。

在基底102上方形成閘極介電層106。閘極介電層106的形成可藉由擴散或沉積製程，例如高溫氧化製程、濕式氧化製程、CVD、PECVD、ALD、類似的製程或其組合。閘極介電層106的材料可包含氧化物，例如氧化矽，也可包含任何合適的材料。

可在閘極介電層106上方形成具有第一導電類型的閘極材料層。舉例來說，可在閘極介電層106上方依序形成浮動閘極108、閘間介電層110以及控制閘極112。

浮動閘極108的形成可藉由沉積製程，例如CVD、PECVD、ALD、類似的製程或其組合。浮動閘極108的材料可包含任何合適的材料，例如多晶矽。可以對浮動閘極108的材料佈植n型或p型摻質。p型摻質例如是硼。n型摻質例如是磷或砷。

閘間介電層110可夾設於浮動閘極108和控制閘極112之間並直接接觸浮動閘極108和控制閘極112。如第1A圖所示，閘間介電層110覆蓋浮動閘極108的頂表面和側壁，並延伸至隔離結構104的頂表面。閘間介電層110可具有一或多個開口110A暴露出浮動閘極108的一部分。

閘間介電層110的形成可藉由沉積製程，例如CVD、PECVD、ALD、類似的製程或其組合。在一些實施例中，閘間介電層110的材料可包含任何合適的材料，例如氧化物-氮化物-氧化物結構，其具有氮化矽層夾設在兩層氧化矽層之間。在另一些實施例中，閘間介電層110的材料可以是單層材料，例如單層的氧化物層或氮化物層。

控制閘極112可設置於閘間介電層110上方並延伸穿過開口110A。在開口110A中，控制閘極112可接觸浮動閘極108。控制閘極112的形成可藉由沉積製程，例如CVD、PECVD、ALD、類似的製程或其組合。控制閘極112的材料可包含導電材料，例如多晶矽，並且可摻雜n型或p型摻質。並可進行退火製程以活化佈植的摻質。

此後，可在控制閘極112上方形成遮罩層114以遮蔽基底102的第一區100A上方的控制閘極112的第一部分112A以及記憶體陣列區（未繪示），並暴露出基底102的第二區100B上方的控制閘極112的第二部分112B。第二區100B可圍繞第一區100A。遮罩層114可包含光阻、硬遮罩或其組合，並且可以是單層或多層結構。

遮罩層114的形成可藉由沉積製程、光微影製程、其他合適的製程或其組合。在一些實施例中，沉積製程包含旋轉塗佈、CVD、ALD、類似的製程或其組合。舉例來說，光微影製程可包含光阻塗佈、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影、清洗、乾燥（例如硬烘烤）、其他合適的製程或其組合。

接著，可使用不同的摻質對浮動閘極108和控制閘極112進行佈植製程116，使暴露出的第二區100B上方的浮動閘極108和控制閘極112具有不同於第一導電類型的第二導電類型。舉例來說，第一導電類型可以是p型，而第二導電類型可以是n型。

具體而言，浮動閘極108的第一部分108A可具有第一導電類型，而第二部分108B可具有第二導電類型。浮動閘極108的第二部分108B可環繞第一部分108A。控制閘極112的第一部分112A可具有第一導電類型，而第二部分112B可具有第二導電類型。控制閘極112的第二部分112B可環繞第一部分112A。

此後，如第1B圖所示，移除遮罩層114。然後，在控制閘極112上方形成金屬閘極118。金屬閘極118的形成可藉由沉積製程，例如CVD、PECVD、ALD、類似的製程或其組合。金屬閘極118的材料可包含金屬材料，例如鎢或任何合適的材料。

此後，在金屬閘極118上方形成絕緣膜120和122。絕緣膜120和122的形成可藉由相同或不同的沉積製程，例如CVD、PECVD、ALD、類似的製程或其組合。絕緣膜120和122的材料可包含相同或不同的材料，舉例來說，絕緣膜120的材料可包含氮化物（例如氮化矽）且絕緣膜122的材料可包含氧化物（例如氧化矽）。另外，兩層絕緣膜120和122僅為範例，記憶體裝置100也可包含更多或更少層絕緣膜。

此後，形成溝槽124穿過絕緣膜120、122、金屬閘極118和控制閘極112，並暴露出閘間介電層110的一部分。溝槽124可位於隔離結構104正上方並將具有第一導電類型的控制閘極112的第一部分112A和具有第二導電類型的控制閘極112的第二部分112B隔開。因此，可避免後續的熱處理製程造成摻質擴散而影響記憶體裝置100的閘極穩定性。

溝槽124的形成可藉由在絕緣膜122上方設置遮罩層（未繪示），接著使用遮罩層作為蝕刻遮罩進行蝕刻製程。遮罩層的材料和形成方式可參照前述遮罩層114的材料和形成方式，故不再贅述。蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程或其組合。舉例來說，乾式蝕刻製程可包含反應性離子蝕刻（reactive ion etch，RIE）、感應耦合電漿（inductively-coupled plasma，ICP）蝕刻、中性束蝕刻（neutral beam etch，NBE）、類似的蝕刻製程或其組合。舉例來說，濕式蝕刻製程可使用任何合適的蝕刻劑，例如氫氟酸、氫氧化銨或類似的材料。

此後，對記憶體裝置100進行一或多個熱處理。然後，如第1C圖所示，進行圖案化製程以分別在基底100的第一區100A和第二區100B上方形成第一電晶體150A和第二電晶體150B。圖案化製程可包含在絕緣膜122上方設置遮罩層（未繪示），接著使用遮罩層作為蝕刻遮罩進行蝕刻製程。遮罩層的材料、形成方式以及蝕刻製程的範例如前所述，故不再贅述。

根據一些實施例，在形成第一電晶體150A和第二電晶體150B期間，形成溝槽126A和126B分別圍繞第一電晶體150A和第二電晶體150B。可在同一製程中形成溝槽126A和126B。因此，可同時形成圍繞第一電晶體150A的第一保護環128以及圍繞第一保護環128的第二保護環130，而無須額外製程。此外，溝槽126A和126B可暴露出閘間介電層110的一部分。

根據一些實施例，第一保護環128和第二保護環130可包含與第一電晶體150A和第二電晶體150B相同的材料。具體而言，第一保護環128和第二保護環130可各自包含控制閘極112、金屬閘極118和絕緣膜120、122的一部分。舉例來說，第一保護環128和第二保護環130可各自包含多晶矽、鎢、氮化物和氧化物。第一保護環128和第二保護環130可位於隔離結構104上方的閘間介電層110上方。

如第1C圖所示，第一保護環128位於基底100的第一區100A上方，並具有與第一電晶體150A相同的第一導電類型。第二保護環130位於基底100的第二區100B上方，並具有與第二電晶體150B相同的第二導電類型。

此後，如第1D圖所示，形成介電層132覆蓋第一電晶體150A、第二電晶體150B、第一保護環128和第二保護環130，並延伸至溝槽124、126A和126B中。介電層132的材料可以包含介電材料，例如氧化矽、氮化矽、氮氧化矽、類似的材料或其組合。介電層132的形成可藉由任何合適的沉積製程，例如CVD、PECVD、ALD、類似的製程或其組合。

在溝槽124中的介電層132可形成隔開第一保護環128和第二保護環130的介電保護環132A。在平行於基底102的頂表面的方向上，介電保護環132A的寬度W1可大致等於第一保護環128的寬度W2。舉例來說，介電保護環132A的寬度W1和第一保護環128的寬度W2的比值可以為約0.9至約1.1，例如約1。類似地，介電保護環132A的寬度W1可大致等於第二保護環130的寬度W3。舉例來說，介電保護環132A的寬度W1和第二保護環130的寬度W3的比值可以為約0.5至約2，例如約1。

第一保護環128的寬度W2可大致等於第二保護環130的寬度W3。舉例來說，第一保護環128的寬度W2和第二保護環130的寬度W3的比值可以為約0.8至約1.2，例如約1。

第一保護環128與第一電晶體150A之間隔開的寬度W4可大於介電保護環132A的寬度W1、可大於第一保護環128的寬度W2、並且可大於第二保護環130的寬度W3。第二保護環130與第二電晶體150B之間隔開的寬度W5可大於介電保護環132A的寬度W1、可大於第一保護環128的寬度W2、並且可大於第二保護環130的寬度W3。

第2圖根據一些實施例繪示記憶體裝置100的上視圖。第1D圖中的記憶體裝置100可以是沿著第2圖中的線I-I’的剖面圖。為了簡化圖式，僅繪示記憶體裝置100的一部分。如第2圖所示，介電保護環132A可環繞第一保護環128，並且第二保護環130可環繞介電保護環132A。

在上述的實施例中，藉由設置環繞第一電晶體150A的溝槽124（亦即介電保護環132A），可避免熱處理製程使摻質擴散而產生缺陷，例如影響第一電晶體150A的閘極穩定性。

第3圖根據本發明的另一些實施例繪示記憶體裝置200的上視圖。可在記憶體裝置200中添加額外的部件。對於不同的實施例，可替換或消除以下描述的一些部件。在以下的實施例中，記憶體裝置200包含多於兩個電晶體。

如第3圖所示，根據一些實施例，記憶體裝置200包含設置於基底的第一區100A上方的電晶體250A1、250A2、250A3、250A4以及設置於基底的第二區100B上方的電晶體250B。電晶體250A1、250A2、250A3、250A4可具有第一導電類型，並且電晶體250B可具有不同於第一導電類型的第二導電類型。舉例來說，第一導電類型可以是p型，而第二導電類型可以是n型。

根據一些實施例，記憶體裝置200包含環繞電晶體250A1、250A2、250A3、250A4的第一保護環128、環繞第一保護環128的介電保護環132A以及環繞介電保護環132A的第二保護環130。第一保護環128可位於基底的第一區100A上方，並具有第一導電類型。第二保護環130可位於基底的第二區100B上方，並具有第二導電類型。

在上述的實施例中，藉由設置環繞電晶體250A1、250A2、250A3、250A4的介電保護環132A，可避免熱處理製程使摻質擴散而產生缺陷，例如影響閘極穩定性。

綜上所述，本發明實施例提供的記憶體裝置藉由介電保護環隔開具有不同導電類型的電晶體，可避免後續的熱處理造成摻質擴散，因此可改善閘極穩定性。

雖然藉由範例方式並根據優選實施例以描述本揭露，但應當理解本揭露並不限於所揭露的實施例。相反地，本揭露旨在涵蓋各種變化例以及類似的佈置（對於本領域的技術人員來是顯而易見的）。因此，應當給予所附請求項最廣泛的解釋以涵蓋所有此類變化例以及類似的佈置。

100,200:記憶體裝置 100A:第一區 100B:第二區 102:基底 104:隔離結構 106:閘極介電層 108:浮動閘極 108A,112A:第一部分 108B,112B:第二部分 110:閘間介電層 110A:開口 112:控制閘極 114:遮罩層 116:佈植製程 118:金屬閘極 120,122:絕緣膜 124,126A,126B:溝槽 128:第一保護環 130:第二保護環 132:介電層 132A:介電保護環 150A:第一電晶體 150B:第二電晶體 250A1,250A2,250A3,250A4,250B:電晶體 I-I’:線 W1,W2,W3,W4,W5:寬度

第1A～1D圖根據本發明的一些實施例繪示形成記憶體裝置的各個階段之剖面圖。 第2圖根據本發明的一些實施例繪示記憶體裝置的上視圖。 第3圖根據本發明的另一些實施例繪示記憶體裝置的上視圖。

100:記憶體裝置

100A:第一區

100B:第二區

102:基底

104:隔離結構

106:閘極介電層

108:浮動閘極

108A,112A:第一部分

108B,112B:第二部分

110:閘間介電層

112:控制閘極

118:金屬閘極

120,122:絕緣膜

128:第一保護環

130:第二保護環

132:介電層

132A:介電保護環

150A:第一電晶體

150B:第二電晶體

W1,W2,W3,W4,W5:寬度

Claims (20)

1. 一種記憶體裝置，包括： 一基底，具有鄰近的一第一區和一第二區； 一隔離結構，埋設於該基底中； 一第一電晶體，設置於該基底的該第一區上方且具有一第一導電類型； 一第二電晶體，設置於該基底的該第二區上方且具有一第二導電類型，該第二導電類型與該第一導電類型不同； 一第一保護環，設置於該基底的該第一區上方且環繞該第一電晶體，其中該第一保護環包括與該第一電晶體相同的材料且具有該第一導電類型，並且該第一保護環的頂表面對齊該第一電晶體的頂表面，其中該第一電晶體的一閘間介電層連續地延伸至該第一保護環下方；以及 一介電保護環，設置於該基底上方且環繞該第一保護環。
2. 如請求項1之記憶體裝置，其中該第一保護環設置於該隔離結構上方。
3. 如請求項1之記憶體裝置，其中該第一保護環和該第一電晶體包括相同的層堆疊。
4. 如請求項1之記憶體裝置，更包括： 一第二保護環，設置於該隔離結構上方且環繞該介電保護環，其中該第二保護環包括多晶矽。
5. 如請求項4之記憶體裝置，其中該第二保護環設置於該基底的該第二區上方且具有該第二導電類型。
6. 如請求項4之記憶體裝置，其中在平行於該基底的頂表面的方向上，該第二保護環的寬度大致等於該第一保護環的寬度。
7. 如請求項1之記憶體裝置，更包括： 一第三電晶體，鄰近該第一電晶體且具有該第一導電類型，其中該第一保護環環繞該第三電晶體。
8. 如請求項1之記憶體裝置，其中該第一電晶體包括一浮動閘極以及一控制閘極。
9. 如請求項1之記憶體裝置，其中在平行於該基底的頂表面的方向上，該介電保護環的寬度大致等於該第一保護環的寬度。
10. 如請求項1之記憶體裝置，其中該第一電晶體和該第二電晶體皆位於周邊電路。
11. 一種記憶體裝置的形成方法，包括： 在一基底的一第一區和一第二區上方形成具有一第一導電類型的一閘極材料層； 遮蔽該基底的該第一區上方的該閘極材料層並佈植該基底的該第二區上方的該閘極材料層，使得該第二區上方的該閘極材料層具有一第二導電類型，該第二導電類型與該第一導電類型不同； 在該第一區和該第二區的界面上的該閘極材料層中形成一溝槽； 在形成該溝槽之後，進行熱處理；以及 在該熱處理之後，蝕刻該溝槽的兩側的該閘極材料層以在該第一區上方形成一第一電晶體並在該第二區上方形成一第二電晶體， 其中在形成該第一電晶體和該第二電晶體期間，該閘極材料層的一第一部分形成一第一保護環，且該第一電晶體的一閘間介電層連續地延伸至該第一保護環下方。
12. 如請求項11之記憶體裝置的形成方法，其中該第一保護環環繞該第一電晶體且具有該第一導電類型。
13. 如請求項12之記憶體裝置的形成方法，其中在形成該第一電晶體和該第二電晶體期間，該閘極材料層的一第二部分形成一第二保護環，其中該第二保護環環繞該第一保護環且該溝槽位於該第一保護環和該第二保護環之間。
14. 如請求項13之記憶體裝置的形成方法，其中該第二保護環位於該基底的該第二區上方且具有該第二導電類型。
15. 如請求項11之記憶體裝置的形成方法，更包括形成一介電層覆蓋該第一電晶體和該第二電晶體且延伸至該溝槽中。
16. 如請求項11之記憶體裝置的形成方法，其中該閘極材料層包括一閘間介電層夾設於一第一導電層和一第二導電層之間，並且該溝槽暴露出該閘間介電層的一第一部分。
17. 如請求項16之記憶體裝置的形成方法，其中在形成該第一電晶體和該第二電晶體之後，暴露出該溝槽和該第一電晶體之間的該閘間介電層的一第二部分。
18. 如請求項16之記憶體裝置的形成方法，其中該基底具有一隔離結構介於該第一電晶體和該第二電晶體之間，並且該閘間介電層覆蓋該隔離結構。
19. 如請求項18之記憶體裝置的形成方法，其中該溝槽位於該隔離結構上方。
20. 如請求項11之記憶體裝置的形成方法，其中該第一電晶體和該第二電晶體皆位於周邊電路。

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