TW201818532A - 動態隨機存取記憶體結構及其製造方法 - Google Patents
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Abstract
一種動態隨機存取記憶體結構的製造方法，包括下列步驟。提供基底，其中基底包括記憶胞區與周邊電路區。於記憶胞區中形成動態隨機存取記憶體。動態隨機存取記憶體包括耦接至電容結構的電容接觸窗。於周邊電路區中形成具有金屬閘極結構的電晶體結構。金屬閘極結構是藉由使用虛擬閘極的製程所形成。電容接觸窗與虛擬閘極是由同一層導體層所形成。
Description
本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種動態隨機存取記憶體結構及其製造方法。
在傳統的動態隨機存取記憶體結構的周邊電路區中，電晶體元件的閘極材料採用摻雜多晶矽，因此容易產生多晶矽空乏效應(poly depletion effect)，而降低元件效能。
因此，目前發展出一種以金屬閘極結構來取代摻雜多晶矽閘極的電晶體元件，其可有效地防止多晶矽空乏效應產生。
然而，如何有效地將動態隨機存取記憶體的製程與具有金屬閘極結構的電晶體結構的製程進行整合為目前業界亟待解決的課題。此外，如何有效地降低動態隨機存取記憶體的製程複雜度也是目前業界不斷努力的目標。
本發明提供一種動態隨機存取記憶體結構的製造方法，其可有效地將動態隨機存取記憶體的製程與具有金屬閘極結構的電晶體結構的製程進行整合。
本發明提供一種動態隨機存取記憶體結構，其可有效地防止記憶胞區中的構件在形成過程中造成周邊電路區的電晶體結構受到損害。
本發明提出一種動態隨機存取記憶體結構的製造方法，包括下列步驟。提供基底，其中基底包括記憶胞區與周邊電路區。於記憶胞區中形成動態隨機存取記憶體。動態隨機存取記憶體包括耦接至電容結構的電容接觸窗。於周邊電路區中形成具有金屬閘極結構的電晶體結構。金屬閘極結構是藉由使用虛擬閘極的製程所形成。電容接觸窗與虛擬閘極是由同一層導體層所形成。
本發明提出一種動態隨機存取記憶體結構，包括基底、動態隨機存取記憶體與護環結構。基底包括記憶胞區。動態隨機存取記憶體位於記憶胞區中。動態隨機存取記憶體包括耦接至電容結構的電容接觸窗。護環結構圍繞記憶胞區的邊界。電容接觸窗與護環結構是源自於同一層導體層。
基於上述，在本發明所提出的動態隨機存取記憶體結構的製造方法中，由於電容接觸窗與虛擬閘極是由同一層導體層所形成，因此可有效地將動態隨機存取記憶體的製程與具有金屬閘極結構的電晶體結構的製程進行整合，且可有效地降低製程複雜度。
此外，由於本發明所提出的動態隨機存取記憶體結構具有圍繞記憶胞區邊界的護環結構，因此可有效地防止記憶胞區中的構件在形成周邊電路區的電晶體結構的過程中受到損害。另外，由於電容接觸窗與護環結構是源自於同一層導體層，因此可有效地降低製程複雜度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1H為本發明一實施例的動態隨機存取記憶體結構的製造流程剖面圖。
請參照圖1A，提供基底100，其中基底100包括記憶胞區R1與周邊電路區R2。此外，可於基底100中形成隔離結構102。隔離結構102例如是淺溝渠隔離結構(STI)。
於基底100中形成埋入式導線104。埋入式導線104可用以作為動態隨機存取記憶體的字元線使用。在圖1的剖面圖中，位於記憶胞區R1中的埋入式導線104可位於隔離結構102之間。埋入式導線104的形成方法例如是組合使用沉積製程、微影製程與蝕刻製程。埋入式導線104包括埋入式導體層104a，且更可包括頂蓋層104b與介電層104c。埋入式導體層104a設置於基底100中。埋入式導體層104a的材料例如是鎢等金屬材料。頂蓋層104b設置於埋入式導體層104a上。頂蓋層104b的材料例如是氮化矽。介電層104c設置於埋入式導體層104a與基底100之間。介電層104c的材料例如是氧化矽。
部分埋入式導線104可位於周邊電路區R2中。舉例來說，埋入式導線104的導體層104a與頂蓋層104b可設置於周邊電路區R2的隔離結構102中。
可於記憶胞區R1的基底100上形成介電層106a。介電層106a的材料例如是氧化矽。可於周邊電路區R2的基底100上形成介電層106b。介電層106b的材料例如是氧化矽。介電層106a與介電層106b的形成方法例如是熱氧化法或化學氣相沉積法。介電層106a的厚度例如是大於介電層106b的厚度，但本發明並不以此為限。
於記憶胞區R1的基底100上形成導線結構108。導線結構108可作為動態隨機存取記憶體的位元線使用。在圖1的剖面圖中，導線結構108可位於埋入式導線104之間，且部分導線結構108可位於介電層106a中。導線結構108的形成方法例如是組合使用沉積製程與圖案化製程。導線結構108可為多層結構或單層結構。在此實施例中，導線結構108是以多層結構為例來進行說明，但本發明並不以此為限。導線結構108可包括導體層108a、導體層108b與阻障層108c。導體層108a設置於基底100上，且可位於介電層106a中。導體層108a的材料例如是摻雜多晶矽。導體層108b設置於導體層108a上。導體層108b的材料例如是鎢等金屬材料。阻障層108c設置於導體層108a與導體層108b之間。阻障層108c的材料例如是Ti/TiN。
此外，可於導線結構108上形成頂蓋層110。頂蓋層110的材料例如是氮化矽。頂蓋層110的形成方法例如是組合使用沉積製程與圖案化製程。
請參照圖1B，可於介電層106a、介電層106b與頂蓋層110上共形地形成阻擋層(blocking layer)112。阻擋層112的材料例如是氮化矽。阻擋層112的形成方法例如是化學氣相沉積法。
可於阻擋層112上形成介電層114，而於記憶胞區R1的基底100上形成介電層結構116a，且於周邊電路區R2的基底100上形成介電層結構116b。介電層結構116a包括依序設置於基底100上的介電層106a、阻擋層112與介電層114。介電層結構116b包括依序設置於基底100上的介電層106b、阻擋層112與介電層114。在記憶胞區R1中，介電層114暴露出頂蓋層110上方的阻擋層112。介電層114的材料例如是氧化矽。介電層114的形成方法例如是先於阻擋層112上形成介電材料層，再對介電材料層進行平坦化製程(如，化學機械研磨製程)。
圖2為圖1C的上視圖，其中圖1C為沿著圖2中的I-I’剖面線(記憶胞區R1)與II-II’剖面線(周邊電路區R2)的剖面圖。此外，在圖2中，為了清楚地進行說明，省略繪示記憶胞區R1中的介電層結構116a、頂蓋層110以及記憶胞區R1與周邊電路區R2中的頂蓋層104b。
請同時參照圖1C與圖2，移除部分介電層結構116a與部分介電層結構116b，而於記憶胞區R1中的介電層結構116a中形成暴露出基底100的開口118a，且於周邊電路區R2中的介電層結構116b中形成暴露出阻擋層112的開口118b。此外，更可移除部分介電層結構116a，而於所述記憶胞區R1中的介電層結構116a中形成暴露出基底100的開口118c，其中開口118c圍繞記憶胞區R1的邊界。開口118a、開口118b與開口118c的形成方法例如是對介電層結構116a與介電層結構116b進行圖案化製程。
分別於開口118a與開口118b中形成電容接觸窗120a與虛擬閘極120b。電容接觸窗120a與導線結構108分別位於於埋入式導體層104a的一側與另一側。此外，更可於開口118c中形成護環結構120c。護環結構120c圍繞記憶胞區R1的邊界。電容接觸窗120a、虛擬閘極120b與護環結構120c的形成方法例如是先形成填滿開口118a、開口118b與開口118c的導體層，再對導體層進行平坦化製程(如，化學機械研磨製程)。
由此可知，電容接觸窗120a與虛擬閘極120b是由同一層導體層所形成，因此可有效地將動態隨機存取記憶體的製程與具有金屬閘極結構的電晶體結構的製程進行整合，且可有效地降低製程複雜度。此外，電容接觸窗120a與護環結構120c可由同一層導體層所形成，因此可有效地降低製程複雜度。
請參照圖1D，於記憶胞區R1中形成覆蓋電容接觸窗120a、護環結構120c與介電層結構116a的阻止層(stopper layer)122。阻止層122的材料例如是與介電層114的材料不同。舉例來說，介電層114的材料例如是氧化矽，而阻止層122的材料例如是氮化矽。阻止層122的形成方法例如是於記憶胞區R1與周邊電路區R2中全面性地形成阻止材料層(未繪示)，再對阻止材料層進行圖案化製程，以移除周邊電路區R2中的阻止材料層。
移除周邊電路區R2中的介電層114，而形成開口126。介電層114的移除法例如是濕式蝕刻法。此時，護環結構120c與阻止層122可用以保護記憶胞區R1中的介電層114，以避免記憶胞區R1中的介電層114受到損壞。
請參照圖1E，可於虛擬閘極120b的側壁上形成間隙壁128。間隙壁128的材料例如是氧化矽。間隙壁128的形成方法例如是先於虛擬閘極120b上形成共形的間隙壁材料層(未繪示)，再對間隙壁材料層進行回蝕刻製程。
可於虛擬閘極120b兩側的基底100中形成輕摻雜區130。輕摻雜區130的形成方法例如是離子植入法。
於間隙壁128上形成間隙壁132。間隙壁132的材料例如是氧化矽。間隙壁132的形成方法例如是先於虛擬閘極120b與間隙壁128上形成共形的間隙壁材料層(未繪示)，再對間隙壁材料層進行回蝕刻製程。
此外，在形成間隙壁128與間隙壁132的過程中，會移除未被虛擬閘極120b、間隙壁128與間隙壁132所覆蓋的阻擋層112與介電層106b。
於虛擬閘極120b兩側的基底100中形成摻雜區134，其中輕摻雜區130位於虛擬閘極120b與摻雜區134之間。摻雜區134的形成方法例如是離子植入法。
於開口126中形成介電層136。介電層136的材料例如是氧化矽。介電層136的形成方法例如是先形成填滿開口126的介電材料層(未繪示)，再對介電材料層進行平坦化製程(如，化學機械研磨製程)。此外，在對介電材料層進行平坦化製程的過程中，可能會移除部分阻止層122，而使得阻止層122厚度變薄。
請參照圖1F，移除位於介電層136中的虛擬閘極120b，而於介電層136中形成開口138。虛擬閘極120b可藉由自對準的方式來進行移除。虛擬閘極120b的移除方法例如是乾式蝕刻法。
移除由開口138所暴露出的阻擋層112與介電層106b。由開口138所暴露出的阻擋層112與介電層106b的移除方法例如是乾式蝕刻法。
請參照圖1G，於開口138中形成金屬閘極結構140。金屬閘極結構140包括依序設置於基底100上的閘介電層142、高介電常數介電層144、功函數金屬層146與金屬閘極148。閘介電層142的材料例如是氧化矽。高介電常數介電層144的材料例如是氧化鉿(HfOx
)。功函數金屬層146可為P型功函數金屬層或N型功函數金屬層，依據所要形成的電晶體元件為P型或N型而定。P型功函數金屬層的材料例如是TiN。N型功函數金屬層的材料例如是TiAlN或氧化鑭（La2
O3
）。金屬閘極148的材料例如是鎢、TiAl/TiN/W的複合層或摻雜多晶矽/TiN/W的複合層。
金屬閘極結構140的形成方法例如是先依序於開口138中形成閘介電材料層、高介電常數介電材料層、功函數金屬材料層與金屬閘極材料層(未繪示)，再藉由平坦化製程(如，化學機械研磨製程)移除開口138以外的閘介電材料層、高介電常數介電材料層、功函數金屬材料層與金屬閘極材料層。閘介電材料層的形成方法例如是熱氧化法。高介電常數介電材料層的形成方法例如是原子層沉積法(ALD)。功函數金屬材料層的形成方法例如是原子層沉積法。金屬閘極材料層的形成方法例如是物理氣相沉積法或化學氣相沉積法。
由上述可知，金屬閘極結構140是藉由使用虛擬閘極120b的閘極後製製程（gate last process）所形成。此外，雖然金屬閘極結構140是藉由上述實施例的閘極後製製程所形成，但用以形成金屬閘極結構140的製程並不限於上述實施例所舉例的方法。
請參照圖1H，於記憶胞區R1與周邊電路區R2中形成介電層150與介電層152，且於記憶胞區R1的介電層150與介電層152中形成電容結構154，於周邊電路區R2的介電層150與介電層152中形成內連線結構156a~156d。電容結構154耦接至電容接觸窗120a。此外，電容結構154更可耦接至護環結構120c。介電層150的材料例如是氮化矽。介電層152的材料例如是氧化矽。在圖1H中，電容結構154僅為示意性的繪示，本發明並不以此為限。所屬技術領域具有通常知識者可依據實際需求對電容結構154進行設計與調整。
內連線結構156a穿過介電層136與頂蓋層104b而連接至埋入式導體層104a。內連線結構156b、156c穿過介電層136而分別連接至所對應的摻雜區134。內連線結構156d連接至圖1H中最左側的金屬閘極結構140。內連線結構156a~156d分別包括彼此連接的接觸窗160與導線162。接觸窗160包括阻障層160a與導體層160b，其中導體層160b設置於阻障層160a上。在圖1H的剖面圖中，僅繪示在此剖面圖中的內連線結構156a~156d，然而於此技術領域具有通常知識者應可理解本實施例更可包括其他內連線結構。
藉由上述實施例的方法可於所述記憶胞區R1中形成動態隨機存取記憶體200，且可於周邊電路區R2中形成具有金屬閘極結構140的電晶體結構300。動態隨機存取記憶體200包括耦接至電容結構154的電容接觸窗120a。金屬閘極結構140是藉由使用虛擬閘極120b的製程所形成。此外，雖然動態隨機存取記憶體200與電晶體結構300是藉由上述實施例的方法所形成，但本發明並不以此為限。
基於上述實施例可知，由於電容接觸窗120a與虛擬閘極120b是由同一層導體層所形成，因此可有效地將動態隨機存取記憶體200的製程與具有金屬閘極結構140的電晶體結構300的製程進行整合，且可有效地降低製程複雜度。
以下，藉由圖1H來說明本實施例的動態隨機存取記憶體結構。
請參照圖1H與圖2，動態隨機存取記憶體結構包括基底100、動態隨機存取記憶體200與護環結構120c。基底100包括記憶胞區R1。動態隨機存取記憶體200位於記憶胞區R1中，其中動態隨機存取記憶體200包括耦接至電容結構154的電容接觸窗120a。護環結構120c圍繞記憶胞區R1的邊界，因此可有效地防止記憶胞區R1中的構件(如，介電層114)在形成周邊電路區R2的電晶體結構300的過程中受到損害。電容接觸窗120a與護環結構120c是源自於同一層導體層，因此可有效地降低製程複雜度。
在此實施例中，動態隨機存取記憶體200可包括埋入式導線104、介電層結構116a、導線結構108、電容接觸窗120a、電容結構154與阻止層122。埋入式導線104設置於基底100中。埋入式導線104可包括埋入式導體層104a，且更可包括頂蓋層104b與介電層104c。埋入式導體層104a設置於基底100中。頂蓋層104b設置於埋入式導體層104a上。介電層104c設置於埋入式導體層104a與基底100之間。介電層結構116a設置於基底100上。介電層結構116a包括依序設置於基底100上的介電層106a、阻擋層112與介電層114。導線結構108設置於基底100上，且位於介電層結構116a中。導線結構108可包括導體層108a、導體層108b與阻障層108c。導體層108a設置於基底100上，且可位於介電層106a中。導體層108b設置於導體層108a上。阻障層108c設置於導體層108a與導體層108b之間。電容接觸窗120a設置於介電層結構116a中，且連接至基底100。電容結構154設置於電容接觸窗120a上。阻止層122設置於護環結構120c上且覆蓋記憶胞區R1。護環結構120c與阻止層122可用以保護記憶胞區R1中的介電層114，以避免介電層114在形成周邊電路區R2的電晶體結構300的過程中受到損害。
此外，基底100更包括周邊電路區R2。動態隨機存取記憶體結構更包括位於周邊電路區R2中的電晶體結構300。電晶體結構300可為P型電晶體結構或N型電晶體結構。在此實施例中，電晶體結構300是以P型電晶體結構為例來進行說明。
電晶體結構300包括金屬閘極結構140與兩個摻雜區134。金屬閘極結構140設置於基底100上。金屬閘極結構140包括依序設置於基底100上的閘介電層142、高介電常數介電層144、功函數金屬層146與金屬閘極148。摻雜區134設置於金屬閘極結構140兩側的基底100中。另外，電晶體結構300更可包括間隙壁128、輕摻雜區130與間隙壁132中的至少一者。間隙壁128與間隙壁132依序設置於金屬閘極結構140的側壁上。輕摻雜區130設置於基底100中且位於金屬閘極結構140與摻雜區134之間。
此外，在動態隨機存取記憶體結構中，動態隨機存取記憶體200與電晶體結構300的各構件的材料、設置方式、形成方法與功效已於前文中進行詳盡地說明，故於此不再重複說明。
基於上述實施例可知，由於上述動態隨機存取記憶體結構具有圍繞記憶胞區R1邊界的護環結構120c，因此可有效地防止記憶胞區R1中的構件在形成周邊電路區R2的電晶體結構140的過程中受到損害。另外，由於電容接觸窗120a與護環結構120c是源自於同一層導體層，因此可有效地降低製程複雜度。
圖3為本發明另一實施例的動態隨機存取記憶體結構的剖面圖。
請同時參照圖1H與圖3，圖3與圖1H中的動態隨機存取記憶體結構的差異如下。在圖3的動態隨機存取記憶體結構中，基底100的周邊電路區R2可包括第一導電型電晶體區R21與第二導電型電晶體區R22。第一導電型電晶體區R21與第二導電型電晶體區R22分別為P型電晶體區與N型電晶體區中的一者與另一者。此外，動態隨機存取記憶體結構包括具有不同導電型的電晶體結構300與電晶體結構300a。電晶體結構300與電晶體結構300a分別位於第一導電型電晶體區R21與第二導電型電晶體區R22中。電晶體結構300與電晶體結構300a的差異在於電晶體結構300a更包括功函數金屬層146a。功函數金屬層146a設置於高介電常數介電層144與功函數金屬層146之間。此外，圖3與圖1H中其他相似的構件使用相同的符號表示並省略其說明。
在此實施例中，第一導電型電晶體區R21與第二導電型電晶體區R22分別是以P型電晶體區與N型電晶體區為例來進行說明，但本發明並不以此為限。在此情況下，電晶體結構300與電晶體結構300a分別為P型電晶體結構與N型電晶體結構，且功函數金屬層146與功函數金屬層146a分別為P型功函數金屬層與N型功函數金屬層。
綜上所述，上述實施例所提出的動態隨機存取記憶體結構的製造方法可有效地將動態隨機存取記憶體的製程與具有金屬閘極結構的電晶體結構的製程進行整合，且可有效地降低製程複雜度。此外，上述實施例所提出的動態隨機存取記憶體結構可有效地防止記憶胞區中的構件在形成周邊電路區的電晶體結構的過程中受到損害，且可有效地降低製程複雜度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
144‧‧‧高介電常數介電層
102‧‧‧隔離結構
146、146a‧‧‧功函數金屬層
104‧‧‧埋入式導線
148‧‧‧金屬閘極
104a‧‧‧埋入式導體層
154‧‧‧電容結構
104b‧‧‧頂蓋層
156a~156d‧‧‧內連線結構
104c、106a、106b、114、136、150、152‧‧‧介電層
108‧‧‧導線結構
160‧‧‧接觸窗
108a、108b、160b‧‧‧導體層
162‧‧‧導線
108c、160a‧‧‧阻障層
R1‧‧‧記憶胞區
110‧‧‧頂蓋層
R2‧‧‧周邊電路區
112‧‧‧阻擋層
R21‧‧‧第一導電型電晶體區
116a、116b‧‧‧介電層結構
R22‧‧‧第二導電型電晶體區
118a、118b、118c、126、138‧‧‧開口
120a‧‧‧電容接觸窗
120b‧‧‧虛擬閘極
120c‧‧‧護環結構
122‧‧‧阻止層
128、132‧‧‧間隙壁
130‧‧‧輕摻雜區
134‧‧‧摻雜區
140‧‧‧金屬閘極結構
142‧‧‧閘介電層
圖1A至圖1H為本發明一實施例的動態隨機存取記憶體結構的製造流程剖面圖。 圖2為圖1C的上視圖。 圖3為本發明另一實施例的動態隨機存取記憶體結構的剖面圖。
Claims (10)
- 一種動態隨機存取記憶體結構的製造方法，包括： 提供基底，其中所述基底包括記憶胞區與周邊電路區； 於所述記憶胞區中形成動態隨機存取記憶體，其中所述動態隨機存取記憶體包括耦接至電容結構的電容接觸窗；以及 於所述周邊電路區中形成具有金屬閘極結構的電晶體結構，其中所述金屬閘極結構是藉由使用虛擬閘極的製程所形成，其中 所述電容接觸窗與所述虛擬閘極是由同一層導體層所形成。
- 如申請專利範圍第1項所述的動態隨機存取記憶體結構的製造方法，更包括於所述基底中形成埋入式導線，且所述電容接觸窗位於所述埋入式導線的一側。
- 如申請專利範圍第2項所述的動態隨機存取記憶體結構的製造方法，更包括於所述基底上形成導線結構，其中所述導線結構位於所述埋入式導線的另一側。
- 如申請專利範圍第1項所述的動態隨機存取記憶體結構的製造方法，其中所述電容接觸窗與所述虛擬閘極的形成方法包括： 於所述基底上形成介電層結構； 移除部分所述介電層結構，而於所述記憶胞區中的所述介電層結構中形成暴露出所述基底的第一開口，且於所述周邊電路區中的所述介電層結構中形成暴露出所述阻擋層的第二開口；以及 分別於所述第一開口與所述第二開口中形成所述電容接觸窗與所述虛擬閘極。
- 如申請專利範圍第4項所述的動態隨機存取記憶體結構的製造方法，更包括： 移除部分所述介電層結構，而於所述記憶胞區中的所述介電層結構中形成暴露出所述基底的第三開口，其中所述第三開口圍繞所述記憶胞區的邊界；以及 於所述第三開口中形成護環結構，其中 所述電容接觸窗與所述護環結構是由同一層導體層所形成。
- 如申請專利範圍第1項所述的動態隨機存取記憶體結構的製造方法，其中所述金屬閘極結構的形成方法包括： 移除位於介電層中的所述虛擬閘極，而於所述介電層中形成第四開口；以及 於所述第四開口中形成所述金屬閘極結構。
- 一種動態隨機存取記憶體結構，包括： 基底，包括記憶胞區； 動態隨機存取記憶體，位於所述記憶胞區中，其中所述動態隨機存取記憶體包括耦接至電容結構的電容接觸窗；以及 護環結構，圍繞所述記憶胞區的邊界，其中 所述電容接觸窗與所述護環結構是源自於同一層導體層。
- 如申請專利範圍第7項所述的動態隨機存取記憶體結構，更包括阻止層，其中所述阻止層設置於所述護環結構上且覆蓋所述記憶胞區。
- 如申請專利範圍第7項所述的動態隨機存取記憶體結構，其中所述動態隨機存取記憶體包括： 埋入式導線，設置於所述基底中； 介電層結構，設置於所述基底上； 導線結構，設置於所述基底上，且位於所述介電層結構中； 所述電容接觸窗，設置於所述介電層結構中，且連接至所述基底；以及 所述電容結構，設置於所述電容接觸窗上。
- 如申請專利範圍第7項所述的動態隨機存取記憶體結構，其中所述基底更包括周邊電路區，且所述動態隨機存取記憶體結構更包括位於所述周邊電路區中的電晶體結構，其中所述電晶體結構包括： 金屬閘極結構，設置於所述基底上；以及 兩個摻雜區，設置於所述金屬閘極結構兩側的所述基底中。
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