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JP2012015458A - 抵抗変化型半導体メモリ - Google Patents

抵抗変化型半導体メモリ Download PDF

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JP2012015458A JP2010153205A JP2010153205A JP2012015458A JP 2012015458 A JP2012015458 A JP 2012015458A JP 2010153205 A JP2010153205 A JP 2010153205A JP 2010153205 A JP2010153205 A JP 2010153205A JP 2012015458 A JP2012015458 A JP 2012015458A
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Abstract

【課題】セル面積の縮小及び動作特性の向上に優れたレイアウトを提案する。
【解決手段】実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備える。第1乃至第4メモリセルの各々は、第1ソース/ドレインが第1方向に延びる第1ビット線BLA1に接続され、ゲートが第2方向に延びるワード線WL1, WL2, WL3, WL4に接続されるセルトランジスタT11, T12, T13, T14と、一端がセルトランジスタT11, T12, T13, T14の第2ソース/ドレインに接続され、他端が第2方向に延びる第2ビット線BLB1, BLB2, BLB3, BLB4に接続される抵抗性記憶素子M11, M12, M13, M14とを有する。第1及び第2メモリセル内の第1ソース/ドレインは、共有化され、第3及び第4メモリセル内の第1ソース/ドレインは、共有化される。
【選択図】図１

Description

本発明の実施形態は、抵抗変化型半導体メモリに関する。
抵抗変化型半導体メモリとは、抵抗性記憶素子を記録媒体とする半導体メモリのことである。また、抵抗性記憶素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことである。例えば、MRAM (Magnetoresistive Random Access Memory)、PCRAM (Phase change Random Access Memory)、ReRAM (Resistance Random Access Memory)は、それぞれ抵抗変化型半導体メモリの一つであり、大容量かつ高速動作が可能な次世代半導体メモリとして期待されている。
ここで、抵抗変化型半導体メモリのメモリセルについては、セル面積の縮小、動作特性の向上などの観点から、クロスポイント型、1トランジスタ-1記憶素子型、2トランジスタ-1記憶素子型などが検討されている。
クロスポイント型は、主にReRAM及びPCRAMに採用され、2本の導電線の交差部にメモリセルを配置する単純な構造を有し、セル面積の縮小に有効である。しかし、回り込み電流(Sneak current)によるメモリセルの選択性（動作特性）の低下が懸念される（例えば、特許文献１を参照）。
1トランジスタ-1記憶素子型及び2トランジスタ-1記憶素子型は、主にMRAMに採用され、メモリセルの選択性の向上に有効である。しかし、メモリセル内にトランジスタを設けなければならないため、クロスポイント型に比べてセル面積の増大が懸念される（例えば、特許文献２及び３を参照）。
特に、偏極スピン電流による磁化反転を行う所謂スピン注入MRAM (Spin torque transfer MRAM)においては、書き込み動作と読み出し動作のどちらもメモリセルに電流を流すことで行うため、所謂ディスターブによる記憶情報の破壊の確率を低減するためにも、メモリセル内にトランジスタを設けてセルの選択性を高めることが重要である。しかし、前述したようにクロスポイント型に比べてセル面積が増大するという問題点がある。
特表2002-541613号公報 特開2008-192990号公報 特開2005-71500号公報
実施形態は、セル面積の縮小及び動作特性の向上に優れた抵抗変化型半導体メモリの新たなメモリセルアレイレイアウトを提案する。
実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備え、前記第1乃至第4メモリセルの各々は、ゲートが前記第1方向に交差する第2方向に延びるワード線に接続されるセルトランジスタと、一端が前記セルトランジスタの第1ソース/ドレインに接続される抵抗性記憶素子とを有し、前記セルトランジスタの第2ソース/ドレインは、前記第1方向に延びる第1ビット線及び前記第2方向に延びる第2ビット線のうちの1つに接続され、前記抵抗性記憶素子の他端は、前記第1及び第2ビット線のうち前記第2ソース/ドレインが接続されない1つに接続され、前記第1及び第2メモリセル内の第2ソース/ドレインは、共有化され、前記第3及び第4メモリセル内の第2ソース/ドレインは、共有化され、前記第1及び第2メモリセルは、第1素子領域内に配置され、前記第3及び第4メモリセルは、前記第1素子領域と異なる第2素子領域内に配置される。
実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備え、前記第1乃至第4メモリセルの各々は、ゲートが前記第1方向に交差する第2方向に延びるワード線に接続されるセルトランジスタと、一端が前記セルトランジスタの第1ソース/ドレインに接続される抵抗性記憶素子とを有し、前記セルトランジスタの第2ソース/ドレインは、前記第1方向に延びる第1ビット線及び前記第2方向に延びる第2ビット線のうちの1つに接続され、前記抵抗性記憶素子の他端は、前記第1及び第2ビット線のうち前記第2ソース/ドレインが接続されない1つに接続され、前記第1及び第2メモリセル内の第2ソース/ドレインは、共有化され、前記第3及び第4メモリセル内の第2ソース/ドレインは、共有化され、前記第1乃至第4メモリセルは、それらに共通の素子領域内に配置され、前記第2メモリセル内の前記第1ソース/ドレインと前記第3メモリセル内の前記1ソース/ドレインとの間にセル分離用トランジスタが接続される。
実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備え、前記第1乃至第4メモリセルの各々は、ゲートが前記第1方向に交差する第2方向に延びる第1ワード線に接続される第1セルトランジスタと、ゲートが前記第2方向に延びる第2ワード線に接続される第2セルトランジスタと、一端が前記第1及び第2セルトランジスタに共有化される第1ソース/ドレインに接続される抵抗性記憶素子とを有し、前記第1セルトランジスタの第2ソース/ドレイン及び前記第2セルトランジスタの第3ソース/ドレインは、前記第1方向に延びる第1ビット線に接続され、前記抵抗性記憶素子の他端は、前記第2方向に延びる第2ビット線に接続され、前記第1及び第2メモリセル内の第2ソース/ドレインは、共有化され、前記第2及び第3メモリセル内の第3ソース/ドレインは、共有化され、前記第3及び第4メモリセル内の第2ソース/ドレインは、共有化され、前記第1乃至第4メモリセルは、それらに共通の素子領域内に配置される。
実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備え、前記第1乃至第4メモリセルの各々は、ゲートが前記第1方向に交差する第2方向に延びる第1ワード線に接続される第1セルトランジスタと、ゲートが前記第2方向に延びる第2ワード線に接続される第2セルトランジスタと、一端が前記第1及び第2セルトランジスタに共有化される第1ソース/ドレインに接続される抵抗性記憶素子とを有し、前記第1セルトランジスタの第2ソース/ドレインは、前記第2方向に延びる第1ビット線に接続され、前記第2セルトランジスタの第3ソース/ドレインは、前記第2方向に延びる第2ビット線に接続され、前記抵抗性記憶素子の他端は、前記第1方向に延びる第3ビット線に接続され、前記第1及び第2メモリセル内の第2ソース/ドレインは、共有化され、前記第2及び第3メモリセル内の第3ソース/ドレインは、共有化され、前記第3及び第4メモリセル内の第2ソース/ドレインは、共有化され、前記第1乃至第4メモリセルは、それらに共通の素子領域内に配置される。
第1実施例を示す回路図。 第1実施例を示す平面図。 図２のIII-III線に沿う断面図。 図２のIV-IV線に沿う断面図。 図２のV-V線に沿う断面図。 図２のVI-VI線に沿う断面図。 アクティブエリアから第0導電層までの平面図。 第0導電層から第1導電層までの平面図。 第1導電層から第2導電層までの平面図。 第1実施例の第1変形例を示す回路図。 第1実施例の第1変形例を示す平面図。 図１１のXII-XII線に沿う断面図。 第1実施例の第1変形例の効果を示す平面図。 第1実施例の第2変形例を示す回路図。 第1実施例の第2変形例を示す平面図。 図１５のXVI-XVI線に沿う断面図。 図１５のXVII-XVII線に沿う断面図。 図１５のXVIII-XVIII線に沿う断面図。 図１５のXIX-XIX線に沿う断面図。 アクティブエリアから第0導電層までの平面図。 第0導電層から第1導電層までの平面図。 第1導電層から第2導電層までの平面図。 第1実施例の第3変形例を示す断面図。 第1実施例の第3変形例を示す断面図。 第1実施例の第3変形例を示す断面図。 第1実施例の第3変形例を示す断面図。 第2実施例を示す回路図。 第2実施例を示す平面図。 図２８のXXIX-XXIX線に沿う断面図。 図２８のXXX-XXX線に沿う断面図。 図２８のXXXI-XXXI線に沿う断面図。 図２８のXXXII-XXXII線に沿う断面図。 図２８のXXXIII-XXXIII線に沿う断面図。 アクティブエリアの平面図。 アクティブエリアから第0導電層までの平面図。 第0導電層から第1導電層までの平面図。 第1導電層から第2導電層までの平面図。 第2実施例の第1変形例を示す回路図。 第2実施例の第1変形例を示す平面図。 図３９のXL-XL線に沿う断面図。 第2実施例の第2変形例を示す回路図。 第2実施例の第2変形例を示す平面図。 図４２のXLIII-XLIII線に沿う断面図。 図４２のXLIV-XLIV線に沿う断面図。 図４２のXLV-XLV線に沿う断面図。 図４２のXLVI-XLVI線に沿う断面図。 図４２のXLVII-XLVII線に沿う断面図。 アクティブエリアの平面図。 アクティブエリアから第0導電層までの平面図。 第0導電層から第1導電層までの平面図。 第1導電層から第2導電層までの平面図。 第2実施例の第3変形例を示す断面図。 第2実施例の第3変形例を示す断面図。 第2実施例の第3変形例を示す断面図。 第2実施例の第3変形例を示す断面図。 第2実施例の第3変形例を示す断面図。 第3実施例を示す回路図。 第3実施例を示す平面図。 図５８のLIX-LIX線に沿う断面図。 図５８のLX-LX線に沿う断面図。 図５８のLXI-LXI線に沿う断面図。 図５８のLXII-LXII線に沿う断面図。 アクティブエリアの平面図。 アクティブエリアから第0導電層までの平面図。 第0導電層から第1導電層までの平面図。 第1導電層から第2導電層までの平面図。 第3実施例の第1変形例を示す回路図。 第3実施例の第1変形例を示す平面図。 図６８のLXIX-LXIX線に沿う断面図。 図６８のLXX-LXX線に沿う断面図。 図６８のLXXI-LXXI線に沿う断面図。 図６８のLXXII-LXXII線に沿う断面図。 アクティブエリアの平面図。 アクティブエリアから第0導電層までの平面図。 第0導電層から第1導電層までの平面図。 第1導電層から第2導電層までの平面図。 第3実施例の第2変形例を示す断面図。 第3実施例の第2変形例を示す断面図。 第3実施例の第2変形例を示す断面図。 第3実施例の第2変形例を示す断面図。 メモリシステムを示すブロック図。 読み出し動作の第1例を示す回路図。 読み出し動作の第2例を示す回路図。 読み出し動作の第3例を示す回路図。 書き込み動作の第1例を示す回路図。 書き込み動作の第2例を示す回路図。 書き込み動作の第3例を示す回路図。 書き込み動作の応用例を示すフローチャート。 書き込み動作の応用例を示すフローチャート。
以下、図面を参照しながら、本開示の抵抗変化型半導体メモリを説明する。
１． 基本構成
本開示の抵抗変化型半導体メモリのメモリセルアレイは、1トランジスタ-1記憶素子型又は2トランジスタ-1記憶素子型を基本とするため、記憶素子としての抵抗性記憶素子とトランジスタとが直列接続される直列接続体を有する。また、この構造にクロスポイント型を組み合わせるため、直列接続体の一端に接続される第1ビット線と、その他端に接続される第2ビット線とは、互いに交差する。
本開示の抵抗変化型半導体メモリによれば、コンベンショナルなメモリセルアレイ（1トランジスタ-1記憶素子型又は2トランジスタ-1記憶素子型）のメモリセルよりも小さいサイズのメモリセルを実現できる。
例えば、本開示の1トランジスタ-1記憶素子型メモリセルのセルサイズは、6F2であり、本開示の2トランジスタ-1記憶素子型メモリセルのセルサイズは、8F2である。但し、Fは、最小サイズのライン＆スペースパターンのハーフピッチ（Future size）を意味する。
本開示の抵抗変化型半導体メモリのメモリセルアレイによれば、例えば、メモリセルアレイの1ロウ内の複数のメモリセルに対して同時に読み出し/書き込みを行うこと、また、メモリセルアレイの1ロウ内の複数のメモリセルの全てを第1状態（セット/リセット状態）にした後、複数のメモリセルのうち所定のメモリセルを第1状態から第2状態に変化させることが可能である。
２． 実施例
(1) 第1実施例
A. 回路図
図１は、第1実施例の回路図を示している。
メモリセルアレイ11は、1トランジスタ-1記憶素子型を有する。第1及び第2制御回路12, 13は、メモリセルアレイ11に対する読み出し/書き込みを制御する。
同図は、4×4のマトリックスに配置される16個のメモリセルを示している。薄い黒で塗り潰した部分は、1つのメモリセルに相当する。
第1ビット線BLA1, BLA2, BLA3, BLA4は、第1方向（例えば、カラム方向）に延び、第2ビット線BLB1, BLB2, BLB3, BLB4は、第1方向に交差する第2方向（例えば、ロウ方向）に延びる。また、ワード線WL1, WL2, WL3, WL4は、第2方向に延びる。
セルトランジスタ（例えば、NチャネルMOSFET） Tij (i=1, 2, 3, 4; j=1, 2, 3, 4)の第2ソース/ドレインは、第1ビット線BLAiに接続され、セルトランジスタTijの第1ソース/ドレインは、抵抗性記憶素子Mijを介して第2ビット線BLBjに接続される。
セルトランジスタTijのゲートは、ワード線WLiに接続される。
抵抗性記憶素子Mijは、磁気抵抗効果素子(Magnetoresistive element)及び相変化素子(Phase change element)を含む。また、抵抗性記憶素子Mijは、ReRAMの記憶素子としての金属酸化物であってもよい。
セルトランジスタTi1の第2ソース/ドレインとセルトランジスタTi2の第2ソース/ドレインは、共有化され、セルトランジスタTi3の第2ソース/ドレインとセルトランジスタTi4の第2ソース/ドレインは、共有化される。
B. デバイス構造
図２は、第1実施例のデバイス構造を示している。図３は、図２のIII-III線に沿う断面図、図４は、図２のIV-IV線に沿う断面図、図５は、図２のV-V線に沿う断面図、図６は、図２のVI-VI線に沿う断面図である。
これらの図において、図１に示される要素に対応する要素には、図１と同じ符号を付してある。また、図２において、Fは、最小サイズのライン＆スペースパターンのハーフピッチ（Future size）である。
半導体基板21内には、例えば、STI (Shallow Trench Isolation)構造の素子分離絶縁層22が形成される。第1方向に隣接する2つのセルトランジスタTi1, Ti2 (i＝1, 2, 3, 4)は、素子分離絶縁層22により取り囲まれた第1素子領域（アクティブエリア）内に配置される。また、第1方向に隣接する2つのセルトランジスタTi3, Ti4は、素子分離絶縁層22により取り囲まれた第2素子領域（アクティブエリア）内に配置される。
セルトランジスタTij (i=1, 2, 3, 4; j=1, 2, 3, 4)の第1ソース/ドレインの直上には、記憶素子としての抵抗性記憶素子Mijが配置され、抵抗性記憶素子Mijの直上には、第2ビット線BLBjが配置される。
抵抗性記憶素子Mijは、半導体基板21上の第0導電層Mx上に配置される。第2ビット線BLBjは、第0導電層Mx上の第1導電層M1内に配置される。第1ビット線BLAiは、第1導電層M1上の第2導電層M2内に配置される。
C. 各層のレイアウト
図７は、アクティブエリアAAから第0導電層Mxまでのレイアウトを示している。
2つのセルトランジスタTi1, Ti2 (i＝1, 2, 3, 4)は、第1方向に隣接し、素子分離絶縁層22により取り囲まれたアクティブエリアAA内に配置される。また、2つのセルトランジスタTi3, Ti4 (i=1, 2, 3, 4)は、第1方向に隣接し、素子分離絶縁層22により取り囲まれたアクティブエリアAA内に配置される。
ワード線WL1は、第2方向に延び、セルトランジスタT11, T21, T31, T41に共有される。同様に、ワード線WL2は、セルトランジスタT12, T22, T32, T42に共有され、ワード線WL3は、セルトランジスタT13, T23, T33, T43に共有され、ワード線WL4は、セルトランジスタT14, T24, T34, T44に共有される。
図８は、第0導電層Mxから第１導電層M1までのレイアウトを示している。
セルトランジスタTij (i=1, 2, 3, 4; j=1, 2, 3, 4)の第1ソース/ドレインの直上には、記憶素子としての抵抗性記憶素子Mijが配置され、抵抗性記憶素子Mijの直上には、第2ビット線BLBjが配置される。
第2ビット線BLB1は、第2方向に延び、抵抗性記憶素子M11, M21, M31, M41に共通に接続される。同様に、第2ビット線BLB2は、抵抗性記憶素子M12, M22, M32, M42に共通に接続され、第2ビット線BLB3は、抵抗性記憶素子M13, M23, M33, M43に共通に接続され、第2ビット線BLB4は、抵抗性記憶素子M14, M24, M34, M44に共通に接続される。
図９は、第1導電層M1から第2導電層M2までのレイアウトを示している。
第1ビット線BLA1, BLA2, BLA3, BLA4は、第1方向に延び、第2ビット線BLB1, BLB2, BLB3, BLB4上に配置される。
第1ビット線BLA1は、セルトランジスタT11, T12, T13, T14に共通に接続される。同様に、第1ビット線BLA2は、セルトランジスタT21, T22, T23, T24に共通に接続され、第1ビット線BLA3は、セルトランジスタT31, T32, T33, T34に共通に接続され、第1ビット線BLA4は、セルトランジスタT41, T42, T43, T44に共通に接続される。
D. 変形例
図１０乃至図１２は、第1実施例の第1変形例を示している。
図１０は、図１に対応する回路図である。また、図１１は、図２に対応するデバイス構造の平面図であり、図１２は、図１１のXII-XII線に沿う断面図である。これらの図において、図１に示される要素に対応する要素には、図１と同じ符号を付してある。
この変形例が第1実施例と異なる点は、第1方向に隣接し、第2方向に延びる2本の第2ビット線BLB2, BLB3を共有化し、1本の第2ビット線BLB2/3としたことにある。その他については、第1実施例と同じである。
従って、第2ビット線BLB2/3は、抵抗性記憶素子M12, M22, M32, M42, M13, M23, M33, M43に共通に接続される。
また、第2ビット線BLB2/3の第１方向の幅は、図２の第2ビット線BLB2, BLB3のそれぞれの第1方向の幅の約3倍である。
従って、例えば、図１３に示すように、メモリセルアレイ内の2本の第2ビット線BLB-even, BLB-odd (BLB-evenは、BLB0, BLB2, BLB4,… ; BLB-oddnは、BLB1, BLB3, BLB5,…)を共有化すると、第2ビット線BLB0/1, BLB2/3, BLB4/5のライン＆スペースパターンのハーフピッチは、3Fになる。
即ち、この変形例によれば、第2ビット線BLB0/1, BLB2/3, BLB4/5の加工精度を向上させることができる。
図１４は、第1実施例の第2変形例の回路図を示している。図１５は、第1実施例の第2変形例のデバイス構造を示している。図１６は、図１５のXVI-XVI線に沿う断面図、図１７は、図１５のXVII-XVII線に沿う断面図、図１８は、図１５のXVIII-XVIII線に沿う断面図、図１９は、図１５のXIX-XIX線に沿う断面図である。
これらの図において、図１乃至図６に示される要素に対応する要素には、それら図面と同じ符号を付し、その詳細な説明を省略する。
この第2変形例は、第1実施例と比べて、メモリセルと第1ビット線BLA1, BLA2, BLA3, BLA4との接続関係及びメモリセルと第2ビット線BLB1, BLB2, BLB3, BLB4との接続関係が異なる。
具体的には、セルトランジスタTijの第1ソース/ドレインは、抵抗性記憶素子Mijを介して第1ビット線BLAiに接続される。また、セルトランジスタTi1, Ti2の第2ソース/ドレインは、第2ビット線BLB1に接続され、セルトランジスタTi3, Ti4の第2ソース/ドレインは、第2ビット線BLB2に接続される。
図２０は、第2変形例でのアクティブエリアAAから第0導電層Mxまでのレイアウトを示し、図２１は、第2変形例での第0導電層Mxから第１導電層M1までのレイアウトを示し、図２２は、第2変形例での第1導電層M1から第2導電層M2までのレイアウトを示している。
図２３乃至図２６は、第1実施例の第3変形例の断面図を示している。
図２３は、図２のIII-III線に沿う断面図（図３の変形例）に対応し、図２４は、図２のIV-IV線に沿う断面図（図４の変形例）に対応し、図２５は、図２のV-V線に沿う断面図（図５の変形例）に対応し、図２６は、図２のVI-VI線に沿う断面図（図６の変形例）に対応する。
第3変形例が第1実施例と異なる点は、図３乃至図６における第0導電層Mxが存在しない点にある。即ち、第3変形例では、抵抗性記憶素子Mijは、コンタクトプラグの直上にそれに接触して配置される。
E. まとめ
第1実施例及びその変形例によれば、1トランジスタ-1記憶素子型とクロスポイント型とを組み合わせた新たなメモリセルアレイレイアウトによりセル面積の縮小（6F2のセルサイズ）及び動作特性の向上を図ることができる。
(2) 第2実施例
A. 回路図
図２７は、第2実施例の回路図を示している。
第2実施例は、第1実施例と比べると、メモリセルアレイ内のアクティブエリアをライン＆スペースパターンにしたことに特徴を有する。これにより、アクティブエリアの加工精度が向上するため、第1実施例のアイランド状アクティブエリアに比べて、セルトランジスタのサイズのばらつきを低減することができる。
メモリセルアレイ11は、1トランジスタ-1記憶素子型を有する。第1及び第2制御回路12, 13は、メモリセルアレイ11に対する読み出し/書き込みを制御する。
同図は、4×4のマトリックスに配置される16個のメモリセルを示している。薄い黒で塗り潰した部分は、1つのメモリセルに相当する。
第1ビット線BLA1, BLA2, BLA3, BLA4は、第1方向（例えば、カラム方向）に延び、第2ビット線BLB1, BLB2, BLB3, BLB4は、第1方向に交差する第2方向（例えば、ロウ方向）に延びる。また、ワード線WL1, WL2, WL3, WL4は、第2方向に延びる。
セルトランジスタ（例えば、NチャネルMOSFET） Tij (i=1, 2, 3, 4; j=1, 2, 3, 4)の第2ソース/ドレインは、第1ビット線BLAiに接続され、セルトランジスタTijの第1ソース/ドレインは、抵抗性記憶素子Mijを介して第2ビット線BLBjに接続される。
セルトランジスタTijのゲートは、ワード線WLiに接続される。
抵抗性記憶素子Mijは、磁気抵抗効果素子及び相変化素子を含む。また、抵抗性記憶素子Mijは、ReRAMの記憶素子としての金属酸化物であってもよい。
セルトランジスタTi1の第2ソース/ドレインとセルトランジスタTi2の第2ソース/ドレインは、共有化され、セルトランジスタTi3の第2ソース/ドレインとセルトランジスタTi4の第2ソース/ドレインは、共有化される。
セルトランジスタTi2の第1ソース/ドレインとセルトランジスタTi3の第1ソース/ドレインとの間には、セル分離用トランジスタIsoが接続される。セル分離用トランジスタIsoは、1つのアクティブエリア内の偶数番目のセルトランジスタ（例えば、Ti2）と奇数番目のセルトランジスタ（例えば、Ti3）とを電気的に分離する機能を有する。
セル分離用トランジスタIsoのゲートは、分離制御線Lφに接続される。分離制御線Lφは、ワード線WL1, WL2, WL3, WL4と同様に、第2方向に延びる。
セル分離用トランジスタIsoは、読み出し/書き込み時にオフである。セル分離用トランジスタIsoをオフにする電位は、読み出し/書き込み時に分離制御線Lφに印加され、例えば、セルトランジスタTijをオフにする電位に等しいか、それより低い。
B. デバイス構造
図２８は、第2実施例のデバイス構造を示している。図２９は、図２８のXXIX-XXIX線に沿う断面図、図３０は、図２８のXXX-XXX線に沿う断面図、図３１は、図２８のXXXI-XXXI線に沿う断面図、図３２は、図２８のXXXII-XXXII線に沿う断面図、図３３は、図２８のXXXIII-XXXIII線に沿う断面図である。
これらの図において、図２７に示される要素に対応する要素には、図２７と同じ符号を付してある。また、図２８において、Fは、最小サイズのライン＆スペースパターン（アクティブエリアに相当）のハーフピッチ（Future size）である。
半導体基板21内には、例えば、STI構造の素子分離絶縁層22が形成される。第1方向に並ぶセルトランジスタTi1, Ti2, Ti3, Ti4 (i＝1, 2, 3, 4)は、それらに共通の素子領域（アクティブエリア）内に配置される。また、1つのアクティブエリア内の偶数番目のセルトランジスタ（例えば、Ti2）と奇数番目のセルトランジスタ（例えば、Ti3）とは、セル分離用トランジスタIsoにより電気的に分離される。
セルトランジスタTij (i=1, 2, 3, 4; j=1, 2, 3, 4)の第1ソース/ドレインの直上には、記憶素子としての抵抗性記憶素子Mijが配置され、抵抗性記憶素子Mijの直上には、第2ビット線BLBjが配置される。
抵抗性記憶素子Mijは、半導体基板21上の第0導電層Mx上に配置される。第2ビット線BLBjは、第0導電層Mx上の第1導電層M1内に配置される。第1ビット線BLAiは、第1導電層M1上の第2導電層M2内に配置される。
C. 各層のレイアウト
図３４は、アクティブエリアAAのレイアウトを示している。
アクティブエリアAAは、第1方向に延び、第2方向に並ぶライン＆スペースパターンを有している。このライン＆スペースパターンのハーフピッチは、Fである。
図３５は、アクティブエリアAAから第0導電層Mxまでのレイアウトを示している。
第1方向に並ぶセルトランジスタTi1, Ti2, Ti3, Ti4 (i＝1, 2, 3, 4)は、それらに共通のアクティブエリアAA内に配置される。また、1つのアクティブエリアAA内の偶数番目のセルトランジスタ（例えば、Ti2）と奇数番目のセルトランジスタ（例えば、Ti3）とは、セル分離用トランジスタIsoにより電気的に分離される。
ワード線WL1は、第2方向に延び、セルトランジスタT11, T21, T31, T41に共有される。同様に、ワード線WL2は、セルトランジスタT12, T22, T32, T42に共有され、ワード線WL3は、セルトランジスタT13, T23, T33, T43に共有され、ワード線WL4は、セルトランジスタT14, T24, T34, T44に共有される。
分離制御線Lφは、第2方向に延び、第2方向に並ぶセル分離用トランジスタIsoにより共有される。
図３６は、第0導電層Mxから第１導電層M1までのレイアウトを示している。
セルトランジスタTij (i=1, 2, 3, 4; j=1, 2, 3, 4)の第1ソース/ドレインの直上には、記憶素子としての抵抗性記憶素子Mijが配置され、抵抗性記憶素子Mijの直上には、第2ビット線BLBjが配置される。
第2ビット線BLB1は、第2方向に延び、抵抗性記憶素子M11, M21, M31, M41に共通に接続される。同様に、第2ビット線BLB2は、抵抗性記憶素子M12, M22, M32, M42に共通に接続され、第2ビット線BLB3は、抵抗性記憶素子M13, M23, M33, M43に共通に接続され、第2ビット線BLB4は、抵抗性記憶素子M14, M24, M34, M44に共通に接続される。
図３７は、第1導電層M1から第2導電層M2までのレイアウトを示している。
第1ビット線BLA1, BLA2, BLA3, BLA4は、第1方向に延び、第2ビット線BLB1, BLB2, BLB3, BLB4上に配置される。
第1ビット線BLA1は、セルトランジスタT11, T12, T13, T14に共通に接続される。同様に、第1ビット線BLA2は、セルトランジスタT21, T22, T23, T24に共通に接続され、第1ビット線BLA3は、セルトランジスタT31, T32, T33, T34に共通に接続され、第1ビット線BLA4は、セルトランジスタT41, T42, T43, T44に共通に接続される。
D. 変形例
図３８乃至図４０は、第2実施例の第1変形例を示している。
図３８は、図２７に対応する回路図である。また、図３９は、図２８に対応するデバイス構造の平面図であり、図４０は、図３９のXL-XL線に沿う断面図である。これらの図において、図２７に示される要素に対応する要素には、図２７と同じ符号を付してある。
この第1変形例が第2実施例と異なる点は、第1方向に隣接し、第2方向に延びる2本の第2ビット線BLB2, BLB3を共有化し、1本の第2ビット線BLB2/3としたことにある。その他については、第2実施例と同じである。
従って、第2ビット線BLB2/3は、抵抗性記憶素子M12, M22, M32, M42, M13, M23, M33, M43に共通に接続される。
また、第2ビット線BLB2/3の第１方向の幅は、図２８の第2ビット線BLB2, BLB3のそれぞれの第1方向の幅の約3倍である。
従って、例えば、図１３に示すように、メモリセルアレイ内の2本の第2ビット線BLB-even, BLB-odd (BLB-evenは、BLB0, BLB2, BLB4,… ; BLB-oddnは、BLB1, BLB3, BLB5,…)を共有化すると、第2ビット線BLB0/1, BLB2/3, BLB4/5のライン＆スペースパターンのハーフピッチは、3Fになる。
即ち、この第1変形例によれば、第2ビット線BLB0/1, BLB2/3, BLB4/5の加工精度を向上させることができる。
図４１は、第2実施例の第2変形例の回路図を示している。図４２は、第2実施例の第2変形例のデバイス構造を示している。図４３は、図４２のXLIII-XLIII線に沿う断面図、図４４は、図４２のXLIV-XLIV線に沿う断面図、図４５は、図４２のXLV-XLV線に沿う断面図、図４６は、図４２のXLVI-XLVI線に沿う断面図、図４７は、図４２のXLVII-XLVII線に沿う断面図である。
これらの図において、図２７乃至図３３に示される要素に対応する要素には、それら図面と同じ符号を付し、その詳細な説明を省略する。
この第2変形例は、第2実施例と比べて、メモリセルと第1ビット線BLA1, BLA2, BLA3, BLA4との接続関係及びメモリセルと第2ビット線BLB1, BLB2, BLB3, BLB4との接続関係が異なる。
具体的には、セルトランジスタTijの第1ソース/ドレインは、抵抗性記憶素子Mijを介して第1ビット線BLAiに接続される。また、セルトランジスタTi1, Ti2の第2ソース/ドレインは、第2ビット線BLB1に接続され、セルトランジスタTi3, Ti4の第2ソース/ドレインは、第2ビット線BLB2に接続される。
図４８は、第2変形例でのアクティブエリアAAのレイアウトを示し、図４９は、第2変形例でのアクティブエリアAAから第0導電層Mxまでのレイアウトを示し、図５０は、第2変形例での第0導電層Mxから第１導電層M1までのレイアウトを示し、図５１は、第2変形例での第1導電層M1から第2導電層M2までのレイアウトを示している。
図５２乃至図５６は、第2実施例の第3変形例の断面図を示している。
図５２は、図２８のXXIX-XXIX線に沿う断面図（図２９の変形例）に対応し、図５３は、図２８のXXX-XXX線に沿う断面図（図３０の変形例）に対応し、図５４は、図２８のXXXI-XXXI線に沿う断面図（図３０の変形例）に対応し、図５５は、図２８のXXXII-XXXII線に沿う断面図（図３２の変形例）に対応し、図５６は、図２８のXXXIII-XXXIII線に沿う断面図（図３３の変形例）に対応する。
第3変形例が第2実施例と異なる点は、図２９乃至図３３における第0導電層Mxが存在しない点にある。即ち、第3変形例では、抵抗性記憶素子Mijは、コンタクトプラグの直上にそれに接触して配置される。
E. まとめ
第2実施例及びその変形例によれば、1トランジスタ-1記憶素子型とクロスポイント型とを組み合わせた新たなメモリセルアレイレイアウトによりセル面積の縮小（6F2のセルサイズ）及び動作特性の向上を図ることができる。
(3) 第3実施例
A. 回路図
図５７は、第3実施例の回路図を示している。
第3実施例は、第1実施例と比べると、メモリセルアレイが2トランジスタ-1記憶素子型を有することに特徴を有する。1つの記憶素子に対して2つのトランジスタを付加することにより、書き込み（又はセット/リセット）に必要な電流を記憶素子としての抵抗性記憶素子に供給できるため、動作特性をさらに向上できる。
メモリセルアレイ11は、2トランジスタ-1記憶素子型を有する。第1及び第2制御回路12, 13は、メモリセルアレイ11に対する読み出し/書き込みを制御する。
同図は、4×4のマトリックスに配置される16個のメモリセルを示している。薄い黒で塗り潰した部分は、1つのメモリセルに相当する。
第1ビット線BLA1, BLA2, BLA3, BLA4は、第1方向（例えば、カラム方向）に延び、第2ビット線BLB1, BLB2, BLB3, BLB4は、第1方向に交差する第2方向（例えば、ロウ方向）に延びる。また、ワード線WL1 a, WL1 b, WL2 a, WL2 b, WL3 a, WL3 b, WL4 a, WL4 bは、第2方向に延びる。
セルトランジスタ（例えば、NチャネルMOSFET） Tij a, Tij b (i=1, 2, 3, 4; j=1, 2, 3, 4)の第2ソース/ドレインは、第1ビット線BLAiに接続され、セルトランジスタTij a, Tij bの第1ソース/ドレインは、抵抗性記憶素子Mijを介して第2ビット線BLBjに接続される。
セルトランジスタTij aのゲートは、ワード線WLi aに接続され、セルトランジスタTij bのゲートは、ワード線WLi bに接続される。
抵抗性記憶素子Mijは、磁気抵抗効果素子及び相変化素子を含む。また、抵抗性記憶素子Mijは、ReRAMの記憶素子としての金属酸化物であってもよい。
セルトランジスタTi1 a, Ti1 bの第1ソース/ドレインは、共有化され、セルトランジスタTi1 bとセルトランジスタTi2 aの第2ソース/ドレインは、共有化される。
同様に、セルトランジスタTi2 a, Ti2 bの第1ソース/ドレインは、共有化され、セルトランジスタTi2 bとセルトランジスタTi3 aの第2ソース/ドレインは、共有化される。また、セルトランジスタTi3 a, Ti3 bの第1ソース/ドレインは、共有化され、セルトランジスタTi3 bとセルトランジスタTi4 aの第2ソース/ドレインは、共有化される。
セルトランジスタTi4 a, Ti4 bの第1ソース/ドレインも、共有化される。
B. デバイス構造
図５８は、第3実施例のデバイス構造を示している。図５９は、図５８のLIX-LIX線に沿う断面図、図６０は、図５８のLX-LX線に沿う断面図、図６１は、図５８のLXI-LXI線に沿う断面図、図６２は、図５８のLXII-LXII線に沿う断面図である。
これらの図において、図５７に示される要素に対応する要素には、図５７と同じ符号を付してある。また、図５８において、Fは、最小サイズのライン＆スペースパターン（アクティブエリアに相当）のハーフピッチ（Future size）である。
半導体基板21内には、例えば、STI構造の素子分離絶縁層22が形成される。第1方向に並ぶセルトランジスタTi1 a, Ti1 b, Ti2 a, Ti2 b, Ti3 a, Ti3 b, Ti4 a, Ti4 b (i＝1, 2, 3, 4)は、それらに共通の素子領域（アクティブエリア）内に配置される。
セルトランジスタTij a, Tij b (i=1, 2, 3, 4; j=1, 2, 3, 4)の第1ソース/ドレインの直上には、記憶素子としての抵抗性記憶素子Mijが配置され、抵抗性記憶素子Mijの直上には、第2ビット線BLBjが配置される。
抵抗性記憶素子Mijは、半導体基板21上の第0導電層Mx上に配置される。第2ビット線BLBjは、第0導電層Mx上の第1導電層M1内に配置される。第1ビット線BLAiは、第1導電層M1上の第2導電層M2内に配置される。
C. 各層のレイアウト
図６３は、アクティブエリアAAのレイアウトを示している。
アクティブエリアAAは、第1方向に延び、第2方向に並ぶライン＆スペースパターンを有している。このライン＆スペースパターンのハーフピッチは、Fである。
図６４は、アクティブエリアAAから第0導電層Mxまでのレイアウトを示している。
第1方向に並ぶセルトランジスタTi1 a, Ti1 b, Ti2 a, Ti2 b, Ti3 a, Ti3 b, Ti4 a, Ti4 b (i＝1, 2, 3, 4)は、それらに共通のアクティブエリアAA内に配置される。
ワード線WL1 aは、第2方向に延び、セルトランジスタT11 a, T21 a, T31 a, T41 aに共有され、ワード線WL1 bは、第2方向に延び、セルトランジスタT11 b, T21 b, T31 b, T41 bに共有される。
同様に、ワード線WL2 aは、第2方向に延び、セルトランジスタT12 a, T22 a, T32 a, T42 aに共有され、ワード線WL2 bは、第2方向に延び、セルトランジスタT12 b, T22 b, T32 b, T42 bに共有される。
また、ワード線WL3 aは、第2方向に延び、セルトランジスタT13 a, T23 a, T33 a, T43 aに共有され、ワード線WL3 bは、第2方向に延び、セルトランジスタT13 b, T23 b, T33 b, T43 bに共有される。
さらに、ワード線WL4 aは、第2方向に延び、セルトランジスタT14 a, T24 a, T34 a, T44 aに共有され、ワード線WL4 bは、第2方向に延び、セルトランジスタT14 b, T24 b, T34 b, T44 bに共有される。
図６５は、第0導電層Mxから第１導電層M1までのレイアウトを示している。
セルトランジスタTij a, Tij b (i=1, 2, 3, 4; j=1, 2, 3, 4)の第1ソース/ドレインの直上には、記憶素子としての抵抗性記憶素子Mijが配置され、抵抗性記憶素子Mijの直上には、第2ビット線BLBjが配置される。
第2ビット線BLB1は、第2方向に延び、抵抗性記憶素子M11, M21, M31, M41に共通に接続される。同様に、第2ビット線BLB2は、抵抗性記憶素子M12, M22, M32, M42に共通に接続され、第2ビット線BLB3は、抵抗性記憶素子M13, M23, M33, M43に共通に接続され、第2ビット線BLB4は、抵抗性記憶素子M14, M24, M34, M44に共通に接続される。
図６６は、第1導電層M1から第2導電層M2までのレイアウトを示している。
第1ビット線BLA1, BLA2, BLA3, BLA4は、第1方向に延び、第2ビット線BLB1, BLB2, BLB3, BLB4上に配置される。
第1ビット線BLA1は、セルトランジスタT11 a, T11 b, T12 a, T12 b, T13 a, T13 b, T14 a, T14 bに共通に接続される。
同様に、第1ビット線BLA2は、セルトランジスタT21 a, T21 b, T22 a, T22 b, T23 a, T23 b, T24 a, T24 bに共通に接続され、第1ビット線BLA3は、セルトランジスタT31 a, T31 b, T32 a, T32 b, T33 a, T33 b, T34 a, T34 bに共通に接続され、第1ビット線BLA4は、セルトランジスタT41 a, T41 b, T42 a, T42 b, T43 a, T43 b, T44 a, T44 bに共通に接続される。
D. 変形例
図６７は、第3実施例の第1変形例の回路図を示している。図６８は、第3実施例の第1変形例のデバイス構造を示している。図６９は、図６８のLXIX-LXIX線に沿う断面図、図７０は、図６８のLXX-LXX線に沿う断面図、図７１は、図６８のLXXI-LXXI線に沿う断面図、図７２は、図６８のLXXII-LXXII線に沿う断面図である。
これらの図において、図５７乃至図６２に示される要素に対応する要素には、それら図面と同じ符号を付し、その詳細な説明を省略する。
この第1変形例は、第3実施例と比べて、メモリセルと第1ビット線BLA1, BLA2, BLA3, BLA4との接続関係及びメモリセルと第2ビット線BLB1, BLB2, BLB3, BLB4との接続関係が異なる。
具体的には、セルトランジスタTija, Tijbの第1ソース/ドレインは、抵抗性記憶素子Mijを介して第1ビット線BLAiに接続される。
また、セルトランジスタTi1aの第2ソース/ドレインは、第2ビット線BLB1に接続され、セルトランジスタTi1b, Ti2aの第2ソース/ドレインは、第2ビット線BLB2に接続され、セルトランジスタTi2b, Ti3aの第2ソース/ドレインは、第2ビット線BLB3に接続され、セルトランジスタTi3b, Ti4aの第2ソース/ドレインは、第2ビット線BLB4に接続され、セルトランジスタTi4bの第2ソース/ドレインは、第2ビット線BLB5に接続される。
図７３は、第1変形例でのアクティブエリアAAのレイアウトを示し、図７４は、第1変形例でのアクティブエリアAAから第0導電層Mxまでのレイアウトを示し、図７５は、第1変形例での第0導電層Mxから第１導電層M1までのレイアウトを示し、図７６は、第1変形例での第1導電層M1から第2導電層M2までのレイアウトを示している。
図７７乃至図８０は、第3実施例の第2変形例の断面図を示している。
図７７は、図５８のLIX-LIX線に沿う断面図（図５９の変形例）に対応し、図７８は、図５８のLX-LX線に沿う断面図（図６０の変形例）に対応し、図７９は、図５８のLXI-LXI線に沿う断面図（図６１の変形例）に対応し、図８０は、図５８のLXII-LXII線に沿う断面図（図６２の変形例）に対応する。
第2変形例が第3実施例と異なる点は、図５９乃至図６２における第0導電層Mxが存在しない点にある。即ち、第2変形例では、抵抗性記憶素子Mijは、コンタクトプラグの直上にそれに接触して配置される。
E. まとめ
第3実施例及びその変形例によれば、2トランジスタ-1記憶素子型とクロスポイント型とを組み合わせた新たなメモリセルアレイレイアウトによりセル面積の縮小（8F2のセルサイズ）及び動作特性の向上を図ることができる。
(4) 第4実施例
第4実施例は、上述の第1乃至第3実施例に係わる抵抗変化型半導体メモリの読み出し/書き込み制御に関する。ここで、書き込みとは、抵抗性記憶素子の抵抗値（2値又は3値以上の多値）を変化させることを意味し、例えば、ReRAMなどで使用されるセット/リセットを含むものとする。
A. システム
図８１は、メモリシステムの例を示している。
抵抗変化型半導体メモリ（メモリチップ）10内には、第1乃至第3実施例に係わるメモリセルアレイ11が配置される。メモリセルアレイ11の第1方向の一端には、第1制御回路12が配置され、第1方向に交差する第2方向の一端には、第2制御回路13が配置される。
第1及び第2制御回路12, 13は、読み出し/書き込み動作を制御する。
第2制御回路13は、ロウアドレス信号に基づいてメモリセルアレイ11のロウを選択する。例えば、第2制御回路13は、複数のワード線のうちの1本及び複数の第2ビット線のうちの1本を選択する。また、第1制御回路12は、カラムアドレス信号に基づいてメモリセルアレイ11のカラムを選択する。例えば、第2制御回路13は、複数の第1ビット線のうちの1本を選択する。
ホスト（コントローラ）14は、制御信号及びデータを抵抗変化型半導体メモリ10に供給する。制御信号は、コマンド・インターフェイス回路15に入力され、データは、データ入出力バッファ16に入力される。また、ホスト14は、抵抗変化型半導体メモリ10内に配置されていても良いし、抵抗変化型半導体メモリ10とは異なるチップ内に配置されていても良い。
コマンド・インターフェイス回路15は、制御信号に基づいて、ホスト14からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ16からステートマシーン17に転送する。
ステートマシーン17は、コマンドデータに基づいて、抵抗変化型半導体メモリ10の動作を制御する。例えば、ステートマシーン17は、ホスト14からのコマンドデータに基づいて、読み出し/書き込み動作を制御する。
ホスト14は、ステートマシーン17からのステータス情報を受け取り、抵抗変化型半導体メモリ10の動作状態を判断することも可能である。
読み出し/書き込み動作において、ホスト14は、アドレス信号を抵抗変化型半導体メモリ10に供給する。アドレス信号は、例えば、ロウアドレス信号及びカラムアドレス信号を含んでいる。アドレス信号は、アドレスバッファ18を経由して、第1及び第2制御回路12, 13に入力される。
パルスジェネレータ19は、ステートマシーン17からの命令に基づき、例えば、読み出し/書き込み動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
B. 読み出し動作
以下の読み出し動作は、第1実施例のメモリセルアレイを例に説明するが、この動作を第2及び第3実施例のメモリセルアレイに適用することも当然に可能である。
B.-1. 第1例
図８２は、読み出し動作の第1例を示している。
この読み出し動作は、1つのメモリセルに対して読み出しを行う単一カラム読み出し(Single Col. Read)に関する。
例えば、抵抗性記憶素子M23のデータを読み出すとき、非選択の第1ビット線BLA1, BLA3, BLA4に固定電位（例えば、接地電位Vss）を印加し、選択された第1ビット線BLA2をセンスアンプSAに接続する。
また、非選択の第2ビット線BLB1, BLB2, BLB4をフローティングにし、選択された第2ビット線BLB3に固定電位（例えば、接地電位Vss）を印加する。
さらに、非選択のワード線WL1, WL2, WL4の電位を“L”にし、選択されたワード線WL3の電位を“H”にする。ここで、“L”とは、セルトランジスタをオフにする電位のことであり、“H”とは、セルトランジスタをオンにする電位のことである。以下、同じ。
この時、抵抗性記憶素子M23には読み出し電流I-readが流れるため、センスアンプSAを用いて、第1ビット線BLA2とリファレンス電位Vrefとを比較すれば、抵抗性記憶素子M23のデータを判別することができる。
B.-2. 第2例
図８３は、読み出し動作の第2例を示している。
この読み出し動作は、1ロウ内の複数のメモリセルに対して同時に読み出しを行うマルチカラム読み出し(Multi. Col. Read) に関する。
例えば、1ロウ内の2つの抵抗性記憶素子M23, M43のデータを読み出すとき、非選択の第1ビット線BLA1, BLA3に固定電位（例えば、接地電位Vss）を印加し、選択された第1ビット線BLA2, BLA4をセンスアンプSAに接続する。
また、非選択の第2ビット線BLB1, BLB2, BLB4をフローティングにし、選択された第2ビット線BLB3に固定電位（例えば、接地電位Vss）を印加する。
さらに、非選択のワード線WL1, WL2, WL4の電位を“L”にし、選択されたワード線WL3の電位を“H”にする。
この時、抵抗性記憶素子M23, M43には同時に読み出し電流I-readが流れるため、センスアンプSAを用いて、第1ビット線BLA2, BLA4とリファレンス電位Vrefとを比較すれば、抵抗性記憶素子M23, M43のデータを判別することができる。
B.-3. 第3例
図８４は、読み出し動作の第3例を示している。
この読み出し動作は、1ロウ内の全てのメモリセルに対して同時に読み出しを行うオールカラム読み出し(All Col. Read) に関する。
ここで、第1例及び第2例では、センスアンプ数は、カラム数の半分又はそれ以下である。従って、第1例及び第2例では、センスアンプSAをメモリセルアレイの一端のみに配置することができる。
しかし、一般的に、センスアンプサイズは、カラムサイズよりも大きい。そこで、第3例では、センスアンプSAをメモリセルアレイの両端に配置する。
例えば、1ロウ内の抵抗性記憶素子M13, M23, M33, M43のデータを読み出すとき、全ての第1ビット線BLA1, BLA2, BLA3, BLA4をセンスアンプSAに接続する。
また、非選択の第2ビット線BLB1, BLB2, BLB4をフローティングにし、選択された第2ビット線BLB3に固定電位（例えば、接地電位Vss）を印加する。
さらに、非選択のワード線WL1, WL2, WL4の電位を“L”にし、選択されたワード線WL3の電位を“H”にする。
この時、抵抗性記憶素子M13, M23, M33, M43には同時に読み出し電流I-readが流れるため、センスアンプSAを用いて、第1ビット線BLA1, BLA2, BLA3, BLA4とリファレンス電位Vrefとを比較すれば、抵抗性記憶素子M13, M23, M33, M43のデータを判別することができる。
B.-4. その他
第1例乃至第3例において、読み出し電流I-readは、抵抗性記憶素子に対して書き込み（誤書き込み）が発生しない程度の小さな値とする。
また、センスアンプSAは、第1ビット線BLA1, BLA2, BLA3, BLA4側に接続したが、これに代えて、第2ビット線BLB1, BLB2, BLB3, BLB4側に接続してもよい。
さらに、第1例及び第2例においても、メモリセルアレイの両側にセンスアンプを配置することも可能である。
また、第1例及び第2例において、非選択の第1ビット線は、フローティングにしてもよい。
C. 書き込み動作
以下の書き込み動作は、第1実施例のメモリセルアレイを例に説明するが、この動作を第2及び第3実施例のメモリセルアレイに適用することも当然に可能である。
ここでは、双方向電流により“0”/“1”-書き込みを制御するバイポーラ動作について説明するが、同じ向きの電流の大きさを変えることにより“0”/“1”-書き込みを制御するモノポーラ動作を行うことも可能である。
C.-1. 第1例
図８５は、書き込み動作の第1例を示している。
この書き込み動作は、1つのメモリセルに対して書き込みを行う単一カラム書き込み(Single Col. Write)に関する。
C.-1.-1. “0”-書き込み (Reset)
同図の(1)に示すように、例えば、抵抗性記憶素子M23にデータを書き込むとき、非選択の第1ビット線BLA1, BLA3, BLA4に低電位側固定電位（例えば、接地電位Vss）を印加し、選択された第1ビット線BLA2に高電位側固定電位（例えば、電源電位Vdd）を印加する。
また、非選択の第2ビット線BLB1, BLB2, BLB4をフローティングにし、選択された第2ビット線BLB3に低電位側固定電位（例えば、接地電位Vss）を印加する。
さらに、非選択のワード線WL1, WL2, WL4の電位を“L”にし、選択されたワード線WL3の電位を“H”にする。
この時、抵抗性記憶素子M23には第1ビット線BLA2から第2ビット線BLB3に向かう書き込み電流（リセット電流）I-resetが流れるため、可変低高素子M23の抵抗値は、第1値（例えば、高抵抗状態）に変化する。
C.-1.-2. “1”-書き込み (Set)
同図の(2)に示すように、例えば、抵抗性記憶素子M23にデータを書き込むとき、非選択の第1ビット線BLA1, BLA3, BLA4に高電位側固定電位（例えば、電源電位Vdd）を印加し、選択された第1ビット線BLA2に低電位側固定電位（例えば、接地電位Vss）を印加する。
また、非選択の第2ビット線BLB1, BLB2, BLB4をフローティングにし、選択された第2ビット線BLB3に高電位側固定電位（例えば、電源電位Vdd）を印加する。
さらに、非選択のワード線WL1, WL2, WL4の電位を“L”にし、選択されたワード線WL3の電位を“H”にする。
この時、抵抗性記憶素子M23には第2ビット線BLB3から第1ビット線BLA2に向かう書き込み電流（セット電流）I-setが流れるため、可変低高素子M23の抵抗値は、第2値（例えば、低抵抗状態）に変化する。
C.-2. 第2例
図８６は、書き込み動作の第2例を示している。
この書き込み動作は、1ロウ内の複数のメモリセルに対して同時に書き込みを行うマルチカラム書き込み(Multi. Col. Write) に関する。
C.-2.-1. “0”-書き込み (Reset)
同図の(1)に示すように、1ロウ内の2つの抵抗性記憶素子M23, M43にデータを書き込むとき、非選択の第1ビット線BLA1, BLA3に低電位側固定電位（例えば、接地電位Vss）を印加し、選択された第1ビット線BLA2, BLA4に高電位側固定電位（例えば、電源電位Vdd）を印加する。
また、非選択の第2ビット線BLB1, BLB2, BLB4をフローティングにし、選択された第2ビット線BLB3に低電位側固定電位（例えば、接地電位Vss）を印加する。
さらに、非選択のワード線WL1, WL2, WL4の電位を“L”にし、選択されたワード線WL3の電位を“H”にする。
この時、抵抗性記憶素子M23, M43には第1ビット線BLA2, BLA4から第2ビット線BLB3に向かう書き込み電流（リセット電流）I-resetが流れるため、可変低高素子M23, M43の抵抗値は、第1値（例えば、高抵抗状態）に変化する。
C.-2.-2. “1”-書き込み (Set)
同図の(2)に示すように、1ロウ内の2つの抵抗性記憶素子M23, M43にデータを書き込むとき、非選択の第1ビット線BLA1, BLA3に高電位側固定電位（例えば、電源電位Vdd）を印加し、選択された第1ビット線BLA2, BLA4に低電位側固定電位（例えば、接地電位Vss）を印加する。
また、非選択の第2ビット線BLB1, BLB2, BLB4をフローティングにし、選択された第2ビット線BLB3に高電位側固定電位（例えば、電源電位Vdd）を印加する。
さらに、非選択のワード線WL1, WL2, WL4の電位を“L”にし、選択されたワード線WL3の電位を“H”にする。
この時、抵抗性記憶素子M23, M43には第2ビット線BLB3から第1ビット線BLA2, BLA4に向かう書き込み電流（セット電流）I-setが流れるため、可変低高素子M23, M43の抵抗値は、第2値（例えば、低抵抗状態）に変化する。
C.-3. 第3例
図８７は、書き込み動作の第3例を示している。
この書き込み動作は、1ロウ内の全てのメモリセルに対して同時に書き込みを行うオールカラム書き込み(All Col. Write) に関する。
C.-3.-1. “0”-書き込み (Reset)
同図の(1)に示すように、1ロウ内の全ての抵抗性記憶素子M13, M23, M33, M43にデータを書き込むとき、全ての第1ビット線BLA1, BLA2, BLA3, BLA4に高電位側固定電位（例えば、電源電位Vdd）を印加する。
また、非選択の第2ビット線BLB1, BLB2, BLB4をフローティングにし、選択された第2ビット線BLB3に低電位側固定電位（例えば、接地電位Vss）を印加する。
さらに、非選択のワード線WL1, WL2, WL4の電位を“L”にし、選択されたワード線WL3の電位を“H”にする。
この時、抵抗性記憶素子M13, M23, M33, M43には第1ビット線BLA1, BLA2, BLA3, BLA4から第2ビット線BLB3に向かう書き込み電流（リセット電流）I-resetが同時に流れるため、可変低高素子M13, M23, M33, M43の抵抗値は、第1値（例えば、高抵抗状態）に変化する。
C.-3.-2. “1”-書き込み (Set)
同図の(2)に示すように、1ロウ内の全ての抵抗性記憶素子M13, M23, M33, M43にデータを書き込むとき、全ての第1ビット線BLA1, BLA2, BLA3, BLA4に低電位側固定電位（例えば、接地電位Vss）を印加する。
また、非選択の第2ビット線BLB1, BLB2, BLB4をフローティングにし、選択された第2ビット線BLB3に高電位側固定電位（例えば、接地電位Vdd）を印加する。
さらに、非選択のワード線WL1, WL2, WL4の電位を“L”にし、選択されたワード線WL3の電位を“H”にする。
この時、抵抗性記憶素子M13, M23, M33, M43には第2ビット線BLB3から第1ビット線BLA1, BLA2, BLA3, BLA4に向かう書き込み電流（セット電流）I-setが同時に流れるため、可変低高素子M13, M23, M33, M43の抵抗値は、第2値（例えば、低抵抗状態）に変化する。
C.-4. その他
第3例において、“0”-書き込み (Reset)は、全ての又はブロック内のメモリセル（抵抗性記憶素子）に対して同時に行うことも可能である。
例えば、図８７の(1)において、全ての第2ビット線BLB1, BLB2, BLB3, BLB4に低電位側固定電位（例えば、接地電位Vss）を印加し、全てのワード線WL1, WL2, WL3, WL4の電位を“H”にすれば、全ての又はブロック内の抵抗性記憶素子M11〜M44を同時に第1値にすることができる。
同様に、第3例において、“1”-書き込み (Set)は、全ての又はブロック内のメモリセル（抵抗性記憶素子）に対して同時に行うことも可能である。
例えば、図８７の(2)において、全ての第2ビット線BLB1, BLB2, BLB3, BLB4に高電位側固定電位（例えば、電源電位Vdd）を印加し、全てのワード線WL1, WL2, WL3, WL4の電位を“H”にすれば、全ての又はブロック内の抵抗性記憶素子M11〜M44を同時に第2値にすることができる。
また、第1例及び第2例において、非選択の第1ビット線は、フローティングにしてもよい。
D. 書き込み動作の応用例
以下の書き込み動作により書き込み速度を向上させることができる。
図８８は、1ロウ内のメモリセルに対する書き込み動作の第1例を示している。
まず、例えば、図８７の(1)に示す書き込み動作により、メモリセルアレイの1ロウ内の全てのメモリセルのデータをリセット(“0”-状態)にする（ステップST1）。
この後、例えば、図８６の(2)に示す書き込み動作により、メモリセルアレイの1ロウ内のメモリセルのうち所定のメモリセルに対して “1”-書き込み（セット動作)を行う（ステップST2）。
以上の動作により、1ロウ内のメモリセルに対する書き込みが完了する。
図８９は、1ロウ内のメモリセルに対する書き込み動作の第2例を示している。
まず、例えば、図８７の(2)に示す書き込み動作により、メモリセルアレイの1ロウ内の全てのメモリセルのデータをセット(“1”-状態)にする（ステップST1）。
この後、例えば、図８６の(1)に示す書き込み動作により、メモリセルアレイの1ロウ内のメモリセルのうち所定のメモリセルに対して “0”-書き込み（リセット動作)を行う（ステップST2）。
以上の動作により、1ロウ内のメモリセルに対する書き込みが完了する。
(5) その他
上述の第1乃至第4実施例において、セルトランジスタは、一般的なFET (Field Effect Transistor)を用いたが、これに限られることはない。セルトランジスタは、スイッチ機能を有していればよく、例えば、Fin FET、Double-Fin FET、GAA (Gate All Around)型トランジスタ、シリコンナノワイヤートランジスタなどを用いることも可能である。
３． 適用例
本開示の抵抗変化型半導体メモリは、MRAM、特に、偏極スピンを用いて磁化反転を行うスピン転送MRAM (Spin transfer MRAM)に適用可能である。また、記憶素子として抵抗性記憶素子を用いるPCRAM、ReRAMなどに本開示の抵抗変化型半導体メモリを適用することも非常に有効である。
４． むすび
実施形態によれば、抵抗変化型半導体メモリの新たなメモリセルアレイレイアウトによりセル面積の縮小及び動作特性の向上を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
11: メモリセルアレイ、 12: 第1制御回路、 13: 第2制御回路、 14: ホスト、 15: コマンド・インターフェイス回路、 16: データ入出力バッファ、 17: ステートマシーン、 18: アドレスバッファ、 19: パルスジェネレータ、 21: 半導体基板、 22: 素子分離絶縁層。

Claims (6)

  1. 第1方向に並ぶ第1乃至第4メモリセルを具備し、
    前記第1乃至第4メモリセルの各々は、ゲートが前記第1方向に交差する第2方向に延びるワード線に接続されるセルトランジスタと、一端が前記セルトランジスタの第1ソース/ドレインに接続される抵抗性記憶素子とを有し、
    前記セルトランジスタの第2ソース/ドレインは、前記第1方向に延びる第1ビット線及び前記第2方向に延びる第2ビット線のうちの1つに接続され、
    前記抵抗性記憶素子の他端は、前記第1及び第2ビット線のうち前記第2ソース/ドレインが接続されない1つに接続され、
    前記第1及び第2メモリセル内の第2ソース/ドレインは、共有化され、前記第3及び第4メモリセル内の第2ソース/ドレインは、共有化され、
    前記第1及び第2メモリセルは、第1素子領域内に配置され、前記第3及び第4メモリセルは、前記第1素子領域と異なる第2素子領域内に配置される
    ことを特徴とする抵抗変化型半導体メモリ。
  2. 第1方向に並ぶ第1乃至第4メモリセルを具備し、
    前記第1乃至第4メモリセルの各々は、ゲートが前記第1方向に交差する第2方向に延びるワード線に接続されるセルトランジスタと、一端が前記セルトランジスタの第1ソース/ドレインに接続される抵抗性記憶素子とを有し、
    前記セルトランジスタの第2ソース/ドレインは、前記第1方向に延びる第1ビット線及び前記第2方向に延びる第2ビット線のうちの1つに接続され、
    前記抵抗性記憶素子の他端は、前記第1及び第2ビット線のうち前記第2ソース/ドレインが接続されない1つに接続され、
    前記第1及び第2メモリセル内の第2ソース/ドレインは、共有化され、前記第3及び第4メモリセル内の第2ソース/ドレインは、共有化され、
    前記第1乃至第4メモリセルは、それらに共通の素子領域内に配置され、
    前記第2メモリセル内の前記第1ソース/ドレインと前記第3メモリセル内の前記1ソース/ドレインとの間にセル分離用トランジスタが接続される
    ことを特徴とする抵抗変化型半導体メモリ。
  3. 第1方向に並ぶ第1乃至第4メモリセルを具備し、
    前記第1乃至第4メモリセルの各々は、ゲートが前記第1方向に交差する第2方向に延びる第1ワード線に接続される第1セルトランジスタと、ゲートが前記第2方向に延びる第2ワード線に接続される第2セルトランジスタと、一端が前記第1及び第2セルトランジスタに共有化される第1ソース/ドレインに接続される抵抗性記憶素子とを有し、
    前記第1セルトランジスタの第2ソース/ドレイン及び前記第2セルトランジスタの第3ソース/ドレインは、前記第1方向に延びる第1ビット線に接続され、
    前記抵抗性記憶素子の他端は、前記第2方向に延びる第2ビット線に接続され、
    前記第1及び第2メモリセル内の第2ソース/ドレインは、共有化され、前記第2及び第3メモリセル内の第3ソース/ドレインは、共有化され、前記第3及び第4メモリセル内の第2ソース/ドレインは、共有化され、
    前記第1乃至第4メモリセルは、それらに共通の素子領域内に配置される
    ことを特徴とする抵抗変化型半導体メモリ。
  4. 第1方向に並ぶ第1乃至第4メモリセルを具備し、
    前記第1乃至第4メモリセルの各々は、ゲートが前記第1方向に交差する第2方向に延びる第1ワード線に接続される第1セルトランジスタと、ゲートが前記第2方向に延びる第2ワード線に接続される第2セルトランジスタと、一端が前記第1及び第2セルトランジスタに共有化される第1ソース/ドレインに接続される抵抗性記憶素子とを有し、
    前記第1セルトランジスタの第2ソース/ドレインは、前記第2方向に延びる第1ビット線に接続され、
    前記第2セルトランジスタの第3ソース/ドレインは、前記第2方向に延びる第2ビット線に接続され、
    前記抵抗性記憶素子の他端は、前記第1方向に延びる第3ビット線に接続され、
    前記第1及び第2メモリセル内の第2ソース/ドレインは、共有化され、前記第2及び第3メモリセル内の第3ソース/ドレインは、共有化され、前記第3及び第4メモリセル内の第2ソース/ドレインは、共有化され、
    前記第1乃至第4メモリセルは、それらに共通の素子領域内に配置される
    ことを特徴とする抵抗変化型半導体メモリ。
  5. 請求項１乃至４のいずれか１項に記載の抵抗変化型半導体メモリにおいて、前記第2方向に並び、前記第1方向に延びる複数のカラムを有するメモリセルアレイと、前記メモリセルアレイに対する読み出し/書き込みを制御する制御回路とを具備し、
    前記複数のカラムの各々は、前記第1乃至第4メモリセルを含み、
    前記制御回路は、前記メモリセルアレイの1ロウ内の複数のメモリセルに対して同時に前記読み出し/書き込みを行う
    ことを特徴とする抵抗変化型半導体メモリ。
  6. 請求項１乃至４のいずれか１項に記載の抵抗変化型半導体メモリにおいて、前記第2方向に並び、前記第1方向に延びる複数のカラムを有するメモリセルアレイと、前記メモリセルアレイに対する読み出し/書き込みを制御する制御回路とを具備し、
    前記複数のカラムの各々は、前記第1乃至第4メモリセルを含み、
    前記制御回路は、前記メモリセルアレイの1ロウ内の複数のメモリセルの全てを第1状態にした後、前記複数のメモリセルのうち所定のメモリセルを前記第1状態から第2状態に変化させる
    ことを特徴とする抵抗変化型半導体メモリ。
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