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TWI876641B - 半導體記憶元件及其製造方法 - Google Patents

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TWI876641B
TWI876641B TW112141791A TW112141791A TWI876641B TW I876641 B TWI876641 B TW I876641B TW 112141791 A TW112141791 A TW 112141791A TW 112141791 A TW112141791 A TW 112141791A TW I876641 B TWI876641 B TW I876641B
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deuterium
film
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塩田倫也
松下沙緒梨
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日商鎧俠股份有限公司
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Abstract

本發明之實施方式提供一種能提高記憶胞可靠性之半導體記憶元件及其製造方法。 本實施方式之半導體記憶元件具備積層體、半導體層、第1絕緣膜、第2絕緣膜、第3絕緣膜及第4絕緣膜。積層體係由絕緣層與導電層交替地沿著第1方向積層而成。半導體層沿著第1方向配置於積層體內。第1絕緣膜配置於積層體與半導體層之間。第2絕緣膜配置於積層體與第1絕緣膜之間。第3絕緣膜配置於積層體與第2絕緣膜之間。第4絕緣膜之第1部分配置於導電層與第3絕緣膜之間，第4絕緣膜之第2部分配置於導電層與絕緣層之間。第1部分中氘之平均濃度高於第3絕緣膜中氘之平均濃度。第1部分中氘濃度相對於氕濃度之比率低於第3絕緣膜中氘濃度相對於氕濃度之比率。

Description

半導體記憶元件及其製造方法
本實施方式係關於一種半導體記憶元件及其製造方法。
作為半導體記憶裝置，已知有將記憶胞三維地配置而成之NAND(Not AND，反及)快閃記憶體。該NAND快閃記憶體中，於複數個電極層與絕緣層交替地積層而成之積層體設置有貫通該積層體之記憶體孔。藉由於該記憶體孔內設置阻擋絕緣膜、電荷蓄積膜、隧道絕緣膜、及半導體層(通道層)，而形成複數個記憶胞串聯地連接之記憶體串。藉由控制保持於電荷蓄積膜中之電荷量而於記憶胞中記憶資料。
本發明欲解決之問題在於，提供一種能夠提高記憶胞之可靠性之半導體記憶元件及其製造方法。
本實施方式之半導體記憶元件具備積層體、半導體層、第1絕緣膜、第2絕緣膜、第3絕緣膜、及第4絕緣膜。積層體係由絕緣層與導電層交替地沿著第1方向積層而成。半導體層沿著第1方向配置於積層體內。第1絕緣膜沿著第1方向配置於積層體與半導體層之間。第2絕緣膜沿著第1方向配置於積層體與第1絕緣膜之間。第3絕緣膜沿著第1方向配置於積層體與第2絕緣膜之間。第4絕緣膜具有第1部分及第2部分。第1部分配置於導電層與第3絕緣膜之間，第2部分沿著與第1方向交叉之第2方向配置於導電層與絕緣層之間，且與第1部分連接。第1部分中之氘之平均濃度高於第3絕緣膜中之氘之平均濃度。第1部分中之氘濃度相對於氕濃度之比率，低於第3絕緣膜中之氘濃度相對於氕濃度之比率。
以下，參照圖式對本發明之實施方式進行說明。本實施方式並不限定本發明。圖式係示意圖或概念圖，各部分之比率等未必與實物相同。於說明書與圖式中，對與關於已出現之圖式而於上文敍述過之內容相同之要素標註相同之符號，並適當省略詳細之說明。
(第1實施方式) 圖1係表示第1實施方式之半導體記憶元件之結構之立體圖。圖1之半導體記憶元件例如為三維型NAND記憶體。
圖1之半導體記憶元件具備核心絕緣膜1、通道半導體層2、隧道絕緣膜3、電荷蓄積膜4、阻擋絕緣膜5、及電極層6。阻擋絕緣膜5包含絕緣膜5a及絕緣膜5b。電極層6包含障壁金屬層6a及電極材層6b。隧道絕緣膜3、電荷蓄積膜4、及阻擋絕緣膜5亦被稱為胞積層膜。
本實施方式之半導體記憶元件係於基板上交替地積層複數個電極層與複數個絕緣層，於該等電極層及絕緣層內設置有記憶體孔H1。圖1表示了該等電極層中之1個電極層6。該等電極層例如作為NAND記憶體之字元線發揮功能。圖1表示了與基板之表面平行且相互垂直之X方向及Y方向、以及與基板表面垂直之Z方向。於本說明書中，將+Z方向作為上方向來處理，將-Z方向作為下方向來處理。-Z方向既可與重力方向一致，亦可不與重力方向一致。
核心絕緣膜1、通道半導體層2、隧道絕緣膜3、電荷蓄積膜4、及絕緣膜5a形成於記憶體孔H1內，構成NAND記憶體之記憶胞。絕緣膜5a形成於記憶體孔H1內之電極層及絕緣層之表面，電荷蓄積膜4形成於絕緣膜5a之表面。電荷蓄積膜4能夠於外側之側面與內側之側面之間蓄積電荷。隧道絕緣膜3形成於電荷蓄積膜4之表面，通道半導體層2形成於隧道絕緣膜3之表面。通道半導體層2作為記憶胞之通道發揮功能。核心絕緣膜1形成於通道半導體層2內。
絕緣膜5a例如為SiO膜(氧化矽膜)。電荷蓄積膜4例如為SiN膜(氮化矽膜)。隧道絕緣膜3例如為SiON膜(氮氧化矽膜)。通道半導體層2例如為多晶矽層。核心絕緣膜1例如為氧化矽膜。
絕緣膜5b、障壁金屬層6a、及電極材層6b形成於相互鄰接之絕緣層間，且依序形成於上側絕緣層之下表面、下側絕緣層之上表面、絕緣膜5a之側面。絕緣膜5b例如為氧化鋁等金屬絕緣膜。障壁金屬層6a例如為氮化鈦膜。電極材層6b例如為W(鎢)層。
圖2至圖5及圖10係表示第1實施方式之半導體記憶元件之製造方法之剖視圖。
首先，於基板11之上方形成絕緣膜12，於絕緣膜12上交替地形成複數個犧牲層13與複數個絕緣層14(圖2)。其結果，於絕緣膜12上，形成交替地包含複數個犧牲層13與複數個絕緣層14之積層膜S1。基板11例如為矽基板等半導體基板。絕緣膜12例如為氧化矽膜(SiO)。犧牲層13例如為氮化矽膜(SiN)，絕緣層14例如為氧化矽膜(SiO)。
接下來，形成貫通積層膜S1與絕緣膜12之記憶體孔H1(圖2)。其結果，設置於基板11與絕緣膜12之間之層之上表面於記憶體孔H1內露出。關於該層之詳細情況將於下文敍述。
接下來，於記憶體孔H1內，依序形成絕緣膜5a、電荷蓄積膜4、隧道絕緣膜3、及通道半導體層2之一部分(圖3)。接下來，自記憶體孔H1之底部，將絕緣膜5a、電荷蓄積膜4、隧道絕緣膜3、及通道半導體層2之該一部分利用蝕刻去除之後，於記憶體孔H1內，依序形成通道半導體層2之剩餘部分與核心絕緣膜1(圖3)。其結果，於記憶體孔H1內之積層膜S1及絕緣膜12之側面，依序形成絕緣膜5a、電荷蓄積膜4、隧道絕緣膜3、通道半導體層2、及核心絕緣膜1。
接下來，於積層膜S1內形成狹縫(未圖示)，利用該狹縫藉由磷酸等藥液將犧牲層13去除。其結果，於絕緣層14間形成複數個空腔H2(圖4)。
接下來，於該等空腔H2內之絕緣層14及絕緣膜5a之表面，形成包含氧化鋁之絕緣膜5b(圖5)。其結果，形成包含絕緣膜5a及絕緣膜5b之阻擋絕緣膜5。
繼而，如圖6所示，進行自由基氧化(自由基改質)。該自由基氧化使用OH ＊或OD ＊、氧自由基(O ＊)並利用加熱爐或RTP(Rapid Thermal Processing，快速熱處理)進行。熱處理環境以800℃～1100℃之範圍進行。又，氧自由基(O ＊)亦可使用電漿產生機構自氧(O 2)氣體形成。
自由基氧化例如於900℃及30秒之條件下進行。
藉由自由基氧化，於絕緣膜5a、5b形成較多之陷阱能階(捕獲部位)T。再者，於圖6中，省略了電荷蓄積膜4及隧道絕緣膜3中所包含之陷阱能階T之圖示。
繼而，使用氘(D 2)氣體及重水(D 2O)，例如於1000℃以上之熱負載條件下，進行RTP(Rapid Thermal Processing)。藉此，進行包含氧化鋁(AlO)之絕緣膜5b之結晶化及膜質之改善，並且如圖7所示，向胞積層膜，例如阻擋絕緣膜5、電荷蓄積膜4及隧道絕緣膜3中導入氘(D)。再者，圖7係表示一個空腔H2中之氘(D)導入之情況之剖視圖。
使用氘(D 2)氣體及重水(D 2O)之RTP例如於1035℃及約0秒～10秒之條件下進行。再者，重水(D 2O)以液體狀態導入至RTP裝置。
再者，亦可進行不使用氘(D 2)氣體而使用重水(D 2O)之RTP。使用重水(D 2O)之RTP亦可包含氬(Ar)或氮(N 2)氣體作為載氣。藉由使用氬或氮，就不需要使用價格高昂之氘(D 2)氣體，另一方面，由於重水(D 2O)將絕緣膜中之氕(H)取代為氘(D)之效率較高，故而即便為少量亦能夠將氘(D)充分地導入至絕緣膜中。即，能夠提供生產性優異之氘(D)導入工藝。
如圖7所示，圖6之步驟中所形成之陷阱能階T之懸鍵於氘(D)封端。因此，能夠將更多之氘(D)導入至絕緣膜5a、5b。
圖8表示氘(D)導入後之深度方向之濃度分佈。橫軸表示自包含AlO之絕緣膜5b起之X方向深度(depth)，即X方向距離。即，表示自包含AlO之絕緣膜5b之表面起，絕緣膜5b、包含SiO之絕緣膜5a、包含SiN之電荷蓄積膜4、包含SiON之隧道絕緣膜3、及通道半導體層2各自之深度方向距離。縱軸表示氘(D)之濃度。
根據圖8之第1實施方式可知，主要對包含SiN之電荷蓄積膜4及包含SiON之隧道絕緣膜3導入氘(D)。而且，胞積層膜中之氘(D)之平均濃度按照電荷蓄積膜4＞隧道絕緣膜3＞絕緣膜5b＞絕緣膜5a之順序變低。換言之，按照電荷蓄積膜4、電荷蓄積膜4與隧道絕緣膜3之界面、隧道絕緣膜3之順序變低。此處，所謂各膜之平均濃度，係指沿著對應之膜之深度方向將濃度分佈積分，將積分值除以對應之膜之厚度(X方向之厚度)所得之值。再者，包含SiN之電荷蓄積膜4與包含SiON之隧道絕緣膜3之交界能夠根據SIMS(Secondary Ion Mass Spectrometry，二次離子質譜法)分析中之SiN強度與O強度分析曲線來判斷。
如上所述，絕緣膜5b中之氘(D)之平均濃度高於絕緣膜5a中之氘(D)之平均濃度。
圖9表示氘(D)濃度相對於氕(H)濃度之濃度比率之分佈。橫軸與圖8所示之曲線圖之橫軸同樣地，表示自包含AlO之絕緣膜5b起之X方向深度(depth)，即X方向距離。縱軸表示氘(D)濃度相對於氕(H)濃度之濃度比率(D/H濃度比率)。
根據圖9可知，自電荷蓄積膜4至通道半導體層2為止之D/H濃度比率之分佈之傾向與圖8所示之氘(D)濃度之分佈之傾向相似。另一方面，絕緣膜5b中之D/H濃度比率低於絕緣膜5a中之D/H濃度比率。絕緣膜5a中之D/H濃度比率存在成為100以上之情況。
藉由參照圖6及圖7所說明之步驟，能夠使絕緣膜5a、5b中之氘(D)濃度、及D/H濃度比率變高。藉此，於絕緣膜5a、5b中，能夠將更多之懸鍵於氘(D)封端。又，能夠減少可靠性低之氕(H)封端。其結果，能夠抑制電荷自電荷蓄積膜4向阻擋絕緣膜5逃逸。因此，能夠提高資料保存特性及循環耐性，能夠提高記憶胞之可靠性。
如圖9所示，絕緣膜5b中沿著絕緣膜5a之部分、及絕緣膜5a之至少一者中之D/H濃度比率為1以上。更佳為，絕緣膜5b中沿著絕緣膜5a之部分、及絕緣膜5a之至少一者中之D/H濃度比率為10以上。於將成為絕緣膜中之缺陷之懸鍵利用氕(H)封端之情形時，因電應力而導致氕(H)脫離，因缺陷而導致作為記憶元件之電荷保持特性、作為絕緣膜之耐性劣化。於將絕緣膜中之懸鍵利用氘(D)封端之情形時，即便施加電應力，氘(D)亦穩定而不易脫離。其結果，成為缺陷之懸鍵穩定地以氘(D)封端，作為記憶元件之電荷保持特性、作為絕緣膜之耐性顯著地提高。藉由不僅導入氘(D)，而且減少氕(H)，使D/H濃度比率為10以上，能夠顯著地提高記憶胞之可靠性。於D/H濃度比率為10以上之情形時，懸鍵中氘(D)封端之比率D/(D＋H)超過10/(10＋1)＝90.9%。藉由使絕緣膜中之氘(D)封端比率超過90.9%，能夠顯著地改善半導體元件之特性。
絕緣膜5b中沿著絕緣膜5a之部分使用高介電絕緣膜(High-k膜)。一般而言，藉由將介電率k較高之絕緣膜用作閘極絕緣膜，能夠於薄膜之情形時增加閘極容量，能夠提高半導體之可靠性。另一方面，一般而言，若係介電率k較高之材料，則存在帶隙能降低之傾向。因此，由電荷蓄積膜4蓄積之電荷容易通過絕緣膜5b中沿著絕緣膜5a之部分、及絕緣膜5a洩漏，導致電荷保持特性容易劣化。因此，若使High-k絕緣膜中之D/H濃度比率為1以上，則作為半導體元件之特性得以提高。較佳為，若使D/H濃度比率為10以上(氘封端比率D/(D＋H)超過90.9%)，則半導體元件之特性會顯著地提高。絕緣膜5b中，作為High-k絕緣膜，較佳為介電率為8以上之AlO，亦可為ZrO 2、Ta 2O 5、TiO 2、HfO 2、HfSiO 4、La 2O 3、Y 2O 3、ZrO 2，藉由使用此種D/H濃度比率為10以上且介電率8以上之高介電絕緣膜，能夠提高半導體元件之特性。
如上所述，藉由使絕緣膜5b中沿著絕緣膜5a之部分、與絕緣膜5a之D/H濃度比率為10以上，能夠使包含絕緣膜5b中沿著絕緣膜5a之部分、絕緣膜5a、電荷蓄積膜4、隧道絕緣膜3之胞功能絕緣膜中之平均D/H濃度比率為10以上。胞功能絕緣膜中之平均氘(D)封端比率(D/(D＋H))能夠超過90.9%。藉由如此提高胞功能絕緣膜中之整體之平均D/H濃度比率、氘(D)封端比率，能夠提高半導體記憶元件之特性。
圖8及圖9所示之比較例包含複數個製造方法之例子。
第1比較例(E1)例如表示形成絕緣膜5b(參照圖5)，進行氮(N 2)退火之RTP，進行自由基氧化，進行使用氘(D 2)氣體之退火之情況之例子。氮(N 2)退火之RTP例如於1035℃及10秒之條件下進行。氮(N 2)退火之RTP例如為了絕緣膜5b之結晶化而進行。使用氘(D 2)氣體之退火例如於800℃及60分鐘之條件下進行。使用氘(D 2)氣體之退火例如為了導入氘(D)而進行。
於第2比較例(E2)中，於第1比較例中之使用氘(D 2)氣體之退火之後，進行再活化退火。再活化退火例如為1015℃之尖峰退火。使用氘(D 2)氣體之退火於將摻雜劑滅活之溫度帶進行。再活化退火例如為了使由使用氘(D 2)氣體之退火而滅活之摻雜劑再活化而進行。
如圖8所示，於第1實施方式中，與第1比較例及第2比較例相比，能夠提高絕緣膜5a、5b中之氘(D)濃度。如圖9所示，於第1實施方式中，與第1比較例及第2比較例相比，能夠提高絕緣膜5a、5b中之D/H濃度比率。
於第1比較例及第2比較例中，於絕緣膜5b之結晶化之後進行自由基氧化。於將絕緣膜5b結晶化之情形時，有難以形成絕緣膜5b中之陷阱能階T之可能性。又，於第1比較例及第2比較例中，於絕緣膜5b之結晶化之後，進行氘(D)之導入。結晶化前之絕緣膜5b為包含較多懸鍵之非晶形。結晶化後之絕緣膜5b由於懸鍵之數量大幅度減少，故而有氘(D)封端之懸鍵較少，難以將懸鍵利用氘(D)封端之可能性。
又，於第1比較例及第2比較例中，氘(D)之導入不使用重水(D 2O)。
又，於第1比較例及第2比較例中，進行再活化退火。
相對於此，於第1實施方式中，於自由基氧化之後，進行絕緣膜5b之結晶化。藉此，認為於結晶化前之絕緣膜5a中形成更多之陷阱能階T，絕緣膜5b之結晶化之後仍殘留較多之陷阱能階T。又，於第1實施方式中，絕緣膜5b之結晶化與氘(D)之導入大致同時地進行。藉此，於殘留有絕緣膜5b之懸鍵之狀態下，進行氘(D)之導入。其結果，能夠容易使懸鍵利用氘(D)封端。
又，於第1實施方式中，氘(D)之導入使用重水(D 2O)。重水(D 2O)與相對較穩定之氘(D 2)相比，更容易分離成自由基而將懸鍵利用氘(D)原子封端。又，重水(D 2O)為氧化種。由於O-D鍵穩定，故而與將Si-H鍵以成為Si-D鍵之方式取代相比，藉由於氧化工藝上形成為Si-O-D鍵，能夠更有效地將氕(H)取代為氘(D)。因此，藉由使用重水(D 2O)，能夠容易提高氘(D)之濃度。又，對於AlO之類之High-k絕緣膜，亦能藉由將O-H鍵取代為O-D鍵，而容易將絕緣膜5a、5b中之氕取代為氘。於重水(D 2O)處理之前，藉由利用自由基氧化將OH ＊導入至High-k絕緣膜，能夠將利用自由基導入之O-H鍵進而取代為O-D鍵。如此一來，能夠獲得D/H濃度比率為10以上之高介電絕緣膜。
又，於第1實施方式中，氘(D)之導入係與絕緣膜5b之結晶化大致同時地利用RTP來進行。藉此，不需要使用氘(D 2)氣體之退火。因此，不將摻雜劑滅活，亦不需要再活化退火。
於第3比較例(E3)中，例如為於使用氘(D 2)氣體及重水(D 2O)之RTP之後進行自由基氧化之情況，即於圖7所示步驟之後進行圖6所示步驟之情況之例子。
如圖8所示，於第1實施方式中，與第3比較例相比，能夠提高絕緣膜5a、5b中之氘(D)濃度。如圖9所示，於第1實施方式中，與第3比較例相比，能夠提高絕緣膜5a、5b中之D/H濃度比率。
於第3比較例中，與第1比較例及第2比較例同樣地，於絕緣膜5b之結晶化之後進行自由基氧化。
相對於此，於第1實施方式中，於自由基氧化之後，進行絕緣膜5b之結晶化。藉此，認為於結晶化之前之絕緣膜5a中形成更多之陷阱能階T，於絕緣膜5b之結晶化之後仍殘留較多之陷阱能階T。
於第1實施方式中，對於自由基氧化之後進行絕緣膜5b之結晶化之方法進行了敍述，但是結晶化、自由基氧化中之自氕向氘之取代係具有相互作用之工藝，使工藝參數(溫度、時間、壓力、氧化量、升溫/降溫速度、結晶化與自由基氧化與其他退火之順序)組合來改善元件之可靠性劣化則需要巨大之勞力。另一方面，藉由著眼於絕緣膜5a、5b中之D/H濃度比率，選擇如獲得D/H濃度比率超過10之絕緣膜5b中沿著絕緣膜5a之部分之工藝，能夠抑制元件性能之可靠性劣化。
藉由以上所說明，如本實施方式般，能夠形成將絕緣膜5a、絕緣膜5b、電荷蓄積膜4與隧道絕緣膜3之界面利用氘(D)封端之結構。若重複進行寫入/抹除動作，則於電荷蓄積膜4及隧道絕緣膜3中產生缺陷，蓄積於電荷蓄積膜4中之部分電荷會自該缺陷逃逸。這將導致資料丟失。電荷蓄積膜4及隧道絕緣膜3之缺陷被認為係因為以下情況而產生的，即，於記憶胞形成時有意或無意地導入之氕(H)因寫入/抹除動作所致之電應力而脫離。於本實施方式中，進而，藉由將絕緣膜5a中之D/H濃度比率提高至10以上，能夠減少因寫入/抹除動作中之電應力而脫離之絕緣膜5a中之氕(H)成分。其結果，能夠抑制部分電荷逃逸至電極層6，從而能夠提高元件特性。
關於SiN膜及SiON膜，當將氘(D)導入至膜中時，膜中之N-H鍵被取代為N-D鍵。N-D鍵與N-H鍵相比，電應力耐性極強。即，藉由將成為鍵缺陷之部位以氘(D)取代，能夠形成為對抗電應力之牢固之鍵。因此，只要能夠使電荷蓄積膜4及隧道絕緣膜3中之N-H鍵減少，使N-D鍵增大，就能夠抑制因寫入/抹除動作所致之電荷蓄積膜4及隧道絕緣膜3之劣化。又，能夠抑制寫入時或讀出時之誤寫入。又，即便於進行重複寫入抹除動作時，亦能夠獲得抑制可靠性劣化之效果。因此，可獲得能夠抑制記憶胞之可靠性劣化之半導體記憶元件。
進而，於本實施方式中，於電荷蓄積膜4與絕緣膜5a之界面以及絕緣膜5a與絕緣膜5b之界面，亦能夠形成利用氘(D)封端之結構。有蓄積於電荷蓄積膜4中之電荷亦向絕緣膜5a側逃逸之可能性。藉由對絕緣膜5a及絕緣膜5b積極地導入氘(D)，能夠進一步抑制電荷蓄積膜4中之電荷逃逸。藉此，能夠提高資料保存特性及循環耐性，從而能夠提高記憶胞之可靠性。
又，於本實施方式中，以使絕緣膜5a、5b中之氘(D)濃度變高，使氕(H)濃度變低之方式進行處理。藉此，能夠提高資料保存特性及循環耐性，從而能夠提高記憶胞之可靠性。儘管於第1、第2、第3比較例中，電荷蓄積膜4與隧道絕緣膜3中之氘濃度與實施例為相同程度，但於第1實施方式中記憶胞之可靠性得到了大幅度改善。於以第1比較例之記憶胞可靠性作為標準時，第2比較例之記憶胞可靠性指標之提高幅度為40，第3比較例中停留於280，相對於此，第1實施方式中之記憶胞可靠性指標提高1080。
又，作為本實施方式之變化例，能夠將使用氘(D 2)氣體及重水(D 2O)之工藝用作再活化退火。藉由於氘(D 2)氣體及重水(D 2O)環境下，例如進行1000℃以上之處理溫度且保持時間較短(例如5秒以內)之尖峰退火處理，能夠提高絕緣膜5a、5b中之D/H濃度比率。再者，尖峰退火處理係RTP中使升溫/降溫之速度變高，且減少峰值溫度之停留時間之退火處理。後續之工藝處理可能會減少氘(D)封端，藉由將使用氘(D 2)氣體及重水(D 2O)之工藝設於熱負載較高之製造步驟之最後，能夠保持較高之D/H濃度比率。例如，使用氘(D 2)氣體及重水(D 2O)之工藝溫度高於製造步驟中後續之所有溫度工藝。藉由進行如此之工藝，能夠獲得提高D/H濃度比率，進一步抑制可靠性劣化之元件。本變化例中之記憶胞之可靠性指標提高了1240。
如此，於使用氘(D 2)氣體及重水(D 2O)進行RTP之後，使用通常之工藝，於該等空腔H2內之絕緣膜5b之表面，依序形成障壁金屬層6a及電極材層6b(圖10)。其結果，於各空腔H2內，形成包含障壁金屬層6a及電極材層6b之電極層6，於絕緣膜12上，形成交替地包含複數個電極層6及複數個絕緣層14之積層膜S2。將犧牲層13去除而形成絕緣膜5b、障壁金屬層6a、及電極材層6b之處理被稱為替換處理。
如此一來，製造出本實施方式之半導體記憶元件(圖10)。圖1表示了圖10所示之半導體記憶元件之一部分。
如以上所說明，根據本實施方式，可獲得能夠抑制記憶胞之可靠性劣化之半導體記憶元件。
(第2實施方式)關於第2實施方式之半導體記憶元件，參照圖11至圖20進行說明。圖11至圖20係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。
圖11表示了於圖4所示之步驟中於積層膜S1內形成狹縫(H5)之後，且於圖4之步驟中將犧牲層13去除之前之剖面。圖11表示了於記憶體孔H1內依序形成之絕緣膜5a、電荷蓄積膜4、隧道絕緣膜3、通道半導體層2、及核心絕緣膜1。圖11之絕緣膜5a、電荷蓄積膜4、及隧道絕緣膜3未自記憶體孔H1之底部去除，而得以保留。如此之結構例如於積層膜S1較厚之情形時採用。
圖11還表示了於基板11之上方依序形成之絕緣膜21、金屬層22a、下部半導體層22b、絕緣膜23、半導體層24、絕緣膜25、上部半導體層22c、絕緣膜26、及閘極層27。本實施方式之絕緣膜12係於圖2之步驟中於基板11之上方介隔該等絕緣膜或層而形成。絕緣膜21例如為氧化矽膜。金屬層22a例如為W層。下部半導體層22b例如為多晶矽層。絕緣膜23例如為氧化矽膜。半導體層24例如為多晶矽層。絕緣膜25例如為氧化矽膜。上部半導體層22c例如為多晶矽層。絕緣膜26例如為氧化矽膜。閘極層27例如為多晶矽層。金屬層22a、下部半導體層22b、及上部半導體層22c構成源極線22。即，通道半導體層2電性連接於源極線22。此處，所謂A與B電性連接，係指A與B既可直接連接，亦可經由導電體而間接地連接。
本實施方式之記憶體孔H1係於圖2之步驟中，以貫通積層膜S1、絕緣膜12、閘極層27、絕緣膜26、上部半導體層22c、絕緣膜25、半導體層24、及絕緣膜23，且到達下部半導體層22b之方式形成。絕緣膜5a、電荷蓄積膜4、隧道絕緣膜3、通道半導體層2、及核心絕緣膜1於圖3之步驟中，依序形成於該記憶體孔H1內。
於圖11所示之步驟中，以貫通積層膜S1、絕緣膜12、閘極層27、絕緣膜26、上部半導體層22c、及絕緣膜25且到達半導體層24之方式，形成狹縫H5。狹縫H5係第1凹部之例子。於圖11之步驟中，還於狹縫H5之側面及底面形成絕緣膜28。絕緣膜28例如為SiN膜。
接下來，藉由蝕刻將絕緣膜28自狹縫H5之底部去除，並藉由使用狹縫H5之濕式蝕刻來將半導體層24去除(圖12)。其結果，於絕緣膜25與絕緣膜23之間形成空腔H6。接下來，藉由使用狹縫H5與空腔H6之CDE(Chemical Dry Etching，化學乾式蝕刻)，而將絕緣膜25及絕緣膜23去除，並且對露出於空腔H6內之絕緣膜5a、電荷蓄積膜4、及隧道絕緣膜3進行加工(圖10)。其結果，空腔H6之體積擴大，並且於空腔H6內露出通道半導體層2之側面。
接下來，於空腔H6內形成中間半導體層22d(圖13)。其結果，於下部半導體層22b與上部半導體層22c之間形成中間半導體層22d，從而形成依序包含金屬層22a、下部半導體層22b、中間半導體層22d、及上部半導體層22c之源極線22。中間半導體層22d例如為摻雜有磷(P)之多晶矽層。源極線22利用中間半導體層22d而與通道半導體層2電性連接。
接下來，自狹縫H5將絕緣膜28去除(圖14)。其結果，積層膜S1之側面露出於狹縫H5內。
接下來，對狹縫H5內供給水蒸氣(H 2O)，進行氧化處理(圖15)。其結果，露出於狹縫H5內之上部半導體層22c、中間半導體層22d、及閘極層27之表面因水蒸氣而氧化，如圖16所示，產生由上部半導體層22c之表面氧化而形成之氧化膜22e(例如SiO膜)、由中間半導體層22d之表面氧化而形成之氧化膜22f(例如SiO膜)、由閘極層27之表面氧化而形成之氧化膜27a(例如SiO膜)。
接下來，利用狹縫H5，用磷酸等藥液將犧牲層13去除。其結果，於絕緣層14間形成複數個空腔H2(圖17)。再者，上部半導體層22c、中間半導體層22d、及閘極層27由氧化膜22e、22f、27a覆蓋，故而於圖17之步驟中不被去除。
接下來，於空腔H2內之絕緣層14及絕緣膜5a之表面，形成包含AlO之絕緣膜5b(圖18)。然後，藉由進行第1實施方式中所說明之熱處理，對包含AlO之絕緣膜5b、包含SiO之絕緣膜5a、包含SiN之電荷蓄積膜4、包含SiON之隧道絕緣膜3導入氘(D)(圖19)。
接下來，於空腔H2內之絕緣膜5b之表面依序形成障壁金屬層6a、及電極材層6b(圖20)。其結果，形成包含絕緣膜5a及絕緣膜5b之阻擋絕緣膜5。進而，於各空腔H2內，形成包含障壁金屬層6a及電極材層6b之電極層6，於絕緣膜12上，形成交替地包含複數個電極層6及複數個絕緣層14之積層膜S2。接下來，於狹縫H5內形成絕緣膜29(圖20)。絕緣膜29例如為氧化矽膜。
如此一來，製造出第2實施方式之半導體記憶元件(圖20)。圖1表示了圖20所示之半導體記憶元件之一部分。該第2實施方式之半導體記憶元件亦與第1實施方式同樣，能夠抑制記憶胞之可靠性劣化。
對本發明之幾個實施方式進行了說明，但是該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等實施方式能夠以其他各種方式實施，於不脫離發明主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，同樣亦包含於申請專利範圍中所記載之發明及與其均等之範圍中。 [相關申請案之參照]
本申請案享有以日本專利申請案2022-203628號(申請日：2022年12月20日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:核心絕緣膜 2:通道半導體層 2a:半導體層 2b:半導體層 3:隧道絕緣膜 4:電荷蓄積膜 5:阻擋絕緣膜 5a:絕緣膜 5b:絕緣膜 6:電極層 6a:障壁金屬層 6b:電極材層 11:基板 12:絕緣膜 13:犧牲層 14:絕緣層 15:絕緣膜 16:電極層 16a:氧化膜 17:連接層 7a:氧化膜 18:絕緣膜 21:絕緣膜 22:源極線 22a:金屬層 22b:下部半導體層 22c:上部半導體層 22d:中間半導體層 22e:氧化膜 22f:氧化膜 23:絕緣膜 24:半導體層 25:絕緣膜 26:絕緣膜 27:閘極層 27a:氧化膜 28:絕緣膜 29:絕緣膜 H1:記憶體孔 H2:空腔 H5:狹縫 H6:空腔 S1:積層膜 S2:積層膜 T:陷阱能階(捕獲部位)
圖1係表示第1實施方式之半導體記憶元件之結構之立體圖。 圖2係表示第1實施方式之半導體記憶元件之製造方法之剖視圖。 圖3係表示第1實施方式之半導體記憶元件之製造方法之剖視圖。 圖4係表示第1實施方式之半導體記憶元件之製造方法之剖視圖。 圖5係表示第1實施方式之半導體記憶元件之製造方法之剖視圖。 圖6係說明第1實施方式之半導體記憶元件之製造方法中之熱處理之剖視圖。 圖7係說明第1實施方式之半導體記憶元件之製造方法中之熱處理之剖視圖。 圖8係表示利用圖7所示之熱處理導入至胞積層膜之氘之分佈之曲線圖。 圖9係表示胞積層膜中之氘濃度相對於氕濃度之濃度比率分佈之曲線圖。 圖10係表示第1實施方式之半導體記憶元件之製造方法之剖視圖。 圖11係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。 圖12係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。 圖13係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。 圖14係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。 圖15係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。 圖16係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。 圖17係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。 圖18係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。 圖19係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。 圖20係表示第2實施方式之半導體記憶元件之製造方法之剖視圖。
1:核心絕緣膜 2:通道半導體層 3:隧道絕緣膜 4:電荷蓄積膜 5:阻擋絕緣膜 5a:絕緣膜 5b:絕緣膜 6:電極層 6a:障壁金屬層 6b:電極材層 11:基板 12:絕緣膜 14:絕緣層 H1:記憶體孔 H2:空腔 S2:積層膜

Claims (6)

  1. 一種半導體記憶元件，其具備：積層體，其由絕緣層與導電層交替地沿著第1方向積層而成；半導體層，其沿著上述第1方向配置於上述積層體內；第1絕緣膜，其沿著上述第1方向配置於上述積層體與上述半導體層之間；第2絕緣膜，其沿著上述第1方向配置於上述積層體與上述第1絕緣膜之間；第3絕緣膜，其沿著上述第1方向配置於上述積層體與上述第2絕緣膜之間；以及第4絕緣膜，其具有第1部分及第2部分，且上述第1部分配置於上述導電層與上述第3絕緣膜之間，上述第2部分沿著與上述第1方向交叉之第2方向配置於上述導電層與上述絕緣層之間，且與上述第1部分連接；上述第1部分中氘之平均濃度高於上述第3絕緣膜中氘之平均濃度，上述第1部分中氘濃度相對於氕濃度之比率，低於上述第3絕緣膜中氘濃度相對於氕濃度之比率。
  2. 如請求項1之半導體記憶元件，其中上述第1部分及上述第3絕緣膜之至少一者中氘濃度相對於氕濃度之比率為1以上。
  3. 如請求項2之半導體記憶元件，其中上述第1部分及上述第3絕緣膜之至少一者中氘濃度相對於氕濃度之比率為10以上。
  4. 如請求項1之半導體記憶元件，其進而具備沿著上述第2方向配置之第1配線，上述半導體層電性連接於上述第1配線。
  5. 如請求項1之半導體記憶元件，其中上述第1絕緣膜包含氮氧化矽，上述第2絕緣膜包含氮化矽，上述第3絕緣膜包含氧化矽，上述第4絕緣膜包含氧化鋁。
  6. 如請求項1之半導體記憶元件，其中上述第1部分具有High-k膜，上述High-k膜中氘濃度相對於氕濃度之比率為10以上。
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