[go: up one dir, main page]

TWI876595B - 半導體元件及其形成方法 - Google Patents

半導體元件及其形成方法 Download PDF

Info

Publication number
TWI876595B
TWI876595B TW112139625A TW112139625A TWI876595B TW I876595 B TWI876595 B TW I876595B TW 112139625 A TW112139625 A TW 112139625A TW 112139625 A TW112139625 A TW 112139625A TW I876595 B TWI876595 B TW I876595B
Authority
TW
Taiwan
Prior art keywords
gate
gate structure
source
drain
cross
Prior art date
Application number
TW112139625A
Other languages
English (en)
Other versions
TW202510665A (zh
Inventor
邱宗凱
吳亭昀
王振印
思雅 廖
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202510665A publication Critical patent/TW202510665A/zh
Application granted granted Critical
Publication of TWI876595B publication Critical patent/TWI876595B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在實施例中，一種半導體元件包括：第一電晶體，包括第一閘極結構；第二電晶體，包括第二閘極結構，第二閘極結構設置於第一閘極結構之上並耦合至第一閘極結構；第三閘極結構；第四閘極結構，第四閘極結構設置於第三閘極結構之上並耦合至第三閘極結構；閘極隔離區，位於第一閘極結構與第三閘極結構之間，閘極隔離區設置於第二閘極結構與第四閘極結構之間；以及交叉耦合接觸件，在閘極隔離區、第一閘極結構及第三閘極結構下方延伸，交叉耦合接觸件耦合至第一閘極結構。

Description

半導體元件及其形成方法
本揭露實施例是關於一種半導體元件及其形成方法。
半導體裝置用於各種電子應用(例如(舉例而言)個人電腦、行動電話、數位相機及其他電子裝備)中。半導體裝置通常藉由以下方式製作而成：在半導體基底之上依序沈積絕緣層或介電層、導電層及半導體層，並使用微影對各種材料層進行圖案化以在上面形成電路組件及元件。
半導體行業藉由不斷減小最小特徵大小(minimum feature size)來不斷改善各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此使得更多的組件能夠整合至給定區域中。然而，隨著最小特徵大小減小，出現了應被解決的另外的問題。
在實施例中，一種半導體元件包括：第一電晶體，包括 第一閘極結構；第二電晶體，包括第二閘極結構，第二閘極結構設置於第一閘極結構之上並耦合至第一閘極結構；第三閘極結構；第四閘極結構，第四閘極結構設置於第三閘極結構之上並耦合至第三閘極結構；閘極隔離區，位於第一閘極結構與第三閘極結構之間，閘極隔離區設置於第二閘極結構與第四閘極結構之間；以及交叉耦合接觸件，在閘極隔離區、第一閘極結構及第三閘極結構下方延伸，交叉耦合接觸件耦合至第一閘極結構。
在實施例中，一種半導體元件包括：正面內連結構；背面內連結構；以及裝置層，位於背面內連結構與正面內連結構之間，裝置層包括：第一反相器；第二反相器；第一交叉耦合接觸件，將第一反相器的第一輸出連接至第二反相器的第一輸入；以及第二交叉耦合接觸件，將第二反相器的第二輸出連接至第一反相器的第二輸入，第一交叉耦合接觸件及第二交叉耦合接觸件各自具有在第一方向上沿著裝置層的相應閘極電極延伸的第一段。
在實施例中，一種半導體元件的形成方法包括：在半導體鰭片之上形成奈米結構，半導體鰭片自隔離區延伸；形成下部閘極結構、上部閘極結構及閘極隔離區，下部閘極結構包覆環繞奈米結構的下部子集，上部閘極結構包覆環繞奈米結構的上部子集，閘極隔離區相鄰於下部閘極結構及上部閘極結構；移除隔離區的一部分；在隔離區的背面上沈積介電層；以及形成交叉耦合接觸件，交叉耦合接觸件具有沿著介電層的表面延伸的線部分，並且具有延伸貫穿介電層及隔離區以與下部閘極結構接觸的閘極 通孔部分，線部分在閘極隔離區下方跨越。
50:基底
52:多層式堆疊
54:虛設層
54A:第一虛設層
54B:第二虛設層
56:半導體層
56L:下部半導體層
56U:上部半導體層
62:半導體鰭片
64:奈米結構
64A:第一虛設奈米結構
64B:第二虛設奈米結構
66:奈米結構
66L:下部半導體奈米結構
66M:中間半導體奈米結構
66U:上部半導體奈米結構
70:隔離區
72:虛設介電層
74:虛設閘極層
76:罩幕層
82:虛設介電質
84:虛設閘極
86:罩幕
90:閘極間隔件
92:鰭片間隔件
94:源極/汲極凹陷
98:內間隔件
100:隔離結構
108:源極/汲極區
108L:下部磊晶源極/汲極區
108L1:第一下部源極/汲極區
108L2:第二下部源極/汲極區
108L3:第三下部源極/汲極區
108L4:第四下部源極/汲極區
108U:上部磊晶源極/汲極區
108U1:第一上部源極/汲極區
108U2:第二上部源極/汲極區
108U3:第三上部源極/汲極區
108U4:第四上部源極/汲極區
108U5:第五上部源極/汲極區
108U6:第六上部源極/汲極區
112:第一接觸蝕刻終止層(CESL)
114:第一層間介電質(ILD)
122:第二CESL
124:第二ILD
132:閘極介電質
134:閘極電極
134L:下部閘極電極
134L1:第一下部閘極電極
134L2:第二下部閘極電極
134L3:第三下部閘極電極
134L4:第四下部閘極電極
134U:上部閘極電極
134U1:第一上部閘極電極
134U2:第二上部閘極電極
134U3:第三上部閘極電極
134U4:第四上部閘極電極
136:閘極隔離區
136A:第一閘極隔離區
136B:第二閘極隔離區
138:閘極罩幕
142、182:金屬-半導體合金區
144:上部源極/汲極接觸件
152:蝕刻終止層(ESL)
154:第三ILD
156:上部閘極接觸件
158:上部源極/汲極通孔
158B:位元線通孔
158BB:反相位元線通孔
158R:參考電壓通孔
160:裝置層
170:正面內連結構
172、202:介電層
174、204:導電特徵
174L:導電線
176:介電鰭片
184:下部源極/汲極接觸件
184A:第一共享源極/汲極接觸件
184B:第二共享源極/汲極接觸件
186:接觸間隔件
192:ESL
194:第四ILD
196:下部閘極接觸件
196W:字元線接觸件
198:下部源極/汲極通孔
198S:電源電壓通孔
200:背面內連結構
204L:第一層級導電線
204P:電源軌
208:交叉耦合接觸件
208A:第一交叉耦合接觸件
208B:第二交叉耦合接觸件
208DV:源極/汲極通孔部分
208GV:閘極通孔部分
208L:線部分
A-A'、B-B':橫截面
BL:位元線
BLB:反相位元線
INV1:第一反相器
INV2:第二反相器
PDA:第一下拉電晶體
PDB:第二下拉電晶體
PGA:第一傳輸閘電晶體
PGB:第二傳輸閘電晶體
PUA:第一上拉電晶體
PUB:第二上拉電晶體
VDD:電源電壓
VSS:參考電壓
WL:字元線
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1根據一些實施例以三維視圖示出例如互補場效電晶體(complementary field-effect transistor，CFET)等堆疊電晶體的實例示意圖。
圖2至圖12是根據一些實施例的在製造CFET時的中間階段的視圖。
圖13是SRAM胞元的示意圖。
圖14A至圖14D是根據一些實施例的CFET記憶體胞元的視圖。
圖15A至圖15B是根據一些實施例的CFET記憶體胞元的交叉耦合接觸件的視圖。
圖16是根據一些實施例的CFET記憶體胞元的三維視圖。
圖17A至圖17D是根據一些實施例的CFET記憶體胞元的視圖。
圖18是根據一些實施例的CFET記憶體胞元的三維視圖。
以下揭露內容提供諸多不同的實施例或實例以用於實施本發明的不同特徵。以下闡述組件及排列形式的具體實例以簡化本揭露。當然，該些僅為實例且非旨在進行限制。舉例而言，在以下說明中在第二特徵之上或在第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本發明可在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡單及清晰的目的，且自身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，在本文中可能使用例如「在…下方(beneath)」、「在…之下(below)」、「下部的(lower)」、「在…之上(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的取向以外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地作出解釋。
根據各種實施例，對互補場效電晶體(complementary field-effect transistor，CFET)進行內連以形成記憶體胞元，例如 靜態隨機存取記憶體(static random-access memory，SRAM)胞元。CFET包括豎直地堆疊的互補奈米結構-FET，並且SRAM胞元具有四電晶體覆蓋區(four-transistor footprint)，例如四個p型電晶體及上覆的四個n型電晶體的覆蓋區。當SRAM胞元是六電晶體SRAM胞元時，覆蓋區中用於p型電晶體中的兩者的區未被使用。SRAM胞元的電晶體使用與未使用的p型區交疊的交叉耦合接觸件(cross-coupling contact)進行內連。因此，交叉耦合接觸件可與未使用的p型區中的特徵(例如，閘極電極)交疊，且其間的洩漏風險低。內連複雜性可因此降低，並且裝置微縮化可因此更進一步。
圖1根據一些實施例示出例如互補場效電晶體(CFET)等堆疊電晶體的實例示意圖。圖1是三維視圖，其中為了說明清晰起見，CFET的一些特徵被省略。
CFET包括多個豎直地堆疊的奈米結構-FET(例如，奈米線FET、奈米片FET、多橋通道(multi bridge channel，MBC)FET、奈米帶FET、全環繞閘極(gate-all-around，GAA)FET等)。舉例而言，CFET可包括第一裝置類型(例如，n型/p型)的下部奈米結構-FET及與第一裝置類型相反的第二裝置類型(例如，p型/n型)的上部奈米結構-FET。具體而言，CFET可包括下部P通道金屬氧化物半導體(P-channel metal oxide semiconductor，PMOS)電晶體及上部N通道金屬氧化物半導體(N-channel metal oxide semiconductor，NMOS)電晶體，或者CFET可包括下部NMOS 電晶體及上部PMOS電晶體。奈米結構-FET中的每一者包括半導體奈米結構66(包括下部半導體奈米結構66L及上部半導體奈米結構66U)，其中半導體奈米結構66充當奈米結構-FET的通道區。半導體奈米結構66可為奈米片、奈米線等。下部半導體奈米結構66L用於下部奈米結構-FET，且上部半導體奈米結構66U用於上部奈米結構-FET。通道隔離材料(未在圖1中明確示出；參見圖12)可用於使上部半導體奈米結構66U與下部半導體奈米結構66L分離且電性隔離。
閘極介電質132沿著半導體奈米結構66的頂表面、側壁及底表面。閘極電極134(包括下部閘極電極134L及上部閘極電極134U)位於閘極介電質132之上並且圍繞半導體奈米結構66。源極/汲極區108(包括下部磊晶源極/汲極區108L及上部磊晶源極/汲極區108U)設置於閘極介電質132及閘極電極134的相對側處。源極/汲極區108可端視上下文而各別地或共同地指代源極或汲極。可形成隔離特徵來對源極/汲極區108中的多個預設的源極/汲極區108進行分離。舉例而言，上部磊晶源極/汲極區108U可藉由一或多個介電層(圖1中未明確示出；參見圖12)而與下部磊晶源極/汲極區108L分離。下部閘極電極134L可耦合至上部閘極電極134U。作為另外一種選擇，亦可形成隔離特徵來對閘極電極134中的多個預設的閘極電極134進行分離。舉例而言，下部閘極電極134L可藉由隔離層而與上部閘極電極134U分離。通道區、閘極及/或源極/汲極區之間的隔離特徵使得能夠達成豎直地堆 疊的電晶體，藉此提高裝置密度。由於CFET的豎直堆疊特性，所述示意圖亦可被稱為堆疊電晶體或折疊電晶體。
圖1進一步示出在隨後的各圖中使用的參考橫截面。橫截面A-A'平行於CFET的半導體奈米結構66的縱軸，並且位於例如CFET的源極/汲極區108之間的電流流動方向上。橫截面B-B'垂直於橫截面A-A'，並且沿著CFET的閘極電極134的縱軸。橫截面C-C'平行於橫截面B-B'，並且延伸貫穿CFET的源極/汲極區108。為了清晰起見，後續的各圖參考該些參考橫截面。
圖2至圖12是根據一些實施例的在製造CFET時的中間階段的視圖。圖2、圖3及4是示出與圖1類似的三維視圖的三維視圖。圖5、圖6、圖7、圖8A、圖9A、圖10、圖11及12示出沿著與圖1中的參考橫截面A-A'類似的橫截面的剖視圖。圖8B及圖9B示出沿著與圖1中的參考橫截面B-B'類似的橫截面的剖視圖。圖8C及圖9C示出沿著與圖1中的參考橫截面C-C'類似的橫截面的剖視圖。
在圖2中，提供基底50。基底50可為經摻雜(例如，摻雜有p型摻雜劑或n型摻雜劑)或未經摻雜的半導體基底，例如塊體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底或類似基底。基底50可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如掩埋式氧化物(buried oxide，BOX)層、氧化矽層或類似層。絕緣體層設置於通常為矽基底或玻璃基底的基底核心上。亦可使用其 他基底，例如多層式基底或梯度基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括摻雜有碳的矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或者其組合。舉例而言，基底50可為包括形成於矽鍺層上的半導體材料層的多層式基底，其中矽鍺層設置於通常為矽基底或玻璃基底的基底核心上。
在基底50之上形成多層式堆疊52。多層式堆疊52包括交替的虛設層54(包括第一虛設層54A及第二虛設層54B)與半導體層56(包括下部半導體層56L及上部半導體層56U)。下部半導體層56L及第一虛設層54A的下部子集設置於第二虛設層54B之下。上部半導體層56U及第一虛設層54A的上部子集設置於第二虛設層54B之上。如隨後更詳細地闡述，將移除虛設層54，並且將對半導體層56進行圖案化以形成CFET的通道區。具體而言，將對下部半導體層56L進行圖案化以形成CFET的下部奈米結構-FET的通道區，且將對上部半導體層56U進行圖案化以形成CFET的上部奈米結構-FET的通道區。
多層式堆疊52被示出為包括特定數目的虛設層54及特定數目的半導體層56。應理解，多層式堆疊52可包括任意數目的虛設層54及半導體層56。多層式堆疊52的每一層可藉由例如氣相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)等製程而生長，藉由例如化學氣相沈積(chemical vapor deposition，CVD)或原子層沈積(atomic layer deposition，ALD)等製程進行沈積，或進行類似操作。
第一虛設層54A由第一半導體材料形成，且第二虛設層54B由第二半導體材料形成。第一半導體材料及第二半導體材料可選自基底50的候選半導體材料。第一半導體材料與第二半導體材料對彼此具有高蝕刻選擇性。因此，在後續處理中，第二虛設層54B的材料可相較於第一虛設層54A的材料以更快的速率被移除。在一些實施例中，第一虛設層54A由具有低的鍺濃度(例如，鍺濃度在10%至40%的範圍內)的矽鍺形成，且第二虛設層54B由具有高的鍺濃度(例如，鍺濃度在40%至50%的範圍內)的矽鍺形成。
半導體層56(包括下部半導體層56L及上部半導體層56U)由一或多種半導體材料形成。半導體材料可選自基底50的候選半導體材料。下部半導體層56L與上部半導體層56U可由相同的半導體材料形成，或者可由不同的半導體材料形成。在一些實施例中，下部半導體層56L與上部半導體層56U兩者皆由適用於p型裝置及n型裝置的半導體材料(例如矽)形成。在一些實施例中，下部半導體層56L由適用於p型裝置的半導體材料(例如，鍺或矽鍺)形成，且上部半導體層56U由適用於n型裝置的半導體材料(例如，矽或碳化矽)形成。半導體層56的半導體材料對虛設層54的半導體材料具有高蝕刻選擇性。因此，在後續處理中，虛設層54的材料可相較於半導體層56的材料以更快的速率被移除。 在一些實施例中，半導體層56由矽形成，在此處理步驟中，矽可未經摻雜或經輕摻雜。
多層式堆疊52的一些層可較多層式堆疊52的其他層厚。第二虛設層54B的厚度可不同於(例如，大於或小於)第一虛設層54A中的每一者的厚度。此外，半導體層56中的每一者的厚度可不同於(例如，大於或小於)虛設層54中的每一者的厚度。
在圖3中，在基底50中形成半導體鰭片62。此外，在多層式堆疊52中形成奈米結構64、66(包括第一虛設奈米結構64A、第二虛設奈米結構64B、下部半導體奈米結構66L、中間半導體奈米結構66M及上部半導體奈米結構66U)。在一些實施例中，藉由在多層式堆疊52及基底50中蝕刻出溝渠，可分別在多層式堆疊52及基底50中形成奈米結構64、66及半導體鰭片62。蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。藉由對多層式堆疊52進行蝕刻而形成奈米結構64、66可自第一虛設層54A界定第一虛設奈米結構64A，自第二虛設層54B界定第二虛設奈米結構64B，自下部半導體層56L中的一些下部半導體層56L界定下部半導體奈米結構66L，自上部半導體層56U中的一些上部半導體層56U界定上部半導體奈米結構66U，且自下部半導體層56L中的一些下部半導體層56L及上部半導體層56U中的一些上部半導體層56U界定中間半導體奈米結構66M。第一虛設奈米結構64A及第二虛設奈米結構64B可 更被統稱為虛設奈米結構64。下部半導體奈米結構66L及上部半導體奈米結構66U可更被統稱為半導體奈米結構66。
如隨後更詳細闡述，將移除奈米結構64、66之中的各個奈米結構以形成CFET的通道區。具體而言，下部半導體奈米結構66L將充當CFET的下部奈米結構-FET的通道區。此外，上部半導體奈米結構66U將充當CFET的上部奈米結構-FET的通道區。
中間半導體奈米結構66M是直接位於第二虛設奈米結構64B之上/之下(例如，與第二虛設奈米結構64B接觸)的半導體奈米結構66。取決於隨後形成的源極/汲極區的高度，中間半導體奈米結構66M可鄰接或者可不鄰接任何源極/汲極區，並且可充當或者可不充當CFET的功能通道區。隨後將利用隔離結構來替代第二虛設奈米結構64B。隔離結構及中間半導體奈米結構66M可界定下部奈米結構-FET與上部奈米結構-FET的邊界。
可藉由任何合適的方法來對半導體鰭片62及奈米結構64、66進行圖案化。舉例而言，可使用包括雙重圖案化製程(double-patterning process)或多重圖案化製程(multi-patterning process)在內的一或多種光微影製程(photolithography process)對半導體鰭片62及奈米結構64、66進行圖案化。一般而言，雙重圖案化製程或多重圖案化製程結合了光微影與自對準製程，使得能夠產生以下圖案：所述圖案具有例如較以其他方法使用單一直接光微影製程可獲得的節距小的節距。舉例而言，在一個實施 例中，在基底之上形成犧牲層且使用光微影製程對所述犧牲層進行圖案化。使用自對準製程在圖案化犧牲層的旁邊形成間隔件。然後移除犧牲層，且然後可使用剩餘的間隔件對半導體鰭片62及奈米結構64、66進行圖案化。在一些實施例中，罩幕(或其他層)可保留於奈米結構64、66上。
儘管半導體鰭片62及奈米結構64、66中的每一者被示出為自始至終具有恆定的寬度，但在其他實施例中，半導體鰭片62及/或奈米結構64、66可具有錐形側壁，使得半導體鰭片62及/或奈米結構64、66中的每一者的寬度在朝向基底50的方向上連續增加。在此類實施例中，奈米結構64、66中的每一者可具有不同的寬度並且形狀為梯形。
此外，在基底50之上且在相鄰的半導體鰭片62之間形成隔離區70。隔離區70可包括襯層及位於襯層之上的填充材料。襯層及填充材料中的每一者可包含介電材料，例如氧化物(例如氧化矽)、氮化物(例如氮化矽)等或其組合。形成隔離區70可包括沈積介電材料，並實行平坦化製程(例如，化學機械研磨(chemical mechanical polish，CMP)製程、機械研磨製程等)以移除介電材料的多餘部分，例如位於奈米結構64、66之上的部分。沈積製程可包括ALD、高密度電漿化學氣相沈積(high-density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沈積(flowable chemical vapor deposition，FCVD)等或其組合。在一些實施例中，隔離區70包含藉由FCVD製程及隨後進行的退火 製程而形成的氧化矽。然後，使介電材料凹陷以界定隔離區70。可使介電材料凹陷成使得半導體鰭片62的上部部分及奈米結構64、66的上部部分延伸得高於隔離區70。
先前闡述的製程僅為可如何形成半導體鰭片62及奈米結構64、66的一個實例。在一些實施例中，可使用罩幕及磊晶生長製程來形成半導體鰭片62及/或奈米結構64、66。舉例而言，可在基底50的頂表面之上形成介電層，且可貫穿介電層蝕刻出溝渠以暴露出下伏的基底50。可在溝渠中磊晶生長磊晶結構，且可使介電層凹陷成使得所述磊晶結構自所述介電層突出以形成半導體鰭片62及/或奈米結構64、66。磊晶結構可包括先前闡述的交替的半導體材料。在磊晶結構以磊晶方式生長的一些實施例中，儘管可一起使用原位摻雜與植入摻雜，然而可在生長期間對以磊晶方式生長的材料進行原位摻雜，此可避免事先進行植入及/或隨後進行植入。
此外，可在半導體奈米結構66中形成適當的阱(圖中未單獨示出)。舉例而言，可實行n型雜質植入及/或p型雜質植入，或者可在生長期間原位摻雜半導體材料。n型雜質可為濃度處於1017原子/立方公分至1019原子/立方公分範圍內的磷、砷、銻等。p型雜質可為濃度處於1017原子/立方公分至1019原子/立方公分範圍內的硼、氟化硼、銦、鎵等。下部半導體奈米結構66L中的阱具有與隨後將相鄰於下部半導體奈米結構66L形成的下部源極/汲極區的導電類型相反的導電類型。上部半導體奈米結構66U中的 阱具有與隨後將相鄰於上部半導體奈米結構66U形成的上部源極/汲極區的導電類型相反的導電類型。
在圖4中，在半導體鰭片62及/或奈米結構66上形成虛設介電層72。虛設介電層72可為例如氧化矽、氮化矽、其組合或類似材料，且可根據可接受的技術進行沈積或熱生長。在虛設介電層72之上形成虛設閘極層74，且在虛設閘極層74之上形成罩幕層76。可在虛設介電層72之上沈積虛設閘極層74，且然後例如藉由CMP對虛設閘極層74進行平坦化。可在虛設閘極層74之上沈積罩幕層76。虛設閘極層74可為導電材料或非導電材料，且可選自包括非晶矽、多晶矽(複晶矽)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。可藉由物理氣相沈積(physical vapor deposition，PVD)、CVD、濺鍍沈積或用於沈積所選材料的其他技術來沈積虛設閘極層74。虛設閘極層74可由對絕緣材料具有高蝕刻選擇性的其他材料形成。罩幕層76可包含例如氮化矽、氮氧化矽等。在所示的實施例中，虛設介電層72覆蓋隔離區70，使得虛設介電層72在虛設閘極層74與隔離區70之間延伸。在另一實施例中，虛設介電層72僅覆蓋半導體鰭片62及/或奈米結構64、66。
在圖5中，可使用可接受的光微影及蝕刻技術對罩幕層76進行圖案化，以形成罩幕86。然後可將罩幕86的圖案轉移至虛設閘極層74及虛設介電層72，以分別形成虛設閘極84及虛設介電質82。虛設閘極84覆蓋奈米結構64、66的相應通道區。可 使用罩幕86的圖案使虛設閘極84中的每一者與相鄰的虛設閘極84在實體上分離。虛設閘極84亦可具有實質上與相應的半導體鰭片62的長度方向垂直的長度方向。在圖案化之後，可視情況例如藉由任何可接受的蝕刻技術來移除罩幕86。
在圖6中，在奈米結構64、66之上且在罩幕86(若存在)、虛設閘極84及虛設介電質82的被暴露出的側壁上形成閘極間隔件90。可藉由共形地形成一或多種介電材料並隨後對所述介電材料進行蝕刻來形成閘極間隔件90。可接受的介電材料可包括可藉由例如化學氣相沈積(CVD)、原子層沈積(ALD)等沈積製程形成的氧化矽、氮化矽、氮氧化矽、碳氮氧化矽等。可使用藉由任何可接受的製程形成的其他介電材料。可實行任何可接受的蝕刻製程(例如，乾法蝕刻、濕法蝕刻等或其組合)以對介電材料進行圖案化。蝕刻可為非等向性的。在被蝕刻時，介電材料會有一些部分留在虛設閘極84的側壁上(因此形成閘極間隔件90)。在一些實施例中，在被蝕刻時，介電材料亦會有一些部分留在半導體鰭片62的側壁及/或奈米結構64、66的側壁上(因此形成鰭片間隔件92；參見圖8C及圖9C)。
此外，可實行輕摻雜源極/汲極(lightly doped source/drain，LDD)區(圖中未單獨示出)的植入。可在形成閘極間隔件90之前實行LDD植入。可將適當類型的雜質植入奈米結構64、66中至期望的深度。LDD區可具有與隨後將相鄰於半導體奈米結構66形成的源極/汲極區的導電類型相同的導電類型。此外，下部半導 體奈米結構66L中的LDD區可具有與上部半導體奈米結構66U中的LDD區的導電類型相反的導電類型。在一些實施例中，下部半導體奈米結構66L包括p型LDD區，且上部半導體奈米結構66U包括n型LDD區。在一些實施例中，下部半導體奈米結構66L包括n型LDD區，且上部半導體奈米結構66U包括p型LDD區。n型雜質可為先前論述的任何n型雜質，且p型雜質可為先前論述的任何p型雜質。輕摻雜源極/汲極區可具有處於1017原子/立方公分至1020原子/立方公分的範圍內的雜質濃度。可使用退火來修復植入損害且激活被植入的雜質。在一些實施例中，儘管可一起使用原位摻雜與植入摻雜，但可在生長期間對奈米結構64、66的生長材料進行原位摻雜，此可避免植入。
應注意，先前揭露內容概括闡述了形成間隔件及LDD區的製程。亦可使用其他製程及序列。舉例而言，可利用更少或額外的間隔件，可利用不同的步驟序列，可形成並移除額外的間隔件，等等。
在奈米結構64、66、半導體鰭片62及基底50中形成源極/汲極凹陷94。隨後將在源極/汲極凹陷94中形成磊晶源極/汲極區。源極/汲極凹陷94可延伸貫穿奈米結構64、66並進入基底50中。可對半導體鰭片62進行蝕刻使得源極/汲極凹陷94的底表面設置於隔離區70的頂表面之上、之下或與隔離區70的頂表面齊平。在所示的實例中，隔離區70的頂表面位於源極/汲極凹陷94的底表面之上。可藉由使用非等向性蝕刻製程(例如RIE、NBE 等)對奈米結構64、66、半導體鰭片62及基底50進行蝕刻來形成源極/汲極凹陷94。在用於形成源極/汲極凹陷94的蝕刻製程期間，閘極間隔件90及虛設閘極84遮蔽奈米結構64、66的部分、半導體鰭片62的部分及基底50的部分。可使用單個蝕刻製程或多個蝕刻製程來對奈米結構64、66及/或半導體鰭片62中的每一者進行蝕刻。在源極/汲極凹陷94達到期望的深度之後，可使用定時蝕刻製程來終止對源極/汲極凹陷94的蝕刻。
在圖7中，在第一虛設奈米結構64A的其餘部分的側壁上形成內間隔件98。如隨後更詳細闡述，隨後將在源極/汲極凹陷94中形成源極/汲極區，並且將利用對應的閘極結構來替代第一虛設奈米結構64A。內間隔件98充當位於隨後形成的源極/汲極區與隨後形成的閘極結構之間的隔離特徵。此外，內間隔件98可用於防止後續蝕刻製程(例如，用於形成閘極結構的蝕刻製程)對隨後形成的源極/汲極區的損害。此外，利用位於中間半導體奈米結構66M之間的隔離結構100來替代第二虛設奈米結構64B。隔離結構100及中間半導體奈米結構66M將界定下部奈米結構-FET與上部奈米結構-FET的邊界。隔離結構100可具有與其所替代的第二虛設奈米結構64B類似的尺寸。
作為形成內間隔件98及隔離結構100的實例，使第一虛設奈米結構64A的由源極/汲極凹陷94暴露出的側壁凹陷以形成側壁凹陷。此外，移除第二虛設奈米結構64B以在中間半導體奈米結構66M之間(例如在下部半導體奈米結構66L(統稱)與上 部半導體奈米結構66U(統稱)之間)形成開口。可藉由利用任何可接受的蝕刻製程使第一虛設奈米結構64A的側壁凹陷來形成側壁凹陷。所述蝕刻對第一虛設奈米結構64A具有選擇性(例如，相較於半導體奈米結構66的材料，以更快的速率選擇性地蝕刻第一虛設奈米結構64A的材料)。蝕刻可為等向性的。儘管第一虛設奈米結構64A的側壁被示為在蝕刻之後是直的，但所述側壁亦可為凹形的或凸形的。可藉由利用任何可接受的蝕刻製程移除第二虛設奈米結構64B來形成位於中間半導體奈米結構66M之間的開口。所述蝕刻對第二虛設奈米結構64B具有選擇性(例如，相較於半導體奈米結構66的材料，以更快的速率選擇性地蝕刻第二虛設奈米結構64B的材料)。蝕刻可為等向性的。虛設閘極84可黏附至上部半導體奈米結構66U並支撐上部半導體奈米結構66U，使得在形成位於中間半導體奈米結構66M之間的開口之後，上部半導體奈米結構66U不會塌陷。中間半導體奈米結構66M藉由所述開口被暴露出。在一些實施例中，蝕刻製程使中間半導體奈米結構66M變薄。因此，中間半導體奈米結構66M的厚度可不同於(例如，小於)下部半導體奈米結構66L的厚度及上部半導體奈米結構66U的厚度。
在一些實施例中，使用相同的蝕刻製程來使第一虛設奈米結構64A的側壁凹陷並移除第二虛設奈米結構64B。舉例而言，可完全移除第二虛設奈米結構64B而不完全移除第一虛設奈米結構64A，並且可使第一虛設奈米結構64A凹陷而不顯著地使半導 體奈米結構66凹陷。蝕刻製程在第一虛設奈米結構64A、第二虛設奈米結構64B及半導體奈米結構66的材料之間具有選擇性。具體而言，蝕刻製程以較半導體奈米結構66的材料快的速率選擇性地蝕刻第一虛設奈米結構64A的材料，並且亦以較選擇性地蝕刻第一虛設奈米結構64A的材料快的速率選擇性地蝕刻第二虛設奈米結構64B的材料。因此，第一虛設奈米結構64A的蝕刻速率小於第二虛設奈米結構64B的蝕刻速率，並且大於半導體奈米結構66的蝕刻速率。
然後在源極/汲極凹陷94、側壁凹陷及位於中間半導體奈米結構66M之間的開口中共形地形成絕緣材料，且隨後進行蝕刻。絕緣材料可為含碳介電材料，例如碳氮氧化矽、碳氧化矽、氮氧化矽等。可利用介電常數值小於約3.5的其他低介電常數(低k)材料。可藉由例如ALD、CVD等沈積製程來形成絕緣材料。絕緣材料的蝕刻可為非等向性的。舉例而言，蝕刻製程可為例如RIE、NBE等乾法蝕刻。在被蝕刻時，絕緣材料有一些部分保留於側壁凹陷中(因此形成內間隔件98)，並且有一些部分保留於位於中間半導體奈米結構66M之間的開口中(因此形成隔離結構100)。
儘管內間隔件98的外側壁及隔離結構100的外側壁被示出為與半導體奈米結構66的側壁齊平，但內間隔件98的外側壁及隔離結構100的外側壁亦可延伸超出半導體奈米結構66的側壁或者自半導體奈米結構66的側壁凹陷。因此，內間隔件98及隔離結構100可分別部分地填充、完全地填充或過度填充側壁凹陷 及位於中間半導體奈米結構66M之間的開口。此外，儘管內間隔件98的側壁及隔離結構100的側壁被示為直的，但該些側壁亦可為凹形的或凸形的。
接下來，在源極/汲極凹陷94中形成下部磊晶源極/汲極區108L及上部磊晶源極/汲極區108U。亦可在源極/汲極凹陷94中形成第一接觸蝕刻終止層(contact etch stop layer，CESL)112及/或第一層間介電質(inter-layer dielectric，ILD)114。第一ILD 114位於上部磊晶源極/汲極區108U與下部磊晶源極/汲極區108L之間。下部磊晶源極/汲極區108L用於CFET的下部奈米結構-FET，且上部磊晶源極/汲極區108U用於CFET的上部奈米結構-FET。因此，第一ILD 114充當隔離區，以防止下部奈米結構-FET與上部奈米結構-FET的短路。此外，可在上部磊晶源極/汲極區108U上形成第二CESL 122及/或第二ILD 124。
下部磊晶源極/汲極區108L與下部半導體奈米結構66L接觸，而不與上部半導體奈米結構66U接觸。在一些實施例中，下部磊晶源極/汲極區108L在下部半導體奈米結構66L的相應通道區中施加應力，藉此提高效能。下部磊晶源極/汲極區108L形成於源極/汲極凹陷94中，使得下部半導體奈米結構66L的每一堆疊設置於相應的鄰近成對的下部磊晶源極/汲極區108L之間。在一些實施例中，內間隔件98用於使下部磊晶源極/汲極區108L與第一虛設奈米結構64A分離，第一虛設奈米結構64A將在後續製程中由閘極結構替代。
下部磊晶源極/汲極區108L以磊晶方式生長於源極/汲極凹陷94的下部部分中。舉例而言，下部磊晶源極/汲極區108L可自下部半導體奈米結構66L的被暴露出的側壁側向生長。在下部磊晶源極/汲極區108L的磊晶期間，中間半導體奈米結構66M及/或上部半導體奈米結構66U可被遮蔽，以防止在中間半導體奈米結構66M及/或上部半導體奈米結構66U上發生不期望的磊晶生長。在生長下部磊晶源極/汲極區108L之後，然後可移除位於中間半導體奈米結構66M及/或上部半導體奈米結構66U上的罩幕。下部磊晶源極/汲極區108L具有適合於下部奈米結構-FET的裝置類型的導電類型。在一些實施例中，下部磊晶源極/汲極區108L是n型源極/汲極區。舉例而言，若下部半導體奈米結構66L是矽，則下部磊晶源極/汲極區108L可包含在下部半導體奈米結構66L上施加拉伸應變的材料，例如矽、摻雜有碳的矽、摻雜有磷的矽、磷化矽、砷化矽等。在一些實施例中，下部磊晶源極/汲極區108L是p型源極/汲極區。舉例而言，若下部半導體奈米結構66L是矽鍺，則下部磊晶源極/汲極區108L可包含在下部半導體奈米結構66L上施加壓縮應變的材料，例如矽鍺、摻雜有硼的矽鍺、摻雜有硼的矽、鍺、鍺錫等。下部磊晶源極/汲極區108L可具有自下部半導體奈米結構66L的相應上表面凸起的表面，並且可具有多個晶面(facet)。
下部磊晶源極/汲極區108L可類似於先前論述的用於形成輕摻雜源極/汲極區的製程被植入摻雜劑以形成源極/汲極區，且 隨後進行退火。源極/汲極區可具有處於1019原子/立方公分至1021原子/立方公分範圍內的雜質濃度。用於源極/汲極區的n型雜質及/或p型雜質可為先前論述的任何雜質。在一些實施例中，下部磊晶源極/汲極區108L在生長期間被原位摻雜。
由於進行了用於形成下部磊晶源極/汲極區108L的磊晶製程，下部磊晶源極/汲極區108L的上表面具有在側向上向外擴展超出奈米結構64、66的側壁的晶面。在一些實施例中，在磊晶製程完成之後，相鄰的下部磊晶源極/汲極區108L保持分離。在其他實施例中，該些晶面使得同一奈米結構-FET的相鄰的下部磊晶源極/汲極區108L合併。在一些實施例中，在隔離區70的頂表面上形成鰭片間隔件92(參見圖8C)，藉此阻擋磊晶生長。在一些其他實施例中，鰭片間隔件92可覆蓋奈米結構64、66的側壁的部分及/或半導體鰭片62的側壁的部分，從而進一步阻擋磊晶生長。在另一實施例中，對用於形成閘極間隔件90的間隔件蝕刻進行調整以不形成鰭片間隔件92，從而使得下部磊晶源極/汲極區108L能夠延伸至隔離區70的表面。
在下部磊晶源極/汲極區108L之上形成第一ILD 114。第一ILD 114可由介電材料形成，所述介電材料可藉由任何合適的方法(例如CVD、電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)或FCVD)進行沈積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃 (boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可使用藉由任何可接受的製程形成的其他介電材料。
可在第一ILD 114與下部磊晶源極/汲極區108L之間形成第一CESL 112。第一CESL 112可由對第一ILD 114的介電材料具有高蝕刻選擇性的介電材料(例如，氮化矽、氧化矽、氮氧化矽等)形成，所述介電材料可由例如CVD、ALD等任何合適的沈積製程形成。
可藉由沈積用於第一CESL 112的材料及沈積用於第一ILD 114的材料、然後進行回蝕製程來形成第一CESL 112及/或第一ILD 114。在一些實施例中，最初對第一ILD 114進行蝕刻而使第一CESL 112處於未蝕刻狀態。然後實行非等向性蝕刻製程，以移除第一CESL 112的高於第一ILD 114的部分。在進行凹陷之後，上部半導體奈米結構66U的側壁被暴露出。
在本實施例中，每一源極/汲極凹陷94包括下部磊晶源極/汲極區108L。在一些實施例中(隨後闡述)，自源極/汲極凹陷94中的一些源極/汲極凹陷94中省略了下部磊晶源極/汲極區108L。該些源極/汲極凹陷94中的第一ILD 114可較下部磊晶源極/汲極區108L之上的第一ILD 114高。
上部磊晶源極/汲極區108U與上部半導體奈米結構66U接觸，而不與下部半導體奈米結構66L接觸。在一些實施例中，上部磊晶源極/汲極區108U在上部半導體奈米結構66U的相應通 道區中施加應力，藉此提高效能。上部磊晶源極/汲極區108U形成於源極/汲極凹陷94中，使得上部半導體奈米結構66U的每一堆疊設置於相應的鄰近成對的上部磊晶源極/汲極區108U之間。在一些實施例中，內間隔件98用於使上部磊晶源極/汲極區108U與第一虛設奈米結構64A分離，第一虛設奈米結構64A將在後續製程中由閘極結構替代。
上部磊晶源極/汲極區108U以磊晶方式生長於源極/汲極凹陷94的上部部分中。舉例而言，上部磊晶源極/汲極區108U可自上部半導體奈米結構66U的被暴露出的側壁側向生長。上部磊晶源極/汲極區108U具有適合於上部奈米結構-FET的裝置類型的導電類型。上部磊晶源極/汲極區108U的導電類型可與下部磊晶源極/汲極區108L的導電類型相反。換言之，上部磊晶源極/汲極區108U可與下部磊晶源極/汲極區108L相反地進行摻雜。在一些實施例中，上部磊晶源極/汲極區108U是n型源極/汲極區。舉例而言，若上部半導體奈米結構66U是矽，則上部磊晶源極/汲極區108U可包含在上部半導體奈米結構66U上施加拉伸應變的材料，例如矽、摻雜有碳的矽、摻雜有磷的矽、磷化矽、砷化矽等。在一些實施例中，上部磊晶源極/汲極區108U是p型源極/汲極區。舉例而言，若上部半導體奈米結構66U是矽鍺，則上部磊晶源極/汲極區108U可包含在上部半導體奈米結構66U上施加壓縮應變的材料，例如矽鍺、摻雜有硼的矽鍺、摻雜有硼的矽、鍺、鍺錫等。上部磊晶源極/汲極區108U可具有自上部半導體奈米結構66U 的相應上表面凸起的表面，並且可具有多個晶面。
上部磊晶源極/汲極區108U可類似於先前論述的用於形成輕摻雜源極/汲極區的製程被植入摻雜劑以形成源極/汲極區，且隨後進行退火。源極/汲極區可具有處於1019原子/立方公分至1021原子/立方公分範圍內的雜質濃度。用於源極/汲極區的n型雜質及/或p型雜質可為先前論述的任何雜質。在一些實施例中，上部磊晶源極/汲極區108U在生長期間被原位摻雜。
由於進行了用於形成上部磊晶源極/汲極區108U的磊晶製程，上部磊晶源極/汲極區108U的上表面具有在側向上向外擴展超出奈米結構64、66的側壁的晶面。在一些實施例中，在磊晶製程完成之後，相鄰的上部磊晶源極/汲極區108U保持分離。在其他實施例中，該些晶面面使得同一奈米結構-FET的相鄰的上部磊晶源極/汲極區108U合併。
在上部磊晶源極/汲極區108U之上沈積第二ILD 124。第二ILD 124可由介電材料形成，所述介電材料可藉由任何合適的方法(例如CVD、電漿增強化學氣相沈積(PECVD)或FCVD)進行沈積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、未經摻雜的矽酸鹽玻璃(USG)等。可使用藉由任何可接受的製程形成的其他介電材料。
可在第二ILD 124與上部磊晶源極/汲極區108U之間形成第二CESL 122。第二CESL 122可由對第二ILD 124的介電材 料具有高蝕刻選擇性的介電材料(例如，氮化矽、氧化矽、氮氧化矽等)形成，所述介電材料可由例如CVD、ALD等任何合適的沈積製程形成。
可藉由沈積用於第二CESL 122的材料並沈積用於第二ILD 124的材料來形成第二CESL 122及/或第二ILD 124。然後實行移除製程，以使第二ILD 124的頂表面與閘極間隔件90的頂表面及罩幕86(若存在)的頂表面或虛設閘極84的頂表面齊平。在一些實施例中，可利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合等。平坦化製程亦可移除位於虛設閘極84上的罩幕86、以及閘極間隔件90的沿著罩幕86的側壁的部分。在平坦化製程之後，第二ILD 124的頂表面、閘極間隔件90的頂表面及罩幕86(若存在)的頂表面或虛設閘極84的頂表面實質上共面(在製程變化範圍內)。因此，罩幕86(若存在)的頂表面或虛設閘極84的頂表面藉由第二ILD 124而被暴露出。在所示的實施例中，罩幕86在移除製程之後保留。在其他實施例中，移除罩幕86使得虛設閘極84的頂表面藉由第二ILD 124而被暴露出。
在圖8A至圖8C中，在一或多個蝕刻步驟中移除虛設閘極84，使得在閘極間隔件90之間形成凹陷。亦移除虛設介電質82的位於所述凹陷中的部分。在一些實施例中，藉由非等向性乾法蝕刻製程來移除虛設閘極84及虛設介電質82。舉例而言，蝕刻製程可包括使用反應氣體的乾法蝕刻製程，相較於第二ILD 124的材料、隔離結構100的材料、內間隔件98的材料及閘極間隔件 90的材料，所述乾法蝕刻製程以更快的速率選擇性地蝕刻虛設閘極84的材料。位於閘極間隔件90之間的每一凹陷暴露出半導體奈米結構66的在所得裝置中充當通道區的部分及/或上覆於所述部分上。半導體奈米結構66的充當通道區的所述部分設置於鄰近成對的下部磊晶源極/汲極區108L之間或鄰近成對的上部磊晶源極/汲極區108U之間。在移除期間，在對虛設閘極84進行蝕刻時，虛設介電質82可用作蝕刻終止層。然後，在移除虛設閘極84之後，可移除虛設介電質82。
然後移除第一虛設奈米結構64A的其餘部分，以在位於半導體奈米結構66之間的區中形成開口。第一虛設奈米結構64A的其餘部分可藉由任何可接受的蝕刻製程來移除，相較於半導體奈米結構66的材料、內間隔件98的材料及隔離結構100的材料，所述任何可接受的蝕刻製程以更快的速率選擇性地蝕刻第一虛設奈米結構64A的材料。蝕刻可為等向性的。舉例而言，當第一虛設奈米結構64A由矽鍺形成、半導體奈米結構66由矽形成、內間隔件98由碳氮氧化矽形成且隔離結構100由碳氮氧化矽形成時，蝕刻製程可為使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(NH4OH)等的濕法蝕刻。在一些實施例中，實行修整製程(圖中未單獨示出)以減小半導體奈米結構66的被暴露出的部分的厚度並擴展位於半導體奈米結構66之間的開口。
接下來，形成閘極介電質132及閘極電極134(包括下部 閘極電極134L及上部閘極電極134U)用於替換閘極。相應的每對閘極介電質132與閘極電極134(包括上部閘極電極134U及/或下部閘極電極134L)可被統稱為「閘極結構」。每一閘極結構沿著半導體奈米結構66的通道區的至少三個側面(例如，頂表面、側壁及底表面)延伸。閘極結構亦可沿著半導體鰭片62的側壁及/或頂表面延伸。
閘極介電質132包括圍繞下部半導體奈米結構66L、上部半導體奈米結構66U及隔離結構100設置的一或多個閘極介電層。具體而言，閘極介電質132設置於半導體鰭片62的側壁及/或頂表面上；半導體奈米結構66的頂表面、側壁及底表面上；內間隔件98的側壁上；及閘極間隔件90的側壁上。閘極介電質132包覆環繞半導體奈米結構66的至少三個側面。閘極介電質132可由氧化物(例如，氧化矽或金屬氧化物)、矽酸鹽(例如，金屬矽酸鹽)、其組合、其多層等形成。另外地或作為另外一種選擇，閘極介電質132可由高介電常數介電材料(例如，介電常數值大於約7.0的介電材料)形成，所述高介電常數介電材料例如為鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電質132的介電材料可藉由分子束沈積(molecular-beam deposition，MBD)、ALD、PECVD等形成。儘管示出了單層式閘極介電質132，但閘極介電質132可包括任意數目的介面層及任意數目的主層。舉例而言，閘極介電質132可包括介面層及上覆高介電常數介電層。
下部閘極電極134L包括設置於閘極介電質132之上及下部半導體奈米結構66L周圍的一或多個閘極電極層。下部閘極電極134L設置於位於閘極間隔件90之間的凹陷的下部部分中及位於下部半導體奈米結構66L之間的開口中。下部閘極電極134L可由含金屬的材料(例如，鎢、鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鋁、釕、鈷、其組合、其多層等)形成。儘管示出了單層式閘極電極，但下部閘極電極134L可包括任意數目的功函數調節層、任意數目的障壁層、任意數目的膠層及填充材料。
下部閘極電極134L由適用於下部奈米結構-FET的裝置類型的材料形成。舉例而言，下部閘極電極134L可包括由適合於下部奈米結構-FET的裝置類型的功函數調節金屬形成的一或多個功函數調節層。在一些實施例中，下部閘極電極134L包括可由n型功函數調節金屬(例如，鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其組合等)形成的n型功函數調節層。在一些實施例中，下部閘極電極134L包括可由p型功函數調節金屬(例如，氮化鈦、氮化鉭、其組合等)形成的p型功函數調節層。另外地或作為另外一種選擇，下部閘極電極134L可包含適合於下部奈米結構-FET的裝置類型的偶極誘導元素(dipole-inducing element)。可接受的偶極誘導元素包括鑭、鋁、鈧、釕、鋯、鉺、鎂、鍶及其組合。
上部閘極電極134U包括設置於閘極介電質132之上及上部半導體奈米結構66U周圍的一或多個閘極電極層。上部閘極電極134U設置於位於閘極間隔件90之間的凹陷的上部部分中及位 於上部半導體奈米結構66U之間的開口中。上部閘極電極134U可由含金屬的材料(例如，鎢、鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鋁、釕、鈷、其組合、其多層等)形成。儘管示出了單層式閘極電極，但上部閘極電極134U可包括任意數目的功函數調節層、任意數目的障壁層、任意數目的膠層及填充材料。
上部閘極電極134U由適用於上部奈米結構-FET的裝置類型的材料形成。舉例而言，上部閘極電極134U可包括由適合於上部奈米結構-FET的裝置類型的功函數調節金屬形成的一或多個功函數調節層。在一些實施例中，上部閘極電極134U包括可由n型功函數調節金屬(例如，鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其組合等)形成的n型功函數調節層。在一些實施例中，上部閘極電極134U包括可由p型功函數調節金屬(例如，氮化鈦、氮化鉭、其組合等)形成的p型功函數調節層。上部閘極電極134U的功函數調節金屬可不同於下部閘極電極134L的功函數調節金屬。另外地或作為另外一種選擇，上部閘極電極134U可包含適合於上部奈米結構-FET的裝置類型的偶極誘導元素。可接受的偶極誘導元素包括鑭、鋁、鈧、釕、鋯、鉺、鎂、鍶及其組合。上部閘極電極134U的偶極誘導元素可不同於下部閘極電極134L的偶極誘導元素。
在一些實施例中，在下部閘極電極134L與上部閘極電極134U之間形成隔離層(圖中未單獨示出)。隔離層充當下部閘極電極134L與上部閘極電極134U之間的隔離特徵。隔離層可由介 電材料形成。可接受的介電材料可包括氧化矽、氮化矽、氮氧化矽、碳氮氧化矽、其組合等，所述材料可藉由例如化學氣相沈積(CVD)、原子層沈積(ALD)等沈積製程形成。可使用藉由任何可接受的製程形成的其他介電材料。在形成有隔離層的實施例中，隔離層及隔離結構100一起將上部閘極電極134U與下部閘極電極134L隔離。因此，上部奈米結構-FET可藉由隔離結構100與隔離層的組合而與下部奈米結構-FET隔離。在省略了隔離層的一些實施例中，上部奈米結構-FET可耦合至下部奈米結構-FET。當省略隔離層時，下部閘極電極134L可實體地且電性地耦合至上部閘極電極134U。
作為形成閘極結構的實例，可在位於閘極間隔件90之間的凹陷中及位於半導體奈米結構66之間的開口中沈積一或多個閘極介電層。亦可在第二ILD 124的頂表面及閘極間隔件90的頂表面上沈積所述閘極介電層。隨後，可在閘極介電層上、並且在位於閘極間隔件90之間的凹陷的其餘部分及位於半導體奈米結構66之間的開口的其餘部分中沈積一或多個下部閘極電極層。然後，可使下部閘極電極層凹陷。可實行任何可接受的蝕刻製程(例如，乾法蝕刻、濕法蝕刻等或其組合)以使下部閘極電極層凹陷。蝕刻可為等向性的(例如，自位於閘極間隔件90之間的凹陷的上部部分移除下部閘極電極層的回蝕製程)使得下部閘極電極層保留於位於下部半導體奈米結構66L之間的開口中。在形成有隔離層的實施例中，在下部閘極電極層上共形地形成隔離材料，且然後 使所述隔離材料凹陷。可實行任何可接受的蝕刻製程(例如，乾法蝕刻、濕法蝕刻等或其組合)以使隔離材料凹陷。隨後，可在隔離材料(若存在)或下部閘極電極層上、並且在位於閘極間隔件90之間的凹陷的其餘部分及位於上部半導體奈米結構66U之間的開口的其餘部分中沈積一或多個上部閘極電極層。實行移除製程以移除上部閘極電極層的多餘部分(所述多餘部分位於閘極間隔件90的頂表面及第二ILD 124的頂表面之上)使得上部閘極電極層保留於位於上部半導體奈米結構66U之間的開口中。在一些實施例中，可利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合等。在移除製程之後，閘極介電層有一些部分保留於位於閘極間隔件90之間的凹陷中及位於半導體奈米結構66之間的開口中(因此形成閘極介電質132)。在移除製程之後，下部閘極電極層有一些部分留在位於閘極間隔件90之間的凹陷的下部部分中及位於下部半導體奈米結構66L之間的開口中(因此形成下部閘極電極134L)。在移除製程之後，上部閘極電極層有一些部分留在位於閘極間隔件90之間的凹陷的上部部分中及位於上部半導體奈米結構66U之間的開口中(因此形成上部閘極電極134U)。當利用平坦化製程時，在平坦化製程之後，閘極間隔件90的頂表面、第二ILD 124的頂表面、閘極介電質132的頂表面及上部閘極電極134U的頂表面共面(在製程變化範圍內)。
接下來，形成閘極隔離區136以將至少一些閘極結構(包括閘極介電質132及閘極電極134)劃分(或「切割」)成多個閘 極段。作為形成閘極隔離區136的實例，可在閘極結構之中的多個期望的閘極結構中圖案化出開口。可實行例如乾法蝕刻、濕法蝕刻等或其組合等任何可接受的蝕刻製程以圖案化出開口。蝕刻可為非等向性的。所述開口暴露出隔離區70的頂表面。在開口中沈積一或多種介電材料。可接受的介電材料包括可藉由例如CVD、ALD等沈積製程而形成的氮化矽、氧化矽、氮氧化矽等。可實行移除製程以移除介電材料的多餘部分(所述多餘部分位於閘極電極134的頂表面之上)，藉此形成閘極隔離區136。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合等。閘極隔離區136可對相鄰裝置的閘極結構進行隔離。
在一些實施例中，在閘極結構(包括閘極介電質132及閘極電極134)之上形成閘極罩幕138。閘極罩幕138亦可(或者亦可不)形成於閘極間隔件90及/或閘極隔離區136之上。隨後可貫穿閘極罩幕138形成閘極接觸件以與上部閘極電極134U的頂表面接觸。作為形成閘極罩幕138的實例，可使用任何可接受的蝕刻製程使閘極隔離區136及/或閘極結構凹陷。在一些實施例中(圖中未單獨示出)，亦使閘極間隔件90凹陷。然後，在凹陷中共形地沈積一或多種介電材料。亦可在第二ILD 124及閘極間隔件90的頂表面上沈積所述介電材料。可接受的介電材料可包括可藉由共形沈積製程(例如，化學氣相沈積(CVD)、原子層沈積(ALD)、電漿增強原子層沈積(plasma-enhanced atomic layer deposition，PEALD)等)形成的氮化矽、碳氮化矽、氮氧化矽、碳氮氧化矽 等。可使用藉由任何可接受的製程形成的其他介電材料。實行移除製程以移除介電材料的多餘部分(所述多餘部分位於第二ILD 124的頂表面及閘極間隔件90的頂表面之上)，藉此形成閘極罩幕138。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合等。當被平坦化時，介電材料有一些部分留在凹陷中(因此形成閘極罩幕138)。在平坦化製程之後，閘極間隔件90的頂表面、第二ILD 124的頂表面及閘極罩幕138的頂表面實質上共面(在製程變化範圍內)。
在圖9A至圖9C中，為源極/汲極區108形成上部源極/汲極接觸件144。上部源極/汲極接觸件144可實體地且電性地耦合至上部磊晶源極/汲極區108U。
作為形成上部源極/汲極接觸件144的實例，貫穿第二ILD 124及第二CESL 122形成用於上部源極/汲極接觸件144的開口。可使用可接受的光微影及蝕刻技術來形成開口。在所示的實施例中，藉由自對準接觸(self-aligned contact，SAC)製程來形成開口。在開口中形成襯層(圖中未單獨示出)(例如擴散障壁層、黏著層等)及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為鈷、鎢、銅、銅合金、銀、金、鋁、鎳等。可實行移除製程以自閘極間隔件90的頂表面及第二ILD 124的頂表面移除多餘的材料。其餘的襯層及導電材料在開口中形成上部源極/汲極接觸件144。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合等。在平坦化製程之後，閘極間 隔件90的頂表面、第二ILD 124的頂表面、閘極罩幕138的頂表面及上部源極/汲極接觸件144的頂表面實質上共面(在製程變化範圍內)。
視情況，在上部磊晶源極/汲極區108U與上部源極/汲極接觸件144之間的介面處形成金屬-半導體合金區142。金屬-半導體合金區142可為由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區、由金屬鍺化物(例如，鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區、由金屬矽化物及金屬鍺化物兩者形成的矽鍺化物區等。藉由在用於上部源極/汲極接觸件144的開口中沈積金屬且然後實行熱退火製程，可在上部源極/汲極接觸件144的材料之前形成金屬-半導體合金區142。金屬可為能夠與上部磊晶源極/汲極區108U的半導體材料(例如，矽、矽鍺、鍺等)反應以形成低電阻金屬-半導體合金的任何金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。可藉由例如ALD、CVD、PVD等沈積製程來沈積所述金屬。在熱退火製程之後，可實行清洗製程(例如，濕法清洗)以自用於上部源極/汲極接觸件144的開口(例如，自金屬-半導體合金區142的表面)移除任何殘餘的金屬。然後，可在金屬-半導體合金區142上形成上部源極/汲極接觸件144的材料。
在所示的實施例中，上部源極/汲極接觸件144耦合至上部磊晶源極/汲極區108U。在另一實施例中(圖中未單獨示出)，上部源極/汲極接觸件144中的一些上部源極/汲極接觸件144是耦 合至上部磊晶源極/汲極區108U及下部磊晶源極/汲極區108L兩者的共享源極/汲極接觸件。舉例而言，可貫穿將被耦合至下部磊晶源極/汲極區108L的上部磊晶源極/汲極區108U、第一ILD 114及第一CESL 112來形成共享源極/汲極接觸件。當形成此種共享源極/汲極接觸件時，用於所述共享源極/汲極接觸件的開口亦可貫穿上部磊晶源極/汲極區108U、第一ILD 114及第一CESL 112形成；另外，可在上部磊晶源極/汲極區108U的側壁上形成金屬-半導體合金區142。
在圖10中，在閘極間隔件90、第二ILD 124、閘極罩幕138及上部源極/汲極接觸件144之上沈積第三ILD 154。在一些實施例中，第三ILD 154是藉由可流動CVD方法形成的可流動膜，所述可流動膜隨後被固化。在一些實施例中，第三ILD 154由例如PSG、BSG、BPSG、USG等介電材料形成，所述介電材料可藉由例如CVD、PECVD等任何合適的方法進行沈積。
在一些實施例中，在第三ILD 154與閘極間隔件90、第二ILD 124、閘極罩幕138及上部源極/汲極接觸件144之間形成蝕刻終止層(ESL)152。ESL 152可包含對第三ILD 154的介電材料具有高蝕刻選擇性的介電材料，例如氮化矽、氧化矽、氮氧化矽等。
貫穿第三ILD 154形成上部閘極接觸件156及上部源極/汲極通孔158，以分別與上部閘極電極134U及上部源極/汲極接觸件144接觸。亦貫穿閘極罩幕138(若存在)形成上部閘極接觸件 156。上部閘極接觸件156可實體地且電性地耦合至上部閘極電極134U。上部源極/汲極通孔158可實體地且電性地耦合至上部源極/汲極接觸件144。
作為形成上部閘極接觸件156及上部源極/汲極通孔158的實例，貫穿第三ILD 154及ESL 152形成用於上部閘極接觸件156及上部源極/汲極通孔158的開口。可使用可接受的光微影及蝕刻技術來形成開口。在開口中形成襯層(圖中未單獨示出)(例如，擴散障壁層、黏著層等)及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為鈷、鎢、銅、銅合金、銀、金、鋁、鎳等。可實行例如CMP等平坦化製程，以自第三ILD 154的頂表面移除多餘的材料。其餘的襯層及導電材料在開口中形成上部閘極接觸件156及上部源極/汲極通孔158。上部閘極接觸件156與上部源極/汲極通孔158可在相異的製程中形成，或者可在相同的製程中形成。儘管被示出為形成於相同的橫截面中，但應理解，上部閘極接觸件156及上部源極/汲極通孔158中的每一者可形成於不同的橫截面中，此可避免接觸件的短路。
如隨後更詳細闡述，將在基底50之上(參見圖9A至圖9C)形成第一內連結構(例如，正面內連結構)。然後，將移除基底50的一些部分或全部並利用第二內連結構(例如，背面內連結構)來進行替代。因此，在正面內連結構與背面內連結構之間形成主動裝置的裝置層。正面內連結構及背面內連結構各自包括連接至裝置層的裝置的導電特徵。正面內連結構的導電特徵(例如， 內連線)將連接至上部磊晶源極/汲極區108U的正面及上部閘極電極134U的正面以形成功能電路，例如邏輯電路、記憶體電路、影像感測器電路等。背面內連結構的一些導電特徵(例如，內連線)將連接至下部磊晶源極/汲極區108L及下部閘極電極134L的背面以形成功能電路。此外，背面內連結構的一些導電特徵(例如，電源軌)將連接至下部磊晶源極/汲極區108L的背面，以向功能電路提供參考電壓、電源電壓等。正面內連結構的一些導電特徵(例如，電源軌)亦可連接至上部磊晶源極/汲極區108U的正面，以提供參考電壓、電源電壓等。
在裝置層160上(例如，在第三ILD 154之上)形成正面內連結構170。正面內連結構170因其形成於裝置層160的正面(例如，基底50的上面形成有裝置的一側)處被稱為正面內連結構。正面內連結構170包括介電層172及位於介電層172中的多層導電特徵174。
介電層172可由介電材料形成。可接受的介電材料包含可藉由CVD、ALD等形成的氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)等。介電層172可由介電常數值低於約3.0的低介電常數介電材料形成。介電層172可由介電常數值小於約2.5的超低介電常數(extra-low-k，ELK)介電材料形成。
導電特徵174可包括導電線及通孔。導電通孔可延伸貫穿介電層172之中的相應介電層172，以提供多層導電線之間的豎 直連接。導電特徵174可藉由例如單鑲嵌製程、雙鑲嵌製程等鑲嵌製程來形成。在雙鑲嵌製程中，利用光微影及蝕刻技術來對介電層172進行圖案化，以形成與導電特徵174的期望圖案對應的溝渠及通孔開口。然後可利用導電材料來對溝渠及通孔開口進行填充。合適的導電材料包括可藉由電鍍等形成的銅、鋁、鎢、鈷、金、其組合等。
正面內連結構170包括任意期望層數的導電特徵174。導電特徵174經由上部閘極接觸件156及上部源極/汲極通孔158而連接至下伏裝置的特徵(例如，上部閘極電極134U及上部磊晶源極/汲極區108U)以形成功能電路。因此，導電特徵174對裝置層160的上部奈米結構-FET進行內連。
在形成正面內連結構170之後，可將支撐基底(圖中未單獨示出)接合至正面內連結構170的頂表面。支撐基底可為可藉由介電質至介電質接合等而接合至正面內連結構170的玻璃支撐基底、陶瓷支撐基底、半導體基底(例如，矽基底)、晶圓(例如，矽晶圓)等。支撐基底可在隨後的處理步驟中以及在所完成的裝置中提供結構支撐。在支撐基底被接合至正面內連結構170之後，將中間結構翻轉使得可對裝置層160的背面進行處理。裝置層160的背面指代與裝置層160的上面形成有正面內連結構170的正面相對的一側。
然後對基底50進行薄化，以移除基底50的至少一些背面部分。薄化製程可包括機械研磨、化學機械研磨(CMP)、回蝕、 其組合等。在所示的實施例中，薄化製程移除了整個基底50及半導體鰭片62的部分。當基底50是多層式基底時，薄化可移除矽鍺層及基底核心，僅留下位於矽鍺層上的半導體材料。在另一實施例中，薄化製程僅移除基底50的一部分。
在圖11中，視情況利用介電鰭片176來替代半導體鰭片62的其餘部分。利用介電鰭片176替代半導體鰭片62可有助於降低所得奈米結構-FET的寄生電容及/或漏電流，藉此改善其效能。介電鰭片176可由低介電常數介電材料、高介電常數介電材料、其組合等形成，所述材料可藉由熱氧化製程、沈積製程等形成。
作為形成介電鰭片176的實例，可移除半導體鰭片62以形成凹陷。可使用可接受的光微影及蝕刻技術例如使用對半導體鰭片62具有選擇性的蝕刻製程(例如，相較於隔離區70的材料，所述蝕刻製程以更快的速率蝕刻半導體鰭片62的材料)來移除半導體鰭片62。然後可在凹陷中形成一或多種介電材料。可在凹陷中及隔離區70的背面上共形地形成所述介電材料。在一些實施例中，介電材料包括由氮化矽形成的襯層層及由氧化矽形成的填充層。在沈積介電材料之後，應用移除製程來移除位於隔離區70之上的多餘介電材料。在一些實施例中，可利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合等。當被平坦化時，介電材料有一些部分留在凹陷中(因此形成介電鰭片176)。在平坦化製程之後，隔離區70的底表面與介電鰭片176的底表面實質上共面(在製程變化範圍內)。
接下來，為源極/汲極區108形成下部源極/汲極接觸件184。下部源極/汲極接觸件184可實體地且電性地耦合至下部磊晶源極/汲極區108L。作為形成下部源極/汲極接觸件184的實例，貫穿介電鰭片176形成用於下部源極/汲極接觸件184的開口。可使用可接受的光微影及蝕刻技術來形成開口。在所示的實施例中，藉由自對準接觸(SAC)製程來形成開口。在開口中形成襯層(圖中未單獨示出)(例如，擴散障壁層、黏著層等)及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為鈷、鎢、銅、銅合金、銀、金、鋁、鎳等。可實行移除製程以自介電鰭片176的底表面移除多餘的材料。其餘的襯層及導電材料在開口中形成下部源極/汲極接觸件184。在一些實施例中，利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合等。在平坦化製程之後，介電鰭片176的底表面與下部源極/汲極接觸件184的底表面實質上共面(在製程變化範圍內)。
視情況，在下部磊晶源極/汲極區108L與下部源極/汲極接觸件184之間的介面處形成金屬-半導體合金區182。金屬-半導體合金區182可為由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區、由金屬鍺化物(例如，鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區、由金屬矽化物及金屬鍺化物兩者形成的矽鍺化物區等。藉由在用於下部源極/汲極接觸件184的開口中沈積金屬且然後實行熱退火製程，可在下部源極/汲極接觸件184的材料之前形成金屬-半導體合金區182。金屬可為能夠與下 部磊晶源極/汲極區108L的半導體材料(例如，矽、矽鍺、鍺等)反應以形成低電阻金屬-半導體合金的任何金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。可藉由例如ALD、CVD、PVD等沈積製程來沈積所述金屬。在熱退火製程之後，可實行清洗製程(例如，濕法清洗)以自用於下部源極/汲極接觸件184的開口(例如，自金屬-半導體合金區182的表面)移除任何殘餘的金屬。然後，可在金屬-半導體合金區182上形成下部源極/汲極接觸件184的材料。
視情況，在下部源極/汲極接觸件184周圍形成接觸間隔件186。可藉由在用於下部源極/汲極接觸件184的接觸開口中共形地沈積一或多種介電材料並且隨後對所述介電材料進行蝕刻來形成接觸間隔件186。可接受的介電材料可包括可藉由共形沈積製程(例如，化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、原子層沈積(ALD)、電漿增強原子層沈積(PEALD)等)形成的氮化矽、碳氮化矽、氮氧化矽、碳氮氧化矽等。可使用藉由任何可接受的製程形成的其他絕緣材料。可實行任何可接受的蝕刻製程(例如，乾法蝕刻、濕法蝕刻等或其組合)以對介電材料進行圖案化。蝕刻可為非等向性的。當被蝕刻時，介電材料有一些部分留在介電鰭片176的側壁上(因此形成接觸間隔件186)。
在所示的實施例中，下部源極/汲極接觸件184耦合至下部磊晶源極/汲極區108L。在另一實施例中(隨後針對圖14A至圖14D進行闡述)，下部源極/汲極接觸件184中的一些下部源極/ 汲極接觸件184是耦合至下部磊晶源極/汲極區108L及上部磊晶源極/汲極區108U兩者的共享源極/汲極接觸件。舉例而言，可貫穿將被耦合至上部磊晶源極/汲極區108U的下部磊晶源極/汲極區108L、第一ILD 114及第一CESL 112來形成共享源極/汲極接觸件。當形成此種共享源極/汲極接觸件時，用於所述共享源極/汲極接觸件的開口亦可貫穿下部磊晶源極/汲極區108L、第一ILD 114及第一CESL 112形成；另外，可在下部磊晶源極/汲極區108L的側壁上形成金屬-半導體合金區182。
在圖12中，在介電鰭片176、下部源極/汲極接觸件184及接觸間隔件186之上沈積第四ILD 194。在一些實施例中，第四ILD 194是藉由可流動CVD方法形成的可流動膜，所述可流動膜隨後被固化。在一些實施例中，第四ILD 194由例如PSG、BSG、BPSG、USG等介電材料形成，所述介電材料可藉由例如CVD、PECVD等任何合適的方法進行沈積。
在一些實施例中，在第四ILD 194與介電鰭片176、下部源極/汲極接觸件184及接觸間隔件186之間形成ESL 192。ESL 192可包含對第四ILD 194的介電材料具有高蝕刻選擇性的介電材料，例如氮化矽、氧化矽、氮氧化矽等。
貫穿第四ILD 194形成下部閘極接觸件196及下部源極/汲極通孔198，以分別與下部閘極電極134L及下部源極/汲極接觸件184接觸。亦貫穿閘極介電質132形成下部閘極接觸件196，並且可貫穿介電鰭片176或隔離區70(圖中未單獨示出；參見圖9B) 形成下部閘極接觸件196。下部閘極接觸件196可實體地且電性地耦合至下部閘極電極134L。下部源極/汲極通孔198可實體地且電性地耦合至下部源極/汲極接觸件184。
作為形成下部閘極接觸件196及下部源極/汲極通孔198的實例，貫穿第四ILD 194、ESL 192、閘極介電質132及介電鰭片176或隔離區70形成用於下部閘極接觸件196的開口，且貫穿第四ILD 194及ESL 192形成用於下部源極/汲極通孔198的開口。可使用可接受的光微影及蝕刻技術來形成開口。在開口中形成襯層(圖中未單獨示出)(例如，擴散障壁層、黏著層等)及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為鈷、鎢、銅、銅合金、銀、金、鋁、鎳等。可實行例如CMP等平坦化製程以自第四ILD 194的底表面移除多餘的材料。其餘的襯層及導電材料在開口中形成下部閘極接觸件196及下部源極/汲極通孔198。下部閘極接觸件196與下部源極/汲極通孔198可在相異的製程中形成，或者可在相同的製程中形成。儘管被示出為形成於相同的橫截面中，但應理解，下部閘極接觸件196及下部源極/汲極通孔198中的每一者可形成於不同的橫截面中，此可避免接觸件的短路。
如隨後針對圖14A至圖14D所述，可對CFET進行內連以形成SRAM胞元。SRAM胞元包括二個交叉耦合的反相器。根據各種實施例，在SRAM胞元中，除了下部閘極接觸件196及下部源極/汲極通孔198之外，還將形成交叉耦合接觸件。交叉耦合 接觸件耦合至下部閘極電極134L，並且包括跨越所述下部閘極電極134L的閘極隔離區136的導電線。交叉耦合接觸件亦可耦合至下部磊晶源極/汲極區108L。反相器的輸出(例如，下部磊晶源極/汲極區108L)可使用交叉耦合接觸件而連接至另一反相器的輸入(例如，下部閘極電極134L)。CFET胞元可因此內連以形成SRAM胞元。由於CFET包括豎直地堆疊的奈米結構-FET，因此由CFET形成SRAM胞元可增加記憶體密度。將反相器與交叉耦合接觸件交叉耦合可使得CFET能夠在較低的內連層級處進行內連，藉此提高裝置密度。
在裝置層160上(例如，在第四ILD 194之上)形成背面內連結構200。背面內連結構200因其形成於裝置層160的背面處而被稱為背面內連結構。背面內連結構200包括介電層202及位於介電層202中的多層導電特徵204。
介電層202可由介電材料形成。可接受的介電材料包括可藉由CVD、ALD等形成的氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)等。介電層202可由介電常數值低於約3.0的低介電常數介電材料形成。介電層202可由介電常數值小於約2.5的超低介電常數(ELK)介電材料形成。
導電特徵204可包括導電線及通孔。導電通孔可延伸貫穿介電層202之中的相應介電層202，以提供多層導電線之間的豎直連接。導電特徵204可藉由例如單鑲嵌製程、雙鑲嵌製程等鑲 嵌製程來形成。在雙鑲嵌製程中，利用光微影及蝕刻技術來對介電層202進行圖案化，以形成與導電特徵204的期望圖案對應的溝渠及通孔開口。然後可利用導電材料來對溝渠及通孔開口進行填充。合適的導電材料包括可藉由電鍍等形成的銅、鋁、鎢、鈷、金、其組合等。
背面內連結構200包括任意期望層數的導電特徵204。導電特徵204之中的一些導電特徵204經由下部源極/汲極通孔198及下部閘極接觸件196而連接至上覆裝置的特徵(例如，下部閘極電極134L及下部磊晶源極/汲極區108L)以形成功能電路。因此，導電特徵204對裝置層160的下部奈米結構-FET進行內連。此外，導電特徵204之中的一些導電特徵204形成裝置層160的裝置的電力分配網路。導電特徵204中的一些或所有導電特徵204是電源軌204P，所述電源軌204P是將下部磊晶源極/汲極區108L電性連接至參考電壓、電源電壓等的導電線。藉由將電源軌204P放置於裝置層160的背面處而非裝置層160的正面處，可達成優勢。舉例而言，裝置層160的背面可相較於裝置層160的正面容納更寬的電源軌，藉此減小電阻並提高向裝置層160的裝置遞送電力的效率。舉例而言，導電特徵204的寬度可為正面內連結構170的第一層級導電線(例如，導電線174L)的寬度的至少兩倍。
如前所述，可對CFET進行內連以形成SRAM胞元。在圖13中示出SRAM胞元、具體而言六電晶體(six-transistor)SRAM胞元的原理圖。SRAM胞元包括彼此交叉耦合的第一反相器INV1 與第二反相器INV2，其中第一反相器INV1的輸出連接至第二反相器INV2的輸入，且第二反相器INV2的輸出連接至第一反相器INV1的輸入。第一反相器INV1包括第一上拉電晶體PUA及第一下拉電晶體PDA。第二反相器INV2包括第二上拉電晶體PUB及第二下拉電晶體PDB。第一上拉電晶體PUA及第二上拉電晶體PUB各自耦合至電源電壓VDD，而第一下拉電晶體PDA及第二下拉電晶體PDB各自耦合至參考電壓VSS。SRAM胞元亦包括第一傳輸閘電晶體(first pass-gate transistor)PGA及第二傳輸閘電晶體PGB。第一傳輸閘電晶體PGA控制第一反相器INV1的輸出是否耦合至位元線BL，且第二傳輸閘電晶體PGB控制第二反相器INV2的輸出是否耦合至反相位元線(bitbar line)BLB。第一傳輸閘電晶體PGA及第二傳輸閘電晶體PGB亦耦合至字元線WL並受字元線WL的控制。
圖14A至圖14D是根據一些實施例的CFET記憶體胞元的視圖。圖14A示出沿著與圖1中的參考橫截面A-A'類似的橫截面的剖視圖。圖14B示出沿著與圖1中的參考橫截面B-B'類似的橫截面的剖視圖。圖14C示出CFET的上部奈米結構-FET的示意性俯視圖。圖14D示出CFET的下部奈米結構-FET的示意性俯視圖。圖14A及圖14B分別沿著圖14C及圖14D中的參考橫截面A-A'及B-B'示出。
CFET記憶體胞元是六電晶體SRAM胞元，例如在圖13中闡述的SRAM胞元。此種SRAM胞元包括四個n型電晶體及二 個p型電晶體。CFET包括豎直地堆疊的互補奈米結構-FET。SRAM胞元的CFET具有四電晶體覆蓋區，例如四個n型電晶體及四個p型電晶體的覆蓋區。然而，只有二個p型電晶體用於SRAM胞元。因此，二個p型裝置的區未被使用。可自未使用的p型區的源極/汲極凹陷省略下部磊晶源極/汲極區。因此，可降低發生鄰近位元短路的風險。
在圖14A及圖14B中示出第一上拉電晶體PUA、第一下拉電晶體PDA、第一傳輸閘電晶體PGA及第一未使用的p型區的一些特徵。應理解，除了沿著水平方向鏡像之外，第二上拉電晶體PUB、第二下拉電晶體PDB、第二傳輸閘電晶體PGB及第二未使用的p型區可如圖所示具有類似的結構。
第一下拉電晶體PDA及第二下拉電晶體PDB是n型裝置。第一下拉電晶體PDA包括第一上部源極/汲極區108U1、第二上部源極/汲極區108U2及第一上部閘極電極134U1。第二下拉電晶體PDB包括第三上部源極/汲極區108U3、第四上部源極/汲極區108U4及第二上部閘極電極134U2。在SRAM胞元的CFET的俯視圖中，第一下拉電晶體PDA與第二下拉電晶體PDB對角地相對(例如，成對角)。
第一傳輸閘電晶體PGA及第二傳輸閘電晶體PGB是n型裝置。第一傳輸閘電晶體PGA包括第二上部源極/汲極區108U2、第五上部源極/汲極區108U5及第三上部閘極電極134U3。第二傳輸閘電晶體PGB包括第四上部源極/汲極區108U4、第六上部源極 /汲極區108U6及第四上部閘極電極134U4。在SRAM胞元的CFET的俯視圖中，第一傳輸閘電晶體PGA與第二傳輸閘電晶體PGB對角地相對(例如，成對角)。
第一上拉電晶體PUA及第二上拉電晶體PUB是p型裝置。第一上拉電晶體PUA包括第一下部源極/汲極區108L1、第二下部源極/汲極區108L2及第一下部閘極電極134L1。第二上拉電晶體PUB包括第三下部源極/汲極區108L3、第四下部源極/汲極區108L4及第二下部閘極電極134L2。在SRAM胞元的CFET的俯視圖中，第一上拉電晶體PUA與第二上拉電晶體PUB對角地相對(例如，成對角)。
第一未使用區及第二未使用區是p型區。第一未使用的p型區包括第三下部閘極電極134L3。第二未使用的p型區包括第四下部閘極電極134L4。第三下部閘極電極134L3及第四下部閘極電極134L4並非電晶體的部分，而是分別與第三上部閘極電極134U3及第四上部閘極電極134U4共享相同訊號的閘極電極延伸部。閘極電極延伸部及下伏閘極介電質可被稱為閘極結構延伸部。在SRAM胞元的CFET的俯視圖中，第一未使用的p型區與第二未使用的p型區對角地相對(例如，成對角)。
在所示的實施例中，CFET的下部奈米結構-FET是p型裝置，而CFET的上部奈米結構-FET是n型裝置。因此，下部奈米結構-FET包括第一上拉電晶體PUA及第二上拉電晶體PUB，而上部奈米結構-FET包括第一下拉電晶體PDA、第二下拉電晶體 PDB、第一傳輸閘電晶體PGA及第二傳輸閘電晶體PGB。此外，第一下拉電晶體PDA及第二下拉電晶體PDB分別豎直地堆疊於第一上拉電晶體PUA及第二上拉電晶體PUB之上。因此，第一下拉電晶體PDA的源極/汲極區與第一上拉電晶體PUA的源極/汲極區形成於相同的源極/汲極凹陷中，並且第二下拉電晶體PDB的源極/汲極區與第二上拉電晶體PUB的源極/汲極區形成於相同的源極/汲極凹陷中。此外，第一下拉電晶體PDA的第一上部閘極電極134U1實體地且電性地耦合至第一上拉電晶體PUA的第一下部閘極電極134L1，並且第二下拉電晶體PDB的第二上部閘極電極134U2實體地且電性地耦合至第二上拉電晶體PUB的第二下部閘極電極134L2。第一傳輸閘電晶體PGA及第二傳輸閘電晶體PGB豎直地堆疊於未使用的p型區之上。此外，第一傳輸閘電晶體PGA的第三上部閘極電極134U3實體地且電性地耦合至第三下部閘極電極134L3，並且第二傳輸閘電晶體PGB的第四上部閘極電極134U4實體地且電性地耦合至第四下部閘極電極134L4。第三下部閘極電極134L3及第四下部閘極電極134L4分別是第三上部閘極電極134U3及第四上部閘極電極134U4的閘極電極延伸部。閘極電極延伸部用作用於將第三上部閘極電極134U3及第四上部閘極電極134U4連接至下伏接觸件(隨後闡述)的導電線。
正面內連結構170的導電特徵174包括參考電壓內連線、位元線內連線及反相位元線內連線。上部源極/汲極通孔158包括將參考電壓內連線耦合至第一上部源極/汲極區108U1並耦合至第 三上部源極/汲極區108U3(經由相應的上部源極/汲極接觸件144)的參考電壓通孔158R。另外，上部源極/汲極通孔158包括將位元線內連線耦合至第五上部源極/汲極區108U5(經由上部源極/汲極接觸件144)的位元線通孔158B。此外，上部源極/汲極通孔158包括將反相位元線內連線耦合至第六上部源極/汲極區108U6(經由上部源極/汲極接觸件144)的反相位元線通孔158BB。
背面內連結構200的導電特徵204包括電源電壓內連線及字元線內連線。下部源極/汲極通孔198包括將電源電壓內連線耦合至第一下部源極/汲極區108L1及第三下部源極/汲極區108L3(經由相應的下部源極/汲極接觸件184)的電源電壓通孔198S。下部閘極接觸件196包括將字元線內連線耦合至第三上部閘極電極134U3(經由第三下部閘極電極134L3)並耦合至第四上部閘極電極134U4(經由第四下部閘極電極134L4)的字元線接觸件196W。
如前所述，下部源極/汲極接觸件184之中的一些下部源極/汲極接觸件184可耦合至下部磊晶源極/汲極區108L及上部磊晶源極/汲極區108U兩者。在用於記憶體胞元的CFET中，第一共享源極/汲極接觸件184A耦合至第一上拉電晶體PUA的第二下部源極/汲極區108L2，並且亦耦合至第一下拉電晶體PDA及第一傳輸閘電晶體PGA的第二上部源極/汲極區108U2。因此，第一共享源極/汲極接觸件184A是第一反相器INV1的輸出(參見圖13)。此外在用於記憶體胞元的CFET中，第二共享源極/汲極接觸件 184B耦合至第二上拉電晶體PUB的第四下部源極/汲極區108L4，並且亦耦合至第二下拉電晶體PDB及第二傳輸閘電晶體PGB的第四上部源極/汲極區108U4。因此，第二共享源極/汲極接觸件184B是第二反相器INV2的輸出(參見圖13)。
第一反相器INV1及第二反相器INV2(參見圖13)使用設置於裝置層160的背面處而非裝置層160的正面處的交叉耦合接觸件208進行交叉耦合。交叉耦合接觸件208耦合至相應的下部閘極電極134L，並且延伸跨越與下部閘極電極134L相鄰的相應閘極隔離區136，藉此使接觸件在側向上偏移至下部閘極電極134L。在此實施例中，交叉耦合接觸件208亦耦合至相應的下部磊晶源極/汲極區108L(經由下部源極/汲極接觸件184)。每一交叉耦合接觸件208在俯視圖中是L形的，其中L形接觸件的一端耦合至下部閘極電極134L，而L形接觸件的另一端耦合至下部源極/汲極接觸件184。L形交叉耦合接觸件208具有在第一方向(例如，在俯視圖中的豎直方向，其平行於閘極結構的縱軸)上延伸的第一段，並且具有在第二方向(例如，在俯視圖中的水平方向，其垂直於閘極結構的縱軸)上延伸的第二段，其中第二方向垂直於第一方向。在另一實施例中(隨後針對圖17A至圖17D進行闡述)，交叉耦合接觸件208經由背面內連結構200的第一層級導電線而耦合至相應的下部磊晶源極/汲極區108L。每一記憶體胞元的交叉耦合接觸件208包括第一交叉耦合接觸件208A及第二交叉耦合接觸件208B。
第一交叉耦合接觸件208A耦合至第二上拉電晶體PUB的第二下部閘極電極134L2並耦合至第二下拉電晶體PDB的第二上部閘極電極134U2(經由第二下部閘極電極134L2)。因此，第一交叉耦合接觸件208A是第二反相器INV2的輸入(參見圖13)。第一交叉耦合接觸件208A在與第二下部閘極電極134L2的縱軸平行的方向上在第一閘極隔離區136A下方延伸。第一閘極隔離區136A位於第二下部閘極電極134L2與第三下部閘極電極134L3之間，並且亦位於第二上部閘極電極134U2與第三上部閘極電極134U3之間。由於第一交叉耦合接觸件208A形成於裝置層160的背面處，因此第一交叉耦合接觸件208A在未使用的p型區(例如，第三下部閘極電極134L3)下方並沿著所述未使用的p型區延伸。由於閘極隔離區70及介電鰭片176位於第三下部閘極電極134L3與第一交叉耦合接觸件208A之間，因此第一交叉耦合接觸件208A可與第三下部閘極電極134L3交疊並且沿著第三下部閘極電極134L3形成，在第一交叉耦合接觸件208A與第三下部閘極電極134L3之間的洩漏風險低。在俯視圖中，第三下部閘極電極134L3與第一交叉耦合接觸件208A交疊。因此，第二反相器INV2的輸入(例如，第一交叉耦合接觸件208A)可在側向上偏移，使得其端部靠近第一反相器INV1的輸出(例如，第一共享源極/汲極接觸件184A)設置，此可降低內連複雜性並增加裝置定比，而不會降低裝置效能。在此實施例中，第一交叉耦合接觸件208A是L形的，並且亦耦合至第一共享源極/汲極接觸件184A。
第二交叉耦合接觸件208B耦合至第一上拉電晶體PUA的第一下部閘極電極134L1及第一下拉電晶體PDA的第一上部閘極電極134U1(經由第一下部閘極電極134L1)。因此，第二交叉耦合接觸件208B是第一反相器INV1的輸入(參見圖13)。第二交叉耦合接觸件208B在與第一下部閘極電極134L1的縱軸平行的方向上在第二閘極隔離區136B下方延伸。第二閘極隔離區136B位於第一下部閘極電極134L1與第四下部閘極電極134L4之間，並且亦位於第一上部閘極電極134U1與第四上部閘極電極134U4之間。由於第二交叉耦合接觸件208B形成於裝置層160的背面處，因此第二交叉耦合接觸件208B在未使用的p型區(例如，第四下部閘極電極134L4)下方並沿著所述未使用的p型區延伸。由於閘極隔離區70及介電鰭片176位於第四下部閘極電極134L4與第二交叉耦合接觸件208B之間，因此第二交叉耦合接觸件208B可與第四下部閘極電極134L4交疊並且沿著第四下部閘極電極134L4形成，在第二交叉耦合接觸件208B與第四下部閘極電極134L4之間的洩漏風險低。在俯視圖中，第四下部閘極電極134L4與第二交叉耦合接觸件208B交疊。因此，第一反相器INV1的輸入(例如，第二交叉耦合接觸件208B)可在側向上偏移，使得其端部靠近第二反相器INV2的輸出(例如，第二共享源極/汲極接觸件184B)設置，此可降低內連複雜性並增加裝置定比，而不會降低裝置效能。在此實施例中，第二交叉耦合接觸件208B是L形的，並且亦耦合至第二共享源極/汲極接觸件184B。
在另一實施例中(圖中未單獨示出)，CFET的下部奈米結構-FET是n型裝置，而CFET的上部奈米結構-FET是p型裝置。因此，上部奈米結構-FET包括第一上拉電晶體PUA及第二上拉電晶體PUB，而下部奈米結構-FET包括第一下拉電晶體PDA、第二下拉電晶體PDB、第一傳輸閘電晶體PGA及第二傳輸閘電晶體PGB。閘極電極與源極/汲極區的豎直堆疊可與先前闡述的豎直堆疊相反。閘極電極延伸部位於第一傳輸閘電晶體PGA及第二傳輸閘電晶體PGB的閘極電極之上。另外，背面內連結構200的導電特徵204包括參考電壓內連線、位元線內連線及反相位元線內連線，而下部源極/汲極通孔198包括用於相應內連線的參考電壓通孔、位元線通孔及反相位元線通孔。此外，正面內連結構170的導電特徵174包括電源電壓內連線，而上部源極/汲極通孔158包括用於相應內連線的電源電壓通孔。字元線內連線可位於正面內連結構170中，或者可位於背面內連結構200中。此外，交叉耦合接觸件208可位於正面內連結構170中。
圖15A至圖15B是根據一些實施例的CFET記憶體胞元的交叉耦合接觸件208的視圖。具體而言，圖15A及圖15B分別為圖14A及圖14B的第一交叉耦合接觸件208A的詳細視圖。第一交叉耦合接觸件208A形成於第四ILD 194中。如圖15B所示，第一交叉耦合接觸件208A包括閘極通孔部分208GV及線部分208L。閘極通孔部分208GV延伸貫穿ESL 192、隔離區70及閘極介電質132以與第二下部閘極電極134L2接觸。在一些實施例中， 閘極通孔部分208GV設置於第一閘極隔離區136A與介電鰭片176之間。線部分208L沿著ESL 192的表面延伸並且位於第一閘極隔離區136A之上。如圖15A所示，第一交叉耦合接觸件208A可視情況更包括延伸貫穿ESL 192以與第一共享源極/汲極接觸件184A接觸的源極/汲極通孔部分208DV。除了第二交叉耦合接觸件208B在第二閘極隔離區136B之上延伸並且耦合至第一下部閘極電極134L1及/或第二共享源極/汲極接觸件184B之外，第二交叉耦合接觸件208B可類似於第一交叉耦合接觸件208A。
交叉耦合接觸件208可以與下部閘極接觸件196及下部源極/汲極通孔198類似的方式形成。最初，可在第四ILD 194中形成用於交叉耦合接觸件208的線部分208L的開口。隨後，可在ESL 192、隔離區70及閘極介電質132中形成用於交叉耦合接觸件208的閘極通孔部分208GV及/或源極/汲極通孔部分208DV的開口。然後，可以與先前針對圖12闡述的方式類似的方式利用導電材料來填充所述開口並且可實行移除製程。
圖16是根據一些實施例的CFET記憶體胞元的三維視圖。具體而言，示出圖14A至圖14D的CFET記憶體胞元，只是為了說明清晰起見省略了一些特徵。圖16的結構相較於先前各圖進行了翻轉，以便更清楚地說明交叉耦合接觸件208。
圖17A至圖17D是根據一些實施例的CFET記憶體胞元的視圖。除了交叉耦合接觸件208經由背面內連結構200的第一層級導電線204L而耦合至相應的下部磊晶源極/汲極區108L之外， 本實施例類似於圖14A至圖14D的實施例。每一交叉耦合接觸件208在俯視圖中是I形的，其中I形接觸件的一端耦合至下部閘極電極134L，且I形接觸件的另一端跨過閘極隔離區136以耦合至第一層級導電線204L，其中第一層級導電線204L亦耦合至第一共享源極/汲極接觸件184A或第二共享源極/汲極接觸件184B(經由下部源極/汲極通孔198)。I形交叉耦合接觸件208僅具有在第一方向(例如，在俯視圖中的豎直方向)上延伸的單個段，並且第一層級導電線204L在第二方向(例如，在俯視圖中的水平方向)上延伸，其中第二方向垂直於第一方向。
圖18是根據一些實施例的CFET記憶體胞元的三維視圖。具體而言，示出圖17A至圖17D的CFET記憶體胞元，只是為了說明清晰起見省略了一些特徵。圖18的結構相較於先前各圖進行了翻轉，以便更清楚地說明交叉耦合接觸件208。
各實施例可達成優點。由於用於p型裝置的一些區未被使用，因此第一交叉耦合接觸件208A及第二交叉耦合接觸件208B可與未使用的p型區交疊，在該些區中的交叉耦合接觸件與特徵(例如，閘極電極)之間的洩漏風險低。因此，交叉耦合反相器的輸入與輸出可較在其他裝置中更靠近彼此設置。內連複雜性可因此降低，並且裝置定比可因此增加。
亦設想了其他變化。舉例而言，交叉耦合接觸件208亦可被形成為與其他未使用的區(例如，除了SRAM胞元覆蓋區中的區之外的其他未使用的區)交疊。
在實施例中，一種裝置包括：第一電晶體，包括第一閘極結構；第二電晶體，包括第二閘極結構，第二閘極結構設置於第一閘極結構之上並耦合至第一閘極結構；第三閘極結構；第四閘極結構，第四閘極結構設置於第三閘極結構之上並耦合至第三閘極結構；閘極隔離區，位於第一閘極結構與第三閘極結構之間，閘極隔離區設置於第二閘極結構與第四閘極結構之間；以及交叉耦合接觸件，在閘極隔離區、第一閘極結構及第三閘極結構下方延伸，交叉耦合接觸件耦合至第一閘極結構。在裝置的一些實施例中，第一電晶體是上拉電晶體，第二電晶體是下拉電晶體，第三閘極結構是閘極結構延伸部，並且第四閘極結構是傳輸閘電晶體的一部分。在裝置的一些實施例中，第一電晶體是下拉電晶體，第二電晶體是上拉電晶體，第三閘極結構是傳輸閘電晶體的一部分，並且第四閘極結構是閘極結構延伸部。在裝置的一些實施例中，交叉耦合接觸件是L形接觸件。在裝置的一些實施例中，交叉耦合接觸件是I形接觸件。在一些實施例中，所述裝置更包括：隔離區；以及介電層，位於隔離區上，交叉耦合接觸件的線部分沿著介電層的表面延伸，交叉耦合接觸件的閘極通孔部分延伸貫穿介電層及隔離區以與第一閘極結構接觸。在一些實施例中，所述裝置更包括：背面內連結構，位於交叉耦合接觸件下方，背面內連結構包括字元線內連線；以及字元線接觸件，將字元線內連線耦合至第三閘極結構。
在實施例中，一種裝置包括：正面內連結構；背面內連 結構；以及裝置層，位於背面內連結構與正面內連結構之間，裝置層包括：第一反相器；第二反相器；第一交叉耦合接觸件，將第一反相器的第一輸出連接至第二反相器的第一輸入；以及第二交叉耦合接觸件，將第二反相器的第二輸出連接至第一反相器的第二輸入，第一交叉耦合接觸件及第二交叉耦合接觸件各自具有在第一方向上沿著裝置層的相應閘極電極延伸的第一段。在裝置的一些實施例中，第一反相器包括：第一下部電晶體，包括第一下部源極/汲極區及第一下部閘極結構；以及第一上部電晶體，包括第一上部源極/汲極區及第一上部閘極結構，第一上部閘極結構實體地且電性地耦合至第一下部閘極結構；且第二反相器包括：第二下部電晶體，包括第二下部源極/汲極區及第二下部閘極結構；以及第二上部電晶體，包括第二上部源極/汲極區及第二上部閘極結構，第二上部閘極結構實體地且電性地耦合至第二下部閘極結構。在裝置的一些實施例中，裝置層更包括：第一共享源極/汲極接觸件，耦合至第一下部源極/汲極區且耦合至第一上部源極/汲極區，第一交叉耦合接觸件實體地且電性地耦合至第二下部閘極結構及第一共享源極/汲極接觸件；以及第二共享源極/汲極接觸件，耦合至第二下部源極/汲極區且耦合至第二上部源極/汲極區，第二交叉耦合接觸件實體地且電性地耦合至第一下部閘極結構及第二共享源極/汲極接觸件。在裝置的一些實施例中，裝置層包括堆疊於p型裝置之上的n型裝置，第一交叉耦合接觸件設置於裝置層的背面處，並且第二交叉耦合接觸件設置於裝置層的背面處。在 裝置的一些實施例中，裝置層包括堆疊於n型裝置之上的p型裝置，第一交叉耦合接觸件設置於裝置層的正面處，並且第二交叉耦合接觸件設置於裝置層的正面處。在裝置的一些實施例中，第一交叉耦合接觸件及第二交叉耦合接觸件各自具有在垂直於第一方向的第二方向上延伸的第二段。在裝置的一些實施例中，第一交叉耦合接觸件及第二交叉耦合接觸件的第一段是第一交叉耦合接觸件及第二交叉耦合接觸件的唯一段。
在實施例中，一種方法包括：在半導體鰭片之上形成奈米結構，半導體鰭片自隔離區延伸；形成下部閘極結構、上部閘極結構及閘極隔離區，下部閘極結構包覆環繞奈米結構的下部子集，上部閘極結構包覆環繞奈米結構的上部子集，閘極隔離區相鄰於下部閘極結構及上部閘極結構；移除隔離區的一部分；在隔離區的背面上沈積介電層；以及形成交叉耦合接觸件，交叉耦合接觸件具有沿著介電層的表面延伸的線部分，並且具有延伸貫穿介電層及隔離區以與下部閘極結構接觸的閘極通孔部分，線部分在閘極隔離區下方跨越。在一些實施例中，所述方法更包括：在半導體鰭片中的凹陷中生長下部源極/汲極區，下部閘極結構相鄰於下部源極/汲極區形成；以及在凹陷中及下部源極/汲極區之上生長上部源極/汲極區，上部閘極結構相鄰於上部源極/汲極區形成。在一些實施例中，所述方法更包括：形成延伸貫穿介電層及隔離區的字元線接觸件；以及在介電層之下形成背面內連結構，背面內連結構包括耦合至字元線接觸件的字元線內連線。在所述方法 的一些實施例中，下部閘極結構包括閘極介電質及閘極電極，閘極通孔部分延伸貫穿閘極介電質以與閘極電極接觸。在所述方法的一些實施例中，交叉耦合接觸件在俯視圖中為L形的。在所述方法的一些實施例中，交叉耦合接觸件在俯視圖中為I形的。
上文概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中對其作出各種改變、代替及變更。
66L:下部半導體奈米結構 66M:中間半導體奈米結構 66U:上部半導體奈米結構 90:閘極間隔件 100:隔離結構 108L1:第一下部源極/汲極區 108L2:第二下部源極/汲極區 108U1:第一上部源極/汲極區 108U2:第二上部源極/汲極區 108U5:第五上部源極/汲極區 112:第一接觸蝕刻終止層（CESL） 114:第一層間介電質（ILD） 124:第二ILD 134L2:第二下部閘極電極 134L3:第三下部閘極電極 134U2:第二上部閘極電極 134U3:第三上部閘極電極 138:閘極罩幕 142、182:金屬-半導體合金區 144:上部源極/汲極接觸件 152:蝕刻終止層（ESL） 154:第三ILD 158:上部源極/汲極通孔 158B:位元線通孔 158R:參考電壓通孔 160:裝置層 170:正面內連結構 172、202:介電層 174、204:導電特徵 176:介電鰭片 184:下部源極/汲極接觸件 184A:第一共享源極/汲極接觸件 186:接觸間隔件 192:ESL 194:第四ILD 198S:電源電壓通孔 200:背面內連結構 208A:第一交叉耦合接觸件

Claims (11)

  1. 一種半導體元件，包括：第一電晶體，包括第一閘極結構；第二電晶體，包括第二閘極結構，所述第二閘極結構設置於所述第一閘極結構之上並耦合至所述第一閘極結構；第三閘極結構；第四閘極結構，所述第四閘極結構設置於所述第三閘極結構之上並耦合至所述第三閘極結構；閘極隔離區，位於所述第一閘極結構與所述第三閘極結構之間，所述閘極隔離區設置於所述第二閘極結構與所述第四閘極結構之間；以及交叉耦合接觸件，在所述閘極隔離區、所述第一閘極結構及所述第三閘極結構下方延伸，所述交叉耦合接觸件耦合至所述第一閘極結構。
  2. 如請求項1所述的半導體元件，其中所述第一電晶體是上拉電晶體，所述第二電晶體是下拉電晶體，所述第三閘極結構是閘極結構延伸部，並且所述第四閘極結構是傳輸閘電晶體的一部分。
  3. 如請求項1所述的半導體元件，其中所述第一電晶體是下拉電晶體，所述第二電晶體是上拉電晶體，所述第三閘極結構是傳輸閘電晶體的一部分，並且所述第四閘極結構是閘極結構延伸部。
  4. 如請求項1所述的半導體元件，更包括：隔離區；以及介電層，位於所述隔離區上，所述交叉耦合接觸件的線部分沿著所述介電層的表面延伸，所述交叉耦合接觸件的閘極通孔部分延伸貫穿所述介電層及所述隔離區以與所述第一閘極結構接觸。
  5. 如請求項1所述的半導體元件，更包括：背面內連結構，位於所述交叉耦合接觸件下方，所述背面內連結構包括字元線內連線；以及字元線接觸件，將所述字元線內連線耦合至所述第三閘極結構。
  6. 一種半導體元件，包括：正面內連結構；背面內連結構；以及裝置層，位於所述背面內連結構與所述正面內連結構之間，所述裝置層包括：第一反相器；第二反相器；第一交叉耦合接觸件，將所述第一反相器的第一輸出連接至所述第二反相器的第一輸入；以及第二交叉耦合接觸件，將所述第二反相器的第二輸出連接至所述第一反相器的第二輸入，所述第一交叉耦合接觸件及所述第二交叉耦合接觸件各自具有在第一方向上沿著所述裝置 層的相應閘極電極延伸的第一段。
  7. 如請求項6所述的半導體元件，其中：所述第一反相器包括：第一下部電晶體，包括第一下部源極/汲極區及第一下部閘極結構；以及第一上部電晶體，包括第一上部源極/汲極區及第一上部閘極結構，所述第一上部閘極結構實體地且電性地耦合至所述第一下部閘極結構；且所述第二反相器包括：第二下部電晶體，包括第二下部源極/汲極區及第二下部閘極結構；以及第二上部電晶體，包括第二上部源極/汲極區及第二上部閘極結構，所述第二上部閘極結構實體地且電性地耦合至所述第二下部閘極結構。
  8. 如請求項7所述的半導體元件，其中所述裝置層更包括：第一共享源極/汲極接觸件，耦合至所述第一下部源極/汲極區且耦合至所述第一上部源極/汲極區，所述第一交叉耦合接觸件實體地且電性地耦合至所述第二下部閘極結構及所述第一共享源極/汲極接觸件；以及第二共享源極/汲極接觸件，耦合至所述第二下部源極/汲極區且耦合至所述第二上部源極/汲極區，所述第二交叉耦合接觸件 實體地且電性地耦合至所述第一下部閘極結構及所述第二共享源極/汲極接觸件。
  9. 如請求項6所述的半導體元件，其中所述裝置層包括堆疊於p型裝置之上的n型裝置，所述第一交叉耦合接觸件設置於所述裝置層的背面處，並且所述第二交叉耦合接觸件設置於所述裝置層的所述背面處。
  10. 如請求項6所述的半導體元件，其中所述裝置層包括堆疊於n型裝置之上的p型裝置，所述第一交叉耦合接觸件設置於所述裝置層的正面處，並且所述第二交叉耦合接觸件設置於所述裝置層的所述正面處。
  11. 一種半導體元件的形成方法，包括：在半導體鰭片之上形成奈米結構，所述半導體鰭片自隔離區延伸；形成下部閘極結構、上部閘極結構及閘極隔離區，所述下部閘極結構包覆環繞所述奈米結構的下部子集，所述上部閘極結構包覆環繞所述奈米結構的上部子集，所述閘極隔離區相鄰於所述下部閘極結構及所述上部閘極結構；移除所述隔離區的一部分；在所述隔離區的背面上沈積介電層；以及形成交叉耦合接觸件，所述交叉耦合接觸件具有沿著所述介電層的表面延伸的線部分，並且具有延伸貫穿所述介電層及所述隔離區以與所述下部閘極結構接觸的閘極通孔部分，所述線部分 在所述閘極隔離區下方跨越。
TW112139625A 2023-08-25 2023-10-17 半導體元件及其形成方法 TWI876595B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18/456,025 2023-08-25
US18/456,025 US20250071964A1 (en) 2023-08-25 2023-08-25 Stacked transistor memory cells and methods of forming the same

Publications (2)

Publication Number Publication Date
TW202510665A TW202510665A (zh) 2025-03-01
TWI876595B true TWI876595B (zh) 2025-03-11

Family

ID=94688552

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112139625A TWI876595B (zh) 2023-08-25 2023-10-17 半導體元件及其形成方法

Country Status (4)

Country Link
US (2) US20250071964A1 (zh)
KR (1) KR20250030918A (zh)
CN (1) CN119545775A (zh)
TW (1) TWI876595B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220216349A1 (en) * 2015-12-03 2022-07-07 Samsung Electronics Co., Ltd. Semiconductor device
US20220278110A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with embedded high-density and high-current sram macros
TW202306044A (zh) * 2021-07-30 2023-02-01 台灣積體電路製造股份有限公司 積體電路裝置和製造積體電路裝置的方法
TW202310419A (zh) * 2021-08-30 2023-03-01 台灣積體電路製造股份有限公司 具有背側電源結構的垂直型半導體元件及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220216349A1 (en) * 2015-12-03 2022-07-07 Samsung Electronics Co., Ltd. Semiconductor device
US20220278110A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with embedded high-density and high-current sram macros
TW202306044A (zh) * 2021-07-30 2023-02-01 台灣積體電路製造股份有限公司 積體電路裝置和製造積體電路裝置的方法
TW202310419A (zh) * 2021-08-30 2023-03-01 台灣積體電路製造股份有限公司 具有背側電源結構的垂直型半導體元件及其形成方法

Also Published As

Publication number Publication date
TW202510665A (zh) 2025-03-01
KR20250030918A (ko) 2025-03-05
CN119545775A (zh) 2025-02-28
US20250344364A1 (en) 2025-11-06
US20250071964A1 (en) 2025-02-27

Similar Documents

Publication Publication Date Title
US20240371930A1 (en) Transistor source/drain regions
US20250351564A1 (en) Transistor isolation regions and methods of forming the same
TWI866095B (zh) 半導體結構及其製造方法
TWI855580B (zh) 半導體裝置及其製造方法
TWI880125B (zh) 互連結構的形成方法
US20250349607A1 (en) Transistor gate contacts
US20250351439A1 (en) Complementary field effect transistors and methods of forming the same
US20250324665A1 (en) Transistor contacts and methods of forming thereof
US20250344466A1 (en) Stacked transistors and methods of forming the same
US20250176252A1 (en) Semiconductor device and methods of forming the same
TWI882724B (zh) 形成堆疊式電晶體的方法
US20240266229A1 (en) Semiconductor structure and method of forming the same
TWI876595B (zh) 半導體元件及其形成方法
US20250343051A1 (en) Method for forming a semiconductor device having a gate mask composing of a semiconductor layer over a dielectric layer formed on gate electrode
US20250349722A1 (en) Transistor gate contacts and methods of forming the same
TW202507809A (zh) 形成堆疊電晶體之方法
CN121397995A (zh) 存储器器件及其形成方法
CN117276278A (zh) 半导体器件以及制造半导体器件的方法
CN118039696A (zh) 半导体器件及其形成方法