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TW202306044A - 積體電路裝置和製造積體電路裝置的方法 - Google Patents

積體電路裝置和製造積體電路裝置的方法 Download PDF

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TW202306044A
TW202306044A TW111116928A TW111116928A TW202306044A TW 202306044 A TW202306044 A TW 202306044A TW 111116928 A TW111116928 A TW 111116928A TW 111116928 A TW111116928 A TW 111116928A TW 202306044 A TW202306044 A TW 202306044A
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陳志良
吳國暉
蔡慶威
張尚文
田麗鈞
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台灣積體電路製造股份有限公司
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Abstract

一種積體電路裝置包括第一類型主動區域半導體結構、第一閘極導體、與第一類型主動區域半導體結構堆疊的第二類型主動區域半導體結構、以及第二閘極導體。積體電路裝置也包括高於兩個主動區域半導體結構的前側導電層、和低於兩個主動區域半導體結構的背側導電層。積體電路裝置也包括在前側導電層中的前側電源軌和前側信號線、以及包括在背側導電層中的背側電源軌和背側信號線。積體電路裝置也包括連接到前側電源軌的第一源極導電段、和連接到背側電源軌的第二源極導電段。積體電路裝置還包括連接到前側信號線或者背側信號線的汲極導電段。

Description

在具有堆疊的多個電晶體的積體電路中的電源軌和信號線排列
無
積體電路(integrated circuit, IC)通常包括根據一或多個積體電路佈局圖所製造的多個積體電路裝置。積體電路裝置有時候包括互補式場效電晶體(complementary field effect transistor，CFET)裝置。互補式場效電晶體裝置在堆疊的配置中通常具有一較上的場效電晶體其覆蓋一較下的場效電晶體。在互補式場效電晶體裝置中的此較上的場效電晶體和此較下的場效電晶體都位在高於在背側導電層中的多個導線，但低於在前側導電層中的多個導線。
無
之後的揭示內容提供了許多不同的實施方式或實施例，以實施所提供的主題的不同的特徵。為了簡化本揭示內容，以下描述組件、材料、數值、步驟、操作、排列、或類似者的多個具體實施例。這些當然僅是實施例，並不意圖為限制性的。也構思了其他的組件、數值、操作、材料、排列、或類似者。例如，在隨後的描述中，形成第一特徵其在第二特徵上方或之上，可包括第一和第二特徵以直接接觸而形成的實施方式，且也可包括附加的特徵可形成在介於第一和第二特徵之間，因此第一和第二特徵可不是直接接觸的實施方式。另外，本揭示內容可在各個實施例中重複參考標號和/或字母。此重複是為了簡化和清楚性的目的，重複本身不意指所論述的各個實施方式和/或配置之間的關係。
此外，為了便於描述一個元件或特徵與另一個元件或特徵之間，如在圖式中所繪示的關係，在此可能使用空間相對性用語，諸如「之下」、「低於」、「較下」、「高於」、「較上」、和類似的用語。除了在圖式中描繪的方向之外，空間相對性用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可經其他方式定向(旋轉90度或處於其他定向)，並且由此可同樣地解讀本文所使用的空間相對性描述詞。
互補式場效電晶體(CFET電晶體)通常具有第一類型電晶體其與第二類型電晶體堆疊。第一類型電晶體具有在第一類型主動區域半導體結構中的通道區域，並且第二類型電晶體具有在第二類型主動區域半導體結構中的通道區域。具有互補式場效電晶體的積體電路裝置時常包括在高於多個互補式場效電晶體的前側導電層和在低於多個互補式場效電晶體的背側導電層。在至少一些實施方式中，具有互補式場效電晶體的積體電路裝置的裝置性能取決於多個電源軌和多個信號線的定位。在一些實施方式中，當在積體電路裝置中的單元電路由保持在前側導電層中的前側電源軌上的第一供應電壓和保持在背側導電層中的背側電源軌上的第二供應電壓所供電時，利用減小的介於單元電路和電源軌之間的電阻來改善到單元電路的電源連接。此外，在一些實施方式中，當在前側導電層中的前側信號線和在背側導電層中的背側信號線都可用於連接在積體電路裝置中的多個互補式場效電晶體時，消除了對於多個主動區域半導體結構的寬度擴展的一些限制。再者，在一些實施方式中，當在積體電路裝置中的多個前側電源軌與多個前側信號線交錯、並且在積體電路裝置中的多個背側電源軌與多個背側信號線交錯時，經由多個前側電源軌改善了對於多個前側信號線的單元間信號屏蔽，並且經由多個背側電源軌改善了對於多個背側信號線的單元間信號屏蔽。
第1A圖是根據一些實施方式的反相器電路100的圖，以互補式場效電晶體來實施，反相器電路100在前側導電層和背側導電層中都具有多個電源軌和多個信號線。反相器電路的電路圖在第7A圖中所示。在第7A圖中的反相器電路包括PMOS(P型金屬氧化物半導體)裝置和NMOS(N型金屬氧化物半導體)裝置。PMOS裝置的閘極端子和NMOS裝置的閘極端子連接在一起，同時功能作為反相器的輸入端子。PMOS裝置的汲極端子和NMOS裝置的汲極端子連接在一起，同時功能作為反相器的輸出(OUT)端子。PMOS裝置的源極端子和NOMS裝置的源極端子對應地保持在供應電壓VDD(裝置內部的工作電壓)和供應電壓VSS(電路公共接地端電壓)。
在第1A圖中，反相器電路100包括在X方向延伸的p型主動區域半導體結構50p、和在X方向延伸的n型主動區域半導體結構50n。在第1A圖中的X方向、Y方向、Z方向彼此互相地正交，並且形成正交的座標系。p型主動區域半導體結構50p與n型主動區域半導體結構50n堆疊，並且沿著Z方向從n型主動區域半導體結構偏移。在Y方向延伸的閘極導體150與p型主動區域半導體結構50p和n型主動區域半導體結構50n二者相交。閘極導體150功能作為導電性地結合在一起的兩個堆疊的閘極導體：兩個閘極導體中的一者在PMOS電晶體T1p的通道區域處與p型主動區域半導體結構50p相交，兩個閘極導體中的另一者在NMOS電晶體T1n的通道區域處與n型主動區域半導體結構50n相交。閘極導體150導電性地連接到PMOS電晶體T1p的閘極端子和NMOS電晶體T1n的閘極端子。在一些實施方式中，p型主動區域半導體結構50p和n型主動區域半導體結構50n中的各者包括一或多個奈米片，並且因此，PMOS電晶體T1p和NMOS電晶體T1n中的各者是奈米片電晶體。在一些實施方式中，p型主動區域半導體結構50p和n型主動區域半導體結構50n中的各者包括一或多個奈米線，並且因此，PMOS電晶體T1p和NMOS電晶體T1n中的各者是奈米線電晶體。
反相器電路100也包括多個導電段132p、134p、132n、和134n。在Y方向延伸的多個導電段132p和134p中的各者在PMOS電晶體T1p的多個端子區域中的其中一者處與p型主動區域半導體結構50p相交。在Y方向延伸的多個導電段132n和134n中的各者在NMOS電晶體T1n的多個端子區域中的其中一者處與n型主動區域半導體結構50n相交。電晶體的端子區域是電晶體的源極區域或者是汲極區域。作為源極導電段的導電段132p形成PMOS電晶體T1p的源極端子。作為源極導電段的導電段132n形成NMOS電晶體T1n的源極端子。作為汲極導電段的導電段134p形成PMOS電晶體T1p的汲極端子。作為汲極導電段的導電段134n形成NMOS電晶體T1n的汲極端子。導電段134p和導電段134n通過導電段間連接器VMD而導電性地連接。當PMOS電晶體T1p的汲極端子和NMOS電晶體T1n的汲極端子經由導電段間連接器VMD而導電性地連接在一起時，PMOS電晶體T1p的源極端子通過頂部導孔連接器VT而導電性地連接到前側電源軌30F，並且NMOS電晶體T1n的源極端子通過底部導孔連接器VB而導電性地連接到背側電源軌30B。前側電源軌30F配置為維持在第一供應電壓VDD，而背側電源軌30B配置為維持在第二供應電壓VSS。
在X方向延伸的前側電源軌30F在前側導電層中。在X方向延伸的背側電源軌30B在背側導電層中。前側導電層和背側導電層中的各者在一平面中，此平面具有朝向Z方向的法線向量。前側導電層高於p型主動區域半導體結構50p和n型主動區域半導體結構50n二者。背側導電層低於p型主動區域半導體結構50p和n型主動區域半導體結構50n二者。在一些實施方式中，將背側導電層製造為在基板上作為埋入的導電層，並且然後，將n型主動區域半導體結構50n製造為高於埋入的導電層。隨後，將p型主動區域半導體結構50p製造為高於n型主動區域半導體結構50n，並且將前側導電層製造為高於p型主動區域半導體結構50p。背側導電層的其他多個排列也在本揭示內容的構思範圍之內。在一些實施方式中，在積體電路裝置中，當在垂直於前側導電層和背側導電層的方向觀看時，前側電源軌和背側電源軌彼此重疊。在一些實施方式中，在積體電路裝置中，當在垂直於前側導電層和背側導電層的方向觀看時，前側電源軌和背側電源軌彼此重疊約80%。
在第1A圖中，反相器電路100包括在前側導電層中的多個前側信號線120F和140F，並且也包括在背側導電層中的多個背側信號線120B和140B。前側信號線120F通過頂部閘極導孔連接器VG而導電性地連接到閘極導體150並且配置為反相器電路的輸入信號線。前側信號線140F通過底部至頂部的導孔連接器VBT而導電性地連接到導電段134n，並且配置為反相器電路的輸出信號線。在一些實施方式中，雖然在第1A圖中的多個背側信號線120B和140B沒有直接地連接到在反相器電路100中的任何電路節點，但是多個背側信號線120B和140B配置為在反相器電路的相對的多個側部處將介於相鄰的多個單元之間的多個信號作佈線。例如，在一些實施方式中，通過多個背側信號線120B和140B中的一者，來自鄰近於多個導電段132p和132n的一相鄰的單元的信號被耦合到鄰近於多個導電段134p和134n的另一個相鄰的單元。
第1B圖是根據一些實施方式的在第1A圖中所描繪的反相器電路100的多個佈局圖。在第1B圖中的多個佈局圖包括佈局的較上部分和佈局的較下部分。佈局的較上部分包括多個佈局圖案其用於指定p型主動區域半導體結構50p、閘極導體150、多個導電段132p和134p、多個前側信號線120F和140F，前側電源軌30F、導電段間連接器VMD，和各個導孔連接器。佈局的較下部分包括多個佈局圖案其用於指定n型主動區域半導體結構50n、閘極導體150、多個導電段132n和134n、多個背側信號線120B和140B、背側電源軌30B，導電段間連接器VMD、和各個導孔連接器。
如第1B圖的較上部分所指定的，p型主動區域半導體結構50p、多個前側信號線120F和140F、和前側電源軌30F中的各者在X方向延伸。在Y方向延伸的閘極導體150在PMOS電晶體的通道區域處與p型主動區域半導體結構50p相交。在Y方向延伸的導電段132p在PMOS電晶體的源極區域處與p型主動區域半導體結構50p相交。在Y方向延伸的導電段134p在PMOS電晶體的汲極區域處與p型主動區域半導體結構50p相交。
在介於導電段132p和前側電源軌30F之間的交叉點處的導孔連接器圖案VT指定了導電段132p和前側電源軌30F通過頂部導孔連接器VT而導電性地連接。在介於閘極導體150和前側信號線120F之間的交叉點處的閘極導孔連接器圖案VG指定了閘極導體150和前側信號線120F通過頂部閘極導孔連接器VG而導電性地連接。
如由第1B圖的較下部分所指定的，n型主動區域半導體結構50n、多個背側信號線120B和140B、和背側電源軌30B中的各者在X方向延伸。在Y方向延伸的閘極導體150在NMOS電晶體的通道區域處與n型主動區域半導體結構50n相交。在Y方向延伸的導電段132n在NMOS電晶體的源極區域處與n型主動區域半導體結構50n相交。在Y方向延伸的導電段134n在NMOS電晶體的汲極區域處與n型主動區域半導體結構50n相交。在介於導電段132n和背側電源軌30B之間的交叉點處的導孔連接器圖案VB指定了在反相器電路100中，導電段132n和背側電源軌30B通過底部導孔連接器VB而導電性地連接。
在第1B圖中，在較上部分中覆蓋前側信號線140F的底部至頂部的導孔連接器圖案VBT、以及在較下部分中覆蓋背側信號線140B的底部至頂部的導孔連接器圖案VBT在X-Y座標中以相同的形狀和在相同的位置處而彼此匹配。在多個佈局圖中匹配的多個底部至頂部的導孔連接器圖案VBT指定了在反相器電路100中前側信號線140F和背側信號線140B通過底部至頂部的導孔連接器VBT而沿著Z方向導電性地連接在一起。在第1B圖的較上部分和較下部分中，底部至頂部的導孔連接器圖案VBT顯示為一對匹配的圖案。在第1B圖中，在較上部分中覆蓋導電段134p的連接器間圖案VMD、以及在較下部分中覆蓋導電段134n的連接器間圖案VMD在X-Y座標中以相同的形狀和在相同的位置處而彼此匹配。在多個佈局圖中匹配的多個連接器間圖案VMD指定了在反相器電路100中的導電段134p和導電段134n通過導電段間連接器VMD而導電性地連接在一起。在第1B圖的較上部分和較下部分中，多個連接器間圖案VMD顯示為一對匹配的圖案。
在第1B圖中，佈局的較上部分和較下部分也包括虛擬閘極條帶圖案110，用於在反相器單元的多個邊緣處指定多個虛擬閘極條帶。在一些實施方式中，介於多個虛擬閘極條帶圖案110和p型主動區域半導體結構50p的佈局圖案之間的多個交叉點指定了在p型主動區域半導體結構50p中的多個隔離區域，用於將在反相器單元中的p型主動區域與在相鄰的多個單元中的多個主動區域隔離。在一些實施方式中，介於多個虛擬閘極條帶圖案110和n型主動區域半導體結構50n的佈局圖案之間的多個交叉點指定了在n型主動區域半導體結構50n中的多個隔離區域，用於將在反相器單元中的n型主動區域與在多個相鄰的單元中的多個主動區域隔離。在一些實施方式中，在多個主動區域半導體結構(50p或50n)中的多個隔離區域是基於在氧化物定義邊緣上的多晶矽(poly on oxide definition edge, PODE)技術、或基於在氧化物定義邊緣上的連續多晶矽(continuous poly on oxide definition，CPODE)技術而創建的。用於在多個主動區域半導體結構(50p或50n)中產生多個隔離區域的其他合適的技術也在本揭示內容的構思範圍之內。
第1C圖是根據一些實施方式的第1A圖的反相器電路100在由在第1B圖中的線P-P'和線Q-Q'所指定的切割平面中的截面視圖。第1D圖是根據一些實施方式的第1A圖的反相器電路100在由在第1B圖中的線R-R'所指定的切割平面中的截面視圖。在第1C圖和第1D圖中，p型主動區域半導體結構50p與n型主動區域半導體結構50n堆疊。多個前側信號線120F和140F和前側電源軌30F在前側導電層中，前側導電層高於p型主動區域半導體結構50p和n型主動區域半導體結構50n。多個背側信號線120B和140B和背側電源軌30B在背側導電層中，背側導電層低於p型主動區域半導體結構50p和n型主動區域半導體結構50n。
在第1C圖中，如在P-P’切割平面的截面視圖中所示，導電段132p在PMOS電晶體的源極區域處與p型主動區域半導體結構50p相交，並且導電段132n在NMOS電晶體的源極區域處與n型主動區域半導體結構50n相交。導電段132p通過頂部導孔連接器VT而導電性地連接到前側電源軌30F，而導電段132n通過底部導孔連接器VB而導電性地連接到背側電源軌30B。
在第1C圖中，如在Q-Q’切割平面的截面視圖中所示，導電段134p在PMOS電晶體的汲極區域處與p型主動區域半導體結構50p相交，並且導電段134n在NMOS電晶體的汲極區域處與n型主動區域半導體結構50n相交。導電段134n通過底部至頂部的導孔連接器VBT而導電性地連接到前側信號線140F。導電段134p通過導電段間連接器VMD而導電性地連接到導電段134n。
在第1D圖中，如在R-R’切割平面的截面視圖中所示，閘極導體150在PMOS電晶體的通道區域處與p型主動區域半導體結構50p相交，並且在NMOS電晶體的通道區域處與n型主動區域半導體結構50n相交。前側信號線120F通過頂部閘極導孔連接器圖案VG而導電性地連接到閘極導體150。
除了如在第1A圖中所描繪的反相器電路100的實施例設計和實施例實施以外，還有反相器電路的其他多個設計和多個實施。在第2A圖、第3A圖、第4A圖、第5A圖、和第6A圖中的多個圖的各者是根據一些實施方式的反相器電路的圖，以互補式場效電晶體來實施，反相器電路在前側導電層和背側導電層中都具有多個電源軌和多個信號線。
在第2A圖中的反相器電路200是在第1A圖中的反相器電路100的修改。在第1A圖中的底部至頂部的導孔連接器VBT被取代為在第2A圖中的底部導孔連接器VB。底部導孔連接器VB導電性地連接導電段134n與背側信號線140B。在第2A圖中，背側信號線140B配置為反相器電路的輸出信號線。作為比較，在第1A圖中，前側信號線140F配置為反相器電路的輸出信號線。
第2B圖是根據一些實施方式的在第2A圖中的反相器電路200的多個佈局圖。在第2B圖中的多個佈局圖與在第1B圖中的多個佈局圖幾乎相同，除了在第1B圖的較上部分和較下部分中的一對匹配的底部至頂部的導孔連接器圖案VBT被移除，並且在第2B圖的較下部分中，在介於導電段134n和背側信號線140B之間的交叉點處增加了底部導孔連接器圖案VB，這指定了導電段134n通過底部導孔連接器VB而導電性地連接到背側信號線140B。
第2C圖是根據一些實施方式的在第2A圖中的反相器電路200在由第2B圖中的線P-P’和線Q-Q’所指定的切割平面中的截面視圖。在第2C圖中的切割平面P-P’的截面與在第1C圖中的切割平面P-P’的截面相同。在第2C圖中的切割平面Q-Q’的截面與在第1C圖中的切割平面Q-Q’的截面幾乎相同，除了在第1C圖中的將前側信號線140F連接到導電段134n的底部至頂部的導孔連接器圖案VBT被替換為將背側信號線140B連接到導電段134n的底部導孔連接器VB。
在第3A圖中的反相器電路300是在第1A圖中的反相器電路100的另一種修改。此修改包括移除了在第1A圖中的導電段間連接器VMD，並且改變了多個導電段132p和134p的端子功能。在第3A圖中的導電段134p功能作為PMOS電晶體的源極端子，而在第1A圖中的導電段134p功能作為PMOS電晶體的汲極端子。在第3A圖中的導電段132p功能作為PMOS電晶體的汲極端子，而在第1A圖中的導電段132p功能作為PMOS電晶體的源極端子。在第3A圖中，PMOS電晶體的源極端子配置為通過在導電段134p附近的前側電源軌30F的位置處的頂部導孔連接器VT來從前側電源軌30F接收電源供應電壓VDD。在第3A圖中，通過從導電段132p至導電段134n的導電性連接，將PMOS電晶體的汲極端子和NMOS電晶體的汲極端子導電性地連接。導電段132p通過頂部導孔連接器VT而導電性地連接到前側信號線140F，並且前側信號線140F通過底部至頂部的導孔連接器VBT而導電性地連接到導電段134n。
第3B圖是根據一些實施方式的在第3A圖中的反相器電路300的佈局圖。在第3B圖中的佈局圖是在第1B圖中的佈局圖的修改。此修改包括移除了在第1B圖的較上部分和較下部分中的一對匹配的連接器間圖案VMD，將在前側電源軌30F上的頂部導孔連接器圖案VT移動到在介於導電段134p和前側電源軌30F之間的交叉點處的新位置，以及在介於導電段132p和前側信號線140F之間的交叉點處增加新的頂部導孔連接器圖案VT。
第3C圖是根據一些實施方式的在第3A圖中的反相器電路300在由第3B圖中的線P-P’和線Q-Q’所指定的切割平面中的截面視圖。在第3C圖中的切割平面P-P’的截面與在第1C圖中的切割平面P-P’的截面幾乎相同，除了在第1C圖中將前側電源軌30F連接到導電段132p的頂部導孔連接器VT被替換為在第3C圖中將前側信號線140F連接到導電段132p的頂部導孔連接器VT。在第3C圖中的切割平面Q-Q’的截面與在第1C圖中的切割平面Q-Q’的截面幾乎相同，除了在第1C圖中連接多個導電段134p和134n的導電段間連接器VMD被移除，並且在第3C圖中增加了將前側電源軌30F連接到導電段134p的頂部導孔連接器VT。
在第4A圖中的反相器電路400是在第3A圖中的反相器電路300的修改。此修改包括改變從導電段132p至導電段134n的導電性連接。在第4A圖中，導電段132p通過頂部至底部的導孔連接器VTB而導電性地連接到背側信號線140B，並且背側信號線140B通過底部導孔連接器VB而導電性地連接到導電段134n。背側信號線140B配置為反相器電路400的輸出信號線。
第4B圖是根據一些實施方式的在第4A圖中的反相器電路400的多個佈局圖。在第4B圖中的佈局圖是在第3B圖中的佈局圖的修改。在第4B圖中，在第4B圖的較上部分和較下部分中的一對匹配的頂部至底部導孔連接器圖案VTB指定了導電段132p通過頂部至底部的導孔連接器VTB而導電性地連接到背側信號線140B。在導電段134n和背側信號線140B的交叉點處的底部導孔連接器圖案VB指定了將導電段134n連接到背側信號線140B的底部導孔連接器圖案VB。
第4C圖是根據一些實施方式的在第4A圖中的反相器電路400在第4B圖中由線P-P’和線Q-Q’所指定的切割平面中的截面視圖。在第4C圖中的切割平面P-P’的截面與在第3C圖中的切割平面P-P’的截面幾乎相同，除了在第3C圖中將前側信號線140F連接到導電段132p的頂部導孔連接器VT被替換為將導電段132p連接到背側信號線140B的頂部至底部的導孔連接器VTB。在第4C圖中的切割平面Q-Q’的截面與在第3C圖中的切割平面Q-Q’的截面幾乎相同，除了在第4C圖中增加了將導電段134n連接到背側信號線140B的底部導孔連接器VB。
在第5A圖中的反相器電路500是在第4A圖中的反相器電路400的修改。在第5A圖的反相器電路500中，前側信號線140F配置為輸入信號線，並且前側信號線120F配置為輸出信號線。作為比較，在第4A圖的反相器電路400中，前側信號線120F配置為輸入信號線，並且背側信號線140B配置為輸出信號線。在第5A圖中，閘極導體150通過頂部閘極導孔連接器VG而導電性地連接到前側信號線140F，並且導電段132p通過頂部導孔連接器VT而導電性地連接到前側信號線120F。
第5B圖是根據一些實施方式的在第5A圖中的反相器電路500的佈局圖。第5B圖的較下部分與第4B圖的較下部分相同。第5B圖的較上部分是第4B圖的較上部分的修改。覆蓋閘極導體150的佈局圖案的在第4B圖中的頂部閘極導孔連接器圖案VG被移動到覆蓋前側信號線140F的佈局圖案的新位置。在介於導電段132p和前側信號線120F之間的交叉點處增加了頂部導孔連接器圖案VT。
第5C圖是根據一些實施方式的在第5A圖中的反相器電路500在由第5B圖中的線P-P’和線Q-Q’所指定的切割平面中的截面視圖。在第5C圖中的切割平面Q-Q’的截面與在第4C圖中的切割平面Q-Q’的截面相同。在第5C圖中的切割平面P-P’的截面與在第4C圖中的切割平面P-P’的截面幾乎相同，除了在第5C圖中增加了連接前側信號線120F與導電段132p的頂部導孔連接器VT。
第5D圖是根據一些實施方式的在第5A圖中的反相器電路500在由第5B圖中的線R-R’所指定的切割平面中的截面視圖。在第5D圖中的截面視圖是對在第1D圖中的截面視圖的修改。在第5D圖中的頂部閘極導孔連接器VG將前側信號線140F導電性地連接到閘極導體150，而在第1D圖中的頂部閘極導孔連接器VG將前側信號線120F導電性地連接到閘極導體150。
在第6A圖中的反相器電路600是在第5A圖中的反相器電路500的修改。第6A圖的反相器電路600使用背側信號線120B作為輸入信號線，而第5A圖的反相器電路500使用前側信號線140F作為輸入信號線。在第6A圖中，閘極導體150通過底部閘極導孔連接器VG而導電性地連接到背側信號線120B。
第6B圖是根據一些實施方式的在第6A圖中的反相器電路600的佈局圖。在第6B圖中的佈局圖是在第5B圖中的佈局圖的修改。在第5B圖的較上部分中的頂部閘極導孔連接器圖案VG(覆蓋前側信號線140F的佈局圖案)被取代為在第6B圖的較下部分中的底部閘極導孔連接器圖案VG(覆蓋背側信號線120B的佈局圖案)。
第6C圖是根據一些實施方式的在第6A圖中的反相器電路600在由第6B圖中的線R-R’所指定的切割平面中的截面視圖。在第6C圖中的截面視圖是對在第5D圖中的截面視圖的修改。在第6C圖中，閘極導體150通過底部閘極導孔連接器VG而導電性地連接到背側信號線120B。作為比較，在第5D圖中，閘極導體150通過頂部閘極導孔連接器VG而導電性地連接到前側信號線140F。
在第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、和第6A圖中的各者的反相器電路包括閘極導體150，閘極導體150連接PMOS電晶體T1p的閘極端子和NMOS電晶體T1n的閘極端子。在每個反相器電路中，PMOS電晶體T1p的閘極端子和NMOS電晶體T1n的閘極端子接收相同的輸入邏輯信號「IN」，如在第7A圖中所示。在子電路的一些配置中，PMOS電晶體T1p的閘極端子和NMOS電晶體T1n的閘極端子接收不同的輸入邏輯信號。例如，在第7B圖的子電路中，當在互補式場效電晶體中PMOS電晶體閘極端子和NMOS電晶體的閘極端子接收不同的輸入信號時，PMOS電晶體T1p的閘極端子和NMOS電晶體T1n的閘極端子對應地接收輸入邏輯信號「IN_A」和輸入邏輯信號「IN_B」。用於PMOS電晶體的閘極導體經由閘極堆疊絕緣體而與用於NMOS電晶體的閘極導體分隔。
第8A圖是根據一些實施方式的以互補式場效電晶體所實施的在第7B圖中的子電路800的圖。在第8A圖中的子電路800由從在第6A圖中的反相器電路600修改，經由利用彼此電性絕緣的兩個閘極導體150p和150n來取代在第6A圖中的一個閘極導體150。在第8A圖中，在Y方向延伸的閘極導體150p在PMOS電晶體T1p的通道區域處與p型主動區域半導體結構50p相交。在Y方向延伸的閘極導體150n在NMOS電晶體T1n的通道區域處與n型主動區域半導體結構50n相交。閘極導體150p和閘極導體150n經由在Y方向延伸的閘極堆疊絕緣體815而沿著Z方向分隔。閘極導體150p通過頂部閘極導孔連接器VG而導電性地連接到前側信號線120F，並且閘極導體150n通過底部閘極導孔連接器VG而導電性地連接到背側信號線120B。
第8B圖是根據一些實施方式的在第8A圖中的子電路800的多個佈局圖。在第8B圖中的佈局圖與在第6B圖中的佈局圖幾乎相同，除了用於第8B圖的閘極導體150n的佈局圖案的每一端處的三角形符號指示了閘極導體圖案150n經由閘極堆疊絕緣體815而與閘極導體150p分隔。有多個佈局設計的各個實施方式，用於指示經由閘極堆疊絕緣體815，兩個堆疊的閘極導體的分隔。在第8B圖中的佈局圖屬於具體的實施方式中的一者，其中一或多個特殊符號885(例如三角形符號)被放置在兩個堆疊的閘極導體圖案(例如，用於閘極導體150p的圖案或用於閘極導體150n的圖案)中的至少一者上。在多個替代性實施方式中，介於用於閘極導體150p的圖案和用於閘極導體150n的圖案之間的比較指定了閘極導體150p和閘極導體150n是否經由閘極堆疊絕緣體815而分隔。例如，在一些實施方式中，當用於閘極導體150p的圖案和用於閘極導體150n的圖案不同時，佈局圖指示了閘極導體150p和閘極導體150n經由閘極堆疊絕緣體815而分隔。相對而言，在一些實施方式中，當用於閘極導體150p的圖案和用於閘極導體150n的圖案相同時，佈局圖案指示了閘極導體150p和閘極導體150n導電性地結合在一起。
第8C圖是根據一些實施方式的在第8A圖中的子電路800在由第8B圖中的線R-R’所指定的切割平面中的截面視圖。在第8C圖中的切割平面R-R’的截面中，閘極導體150p和閘極導體150n經由閘極堆疊絕緣體815而分隔。閘極導體150p通過頂部閘極導孔連接器VG而導電性地連接到前側信號線120F，閘極導體150n通過底部閘極導孔連接器VG而導電性地連接到背側信號線120B。
第9A圖是根據一些實施方式中的AOI(AND-OR-INVENTER, 及或反相器)邏輯電路900的佈局圖。第9B圖是根據一些實施方式的在第9A圖中的AOI邏輯電路900的電路圖。在第9A圖中的佈局圖包括佈局的較上部分和佈局的較下部分。佈局的較上部分包括多個佈局圖案，用於指定p型主動區域半導體結構50p、多個閘極導體(gB2、gB1、gA1、和gA2)、多個導電段(932p、934p、935p、936p、和938p)、多個前側信號線(920F、942F、944F、和946F)、前側電源軌30F、和各個導孔連接器。佈局的較下部分包括多個佈局圖案，用於指定n型主動區域半導體結構50n、多個閘極導體(gB2、gB1、gA1、和gA2)、多個導電段(932n、934n、935n、936n、和938n)、多個背側信號線(922B、924B、942B、和944B)、背側電源軌30B、和各個導孔連接器。
如由第9A圖的較上部分所指定，多個閘極導體gB2、gB1、gA1、和gA2中的各者在PMOS電晶體的通道區域處與p型主動區域半導體結構50p相交，並對應地形成多個p型電晶體pB2、pB1、pA1、和pA2的閘極端子。如由第9A圖的較下部分所指定，多個閘極導體gB2、gB1、gA1、和gA2中的各者在NMOS電晶體的通道區域處與n型主動區域半導體結構50n相交，並對應地形成多個n型電晶體nB2、nB1、nA1、和nA2的閘極端子。多個p型電晶體pB2、pB1、pA1、和pA2中的各者與多個n型電晶體nB2、nB1、nA1、和、nA2中的對應的一者堆疊在一起。根據佈局圖的較上部分或較下部分中的多個電晶體的位置，多個p型電晶體和多個n型電晶體在第9C圖中的電晶體列表中列出。根據在佈局圖的較上部分或較下部分中的多個電晶體的位置，在第9B圖的電路圖中也描繪了多個p型電晶體和多個n型電晶體。
在第9A圖的佈局圖中，根據一些實施方式，當在佈局圖的較上部分和較下部分中用於一對的堆疊的閘極導體的圖案相同時，佈局圖指示了此對的堆疊的閘極導體中的多個閘極導體導電性地結合在一起。因此，如在第9A圖和第9B圖中所示，電晶體pB2的閘極端子和電晶體nB2的閘極端子經由閘極導體gB2而導電性地連接在一起，電晶體pB1的閘極端子和電晶體nB1的閘極端子經由閘極導體gB1而導電性地連接在一起，電晶體pA1的閘極端子和電晶體nA1的閘極端子經由閘極導體gA1而導電性地連接在一起，並且電晶體pA2的閘極端子和電晶體nA2的閘極端子經由閘極導體gA2而導電性地連接在一起。另外，在第9A圖和第9B圖中，多個閘極導體gB2和gB1通過對應的頂部閘極導孔連接器VG而對應地連接到多個前側信號線942F和944F。多個閘極導體gA1和gA2通過對應的底部閘極導孔連接器VG而對應地連接到多個背側信號線922B和924B。
此外，如由第9A圖的佈局圖所指定和在第9B圖的電路圖中所示，多個導電段中的各者與多個主動區域半導體結構中的一者相交。多個導電段932p、934p、935p、936p、和938p中的各者在p型電晶體的端子區域處與p型主動區域半導體結構50p相交。多個導電段932n、934n、935n、936n、和938n中的各者在n型電晶體的端子區域處與n型主動區域半導體結構50n相交。電晶體(其是p型或者是n型)的端子區域是電晶體的源極區域或汲極區域。
在第9A圖至第9B圖中，導電段934p通過頂部導孔連接器VT而導電性地連接到前側電源軌30F，並且前側電源軌30F配置為保持在第一供應電壓VDD。多個導電段932n和938n中的各者通過對應的底部導孔連接器VB而導電性地連接到背側電源軌30B，並且背側電源軌30B配置為保持在第二供應電壓VSS。多個導電段932p、935p、和938p中的各者通過對應的頂部導孔連接器VT而導電性地連接到前側信號線920F。導電段935n通過對應的底部導孔連接器VB而導電性地連接到背側信號線944B。背側信號線944B又通過對應的頂部至底部的導孔連接器VTB而導電性地連接到導電段936p。在第9A圖的較上部分和較下部分中，頂部至底部的導孔連接器VTB由一對的對應的導孔連接器圖案來指定。
第10A圖是根據一些實施方式的掃描D型正反器(SDF)電路1000的佈局圖。第10B圖是根據一些實施方式的由在第10A圖中的佈局圖所指定的掃描D型正反器電路1000的電路圖。第11A圖是根據一些實施方式的在第10B圖中的掃描D型正反器電路的等效電路圖。在第10B圖中的電路圖密切追蹤在第10A圖的佈局圖中各種元件(例如，多個p型電晶體、多個n型電晶體、多個前側信號線、多個背側信號線、和各個導孔連接器)的物理位置，而在第11A圖中的電路圖將在第10A圖中的多個電晶體分組為各種功能塊。
第11B圖是根據一些實施方式的以多個功能塊來表示的掃描D型正反器電路1000的電路圖。在第11B圖中，掃描D型正反器電路1000包括雙輸入乘法器1110、主鎖存器1120、傳輸閘極1130、從鎖存器1140、和反相器1150。雙輸入乘法器1110在第一輸入1111處接收數據信號D，在第二輸入1112處接收掃描輸入信號SI。雙輸入乘法器1110、主鎖存器1120、和從鎖存器1140中的各者由與時鐘信號CP同步的多個時鐘信號來計時。根據選擇賦能信號SE的邏輯電位，在雙輸入乘法器1110的輸出1119處產生數據信號D或者掃描輸入信號SI，作為反相的信號。在一些實施方式中，當選擇賦能信號SE處於邏輯高電位(HIGH)時，在輸出1119處產生數據信號的反相，而當選擇賦能信號SE處於邏輯低電位(LOW)時，在輸出1119處產生掃描輸入信號SI的反相。雙輸入乘法器1110的輸出1119連接到主鎖存器1120的輸入。傳輸閘極1130連接在介於主鎖存器1120和從鎖存器1140之間。從鎖存器1140的輸出連接到反相器1150的輸入。掃描D型正反器電路1000的輸出由反相器1150的輸出所提供。
在第10A圖中，用於形成掃描D型正反器電路1000的各種元件由對應的多個佈局圖案來指定。在第10A圖中的佈局圖包括佈局的較上部分和佈局的較下部分。由第10A圖的較上部分所指定的多個元件包括第一p型主動區域半導體結構52p和第二p型主動區域半導體結構54p。由第10A圖的較下部分所指定的多個元件包括第一n型主動區域半導體結構52n和第二n型主動區域半導體結構54n。在由第10A圖的佈局圖所指定的掃描D型正反器電路1000中，在多個主動區域半導體結構中形成各個電晶體。根據在第10A圖的佈局圖中多個電晶體的位置，在第10C圖的電晶體列表中列出了在掃描D型正反器電路1000中的多個p型電晶體和多個n型電晶體。在第一p型主動區域半導體結構52p中的多個電晶體包括多個p型電晶體pQB、pSL_a、pSE_0、pSL_bx、pCK_SL、pCKb_TX、pML_ax、和pCP。在第二p型主動區域半導體結構54p中的多個電晶體包括多個p型電晶體pSI、pSEB、pD、pSE、pCK_MX、pCKb_ML、pML_b、和pCKb_0。在第一n型主動區域半導體結構52n中的多個電晶體包括多個n型電晶體nQB、nSL_a、nSE_0、nSL_bx、nCKb_SL、nCK_TX、nML_ax、和nCP。在第二n型主動區域半導體結構54n中的多個電晶體包括多個n型電晶體nSI、nSEB、nD、nSE、nCKb_MX、pCK_ML、nML_b、和nCKb_0。
在第10A圖的較上部分中，多個閘極導體gQB、gSL_a、gSE、gSL_bx、gpCKbb、gpCKb、gML_ax、和gCP中的各者在PMOS電晶體的通道區域處與第一p型主動區域半導體結構52p相交，並對應地形成多個p型電晶體pQB、pSL_a、pSE_0、pSL_bx、pCK_SL、pCKb_TX、pML_ax、和pCP中的一者的閘極端子。在第10A圖的較下部分中，多個閘極導體gQB、gSL_a、gSE、gSL_bx、gnCKb、gnCKbb、gML_ax、和gCP中的各者在NMOS電晶體的通道區域處與第一n型主動區域半導體結構52n相交，並對應地形成多個n型電晶體nQB、nSL_a、nSE_0、nSL_bx、nCKb_SL、nCK_TX、nML_ax、和nCP中的一者的閘極端子。多個p型電晶體pQB、pSL_a、pSE_0、pSL_bx、pCK_SL、pCKb_TX、pML_ax、和pCP中的各者與多個n型電晶體nQB、nSL_a、nSE_0、nSL_bx、nCKb_SL、nCK_TX、nML_ax、和nCP中的一者對應地堆疊。
在第10A圖的較上部分中，多個閘極導體gSI、gSEB、gD、gSE、gpCKbb、gpCKb、gML_b、和gCKb_0中的各者在PMOS電晶體的通道區域處與第二p型主動區域半導體結構54p相交，並對應地形成多個p型電晶體pSI、pSEB、pD、pSE、pCK_MX、pCKb_ML、pML_b、和pCKb_0中的一者的閘極端子。在第10A圖的較下部分中，多個閘極導體gSI、gSEB、gD、gSE、gnCKb、gnCKbb、gML_b、和gCKb_0中的各者在NMOS電晶體的通道區域處與第二n型主動區域半導體結構54n相交，並對應地形成多個n型電晶體nSI、nSEB、nD、nSE、nCKb_MX、nCK_ML、nML_b、和nCKb_0中的一者的閘極端子。多個p型電晶體pSI、pSEB、pD、pSE、pCK_MX、pCKb_ML、pML_b、和pCKb_0中的各者與多個n型電晶體nSI、nSEB、nD、nSE、nCKb_MX、nCK_ML、nML_b、和nCKb_0中的一者對應地堆疊。
在由第10A圖的佈局圖所指定的掃描D型正反器電路1000中，除了與多個閘極導體gpCKbb、gnCKb、gpCKb、和gnCKbb相關聯的四對的堆疊的電晶體中的PMOS和NMOS之外，在每對的堆疊的電晶體中的PMOS的閘極端子和NMOS的閘極端子通過由PMOS和NMOS所共享的一相同的閘極導體而導電性地連接。在用於閘極導體gnCKb的佈局圖案的末端處的特殊符號885(例如三角形符號)指定了堆疊的多個閘極導體gpCKbb和gnCKb由閘極堆疊絕緣體所分隔。在用於閘極導體gnCKbb的佈局圖案的末端處的特殊符號885(例如三角形符號)指定了堆疊的多個閘極導體gpCKb和gnCKbb由閘極堆疊絕緣體所分隔。以下四對的堆疊的電晶體中的各者的閘極端子由於閘極堆疊絕緣體而不直接地連接：第一對的堆疊的電晶體pCK_SL和nCKb_SL、第二對的堆疊的電晶體pCKb_TX和nCK_TX、第三對的堆疊的電晶體pCK_MX和nCKb_MX、以及第四對的堆疊的電晶體pCKb_ML和nCK_ML。在多個替代性實施方式中，使用用於堆疊的閘極導體gpCKbb和gnCKb的可區分的多個佈局圖案來指定堆疊的閘極導體gpCKbb和gnCKb通過閘極堆疊絕緣體的分隔，使用用於堆疊的閘極導體gpCKb和gnCKbb的可區分的佈局圖案來指定堆疊的閘極導體gpCKb和gnCKbb通過閘極堆疊絕緣體的分隔。
另外，在第10A圖中的佈局圖還包括在掃描D型正反器單元的單元之內和在掃描D型正反器單元的邊緣處的多個虛擬閘極條帶圖案110。在介於虛擬閘極條帶圖案110和p型主動區域半導體結構(52p和54p)的佈局圖案之間的交叉點指定了在p型主動區域半導體結構中的多個隔離區域。在介於虛擬閘極條帶圖案110和n型主動區域半導體結構(52n和54n)的佈局圖案之間的交叉點指定了在n型主動區域半導體結構中的多個隔離區域。在掃描D型正反器單元的多個邊緣處的多個隔離區域將在掃描D型正反器單元中的多個主動區域與在相鄰的多個單元中的多個主動區域電性隔離。在掃描D型正反器單元之內，與p型主動區域半導體結構52p相交的虛擬閘極條帶圖案110指定了介於p型電晶體pSL_a和pSE_0之間的隔離區域，並且與p型主動區域半導體結構54p相交的虛擬閘極條帶圖案110指定了介於p型電晶體pSE和pCK_MX之間的隔離區域。在掃描D型正反器單元之內，與n型主動區域半導體結構52n相交的虛擬閘極條帶圖案110指定了介於n型電晶體nSL_a和nSE_0之間的隔離區域，與n型主動區域半導體結構54n相交的虛擬閘極條帶圖案110指定了介於n型電晶體nSE和nCKb_MX之間的隔離區域。在多個主動區域半導體結構(52p、54p、52n、或54n)中的多個隔離區域中的各者在第10C圖的電晶體列表中被標識為CPODE。在第10C圖的電晶體列表中的CPODE表明，氧化物定義邊緣上的連續多晶矽(CPODE)技術是在多個主動區域半導體結構(52p、54p、52n、或54n)中建構多個隔離區域的一種可能的技術。其他合適的技術，例如氧化物定義邊緣上多晶矽(PODE)技術，也在本揭示內容的構思範圍之內。
在第10A圖的較上部分中，多個導電段C31p-C39p和C30p中的各者在多個p型電晶體pQB、pSL_a、pSE_0、pSL_bx、pCK_SL、pCKb_TX、pML_ax、和pCP中的至少一者的端子區域處與第一p型主動區域半導體結構52p相交。多個導電段C71p-C79p和C70p中的各者在多個p型電晶體pSI、pSEB、pD、pSE、pCK_MX、pCKb_ML、pML_b、和pCKb_0中的至少一者的端子區域處與第二p型主動區域半導體結構54p相交。除了多個閘極導體、和與多個p型主動區域半導體結構(52p和54p)相交的多個導電段之外，如在第10A圖中的較上部分所指定，掃描D型正反器電路1000也包括多個前側信號線(F22、F24、F26、F28、F42、F44、F62、F64、F66、F68、F82、F84、和F86)和多個前側電源軌(32F和34F)。
在第10A圖的較下部分中，多個導電段C31n-C39n和C30n中的各者在多個n型電晶體nQB、nSL_a、nSE_0、nSL_bx、nCKb_SL、nCK_TX、nML_ax、和nCP中的至少一者的端子區域處與第一n型主動區域半導體結構52n相交。多個導電段C71n-C79n和C70n中的各者在多個n型電晶體nSI、nSEB、nD、nSE、nCKb_MX、nCK_ML、nML_b、和nCKb_0中的至少一者的端子區域處與第二n型主動區域半導體結構54n相交。除了多個閘極導體、和與多個n型主動區域半導體結構(52n和54n)相交的多個導電段之外，如第10A圖的較下部分所示，掃描D型正反器電路1000也包括多個背側信號線(B22、B24、B26、B42、B44、B46、B62、B64、B66、B82、B84、和B86)和多個背側電源軌(32B和34B)。
在第10A圖的佈局圖和第11A圖至第11B圖的電路圖中都描繪了掃描D型正反器電路1000的介於各種元件之間的導電性連接。多個導電段C32p、C35p、和C39p中的各者通過對應的頂部導孔連接器VT而連接到第一前側電源軌32F。多個導電段C71p、C75p、和C79p中的各者通過對應的頂部導孔連接器VT而連接到第二前側電源軌34F。多個導電段C32n、C35n、和C39n中的各者通過對應的底部導孔連接器VB而連接到第一背側電源軌32B。多個導電段C72n和C79n中的各者通過對應的底部導孔連接器VB而連接到第二背側電源軌34B。
在第10A圖中，堆疊的多個導電段C31p和C31n通過對應的導電段間連接器VMD而導電性地連接，同時形成信號輸出節點oQB。堆疊的多個導電段C33p和C33n通過對應的導電段間連接器VMD而導電性地連接，同時形成信號輸出節點oSL_a。堆疊的多個導電段C34p和C34n通過對應的導電段間連接器VMD而導電性地連接，同時形成信號輸出節點oSE_0。堆疊的多個導電段C37p和C37n通過對應的導電段間連接器VMD而導電性地連接，同時形成信號輸出節點oCK_SL。堆疊的多個導電段C77p和C77n通過對應的導電段間連接器VMD而導電性地連接，同時形成信號輸出節點oCK_MX和信號輸出節點oCK_ML。堆疊的多個導電段C38p和C38n通過對應的導電段間連接器VMD而導電性地連接，同時形成信號輸出節點oML_ax。堆疊的多個導電段C30p和C30n通過對應的導電段間連接器VMD而導電性地連接，同時形成信號輸出節點oCP。堆疊的多個導電段C70p和C70n通過對應的導電段間連接器VMD而導電性地連接，同時形成信號輸出節點oCKb_0。在第10A圖的佈局圖中的多個信號輸出節點(oQB、oSL_a、oSE_0、oCK_SL、oCK_MX、oCK_ML、oML_ax、oCP、和oCKb_0)也在第10B圖和第11A圖的電路圖中被識別和標記。
由第10A圖的佈局圖所指定的多個元件包括各個導孔連接器。當將頂部閘極導孔連接器VG放置在前側信號線和閘極導體的交叉點處時，頂部閘極導孔連接器VG指定了前側信號線直接地連接到閘極導體。當將導孔連接器VT放置在前側信號線和導電段的交叉點處時，導孔連接器VT指定了前側信號線直接地連接到導電段。當將底部閘極導孔連接器VG放置在背側信號線和閘極導體的交叉點處時，底部閘極導孔連接器VG指定了背側信號線直接地連接到閘極導體。當將導孔連接器VB放置在背側信號線和導電段的交叉點處時，導孔連接器VB指定了背側信號線直接地連接到導電段。
在第10A圖至第10B圖中，前側信號線F42直接地連接到多個閘極導體gQB和gSL_bx以及直接地連接到導電段C33p。前側信號線F64直接地連接到多個導電段C73p和C76p中的各者。為了將反相的時鐘信號ckb從信號輸出節點oCP傳輸到閘極導體gpCKb，前側信號線F44直接地連接到閘極導體gpCKb和導電段C30p。為了將時鐘信號ckbb從信號輸出節點oCKb_0傳輸到閘極導體gpCKbb，前側信號線F86直接地連接到閘極導體gpCKbb和導電段C70p。為了將信號輸出節點oSE_0連接到閘極導體gSEB，前側信號線F22直接地連接到導電段C34p，並且前側信號線F82直接地連接到閘極導體gSEB，而多個前側信號線F22和F82通過在Y方向延伸的導電性佈線線路M1_1而導電性地連接在一起。為了將多個信號輸出節點oCK_MX和oCK_ML連接到閘極導體gML_ax，前側信號線F26直接地連接到閘極導體gML_ax，並且前側信號線F66直接地連接到導電段C77p，而多個前側信號線F26和F66通過在Y方向延伸的導電性佈線線路M1_2而導電性地連接在一起。
在由第10A圖的佈局圖指定的積體電路裝置中，多個導電性佈線線路M1_1和M1_2是在導電層(例如M1層)中的多個佈線線路，此導電層經由絕緣層而與前側導電層分隔。多個前側信號線F22和F82中的各者通過穿過絕緣層的對應的導孔連接器VIIA0而直接地連接到導電性佈線線路M1_1。多個前側信號線F26和F66中的各者通過穿過絕緣層的對應的導孔連接器VIIA0而直接地連接到導電性佈線線路M1_2。在第10A圖的佈局圖中，雖然導孔連接器VIIA0由對應的佈局圖案所表示，但是多個導電性佈線線路M1_1和M1_2僅由「棒狀」線表示，以提高佈局圖的可讀性。在第10A圖中的佈局圖的多個替代性實施方式中，除了導孔連接器VIIA0之外，多個導電性佈線線路M1_1和M1_2中的各者也由對應的佈局圖案表示，此佈局圖案不僅指定了所表示的導電性佈線線路的位置，還指定了幾何形狀(例如寬度和長度)。
在第10A圖至第10B圖中，背側信號線B24直接地連接到閘極導體gSL_a和導電段C37n。背側信號線B64直接地連接到多個導電段C74n和C76n。背側信號線B82直接地連接到多個導電段C71n和C75n。為了將反相的時鐘信號ckb從信號輸出節點oCP傳輸到閘極導體gnCKb，背側信號線B46直接地連接到閘極導體gnCKb和導電段C30n。為了將時鐘信號ckbb從信號輸出節點oCKb_0傳輸到閘極導體gnCKbb，背側信號線B66直接地連接到閘極導體gnCKbb和導電段C70n。為了將信號輸出節點oML_ax連接到閘極導體gML_b，背側信號線B26直接地連接到導電段C38n，並且背側信號線B84直接地連接到閘極導體gML_b，而多個背側信號線B26和B84通過在Y方向延伸的導電性佈線線路N1_1而導電性地連接在一起。為了將信號輸出節點oCP連接到閘極導體gCKb_0，背側信號線B86直接地連接到閘極導體gCKb_0，而背側信號線B86通過在Y方向延伸的導電性佈線線路N1_2而導電性地連接到背側信號線B46。
在由第10A圖的佈局圖所指定的積體電路裝置中，多個導電性佈線線路N1_1和N1_2是在另一個背側導電層中的多個佈線線路，此另一個背側導電層經由絕緣材料而與背側導電層分隔。多個背側信號線B26和B84中的各者通過穿過絕緣材料的對應的背側導孔連接器VIA0而直接地連接到導電性佈線線路N1_1。多個背側信號線B46和B86中的各者通過穿過絕緣材料的對應的背側導孔連接器VIA0而直接地連接到導電性佈線線路N1_2。在第10A圖的佈局圖中，雖然背側導孔連接器VIA0由對應的佈局圖案所表示，但是多個導電性佈線線路N1_1和N1_2僅由「棒狀」線表示，以提高佈局圖的可讀性。在第10A圖中的佈局圖的多個替代性實施方式中，除了背側導孔連接器VIA0之外，多個導電性佈線線路N1_1和N1_2中的各者也由對應的佈局圖案表示，此佈局圖案不僅指定了所表示的導電性佈線線路的位置，還指定了幾何形狀(例如寬度和長度)。
另外，在第10A圖至第10B圖中，前側信號線F62直接地連接到閘極導體gSI，並功能作為用於掃描輸入信號「SI」的輸入信號線。前側信號線F84直接地連接到閘極導體gD，並且功能作為用於掃描D型正反器電路1000的輸入數據「D」的輸入信號線。前側信號線F28直接地連接到閘極導體gCP，並且功能作為用於時鐘信號「CP」的輸入信號線。背側信號線B44直接地連接到閘極導體gSE，並且功能作為用於掃描賦能信號「SE」的輸入信號線。背側信號線B22直接地連接到導電段C31n，並且功能作為用於掃描D型正反器電路1000的輸出數據「Q」的輸出信號線。
在第10B圖中的電路圖密切追蹤第10A圖的佈局圖中的各種元件(例如多個電晶體、多個佈線軌跡、和多個導孔連接器)的物理位置，而在第11A圖中的電路圖將在第10B圖中的多個電晶體分組為各種功能塊。
在第11A圖和第10B圖中，五個p型電晶體(pSI、pSEB、pSE、pD、和pCK_MX)和五個n型電晶體(nSI、nSE、nSEB、nD、和nCK_MX)用於形成雙輸入乘法器1110(如在第11B圖中所示)。p型電晶體pML_ax和n型電晶體nML_ax在主鎖存器1120中形成反相器1122。兩個p型電晶體(pML_b和pCKb_ML)和兩個n型電晶體(nML_b和nCK_ML)在主鎖存器1120中形成鐘控的反相器1124。p型電晶體pCKb_TX和n型電晶體nCK_TX形成傳輸閘極1130。p型電晶體pSL_a和n型電晶體nSL_a在從鎖存器1140中形成反相器1142。兩個p型電晶體(pSL_bx和pCK_SL)和兩個n型電晶體(nSL_bx和nCKb_SL)在從鎖存器1140中形成鐘控的反相器1144。p型電晶體pQB和n型電晶體nQB形成反相器1150。
在第11A圖和第10B圖中，p型電晶體pSE_0和n型電晶體nSE_0形成反相器1170，用於從選擇賦能信號SE產生反相的選擇賦能信號SEB。選擇賦能信號SE耦合到p型電晶體pSE的閘極端子和n型電晶體nSE的閘極端子。p型電晶體pCP和n型電晶體nCP形成反相器1180，用於從時鐘信號CP產生反相的時鐘信號ckb。p型電晶體pCKb_0和n型電晶體nCKb_0形成反相器1190，用於從反相的時鐘信號CKb產生時鐘信號ckbb。反相的時鐘信號ckb耦合到多個p型電晶體pCKb_TX和pCKb_ML的閘極端子以及多個n型電晶體nCKb_SL和nCKb_MX的閘極端子。時鐘信號ckbb耦合到多個p型電晶體pCK_SL和pCK_MX的閘極端子以及多個n型電晶體nCK_TX和nCK_ML的閘極端子。
如在本揭示內容中所描述的，與在電源軌的其他多個實施中的一些替代性方案相比，各種積體電路裝置(例如，100-600和800-1000)具有從PMOS和NMOS電晶體的源極端子到對應的供應電壓的改進的電源連接。通常，當第一供應電壓VDD由在前側導電層中的前側電源軌30F所提供並且第二供應電壓VSS由在背側導電層中的背側電源軌30B所提供時，將PMOS的源極端子和NMOS電晶體的源極端子連接到具有降低的源極電阻的對應的供應電壓是可能的。具體地，當第一供應電壓VDD由前側電源軌30F所提供時，經由通過頂部導孔連接器VT將PMOS電晶體的源極導電段連接到前側電源軌30F，PMOS電晶體的源極端子連接到第一供應電壓VDD。當第二供應電壓VSS由背側電源軌30B所提供時，經由通過底部導孔連接器VB將NMOS電晶體的源極導電段連接到背側電源軌30B，NMOS電晶體的源極端子連接到第二供應電壓VSS。
相對而言，在一些替代性實施方式中，如果將第一供應電壓VDD和第二供應電壓VSS都提供在背側導電層中，則PMOS電晶體的源極導電段需要通過頂部至底部的導孔連接器VTB而連接到用於VDD的電源軌。因為頂部至底部的導孔連接器VTB的電阻大於頂部導孔連接器VT的電阻(主要由於長度差異)，所以從PMOS電晶體的源極端子到背側導電層中的電源軌的連接(如在替代性實施方式中)具有比從PMOS電晶體的源極端子到前側電源軌30F的連接(如在本揭示內容中所描述)更大的電阻率。類似地，在一些替代性實施方式中，如果將第一供應電壓VDD和第二供應電壓VSS都提供在前側導電層中，則NMOS電晶體的源極導電段需要通過底部至頂部的導孔連接器VBT而連接到用於VSS的電源軌。因為底部至頂部的導孔連接器VBT的電阻大於底部導孔連接器VB的電阻(主要由於長度差異)，所以從NMOS電晶體的源極端子到前側導電層中的電源軌的連接(如在多個替代性實施中)具有比從NMOS電晶體的源極端子到背側電源軌30B的連接(如在本揭示內容中所述)更大的電阻率。
除了改善用於PMOS電晶體和NMOS電晶體二者的電源連接之外，當多個積體電路單元位於一行(在Y方向延伸)時，前側電源軌也為前側信號線提供單元間信號屏蔽，背側電源軌也為背側信號線提供單元間信號屏蔽。第12A圖和第12B圖是根據一些實施方式，對應於多單元電路1200的佈局圖的較上部分和較下部分。多單元電路1200包括至少三個積體電路單元(例如，Cell A(單元A)、Cell B(單元B)、和Cell C(單元C))，其位在Y方向延伸的一行中彼此相鄰。單元A和單元B共享了共用單元邊界1290AB，並且單元B和單元C共享了共用單元邊界1290BC。單元A、單元B、和單元C中的各者包括p型主動區域半導體結構，其對應地為50p(1)、50p(2)、和50p(3)，如在第12A圖中所示。單元A、單元B、和單元C中的各者包括n型主動區域半導體結構，其對應地為50n(1)、50n(2)、和50n(3)，如在第12B圖中所示。
在第12A圖至第12B圖中，在多單元電路1200中的多個積體電路單元中的各者與對應的前側電源軌相關聯，用於提供第一電源供應VDD。例如，單元A、單元B、和單元C中的各者對應地與前側電源軌30F(1)、30F(2)、和30F(3)中的一者相關聯。在多單元電路1200中的多個積體電路單元中的各者與對應的背側電源軌相關聯，用於提供第二電源供應VSS。例如，單元A、單元B、和單元C中的各者對應地與多個背側電源軌30B(1)、30B(2)、和30B(3)中的一者相關聯。
當多個前側電源軌中的各者保持在恒定的電源供應電壓VDD時，多個前側電源軌30F(1)、30F(2)、和30F(3)中的各者實際上是「信號接地」。因此，多個前側電源軌中的各者減少了在相鄰的多個積體電路單元中介於多個前側信號線之間的雜散電容耦合。例如，經由前側電源軌30F(2)減小了介於在單元A中的前側信號線120F(1)/140F(1)和在單元B中的前側信號線120F(2)/140F(2)之間的雜散電容耦合。經由前側電源軌30F(3)減小了介於在單元B中的前側信號線120F(2)/140F(2)和在單元C中的前側信號線120F(3)/140F(3)之間的雜散電容耦合。類似地，當多個背側電源軌中的各者保持在恒定電源供應電壓VSS時，多個背側電源軌30B(1)、30B(2)、和30B(3)中的各者實際上是「信號接地」。因此，多個背側電源軌中的各者減少了在相鄰的多個積體電路單元中介於多個背側信號線之間的雜散電容耦合。例如，經由背側電源軌30B(2)減小了介於在單元A中的背側信號線120B(1)/140B(1)和在單元B中的背側信號線120B(2)/140B(2)之間的雜散電容耦合。經由背側電源軌30B(3)減小了介於在單元B中的背側信號線120B(2)/140B(2)和在單元C中的背側信號線120B(3)/140B(3)之間的雜散電容耦合。
在本揭示內容中所描述的各種積體電路裝置(例如，100-600、800-1000、和1200)中，每個積體電路單元由前側電源軌和背側電源軌所供電，並且每個積體電路單元還提供有用於信號佈線的前側信號線和背側信號線二者。在各種積體電路裝置(例如，100-600、800-1000、和1200，如在本揭示內容中所描述)中多個主動區域半導體結構的最大允許寬度(沿Y方向)大於在信號線和電源軌的一些替代性實施中的最大允許寬度。
例如，在反相器100-600的每個實施方式中，至少由於前側信號線120F和背側信號線120B在堆疊的位置中都是可行的原因，p型主動區域半導體結構50p的寬度沿著負Y方向延伸超過前側信號線120F的邊緣是可能的，並且n型主動區域半導體結構50n的寬度沿著負Y方向延伸超過背側信號線120B的邊緣是可能的。具體而言，p型主動區域半導體結構50p的寬度不受用於將NMOS的源極/汲極端子連接到前側信號線120F的任何底部至頂部的導孔連接器VBT的限制。n型主動區域半導體結構50n的寬度不受用於將PMOS的源極/汲極端子連接到背側信號線120B的頂部至底部的導孔連接器VTB的限制。
以在第12A圖中的單元B為實施例，將p型主動區域半導體結構50p(2)的寬度擴展到使得前側信號線120F(2)的兩個邊緣都平行地位於p型主動區域半導體結構50p(2)的第一邊緣1251p和第二邊緣1259p之間這樣的程度是可能的。事實上，將p型主動區域半導體結構50p(2)的寬度擴展到直到主動區域半導體結構50p(2)的第一邊緣1251p到達底部至頂部的導孔連接器VBT的邊緣VBT_e1。在單元B中的底部至頂部的導孔連接器VBT將前側信號線140F(2)以及與n型主動區域半導體結構50n(2)相交的導電段(例如，在第12B圖中的136n)導電性地連接。
以在第12B圖中的單元B為實施例，將n型主動區域半導體結構50n(2)的寬度擴展到使得前側信號線120B(2)的兩個邊緣都平行地位於n型主動區域半導體結構50n(2)的第一邊緣1251n和第二邊緣1259n之間的程度是可能的。事實上，將n型主動區域半導體結構50n(2)的寬度擴展到直到主動區域半導體結構50n(2)的第一邊緣1251n到達頂部至底部的導孔連接器VTB的邊緣VBT_e1。在單元B中的頂部至底部的導孔連接器VTB將前側信號線140B(2)以及與p型主動區域半導體結構50p(2)相交的導電段(例如在第12A圖中的138p)導電性地連接。
此外，在反相器100-600的每個實施方式中，沒有用於將NMOS的源極端子連接到在前側導電層中的電源軌的底部至頂部的導孔連接器VBT。因此，如果沿著正Y方向主動區域半導體結構50p的寬度延伸不受其他因素(例如與相鄰的單元相關的設計規則)的限制，則主動區域半導體結構50p的寬度沿著正Y方向延伸超過在前側導電層中的電源軌的邊緣是可能的。在反相器100-600的每個實施方式中，也沒有用於將PMOS的源極端子連接到在背側導電層中的電源軌的頂部至底部的導孔連接器VTB。因此，如果沿著正Y方向主動區域半導體結構50p的寬度延伸不受其他因素(例如與相鄰的單元相關的設計規則)的限制，則主動區域半導體結構50n的寬度沿著正Y方向延伸超過在背側導電層中的電源軌的邊緣是可能的。
以在第12A圖至第12B圖中的單元B為實施例，因為在前側電源軌30F(2)下方沒有底部至頂部的導孔連接器VBT，所以將p型主動區域半導體結構50p(2)的寬度擴展到使得前側電源軌30F(2)的兩個邊緣都平行地位於p型主動區域半導體結構50p(2)的第一邊緣1251p和第二邊緣1259p之間的程度是可能的。類似地，因為沒有位在高於背側電源軌30B(2)的頂部至底部的導孔連接器VTB，所以將n型主動區域半導體結構50n(2)的寬度擴展到使得背側電源軌30B(2)的兩個邊緣都平行地位於n型主動區域半導體結構50n(2)的第一邊緣1251n和第二邊緣1259n之間的程度是可能的。
在一些替代性實施方式中，即使在介於前側電源軌30F(2)和前側信號線140F(2)之間實施了兩條或更多條前側信號線(在圖中未示出)，在單元B中的底部至頂部的導孔連接器VBT仍然僅被實施用於前側信號線140F(2)，以導電性地連接前側信號線140F(2)與相交於n型主動區域半導體結構50n(2)的導電段(例如，在第12B圖中的136n)。在多個替代性實施方式中，沒有為介於前側電源軌30F(2)和前側信號線140F(2)之間的其他兩條或更多條前側信號線實施底部至頂部的導孔連接器VBT，也沒有實施底部至頂部的導孔連接器VBT以導電性地連接其他兩條或更多條前側信號線以及與n型主動區域半導體結構50n(2)相交的導電段(例如，在第12B圖中的136n)。也就是說，在多個替代性實施方式中，將介於每個底部至頂部的導孔連接器VBT到單元邊界1290BC之間的距離最小化，以將p型主動區域半導體結構50p(2)的寬度最大化，並且底部至頂部的導孔連接器VBT僅被實施用於與在X方向延伸的單元邊界鄰近的前側信號線，例如140F(2)。
在一些替代性實施方式中，即使在介於背側電源軌30B(2)和背側信號線140B(2)之間實施了兩條或多條背側信號線(在圖中未示出)，在單元B中的頂部至底部的導孔連接器VTB仍然僅被實施用於背側信號線140B(2)，以導電性地連接背側信號線140B(2)以及與p型主動區域半導體結構50p(2)相交的導電段(例如，在第12A圖中的136p)。在多個替代性實施方式中，沒有為介於背側電源軌30B(2)和背側信號線140B(2)之間的其他兩條或更多條背側信號線實施頂部至底部的導孔連接器VTB，並且沒有實施頂部至底部的導孔連接器VTB以導電性地連接其他兩條或更多條背側信號線以及與n型主動區域半導體結構50n(2)相交的導電段(例如，在第12A圖中的136p)。也就是說，在多個替代性實施方式中，將介於每個頂部至底部的導孔連接器VTB到單元邊界1290BC之間的距離最小化，以將n型主動區域半導體結構50n(2)的寬度最大化，並且頂部至底部的導孔連接器VTB僅被實施用於與在X方向延伸的單元邊界鄰近的背側信號線，例如140B(2)。
第13圖是根據一些實施方式的具有多個標記的尺寸的電路單元的佈局圖。在第13圖的較上部分中標記了前側電源軌、前側信號線、和頂部導孔連接器的多個尺寸。在第13圖的較下部分中標記了背側電源軌、背側信號線、和底部導孔連接器的多個尺寸。在第13圖的較上部分和較下部分中都標記了底部至頂部的導孔連接器和頂部至底部的導孔連接器的多個尺寸。
在第13圖的較上部分中，前側信號線120F的寬度Wa是在晶圓中的最小金屬寬度的從1.0倍至1.5倍的範圍內。前側電源軌30F的寬度Wb是在寬度Wa的從0.8倍至5.0倍的範圍內。前側信號線140F的寬度Wc是在寬度Wa的從0.8倍至1.5倍的範圍內。前側信號線160F的寬度We是在寬度Wa的從0.8倍至2.0倍的範圍內。在一些實施方式中，寬度Wa的下限通常由感興趣的技術節點處的光微影能力所確定。在一些實施方式中，寬度Wa的上限通常由佈線線路需求的數量所確定。在一些實施方式中，增加寬度Wa減少了每個單元可用的佈線線路的數量，這增加了單元面積。
在第13圖的較上部分中，頂部導孔連接器VT1將前側電源軌30F連接到導電段，頂部導孔連接器VT2將前側信號線120F連接到導電段，並且頂部導孔連接器VT3將前側信號線160F連接到導電段。頂部導孔連接器VT2的寬度「(a)」是在晶圓中的最小導孔寬度的從1.0倍至1.5倍的範圍內，並且頂部導孔連接器VT2的長度「(b)」是在晶圓中的最小導孔長度的從1.0倍至1.5倍的範圍內。頂部導孔連接器VT1的寬度「(c)」是在寬度「(a)」的從0.8倍至2.0倍的範圍內，並且頂部導孔連接器VT1的長度「(d)」是在長度「(b)」的從0.8倍至5.0倍的範圍內。頂部導孔連接器VT3的寬度「(I)」為在寬度「(a)」的從0.8倍至2.0倍的範圍內，並且頂部導孔連接器VT3的長度「(j)」為在長度「(b)」的從0.8倍至2.0倍的範圍內。
在第13圖的較上部分中，底部至頂部的導孔連接器VBT將前側信號線140F連接到用於在互補式場效電晶體堆疊的底部中的電晶體的導電段，而頂部至底部的導孔連接器VTB將用於在互補式場效電晶體堆疊的頂部中的電晶體的導電段連接到背側信號線140B(如在第13圖的較下部分中所示)。
底部至頂部的導孔連接器VBT的上端與前側信號線140F接觸。頂部至底部的導孔連接器VTB的上端與導電段接觸。在上端處的底部至頂部的導孔連接器VBT的寬度(e)是在寬度(a)的從0.8倍至1.5倍的範圍內，並且在上端處的底部至頂部的導孔連接器VBT的長度(g)是在長度(b)的從0.8倍至1.5倍的範圍內。在上端處的頂部至底部的導孔連接器VTB的寬度(f)是在寬度(a)的從0.8倍至1.5倍的範圍內，並且在上端處的頂部至底部的導孔連接器VTB的長度(h)是在長度(b)的從0.8倍至1.5倍的範圍內。
在一些實施方式中，寬度「(a)」和長度「(b)」的下限通常由感興趣的技術節點處的可靠性要求和電壓降(IR drop)要求所確定。如果寬度「(a)」或長度「(b)」變得太小，由於用於容納頂部導孔連接器的一些導孔孔洞沒有完全地打開的機會增加，所以在製造期間中導孔孔洞失敗率增加。此外，如果寬度(a)或長度(b)變得太小，則頂部導孔連接器的電壓降(IR drops)增加，這可能影響所製造的積體電路的可靠性和性能。在一些實施方式中，如果寬度「(a)」或長度「(b)」變得太大，則用於每個單元的可用的導孔連接器的數量或可用的佈線線路的數量減少，這增加了單元面積。
在第13圖的較下部分中，背側信號線120B的寬度Wa’是在晶圓中最小金屬寬度的從1.0倍至1.5倍的範圍內。背側電源軌30B的寬度Wb’是在寬度Wa’的從0.8倍至5.0倍的範圍內。背側信號線140B的寬度Wc’是在寬度Wa’的從0.8倍至1.5倍的範圍內。背側信號線160B的寬度We’是在寬度Wa’的從0.8倍至2.0倍的範圍內。在一些實施方式中，寬度Wa’的下限由感興趣的技術節點處的光微影能力所確定。在一些實施方式中，寬度Wa’的上限由佈線線路需求的數量所確定。在一些實施方式中，增加寬度Wa’減少了用於每個單元的可用的佈線線路的數量，這增加了單元面積。
在第13圖的較下部分中，底部導孔連接器VB1將背側電源軌30B連接到導電段，底部導孔連接器VB2將背側信號線120B連接到導電段，並且底部導孔連接器VB3將背側信號線160B連接到導電段。底部導孔連接器VB2的寬度「(a’)」是在晶圓中的最小導孔寬度的從1.0倍至1.5倍的範圍內，底部導孔連接器VB2的長度「(b’)」是在晶圓中的最小導孔長度的從1.0倍至1.5倍的範圍內。底部導孔連接器VB1的寬度「(c’)」是在寬度「(a’)」的從0.8倍到2.0倍的範圍內，底部導孔連接器VB1的長度「(d’)」是在長度「(b’)」的從0.8倍到5.0倍的範圍內。底部導孔連接器VB3的寬度「(I’)」是在寬度「(a’)」的從0.8倍到2.0倍的範圍內，並且底部導孔連接器VB3的長度「(j’)」是在長度「(b’)」的從0.8到2.0倍的範圍內。
在第13圖的較下部分中，底部至頂部的導孔連接器VBT的下端與導電段接觸，並且頂部至底部的導孔連接器VTB的下端與背側信號線140B接觸。在下端處的底部至頂部的導孔連接器VBT的寬度「(e’)」是在寬度「(a’)」的從0.8倍至1.5倍的範圍內，並且在下端處的底部至頂部的導孔連接器VBT的長度「(g’)」是在長度「(b’)」的從0.8倍至1.5倍的範圍內。在下端處的頂部至底部的導孔連接器VTB的寬度「(f’)」是在寬度「(a’)」的從0.8倍至1.5倍的範圍內，並且在下端處的頂部至底部的導孔連接器VTB的長度「(h’)」是在長度「(b’)」的從0.8倍至1.5倍的範圍內。
在一些實施方式中，寬度「(a’)」和長度「(b’)」的下限由感興趣的技術節點處的可靠性要求和電壓降(IR drop)要求所確定。如果寬度「(a’)」或長度「(b’)」變得太小，由於用於容納頂部導孔連接器的一些導孔孔洞沒有完全地打開的機會增加，則在製造期間導孔孔洞故障率增加。此外，在一些實施方式中，如果寬度「(a’)」或長度「(b’)」變得太小，頂部導孔連接器的電壓降增加，這影響了所製造的積體電路的可靠性和性能。在一些實施方式中，如果寬度「(a’)」或長度「(b’)」變得太大，則用於每個單元的可用的導孔連接器的數量或可用的佈線線路的數量減少，這增加了單元面積。
第14圖是根據一些實施方式的產生積體電路(IC)佈局圖的方法1400的流程圖。應當理解，可以在第14圖所示的方法1400之前、期間、和/或之後執行額外的操作，並且一些其他的製程可以僅在此簡要描述。在一些實施方式中，方法1400可用於產生一或多個佈局設計，例如在第10A圖、或在第12A圖至第12B圖中的佈局設計。在一些實施方式中，方法1400可用於形成具有與基於在第10A圖、或第12A圖至第12B圖中的佈局設計所形成的一或多個半導體結構相似的結構關係的積體電路。在一些實施方式中，方法1400由處理裝置(例如，在第16圖中的處理器1602)所執行，此處理裝置配置為執行用於產生一或多個佈局設計的指令，諸如在第10A圖、或第12A圖至第12B圖中的多個佈局設計。
在方法1400的操作1402中，產生一陣列的多個前側電源軌圖案。多個前側電源軌圖案中的各者指定了在前側導電層中的前側電源軌。在第12A圖至第12B圖的實施例佈局設計中，此陣列的前側電源軌圖案包括用於多個前側電源軌30F(1)、30F(2)、和34F(3)的多個佈局圖案。在操作1402之後，流程進行到操作1404。
在方法1400的操作1404中，產生一陣列的多個第一類型主動區域圖案。第一類型主動區域圖案與前側電源軌圖案平行定位。多個第一類型主動區域圖案中的各者指定了第一類型主動區域半導體結構。在第12A圖至第12B圖的實施例佈局設計中，此陣列的第一類型主動區域圖案包括用於多個p型主動區域半導體結構50p(1)、50p(2)、和50p(3)的多個佈局圖案。用於多個p型主動區域半導體結構50p(1)、50p(2)、和50p(3)的多個佈局圖案平行地位於用於多個前側電源軌30F(1)、30F(2)、和34F(3)的多個佈局圖案之間。在操作1404之後，流程進行到操作1406。
在方法1400的操作1406中，產生一陣列的多個背側電源軌圖案。每個背側電源軌圖案指定了在背側導電層中的背側電源軌。在第12A圖至第12B圖的多個實施例佈局設計中，此陣列的多個背側電源軌圖案包括用於多個背側電源軌30B(1)、30B(2)、和34B(3)的多個佈局圖案。在操作1406之後，流程進行到操作1408。
在方法1400的操作1408中，產生一陣列的多個第二類型主動區域圖案。第二類型主動區域圖案與背側電源軌圖案平行定位。多個第二類型主動區域圖案中的各者指定了第二類型主動區域半導體結構其與對應的第一類型主動區域半導體結構堆疊。在第12A圖至第12B圖的多個實施例佈局設計中，此陣列的多個第二類型主動區域圖案包括用於多個n型主動區域半導體結構50n(1)、50n(2)、和50n(3)的多個佈局圖案。在根據第12A圖至第12B圖的多個佈局設計所製造的積體電路中，n型主動區域半導體結構50n(1)與p型主動區域半導體結構50p(1)堆疊，n型主動區域半導體結構50n(2)與p型主動區域半導體結構50p(2)堆疊，並且n型主動區域半導體結構50n(3)與p型主動區域半導體結構50p(3)堆疊。在操作1408之後，流程進行到操作1410。
在方法1400的操作1410中，在一對的鄰近的前側電源軌圖案之間產生至少一個前側信號線圖案。至少一個前側信號線圖案指定了在前側導電層中的前側信號線，前側導電層高於第一類型主動區域半導體結構和第二類型主動區域半導體結構二者。在第12A圖至第12B圖的多個實施例佈局設計中，用於多個前側信號線120F(1)和140F(1)的多個佈局圖案位在用於多個前側電源軌30F(1)和30F(2)的多個佈局圖案之間。用於多個前側信號線120F(2)和140F(2)的多個佈局圖案位在用於多個前側電源軌30F(2)和30F(3)的多個佈局圖案之間。在操作1410之後，流程進行到操作1412。
在方法1400的操作1412中，在一對的鄰近的背側電源軌圖案之間產生至少一個背側信號線圖案。至少一個背側信號線圖案指定了在背側導電層中的背側信號線，背側導電層低於第一類型主動區域半導體結構和第二類型主動區域半導體結構二者。在第12A圖至第12B圖的多個實施例佈局設計中，用於多個背側信號線120B(1)和140B(1)的多個佈局圖案位在用於多個背側電源軌30B(1)和30B(2)的多個佈局圖案之間。用於多個背側信號線120B(2)和140B(2)的多個佈局圖案位在用於多個背側電源軌30B(2)和30B(3)的多個佈局圖案之間。
第15圖是根據一些實施方式的製造具有互補式場效電晶體裝置的積體電路(IC)的方法1500的流程圖。應當理解，可以在第15圖中所示的方法1500之前、期間、和/或之後執行額外的操作，並且一些其他的製程可以僅在此簡要描述。
在方法1500的操作1510中，在基板上製造第二類型主動區域半導體結構。然後，在方法1500的操作1512中，製造第二閘極導體，並且第二閘極導體與第二類型主動區域半導體結構相交。作為非限制性實施例，在如第1A圖和第1C圖至第1E圖中所示的多個實施方式中，在操作1510中，在基板上製造n型主動區域半導體結構50n。在操作1512中製造閘極導體150的較下部分，並且閘極導體150的較下部分與n型主動區域半導體結構50n相交。作為另一個非限制性實施例，在第8A圖和第8C圖中所示的多個實施方式中，在操作1512中製造閘極導體150n，並且閘極導體150n與n型主動區域半導體結構50n相交。
除了操作1512之外，在操作1510之後的另一個操作是操作1514。在操作1514中製造第二源極導電段，並且第二源極導電段與第二類型主動區域半導體結構相交。作為非限制性實施例，在如第1A圖和第1C圖至第1E圖中所示的多個實施方式中，製造導電段132n，並且導電段132n(作為源極導電段)與n型主動區域半導體結構50n相交並形成NMOS電晶體T1n的源極端子。在方法1500的製程流程中，操作1512和操作1514都在操作1510之後執行。在一些實施方式中，在操作1514之前執行操作1512。在一些替代性實施方式中，在操作1514之後執行操作1512。在多個操作1510、1512、和1514之後，製程流程進行到1520。
在方法1500的操作1520中，沉積介電材料層並至少覆蓋第二類型主動區域半導體結構，並且在方法1500的操作1530中，在介電材料層的頂部製造第一類型主動區域半導體結構。作為非限制性實施例，在如第1A圖和第1C圖至第1E圖中所示的多個實施方式中，在介電材料層(其高於n型主動區域半導體結構50n)的頂部製造p型主動區域半導體結構50p。然後，在方法1500的操作1532中，製造第一閘極導體，並且第一閘極導體與第一類型主動區域半導體結構相交。作為非限制性實施例，在如第1A圖和第1C圖至第1E圖中所示的多個實施方式中，製造閘極導體150的較上部分，並且閘極導體150的較上部分與p型主動區域半導體結構50p相交。
在一些實施方式中，閘極導體150的較下部分和較上部分在對應的操作1512和1532中分別地製造。在一些實施方式中，集成的閘極導體150由閘極導體的較下部分和較上部分所形成。具體地，在製造閘極導體150的較上部分之前，製造穿過高於n型主動區域半導體結構50n的介電材料層的閘極間連接器，並且閘極間連接器將閘極導體150的較下部分與閘極導體150的較上部分直接地連接，以形成集成的閘極導體150。在一些替代性實施方式中，在操作1532中所製造的第一閘極導體以及在操作1512中所製造的第二閘極導體不與閘極間連接器直接地連接。例如，在第8A圖和第8C圖中所示的多個實施方式中，在操作1532中製造閘極導體150p，在操作1512中製造閘極導體150n。閘極導體150p和閘極導體150n不直接地連接。
在操作1534中製造第一源極導電段，並且第一源極導電段與第一類型主動區域半導體結構相交。作為非限制性實施例，在如第1A圖和第1C圖至第1E圖中所示的多個實施方式中，製造導電段132p，並且導電段132p(作為源極導電段)與p型主動區域半導體結構50p相交並形成PMOS電晶體T1p的源極端子。在方法1500的製程流程中，操作1532和操作1534都在操作1530之後執行。在一些實施方式中，在操作1534之前執行操作1532。在一些替代性實施方式中，在操作1534之後執行操作1532。在多個操作1530、1532、和1534之後，製程流程進行到1540。
在方法1500的操作1540中，沉積第一絕緣材料，並且第一絕緣材料覆蓋第一閘極導體和第一源極導電段。在操作1540之後，在方法1500的操作1550中，在第一絕緣材料上方沉積前側金屬層。然後，在方法1500的操作1555中，將前側金屬層圖案化，以形成前側電源軌和前側信號線。前側電源軌通過第一導孔連接器而導電性地連接到第一源極導電段，並且前側信號線通過前側閘極導孔連接器而導電性地連接到第一閘極導體。作為非限制性實施例，在如第1A圖、和第1C圖至第1E圖中所示的多個實施方式中，在覆蓋閘極導體150和導電段132p的絕緣材料上的前側金屬層中製造前側電源軌30F和多個前側信號線(120F和140F)。前側電源軌30F通過頂部導孔連接器VT而導電性地連接到導電段132p，並且前側信號線120F通過頂部閘極導孔連接器VG而導電性地連接到閘極導體150。
在多個在操作1540、1550、和1555之後，在操作1560中翻轉包含基板的晶圓。然後，製程流程進行到1570。在方法1500的操作1570中，在基板的背側上形成背側金屬層。在操作1570之後，在方法1500的操作1575中，將背側金屬層圖案化以形成背側電源軌和背側信號線。背側電源軌通過第二導孔連接器而導電性地連接到第二源極導電段，並且背側信號線通過背側閘極導孔連接器而導電性地連接到第二閘極導體。作為非限制性實施例，在如第1A圖、和第1C圖至第1E圖中所示的多個實施方式中，在基板的背側處的背側金屬層中製造背側電源軌30B和多個背側信號線(120B和140B)。背側電源軌30B通過底部導孔連接器VB而導電性地連接到導電段132n。
第16圖是根據一些實施方式的電子設計自動化(EDA)系統1600的框圖。
在一些實施方式中，電子設計自動化系統1600包括APR(Automatic Placement & Routing, 自動佈局和佈線)系統。本文所描述的根據一或多個實施方式的設計佈局圖表示配線佈線排列的多個方法是可實現的，例如，根據一些實施方式使用電子設計自動化系統1600。
在一些實施方式中，電子設計自動化系統1600是通用計算裝置，通用計算裝置包括硬體處理器1602和非暫態計算機可讀儲存介質1604。其中，儲存介質1604用計算機程式代碼1606(亦即一組可執行的指令)編碼(亦即儲存)。由硬體處理器1602對指令1606的執行代表(至少部分地)一電子設計自動化工具其根據一或多個實施方式(下文中，所述的多個製程和/或多個方法)實施本文所描述的多個方法的一部分或全部。
處理器1602經由匯流排1608而電性耦合到計算機可讀的儲存介質1604。處理器1602也經由匯流排1608而電性耦合到輸入/輸出界面1610。網路界面1612也經由匯流排1608而電性地連接到處理器1602。網路界面1612連接到網路1614，使得處理器1602和計算機可讀的儲存介質1604能夠經由網路1614而連接到外部的多個元件。處理器1602配置成執行編碼在計算機可讀的儲存介質1604中的計算機程式代碼1606，以便使系統1600可用於執行所述的製程和/或方法的一部分或全部。在一或多個實施方式中，處理器1602是中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特定應用積體電路(application specific integrated circuit, ASIC)、和/或合適的處理單元。
在一或多個實施方式中，計算機可讀的儲存介質1604是電子的、磁的、光的、電磁的、紅外線的、和/或半導體系統(或設備或裝置)。例如，計算機可讀的儲存介質1604包括半導體或固態記憶體、磁帶、可移動計算機磁盤、隨機存取記憶體(random access memory, RAM)、唯讀記憶體(read-only memory, ROM)、硬磁盤、和/或光碟。在使用光碟的一或多個實施方式中，計算機可讀的儲存介質1604包括光碟唯讀記憶體(CD-ROM)、可讀寫光碟(compact disk-read/write, CD-R/W)、和/或數位影音光碟(digital video disc, DVD)。
在一或多個實施方式中，儲存介質1604儲存了計算機程式代碼1606，計算機程式代碼1606配置為使得系統1600(其中這種執行表示(至少部分地)電子設計自動化工具)可用於執行所述的製程和/或方法的一部分或全部。在一或多個實施方式中，儲存介質1604也儲存了有助於執行所述的製程和/或方法的一部分或全部的信息。在一或多個實施方式中，儲存介質1604儲存了標準單元的庫1607其包括本文所揭示的多個標準單元。在一或多個實施方式中，儲存介質1604儲存了對應於本文所揭示的一或多個佈局的一或多個佈局圖1609。
電子設計自動化系統1600包括輸入/輸出界面1610。輸入/輸出界面1610耦合到外部電路。在一或多個實施方式中，輸入/輸出界面1610包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸摸屏、和/或游標方向鍵，用於向處理器1602傳送信息和命令。
電子設計自動化系統1600也包括網路界面1612其耦合到處理器1602。網路界面1612允許系統1600與網路1614通信，一或多個其他計算機系統連接到網路1614。網路界面1612包括無線網絡界面，例如藍牙、無線保真(WIFI)、全球無線微波存取(WIMAX)、通用封包無線服務(GPRS)、或寬頻分碼多工接取(WCDMA)，或包括有線網路界面，例如以太網(ETHERNET)、通用串列匯流排(USB)、或1364 高效能串聯匯流排(IEEE-1364)。在一或多個實施方式中，所述的製程和/或方法的一部分或全部在兩個或多個系統1600中實施。
系統1600配置為通過輸入/輸出界面1610而接收信息。通過輸入/輸出界面1610所接收的信息包括指令、數據、設計規則、多個標準單元的庫、和/或由處理器1602所處理的其他參數中的一或多者。此信息經由匯流排1608而傳送到處理器1602。電子設計自動化系統1600配置為通過輸入/輸出界面1610而接收與使用者界面(UI)相關的信息。信息儲存在計算機可讀的介質1604中作為使用者界面(user interface, UI)1642。
在一些實施方式中，將所述的製程和/或方法的一部分或全部實施為由處理器所執行的獨立軟體應用。在一些實施方式中，將所述的製程和/或方法的一部分或全部實施為一附加的軟體應用的一部分的軟體應用。在一些實施方式中，將所述的製程和/或方法的一部分或全部實施為軟體應用的插件。在一些實施方式中，將所述的製程和/或方法中的至少一者實施為電子設計自動化工具的一部分的軟體應用。在一些實施方式中，將所述的製程和/或方法的一部分或全部實施為由電子設計自動化系統1600所使用的軟體應用。在一些實施方式中，包括多個標準單元的佈局圖是使用諸如可從益華電腦股份有限公司(CADENCE DESIGN SYSTEMS，Inc)獲得的像是VIRTUOSO®的工具、或另一種合適的佈局產生工具。
在一些實施方式中，這些製程被實現為儲存在非暫態計算機可讀記錄介質中的程式的功能。非暫態計算機可讀記錄介質的實施例包括但不限於外部的/可移動的和/或內部的/內建的儲存或記憶體單元，諸如光碟(例如，DVD)、磁碟(例如，硬碟)、半導體記憶體(例如，唯讀記憶體、隨機存取記憶體)、記憶卡、和類似者中一或多者。
第17圖是根據一些實施方式的積體電路製造系統1700以及與其相關聯的積體電路製造流程的框圖。在一些實施方式中，基於佈局圖，使用製造系統1700製造(A)一或多個半導體遮罩或(B)半導體積體電路的一層中的至少一個組件中的至少一者。
在第17圖中，積體電路製造系統1700包括在與製造積體電路裝置1760相關的設計、開發、和製造週期、和/或服務中相互作用的多個實體，例如設計公司1720、遮罩公司1730、和積體電路製造商/製造廠(「fab」)1750。在系統1700中的多個實體經由通信網路而連接。在一些實施方式中，通信網路是單個網路。在一些實施方式中，通信網路是各種不同的網路，例如內聯網和互聯網。通信網路包括有線和/或無線通信信道。每個實體與一或多個其他實體交互作用，並且向一或多個其他實體提供服務、和/或從一或多個其他實體接收服務。在一些實施方式中，設計公司1720、遮罩公司1730、和積體電路製造廠1750中的兩者或多者由單個較大的公司所擁有。在一些實施方式中，設計公司1720、遮罩公司1730、和積體電路製造廠1750中的兩者或多者共存於共用設施中並使用共用資源。
設計公司(或設計團隊)1720產生積體電路設計佈局圖1722。積體電路設計佈局圖1722包括為積體電路裝置1760設計的各種幾何圖案。幾何圖案對應於構成待製造的積體電路裝置1760的各種組件的金屬、氧化物、或半導體層的多個圖案。各個層結合以形成各個積體電路特徵。例如，積體電路設計佈局圖1722的一部分包括各種積體電路特徵，例如主動區域、閘極電極、源極和汲極、層間互連的金屬線或導孔、以及用於接合墊的開口，這些特徵將形成在半導體基板(例如矽晶圓)中和設置在半導體基板上的各種材料層中。設計公司1720實施適當的設計程序，以形成積體電路設計佈局圖1722。設計程序包括邏輯設計、物理設計、或位置和佈線中的一或多者。積體電路設計佈局圖1722呈現在具有多個幾何圖案的信息的一或多個數據檔案中。例如，積體電路設計佈局圖1722可以用GDSII文件格式或DFII文件格式表達。
遮罩公司1730包括數據準備1732和遮罩製造1744。遮罩公司1730使用積體電路設計佈局圖1722，以製造一或多個遮罩1745，遮罩1745用於根據積體電路設計佈局圖1722來製造積體電路裝置1760的各個層。遮罩公司1730執行遮罩數據準備1732，其中將積體電路設計佈局圖1722轉譯成代表性數據檔案(representative data file, 「RDF」)。遮罩數據準備1732提供代表性數據檔案(RDF)至遮罩製造1744。遮罩製造1744包括遮罩寫入器。遮罩寫入器將代表性數據檔案(RDF)轉換成在基板上的影像，基板例如遮罩(倍縮光罩)1745或半導體晶圓1753。設計佈局圖1722由遮罩數據準備1732所操縱，以符合遮罩寫入器的特定特性和/或積體電路製造廠1750的要求。在第17圖中，將遮罩數據準備1732和遮罩製造1744繪示為分隔的多個元件。在一些實施方式中，遮罩數據準備1732和遮罩製造1744可以統稱為遮罩數據準備。
在一些實施方式中，遮罩數據準備1732包括光學鄰近校正(optical proximity correction, OPC)，其使用微影增強技術以補償影像誤差，例如可能由繞射、干涉、其他製程效應、和類似者所引起的影像誤差。光學鄰近校正調整積體電路設計佈局圖1722。在一些實施方式中，遮罩數據準備1732包括進一步的解析度增強技術(resolution enhancement techniques, RET)，例如離軸照射、亞解析度輔助特徵、相位移遮罩、其他合適的技術、和類似者、或其組合。在一些實施方式中，還使用反相微影技術(inverse lithography technology, ILT)，其將光學鄰近校正視為逆成像問題。
在一些實施方式中，遮罩數據準備1732包括遮罩規則檢查器(mask rule checker, MRC)，此遮罩規則檢查器使用一組的遮罩創建規則來檢查已經在光學鄰近校正中經歷了處理的積體電路設計佈局圖1722，該組的遮罩創建規則包含某些幾何性和/或連接性限制，以確保足夠的餘量，從而解決在半導體製造製程中的變異性、和類似者。在一些實施方式中，遮罩規則檢查器修改積體電路設計佈局圖1722，以補償在遮罩製造1744期間的限制，這可以取消由光學鄰近校正執行的部分修改，以滿足遮罩創建規則。
在一些實施方式中，遮罩數據準備1732包括微影製程檢查(lithography process checking, LPC)，其模擬將由積體電路製造廠1750所實施以製造積體電路裝置1760的處理。微影製程檢查基於積體電路設計佈局圖1722模擬此處理，以創建模擬製造的裝置，例如積體電路裝置1760。在微影製程檢查模擬中的多個處理參數可以包括與積體電路製造週期的各種製程相關聯的多個參數、與用於製造積體電路的工具相關聯的多個參數、和/或製造製程的其他方面。微影製程檢查考慮了各種因素，例如空間影像對比度、聚焦的深度(depth of focus, DOF)、遮罩誤差增強因子(mask error enhancement factor, MEEF)、其他合適的因素、和類似者、或其組合。在一些實施方式中，在模擬的製造的裝置已經由微影製程檢查創建之後，如果所模擬的裝置在形狀上不夠接近以滿足設計規則，則重複光學鄰近校正和/或遮罩規則檢查器，以進一步再細化積體電路設計佈局圖1722。
應當理解，為了清楚性的目的，已經簡化了遮罩數據準備1732的上述描述。在一些實施方式中，數據準備1732包括附加的特徵，例如邏輯操作(LOP)，以根據製造規則修改積體電路設計佈局圖1722。另外，在數據準備1732期間應用於積體電路設計佈局圖1722的多個製程可以用各種不同的順序來執行。
在遮罩數據準備1732之後和在遮罩製造1744期間，基於修改的積體電路設計佈局圖1722來製造遮罩1745或一組的多個遮罩1745。在一些實施方式中，遮罩製造1744包括基於積體電路設計佈局圖1722來執行一或多次微影曝光。在一些實施方式中，基於修改的積體電路設計佈局圖1722，使用一電子束(e-beam)或多重電子束的機制在遮罩(光罩或倍縮光罩)1745上形成圖案。形成遮罩1745可以用各種技術。在一些實施方式中，形成遮罩1745使用二元技術。在一些實施方式中，遮罩圖案包括不透明區域和透明區域。使用輻射束(例如紫外線(UV))，以曝光已經塗覆在晶圓上的影像敏感材料層(例如，光阻劑)，輻射束被不透明區域所阻擋並通過透明區域而傳輸。在一個實施例中，遮罩1745的二元遮罩版本包括透明基板(例如熔融的石英)和塗覆在二元遮罩的不透明區域中的不透明材料(例如鉻)。在另一個實施例中，形成遮罩1745使用相位移技術。在遮罩1745的相位移遮罩(Phase shift mask, PSM)版本中，在相位移遮罩上所形成的圖案中的各種特徵配置為具有適當的相位差異，以提高分辨率和成像品質。在各個實施例中，相位移遮罩可以是衰減式相位移遮罩(attenuated PSM)或交替式相位移遮罩(alternating PSM)。在各個製程中，使用由遮罩製造1744所產生的遮罩。例如，使用這樣的遮罩在離子佈植製程中，以在半導體晶圓1753中形成各種摻雜的區域，在蝕刻製程中以形成在半導體晶圓1753中的各種蝕刻區域，和/或在其他合適的製程中。
積體電路製造廠1750是一個積體電路製造企業其包括一或多個用於製造各種不同的積體電路產品的製造設施。在一些實施方式中，積體電路製造廠1750是半導體代工廠。例如，可能存在用於複數個積體電路產品的前段製造(產線的前段(front-end-of-line, FEOL)製造)的製造設施，而第二製造設施可以提供用於積體電路產品的互連件和封裝的後段製造(產線的後段(back-end-of-line, BEOL)製造)，並且第三製造設施可以為代工業務提供其他服務。
積體電路製造廠1750包括製造工具1752，其配置為在半導體晶圓1753上執行各種製造操作，因而根據遮罩(例如遮罩1745)來製造積體電路裝置1760。在各個實施方式中，製造工具1752包括晶圓步進機、離子佈植機、光阻劑塗覆機、處理腔室(例如，化學氣相沉積室或低壓化學氣相沉積爐)、化學機械研磨系統、電漿蝕刻系統、晶圓清潔系統、或能夠執行本文所討論的一或多種合適的製造製程的其他製造設備中的一或多種。
積體電路製造廠1750使用由遮罩公司1730所製造的遮罩1745來製造積體電路裝置1760。因此，積體電路製造廠1750至少間接地使用積體電路設計佈局圖1722以製造積體電路裝置1760。在一些實施方式中，積體電路製造廠1750使用遮罩1745製造半導體晶圓1753，以形成積體電路裝置1760。在一些實施方式中，積體電路製造包括至少間接地基於積體電路設計佈局圖1722來執行一或多次微影曝光。半導體晶圓1753包括在其上形成具有多個材料層的矽基板或其他合適的基板。半導體晶圓1753還包括一或多個各種摻雜的區域、介電的特徵、多層級互連件、和類似者(在後續製造步驟中所形成)。
關於積體電路(IC)製造系統(例如，第17圖的系統1700)的細節，以及與之相關聯的積體電路製造流程，例如，可以在以下內容中找到，例如在2016年2月9日授予的美國專利其案號9,256,709、2015年10月1日公佈的美國專利公開案其案號20150278429、2014年2月6日公佈的美國專利公開案其案號20140040838、和2007年8月21日授予的美國專利案其案號7,260,442，其中各者的全部內容在此通過參考而將其併入本文。
本揭示內容的多個態樣涉及積體電路裝置。積體電路裝置包括在第一方向延伸的第一類型主動區域半導體結構、和在垂直於第一方向的第二方向延伸的第一閘極導體。第一閘極導體在第一類型電晶體的通道區域處與第一類型主動區域半導體結構相交。積體電路裝置也包括在第一方向延伸的第二類型主動區域半導體結構，以及在第二方向延伸的第二閘極導體，第二閘極導體在第二類型電晶體的通道區域處與第二類型主動區域半導體結構相交。第二類型主動區域半導體結構與第一類型主動區域半導體結構堆疊，並且沿著垂直於第一方向和第二方向的第三方向從第一類型主動區域半導體結構偏移。積體電路裝置也包括前側導電層和背側導電層。前側導電層朝向第三方向，並位在高於第一類型主動區域半導體結構和第二類型主動區域半導體結構。背側導電層朝向第三方向，並且位在低於第一類型主動區域半導體結構和第二類型主動區域半導體結構。積體電路裝置也包括前側電源軌、背側電源軌、前側信號線、和背側信號線。前側電源軌在前側導電層中在第一方向延伸並且配置為保持第一供應電壓。背側電源軌在背側導電層中在第一方向延伸並且配置為保持第二供應電壓。前側信號線在前側導電層中在第一方向延伸。背側信號線在背側導電層中在第一方向延伸。積體電路裝置也包括第一源極導電段、第二源極導電段、和汲極導電段。第一源極導電段在第二方向延伸，並且在第一類型電晶體的源極區域處與第一類型主動區域半導體結構相交，並且第一源極導電段通過第一導孔連接器而導電性地連接到前側電源軌。第二源極導電段在第二方向延伸，並且在第二類型電晶體的源極區域處與第二類型主動區域半導體結構相交，並且通過第二導孔連接器而導電性地連接到背側電源軌。汲極導電段在第二方向延伸，並且與第一類型主動區域半導體結構和第二類型主動區域半導體結構中的一者或二者相交，並且通過第三導孔連接器而導電性地連接到前側信號線或背側信號線。
本揭示內容的另一個態樣涉及一種積體電路裝置。積體電路裝置包括第一類型主動區域半導體結構、第二類型主動區域半導體結構、前側導電層、背側導電層、複數個閘極導體、複數個導電段、前側信號線、背側信號線、前側電源軌、以及背側電源軌。第一類型主動區域半導體結構在第一方向延伸。在第一方向延伸的第二類型主動區域半導體結構與第一類型主動區域半導體結構堆疊。前側導電層高於第一類型主動區域半導體結構和第二類型主動區域半導體結構。背側導電層低於第一類型主動區域半導體結構和第二類型主動區域半導體結構。複數個閘極導體在垂直於第一方向的第二方向延伸。複數個閘極導體中的各者與第一類型主動區域半導體結構和第二類型主動區域半導體結構中的一者或二者相交，同時形成至少一個電晶體的閘極端子。複數個導電段在第二方向延伸。多個導電段中的各者與第一類型主動區域半導體結構和第二類型主動區域半導體結構中的一者或二者相交，同時形成至少一個電晶體的源極端子或汲極端子。複數個導電段包括第一導電段、第二導電段、與第一類型主動區域半導體結構相交的第三導電段、和與第二類型主動區域半導體結構相交的第四導電段。前側信號線在前側導電層中在第一方向延伸，並配置為將在第一導電段處的第一電壓變化傳輸到一或多個閘極導體或傳輸到一或多個導電段。背側信號線在背側導電層中在第一方向延伸，並配置為將在第二導電段處的第二電壓變化傳輸到一或多個閘極導體或傳輸到一或多個導電段。前側電源軌在前側導電層中在第一方向延伸，並且配置為保持第一供應電壓，並且通過第一導孔連接器而導電性地連接到第三導電段。背側電源軌在背側導電層中在第一方向延伸，並且配置為保持第二供應電壓，並且通過第二導孔連接器而導電性地連接到第四導電段。
本揭示內容的另一個態樣涉及一種方法。此方法包括在基板上製造沿第一方向延伸的第一類型主動區域半導體結構，製造第一閘極導體其在第一第一類型電晶體的通道區域處與第一類型主動區域半導體結構相交，以及製造第一源極導電段其在第一源極區域處與第一類型主動區域半導體結構相交。此方法包括沉積介電材料層其至少覆蓋第一類型主動區域半導體結構，並在介電材料層的頂部上製造在第一方向延伸的第二類型主動區域半導體結構。第二類型主動區域半導體結構與第一類型主動區域半導體結構堆疊。此方法包括製造第二閘極導體其在第一第二類型電晶體的通道區域處與第二類型主動區域半導體結構相交，以及製造第二類型源極導電段其在第二源極區域處與第二類型主動區域半導體結構相交。此方法包括沉積第一絕緣材料其覆蓋第二閘極導體和第二源極導電段，在第一絕緣材料上方沉積前側金屬層，以及圖案化前側金屬層以形成在第一方向延伸的前側電源軌和在第一方向延伸的前側信號線。前側電源軌通過第一導孔連接器而導電性地連接到第二源極導電段，並且其中前側信號線通過前側閘極導孔連接器而導電性地連接到第二閘極導體。此方法包括在基板的背側上形成背側金屬層，並且圖案化背側金屬層以形成在第一方向延伸的背側電源軌和在第一方向延伸的背側信號線。背側電源軌通過第二導孔連接器導電性地連接到第一源極導電段。
本領域普通技術人員將容易看到，一或多個揭示的實施方式實現了上述一或多個優點。在閱讀了前述說明書之後，本領域普通技術人員將能夠實現各種變化、均等者的替換、以及這裡廣泛揭示的各種其他的實施方式。因此，在此授予的保護僅由所附請求項及其均等者中包含的定義來限制。
100:反相器電路(反相器) 110:虛擬閘極條帶圖案 1110:雙輸入乘法器 1111:第一輸入 1112:第二輸入 1119:輸出 1120:主鎖存器 1122:反相器 1124:鐘控的反相器 1130:傳輸閘極 1140:從鎖存器 1142:反相器 1144:鐘控的反相器 1150:反相器 1170:反相器 1180:反相器 1190:反相器 1200:多單元電路 120B:背側信號線 120B(1)、120B(2)、120B(3):背側信號線 120F:前側信號線 120F(1)、120F(2)、120F(3):前側信號線 1251n:第一邊緣 1251p:第一邊緣 1259n:第二邊緣 1259p:第二邊緣 1290AB:共用單元邊界 1290BC:共用單元邊界 132n、132p、134n、134p:導電段 136n:導電段 138p:導電段 1400:方法 1402、1404、1406、1408、1410、1412:操作 140B:背側信號線 140B(1)、140B(2)、140B(3):背側信號線 140F:前側信號線 140F(1)、140F(2)、140F(3):前側信號線 150:閘極導體 1500:方法 1510、1512、1514、1520、1530、1532、1534、1540、1550、1555、1560、1570、1575:操作 150n:閘極導體 150p:閘極導體 1600:系統 1602:處理器 1604:儲存介質 1606:指令 1607:標準單元的庫 1608:匯流排 1609:佈局圖 1610:輸入/輸出界面 1612:網路界面 1614:網路 1642:使用者界面 160B:背側信號線 160F:前側信號線 1700:系統 1720:設計公司 1722:設計佈局圖 1730:遮罩公司 1732:數據準備 1744:遮罩製造 1745:遮罩 1750:積體電路製造廠 1752:製造工具 1753:半導體晶圓 1760:積體電路裝置 200:反相器電路 300:反相器電路 30B:背側電源軌 30B(1)、30B(2)、30B(3):背側電源軌 30F:前側電源軌 30F(1)、30F(2)、30F(3):前側電源軌 32B:背側電源軌 32F:前側電源軌 34B:背側電源軌 34F:前側電源軌 400:反相器電路 500:反相器電路 50n:n型主動區域半導體結構 50n(1)、50n(2)、50n(3):n型主動區域半導體結構 50p:p型主動區域半導體結構 50p(1)、50p(2)、50p(3):p型主動區域半導體結構 52n:n型主動區域半導體結構 52p:p型主動區域半導體結構 54n:n型主動區域半導體結構 54p:p型主動區域半導體結構 600:反相器電路 800:子電路 815:閘極堆疊絕緣體 885:特殊符號 900:AOI邏輯電路 920F:前側信號線 922B:背側信號線 924B:背側信號線 932n、932p、934n、934p、935n、935p、936n、936p、938n、938p:導電段 942B:背側信號線 942F:前側信號線 944B:背側信號線 944F:前側信號線 B22、B24、B26、B42、B44、B46、B62、B64、B66、B82、B84、B86:背側信號線 C30n、C30p、C31n、C31p、C32n、C32p、C33n、C33p、C34n、C34p、C35n、C35p、C36n、C36p、C37n、C37p、C38n、C38p、C39n、C39p、C70n、C70p、C71n、C71p、C72n、C72p、C73n、C73p、C74n、C74p、C75n、C75p、C76n、C76p、C77n、C77p、C78n、C78p、C79n、C79p:導電段 Cell A:單元A Cell B:單元B Cell C:單元C ckb:時鐘信號 ckbb:時鐘信號 CP:時鐘信號 CPODE:在氧化物定義邊緣上的連續多晶矽 D:數據信號 F22、F24、F26、F28、F42、F44、F62、F64、F66、F68、F82、F86:前側信號線 gA1、gA2、gB1、gB2:閘極導體 gCKb_0、gCP、gD、gML_ax、gML_b、gnCKb、gnCKbb、gpCKb、gpCKbb、gQB、gSE、gSEB、gSI、gSL_a、gSL_bx:閘極導體 IN:輸入邏輯信號 IN_A:輸入邏輯信號 IN_B:輸入邏輯信號 M1_1、M1_2:導電性佈線線路 N1_1、N1_2:導電性佈線線路 nA1、nA2、nB1、nB2:n型電晶體 nCK_ML、nCK_MX、nCK_SL、nCK_TX、nCKb_0、 nCKb_MX、nCKb_SL、nCP、nD、nML_ax、nML_b:n型電晶體 NMOS:N型金屬氧化物半導體 nMX_ax、nSE、nSE_0、nSEB、nSI、nSL_a、nSL_bx、nQB:n型電晶體 oCK_ML、oCK_MX、oCK_SL、oCKb_0、oCP、oML_ax、oQB、oSE_0、oSL_a:信號輸出節點 OUT:輸出 P-P’:切割平面(線) pA1、pA2、pB1、pB2:p型電晶體 pCK_MX、pCK_SL、pCKb_0、pCKb_ML、pCKb_TX、pCP、pD、pML_ax、pML_b:p型電晶體 PMOS:P型金屬氧化物半導體 pQB、pSE、pSE_0、pSEB、PSI、pSL_a、PSL_bx:p型電晶體 Q:輸出數據 Q-Q’:切割平面(線) R-R’:切割平面(線) SE:選擇賦能信號 SEB:反相的選擇賦能信號 SI:掃描輸入信號 T1n:NMOS電晶體 T1p:PMOS電晶體 VB:底部導孔連接器(導孔連接器、導孔連接器圖案) VB1:底部導孔連接器 VB2:底部導孔連接器 VB3:底部導孔連接器 VBT:底部至頂部的導孔連接器(底部至頂部的導孔連接器圖案) VBT_e1:底部至頂部的導孔連接器VBT的邊緣 VDD:供應電壓 VG:閘極導孔連接器(閘極導孔連接器圖案) VIA0:導孔連接器 VIIA0:導孔連接器 VMD:導電段間連接器(連接器間圖案) VSS:供應電壓 VT:頂部導孔連接器(導孔連接器、導孔連接器圖案) VT1:頂部導孔連接器 VT2:頂部導孔連接器 VT3:頂部導孔連接器 VTB:頂部至底部的導孔連接器(頂部至底部導孔連接器圖案) VTB_e1:底部至頂部的導孔連接器VTB的邊緣 Wa、Wa’、Wb、Wb’、Wc、Wc’、We、We’:寬度 X、Y、Z:方向 (a)、(a’):寬度 (b)、(b’):長度 (c)、(c’):寬度 (d)、(d’):長度 (e)、(e’):寬度 (f)、(f’):寬度 (g)、(g’):長度 (h)、(h’):長度 (i)、(i’):寬度 (j)、(j’):長度
本揭示內容的多個態樣可由以下的詳細描述並且與所附圖式一起閱讀，得到最佳的理解。注意的是，根據產業界的標準慣例，各個特徵並未按比例繪製。事實上，為了討論的清楚性起見，各個特徵的尺寸可任意地增加或減小。 第1A圖是根據一些實施方式的反相器電路的圖，反相器電路在前側導電層和背側導電層中都具有多個電源軌和多個信號線。 第1B圖是根據一些實施方式的在第1A圖中所描繪的反相器電路的佈局圖。 第1C圖是根據一些實施方式的第1A圖的反相器電路的多個截面視圖。 第1D圖是根據一些實施方式的第1A圖的反相器電路的截面視圖。 第2A圖是根據一些實施方式的在第1A圖中的反相器電路的修改。 第2B圖是根據一些實施方式的在第2A圖中的反相器電路的多個佈局圖。 第2C圖是根據一些實施方式的在第2A圖中的反相器電路的多個截面視圖。 第3A圖是根據一些實施方式的在第1A圖中的反相器電路的另一種修改。 第3B圖是根據一些實施方式的在第3A圖中的反相器電路的多個佈局圖。 第3C圖是根據一些實施方式的在第3A圖中的反相器電路的多個截面視圖。 第4A圖是根據一些實施方式的在第3A圖中的反相器電路的修改。 第4B圖是根據一些實施方式的在第4A圖中的反相器電路的多個佈局圖。 第4C圖是根據一些實施方式的在第4A圖中的反相器電路的多個截面視圖。 第5A圖是根據一些實施方式的在第4A圖中的反相器電路的修改。 第5B圖是根據一些實施方式的在第5A圖中的反相器電路的多個佈局圖。 第5C圖是根據一些實施方式的在第5A圖中的反相器電路的多個截面視圖。 第5D圖是根據一些實施方式的在第5A圖中的反相器電路的截面視圖。 第6A圖是根據一些實施方式的在第5A圖中的反相器電路的修改。 第6B圖是根據一些實施方式的在第6A圖中的反相器電路的多個佈局圖。 第6C圖是根據一些實施方式在第6A圖中的反相器電路的截面視圖。 第7A圖至第7B圖是根據一些實施方式的反相器電路和子電路(sub-circuit)的多個電路圖。 第8A圖是根據一些實施方式的利用互補式場效電晶體所實施的在第7B圖中的子電路的圖。 第8B圖是根據一些實施方式的在第8A圖中的子電路的多個佈局圖。 第8C圖是根據一些實施方式的在第8A圖中的子電路的截面視圖。 第9A圖是根據一些實施方式的AOI (AND-OR-INVENTER, 及或反相器)邏輯電路的多個佈局圖。 第9B圖是根據一些實施方式的在第9A圖中的AOI邏輯電路的電路圖。 第9C圖是根據一些實施方式的根據在第9A圖的佈局圖中多個電晶體的位置的電晶體列表。 第10A圖是根據一些實施方式的掃描D型正反器(Scan D Flip-flop，SDF)電路的多個佈局圖。 第10B圖是根據一些實施方式的由在第10A圖中的多個佈局圖所指定的掃描D型正反器電路的電路圖。 第10C圖是根據一些實施方式的根據在第10A圖中的多個佈局圖中的多個電晶體的位置的電晶體列表。 第11A圖是根據一些實施方式在第10B圖中的掃描D型正反器電路的等效電路圖。 第11B圖是根據一些實施方式的以多個功能塊來表示的掃描D型正反器電路的電路圖。 第12A圖和第12B圖是根據一些實施方式對應地是一多單元電路的佈局圖的較上部分和較下部分。 第13圖是根據一些實施方式的電路單元的多個佈局圖，電路單元具有多個標記的尺寸。 第14圖是根據一些實施方式的產生積體電路(IC)佈局圖的方法的流程圖。 第15圖是根據一些實施方式的製造具有互補式場效電晶體裝置的積體電路(IC)的方法1500的流程圖。 第16圖是根據一些實施方式的電子設計自動化(electronic design automation, EDA)系統的框圖。 第17圖是根據一些實施方式的積體電路(IC)製造系統和與其相關聯的積體電路製造流程的框圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:反相器電路(反相器)
120B:背側信號線
120F:前側信號線
132n、132p、134n、134p:導電段
140B:背側信號線
140F:前側信號線
150:閘極導體
30B:背側電源軌
30F:前側電源軌
50n:n型主動區域半導體結構
50p:p型主動區域半導體結構
NMOS:N型金屬氧化物半導體
PMOS:P型金屬氧化物半導體
VB:底部導孔連接器(導孔連接器、導孔連接器圖案)
VBT:底部至頂部的導孔連接器(底部至頂部的導孔連接器圖案)
VG:閘極導孔連接器(閘極導孔連接器圖案)
VMD:導電段間連接器(連接器間圖案)
VT:頂部導孔連接器(導孔連接器、導孔連接器圖案)
X、Y、Z:方向

Claims (20)

  1. 一種積體電路裝置，包含： 一第一類型主動區域半導體結構，在一第一方向延伸； 一第一閘極導體，在垂直於該第一方向的一第二方向延伸，在一第一類型電晶體的一通道區域處與該第一類型主動區域半導體結構相交； 一第二類型主動區域半導體結構，在該第一方向延伸，與該第一類型主動區域半導體結構堆疊，並且沿著垂直於該第一方向和該第二方向二者的一第三方向從該第一類型主動區域半導體結構偏移； 一第二閘極導體，在該第二方向延伸，在一第二類型電晶體的一通道區域處與該第二類型主動區域半導體結構相交； 一前側導電層，朝向該第三方向，位在高於該第一類型主動區域半導體結構和該第二類型主動區域半導體結構； 一背側導電層，朝向該第三方向，位在低於該第一類型主動區域半導體結構和該第二類型主動區域半導體結構； 一前側電源軌，在該第一方向延伸，在該前側導電層中，該前側電源軌配置為保持一第一供應電壓； 一背側電源軌，在該第一方向延伸，在該背側導電層中，該背側電源軌配置為保持一第二供應電壓； 一前側信號線，在該第一方向延伸，在該前側導電層中； 一背側信號線，在該第一方向延伸，在該背側導電層中； 一第一源極導電段，在該第二方向延伸，在該第一類型電晶體的一源極區域處與該第一類型主動區域半導體結構相交，並且通過一第一導孔連接器而導電性地連接到該前側電源軌； 一第二源極導電段，在該第二方向延伸，在該第二類型電晶體的一源極區域處與該第二類型主動區域半導體結構相交，並且通過一第二導孔連接器而導電性地連接到該背側電源軌；以及 一汲極導電段，在該第二方向延伸，與該第一類型主動區域半導體結構和該第二類型主動區域半導體結構中的一者或二者相交，並且通過一第三導孔連接器而導電性地連接到該前側信號線或該背側信號線。
  2. 如請求項1所述之積體電路裝置，其中該第一閘極導體與該第二閘極導體結合並且形成一第三閘極導體。
  3. 如請求項1所述之積體電路裝置，其中經由一閘極堆疊絕緣體，該第一閘極導體沿著該第三方向與該第二閘極導體分隔。
  4. 如請求項1所述之積體電路裝置，其中當沿著該第三方向觀看時，該前側電源軌和該背側電源軌彼此重疊。
  5. 如請求項1所述之積體電路裝置，其中，當沿著該第三方向觀看時，該前側電源軌和該背側電源軌沿著多個邊界彼此對準。
  6. 一種積體電路裝置，包含： 一第一類型主動區域半導體結構，在一第一方向延伸； 一第二類型主動區域半導體結構，在該第一方向延伸，與該第一類型主動區域半導體結構堆疊； 一前側導電層，高於該第一類型主動區域半導體結構和該第二類型主動區域半導體結構； 一背側導電層，低於該第一類型主動區域半導體結構和該第二類型主動區域半導體結構； 複數個閘極導體，在垂直於該第一方向的一第二方向延伸，該些閘極導體中的各者與該第一類型主動區域半導體結構和該第二類型主動區域半導體結構中的一者或二者相交，同時形成至少一個電晶體的一閘極端子； 複數個導電段，在該第二方向延伸，該些導電段中的各者與該第一類型主動區域半導體結構和該第二類型主動區域半導體結構中的一者或二者相交，同時形成至少一個電晶體的一源極端子或一汲極端子，並且其中所述複數個導電段包括一第一導電段、一第二導電段、一第三導電段其與該第一類型主動區域半導體結構相交，和一第四導電段其與該第二類型主動區域半導體結構相交； 一前側信號線，在該第一方向延伸，在該前側導電層中，並且該前側信號線配置為將在該第一導電段處的一第一電壓變化傳輸到一或多個該些閘極導體或傳輸到一或多個該些導電段； 一背側信號線，在該第一方向延伸，在該背側導電層中，並且該背側信號線配置為將在該第二導電段處的一第二電壓變化傳輸到一或多個該些閘極導體或傳輸到一或多個該些導電段； 一前側電源軌，在該第一方向延伸，在該前側導電層中，該前側電源軌配置為保持一第一供應電壓，並且通過一第一導孔連接器而導電性地連接到該第三導電段；以及 一背側電源軌，在該第一方向延伸，在該背側導電層中，該背側電源軌配置為保持一第二供應電壓，並且通過一第二導孔連接器而導電性地連接到該第四導電段。
  7. 如請求項6所述之積體電路裝置，其中當在垂直於該前側導電層和該背側導電層的一方向觀看時，該前側電源軌和該背側電源軌彼此重疊約80%。
  8. 如請求項6所述之積體電路裝置，其中當在垂直於該前側導電層和該背側導電層的一方向觀看時，該前側電源軌和該背側電源軌沿著多個邊界彼此對準。
  9. 如請求項6所述之積體電路裝置，其中該第一類型主動區域半導體結構在該第二類型主動區域半導體結構下方。
  10. 如請求項6所述之積體電路裝置，其中該第一類型主動區域半導體結構和該第二類型主動區域半導體結構中的各者包括至少一個奈米片。
  11. 如請求項6所述之積體電路裝置，其中該第一類型主動區域半導體結構和該第二類型主動區域半導體結構中的各者包括至少一個奈米線。
  12. 一種製造積體電路裝置的方法，包含： 在一基板上製造在一第一方向延伸的一第一類型主動區域半導體結構； 製造一第一閘極導體其在一第一第一類型電晶體的一通道區域處與該第一類型主動區域半導體結構相交； 製造一第一源極導電段其在一第一源極區域與該第一類型主動區域半導體結構相交； 沉積一介電材料層其至少覆蓋該第一類型主動區域半導體結構； 在該介電材料層頂部上製造在該第一方向延伸的一第二類型主動區域半導體結構，其中該第二類型主動區域半導體結構與該第一類型主動區域半導體結構堆疊； 製造一第二閘極導體其在一第一第二類型電晶體的一通道區域處與該第二類型主動區域半導體結構相交； 製造一第二源極導電段其在一第二源極區域處與該第二類型主動區域半導體結構相交； 沉積一第一絕緣材料其覆蓋該第二閘極導體和該第二源極導電段； 在該第一絕緣材料上方沉積一前側金屬層，並且圖案化該前側金屬層，以形成在該第一方向延伸的一前側電源軌和在該第一方向延伸的一前側信號線，其中該前側電源軌通過一第一導孔連接器而導電性地連接到該第二源極導電段，並且其中該前側信號線通過一前側閘極導孔連接器而導電性地連接到該第二閘極導體；以及 在基板的一背側上形成一背側金屬層，並且圖案化該背側金屬層，以形成在該第一方向延伸的一背側電源軌和在該第一方向延伸的一背側信號線，其中該背側電源軌通過一第二導孔連接器而導電性地連接到該第一源極導電段。
  13. 如請求項12所述之製造積體電路裝置的方法，其中圖案化該前側金屬層包含圖案化該前側金屬層以形成在該第一方向延伸的一第二前側信號線，該第二前側信號線通過一前側閘極導孔連接器而導電性地連接到該第二閘極導體。
  14. 如請求項12所述之製造積體電路裝置的方法，其中圖案化該背側金屬層包含圖案化該背側金屬層，以形成在該第一方向延伸的一第二背側信號線，該第二背側信號線通過一背側閘極導孔連接器而導電性地連接到該第一閘極導體。
  15. 如請求項12所述之製造積體電路裝置的方法，還包含： 製造穿過該介電材料層的一閘極間連接器，以直接地連接該第二閘極導體和該第一閘極導體。
  16. 如請求項12所述之製造積體電路裝置的方法，還包含： 製造一第一汲極導電段其在一第一汲極區域處與該第一類型主動區域半導體結構相交；以及 製造一第二汲極導電段其在一第二汲極區域處與該第二類型主動區域半導體結構相交。
  17. 如請求項16所述之製造積體電路裝置的方法，還包含： 製造穿過該介電材料層的一導電段間連接器，以直接地連接該第一汲極導電段和該第二汲極導電段。
  18. 如請求項16所述之製造積體電路裝置的方法，其中製造該第一汲極導電段包含製造該第一汲極導電段其在該第一第一類型電晶體的該第一汲極區域處與該第一類型主動區域半導體結構相交。
  19. 如請求項16所述之製造積體電路裝置的方法，其中製造該第一汲極導電段包含製造該第一汲極導電段其在一第二第一類型電晶體的該第一汲極區域處與該第一類型主動區域半導體結構相交。
  20. 如請求項12所述之製造積體電路裝置的方法，其中製造該第一源極導電段包含： 製造該第一源極導電段其在一第二第一類型電晶體的該第一源極區域處與該第一類型主動區域半導體結構相交。
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