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TWI874891B - 半導體元件以及半導體元件的形成方法 - Google Patents

半導體元件以及半導體元件的形成方法 Download PDF

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TWI874891B
TWI874891B TW112101830A TW112101830A TWI874891B TW I874891 B TWI874891 B TW I874891B TW 112101830 A TW112101830 A TW 112101830A TW 112101830 A TW112101830 A TW 112101830A TW I874891 B TWI874891 B TW I874891B
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fin
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fin structure
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宋主名
周建志
鐘于彰
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件的層間介電(ILD)層可被設置成高電壓 電晶體的閘極氧化物，且因此不需要附加的製程操作來沈積專用的閘極氧化物層。此外，不需要附加的處理操作來形成高電壓鰭式PMOS電晶體及高電壓鰭式NMO電晶體的閘極結構，其原因在於可使用製程中段(MEOL)製程及製程後段(BEOL)製程作為高電壓電晶體的閘極形成製程。

Description

半導體元件以及半導體元件的形成方法
本揭露是關於半導體元件，以及半導體元件的形成方法。
鰭式電晶體(例如，鰭場效電晶體(finFET)及奈米結構電晶體(例如，奈米線電晶體、奈米片電晶體、全環繞閘極(gate-all-around，GAA)電晶體、多橋通道電晶體(multi-bridge channel transistor)、奈米帶電晶體))是三維結構，包括在半導體基底上方延伸的鰭(或其一部分)中的通道區作為三維結構之一。被配置成對通道區內的電荷載子流進行控制的閘極結構包繞著半導體材料的鰭。作為一例，在finFET中，閘極結構包繞鰭的三側而包繞通道區)，藉此能提高對通道區的控制，從而提高對finFET的開關的控制。作為另一例，在奈米結構電晶體中，閘極結構包繞著鰭結構中的多個通道區，使得閘極結構環繞所述多個通道區中的每一者。源/汲極區(例如磊晶區)位於閘極結構的相對側。
本揭露提供一種半導體元件，包括：在基底上方延伸的 第一鰭結構、第二鰭結構及第三鰭結構、第一源/汲極區及第二源/汲極區、閘極淺溝渠隔離區、金屬閘極結構，以及層間介電(ILD)層。所述第一源/汲極區及所述第二源/汲極區分別設置於所述第一鰭結構及所述第二鰭結構上。所述閘極淺溝渠隔離區在所述第一源/汲極區與所述第二源/汲極區之間的所述第三鰭結構中。所述金屬閘極結構設置於所述閘極淺溝渠隔離區上方。所述層間介電層位於所述第一鰭結構及所述第二鰭結構上方，且被所述金屬閘極結構與所述閘極淺溝渠隔離區夾在中間。
本揭露亦提供一種半導體元件，包括：在基底上方延伸的第一鰭結構、第二鰭結構及第三鰭結構、第一源/汲極區及第二源/汲極區、第一層間介電(ILD)層、第二層間介電層，以及金屬閘極結構。所述第一源/汲極區及所述第二源/汲極區分別設置於所述第一鰭結構及所述第二鰭結構上。所述第一ILD層位於所述第一鰭結構、所述第二鰭結構及所述第三鰭結構上方。所述第一層間介電層的第一部分位於所述第二層間介電層的第二部分與所述第三鰭結構之間，所述第三鰭結構位於所述第一源/汲極區與所述第二源/汲極區之間，且所述第一層間介電層的所述第一部分直接位於所述第三鰭結構上。所述金屬閘極結構位於所述第二層間介電層的所述第二部分上。
本揭露亦提供一種半導體元件的形成方法，其包括以下步驟。在半導體元件的PMOS區中形成第一鰭結構。在所述半導體元件的NMOS區中形成第二鰭結構。在所述PMOS區中，於所 述第一鰭結構上形成第一多個源/汲極區。在所述NMOS區中，於所述第二鰭結構上形成第二多個源/汲極區。在所述PMOS區中，於所述第一多個源/汲極區之間的所述第一鰭結構中形成閘極淺溝渠隔離(STI)區。在所述第一鰭結構上、所述閘極淺溝渠隔離區上及所述第二鰭結構上形成第一ILD層。在所述第一層間介電層上形成第二層間介電層。在所述PMOS區中，在所述閘極淺溝渠隔離區上方於所述第二ILD層中形成第一金屬閘極結構。在所述NMOS區中，在所述第二層間介電層上形成第二金屬閘極結構。
100:環境
102:半導體處理工具/沈積工具
104:半導體處理工具/曝光工具
106:半導體處理工具/顯影工具
108:半導體處理工具/蝕刻工具
110:半導體處理工具/平坦化工具
112:半導體處理工具/鍍覆工具
114:晶圓/晶粒運輸工具
200:半導體元件
202:低電壓區
204:高電壓PMOS區
206:高電壓NMOS區
208:基底
210a、210b、210c:鰭結構
212a、212b、212c:STI區
214a、214b、214c、506:閘極結構
216a、216b、216c:源/汲極區
300、400、500、600:實施方案
302:STI層
402:閘極介電層
404:閘電極層
406:硬罩幕層
408:密封間隔層
410:塊狀間隔層
412:低電壓STI區
414、424、428、516、518、528、530、532、606、608、610:凹槽
416:高電壓STI區
418:閘極STI區
420:源/汲極區
422a、422b:光阻層
426:p型源/汲極區、源/汲極區、第一多個源/汲極區
430:n型源/汲極區、第二多個源/汲極區、源/汲極區
502、514:ILD層
504:開口
508:高介電常數介電層
510:功函數調諧層
512:金屬電極結構
520:阻障層
522、524:導電結構
526、626:金屬閘極結構
534、536、538:源/汲極接觸窗
602:蝕刻終止層/ESL
604:介電層
612:阻障層
614、618、622、706、710:通孔
616、620、624、708、712:金屬化層
702、704:閘極氧化物區
800、900:實例
902:鰭結構區
904:ILD層區
906:閘極結構區
908:價帶
910:導帶
912:真空能階
914:能隙
916:電子親和力
918:n型功函數材料
920、924:功函數
922:p型功函數材料
1000:裝置
1010:匯流排
1020:處理器
1030:記憶體
1040:輸入組件
1050:輸出組件
1060:通訊組件
1100:製程
1110、1120、1130、1140、1150、1160、1170、1180、1190:方塊
A-A、B-B、C-C、D-D、E-E、F-F:橫剖面、剖面平面
D1、D3:距離
D2:深度
H1、H2、H3、H4、H5、H6、H7、H8、H9、H10、H11:高度
T1、T2、T3:厚度
W1、W2、W3、W4、W5、W6、W7、W8、W9、W10、W11、W12:寬度
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1繪示可供本文中闡述的系統及/或方法實施的例舉環境。
圖2繪示本文中闡述的半導體元件的例舉區域。
圖3A~3E、圖4A~4E、圖5A~5I及圖6A~6E繪示本文中闡述的一或多個例舉實施方案。
圖7繪示本文中闡述的半導體元件的例舉區域。
圖8A、8B繪示本文中闡述的半導體元件的例舉尺寸。
圖9繪示本文中闡述的功函數材料的帶隙性質的實例。
圖10繪示本文中闡述的圖1之一或多個元件的例舉組件。
圖11繪示與本文中闡述的半導體元件之形成相關的例舉製程的流程圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施形態或實施例。以下闡述組件及配置的具體實例以簡化本揭露。當然，該些僅為舉例且不旨在進行限制。例如，以下說明中將第一特徵形成於第二特徵上方或第二特徵之上可包括第一特徵與第二特徵被形成為直接接觸的實施例，亦可包括第一特徵與第二特徵之間可形成附加特徵而使第一特徵與第二特徵不直接接觸的實施例。另外，本揭露可能在各種實施例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，其本身並不表示所敘述的各種實施形態及/或配置之間的關係。
此外，為易於說明，本文中會使用例如「位於…之下(beneath)」、「位於…下方(below)」、「下部的(lower)」、「位於…上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或在其他定向)，且本文中使用的空間相對性描述語可同樣相應地作解釋。
電晶體(例如，平面電晶體、鰭場效電晶體(finFET)、奈米結構電晶體)的閘極結構可對經過電晶體的源/汲極區之間的 通道的電子流進行控制。源/汲極區可依據上下文各別或共同地指代源極或汲極。選擇性地形成通道(其使得電晶體能夠選擇性地導通或關斷)所需的閘極電壓可稱為臨限電壓(Vt)。電晶體的臨限電壓可依據其中將選擇性形成通道的半導體材料的功函數。半導體材料的功函數可意指半導體材料的費米能量(Fermi energy)(EF)與半導體材料的真空能階之間的能量差。功函數可對應於將電子自半導體材料移至另一種材料所需的最小量的能量。
摻雜劑可藉由改變半導體材料的費米能階來改變半導體材料的功函數。舉例而言，p摻雜矽的費米能階相對於本質矽的費米能階可能更接近p摻雜矽的價帶。作為另一例，n摻雜矽的費米能階相對於本質矽的費米能階可能更接近n摻雜矽的導帶。因此，由於功函數取決於費米能階，因此p摻雜矽與n摻雜矽的不同費米能階可能造成p摻雜矽與n摻雜矽的不同功函數。
電晶體的閘極結構可被配置成針對用於對其中形成電晶體的基底進行摻雜的特定類型的摻雜劑，對電晶體的功函數進行調諧。這可稱為功函數調諧(work function tuning)。功函數調諧包括使用特定類型的材料(稱為功函數金屬或功函數材料)及/或電晶體的閘極結構的材料配置，以達成期望的電晶體臨限電壓。可對不同類型的電晶體實行功函數調諧，其中不同的功函數材料及/或功函數材料配置可用於p型金屬氧化物半導體(PMOS)電晶體及n型金屬氧化物半導體(NMOS)電晶體，以達成該些類型電晶體的適當及/或期望的功函數。
對於高電壓裝置，可包括較大的閘極氧化物層，以在電晶體的閘極結構與基底中的通道區之間提供增大的介電絕緣。閘極氧化物層增加的大小可能導致閘極氧化物層與位於電晶體上方的製程後段(back end of line，BEOL)層之間用於形成功函數材料及用於形成電晶體的閘極的面積減小。閘極氧化物層與BEOL層之間的減小的面積可能導致閘極結構的崩潰電壓(break down voltage)減小，而此可能增加閘極洩漏及/或電晶體故障的可能性。
本文中敘述的一些實施方案提供用於高電壓PMOS電晶體及NMOS電晶體(例如，高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體)的閘極結構。在一些實施方案中，鰭式電晶體在基底中的通道區與鰭式電晶體的閘極接觸窗或位於基底上方的BEOL層之間的一或多個層間介電(interlayer dielectric，ILD)層的部分被配置成鰭式電晶體的閘極氧化物。對於高電壓鰭式PMOS電晶體，閘極接觸窗(稱為複晶矽上金屬(metal on poly)或MP)可包括一或多個襯墊，所述一或多個襯墊被配置成高電壓鰭式PMOS電晶體的功函數層。閘極接觸窗充當鰭式PMOS電晶體的閘極結構，且包括功函數層以對高電壓鰭式PMOS電晶體的功函數進行調諧。對於高電壓鰭式NMOS電晶體，BEOL層(例如，M1 BEOL層)可包括一或多個襯墊，所述一或多個襯墊被配置成高電壓鰭式NMOS電晶體的功函數層。BEOL層充當高電壓鰭式NMOS電晶體的閘極結構，且包括功函數層以對高電壓鰭式NMOS電晶體的功函數進行調諧。
以此方式，半導體元件的ILD層被配置成高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體的閘極氧化物，且因此不需要附加的製程操作來沈積專用的閘極氧化物層。此外，不需要附加的處理操作來形成高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體的閘極結構，其原因在於可使用閘極接觸窗(MP)製程及BEOL製程作為高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體的閘極形成製程。該些製程最佳化降低了半導體元件處理的複雜性及成本，其原因在於形成半導體元件的高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體需要較少的處理步驟。此外，使用ILD層作為閘極氧化物使得能夠將閘極氧化物形成為更大的厚度，而不會對ILD層進行減薄。這提供了厚度足夠的ILD層，從而提供了足夠的閘極隔離，對崩潰電壓的影響最小。這可減少閘極洩漏及/或可增加高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體的良率等等。
圖1是可供本文中敘述的系統及/或方法實施的例舉環境100的圖。如圖1中所示，例舉環境100可包括多個半導體處理工具102~112及晶圓/晶粒運輸工具114。這些半導體處理工具102~112可包括沈積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、鍍覆工具112及/或另一類型的半導體處理工具。例舉環境100所包括的工具在其他實例中可被包括在半導體清潔室、半導體代工廠、半導體處理設施及/或製造設施中。
沈積工具102是包括半導體處理腔室及能夠將各種類型 的材料沈積至基底上的一或多個裝置的半導體處理工具。在一些實施方案中，沈積工具102包括能在基底(如晶圓)上沈積光阻層的旋塗工具。在一些實施方案中，沈積工具102包括化學氣相沈積(CVD)工具，例如電漿增強型CVD(PECVD)工具、高密度電漿CVD(HDP-CVD)工具、次大氣壓CVD(SACVD)工具、低壓CVD(LPCVD)工具、原子層沈積(ALD)工具、電漿增強型原子層沈積(PEALD)工具或另一類型的CVD工具。一些實施方案中，沈積工具102包括物理氣相沈積(PVD)工具，例如濺鍍工具或另一類型的PVD工具。在一些實施方案中，沈積工具102包括磊晶工具，其被設置成藉由磊晶生長形成元件的層及/或區。一些實施方案中，例舉環境100包括多種類型的沈積工具102。
曝光工具104是能夠將光阻層曝光於輻射源的半導體處理工具，其輻射源例如為紫外(UV)光源(例如深紫外光源、極紫外(EUV)光源及/或類似光源)、X射線源、電子束源及/或類似輻射源。曝光工具104可將光阻層暴露於輻射源，以將圖案自光罩轉移至光阻層。圖案可包括用於形成一或多個半導體元件的一或多個半導體元件層圖案，可包括用於形成半導體元件的一或多個結構的圖案，可包括用於對半導體元件的各個部分進行蝕刻的圖案及/或類似圖案。在一些實施方案中，曝光工具104包括掃描儀、步進機或相似類型的曝光工具。
顯影工具106是能夠對已暴露於輻射源的光阻層進行顯影以將自曝光工具104轉移至光阻層的圖案顯影的半導體處理工 具。在一些實施方案中，顯影工具106藉由移除光阻層的未曝光部分使圖案顯影，一些實施方案中則藉由移除光阻層的曝光部分使圖案顯影。在一些實施方案中，顯影工具106藉由使用化學顯影劑對光阻層的曝光部分或未曝光部分進行溶解來使圖案顯影。
蝕刻工具108是能夠對基底、晶圓或半導體元件的各種類型的材料進行蝕刻的半導體處理工具。舉例而言，蝕刻工具108可包括濕式蝕刻工具、乾式蝕刻工具及/或類似工具。在一些實施方案中，蝕刻工具108包括填充有蝕刻劑的腔室，且基底被放置在腔室中達特定的時間，以移除基底的特定量的一或多個部分。在一些實施方案中，蝕刻工具108可使用電漿蝕刻或電漿輔助蝕刻來對基底的一或多個部分進行蝕刻，所述電漿(輔助)蝕刻可能涉及使用離子化氣體對所述一或多個部分進行等向性或定向蝕刻。
平坦化工具110是能夠對晶圓或半導體元件的各種層進行研磨或平坦化的半導體處理工具。舉例而言，平坦化工具110可包括對沈積材料的層或鍍覆材料的層或表面進行研磨或平坦化的化學機械平坦化(CMP)工具及/或另一類型的平坦化工具。平坦化工具110可利用化學與機械力的組合(例如，化學蝕刻與自由磨料研磨)來對半導體元件的表面進行研磨或平坦化。平坦化工具110可結合研磨墊及保持環(例如，通常具有較半導體元件大的直徑)使用磨料及腐蝕性化學漿料。研磨墊及半導體元件可藉由動態研磨頭按壓在一起且藉由保持環固持在適當位置。動態研磨頭可以不同的旋轉軸旋轉，以移除材料且弄平半導體元件的 任何不規則形貌，使半導體元件變平或平坦。
鍍覆工具112是能夠利用一或多種金屬對基底(例如，晶圓、半導體元件及/類似裝置)或其一部分進行鍍覆的半導體處理工具。舉例而言，鍍覆工具112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金(例如，錫-銀、錫-鉛及/或類似材料)電鍍裝置、及/或用於一或多種其他類型的導電材料、金屬及/或相似類型材料的電鍍裝置。
晶圓/晶粒運輸工具114包括行動機器人、機械臂、電車或軌道車、高架升降機運輸(overhead hoist transport，OHT)系統、自動材料處理系統(AMHS)，以及/或者，被設置成在半導體處理工具102~112之間運輸基底及/或半導體元件、被設置成在同一半導體處理工具的處理腔室之間運輸基底及/或半導體元件、及/或被設置成將基底及/或半導體元件運輸至其他位置(如晶圓架、儲存室及/或類似位置)及自該其他位置運輸基底及/或半導體元件的另一類型的裝置。一些實施方案中，晶圓/晶粒運輸工具114可為被設置成在特定路徑行進及/或可(半)自動操作的程式化裝置。一些實施方案中，例舉環境100包括多個晶圓/晶粒運輸工具114。
舉例而言，在其他例子中，晶圓/晶粒運輸工具114可被包括在叢集工具或包括多個處理腔室的另一類型的工具中，且可被設置成在所述多個處理腔室之間運輸基底及/或半導體元件、在處理腔室與緩衝區域之間運輸基底及/或半導體元件、在處理腔室與接口工具(例如裝備前端模組(equipment front end module， EFEM))之間運輸基底及/或半導體元件、及/或在處理腔室與運輸載具(例如，前開式統一盒(front opening unified pod，FOUP))之間運輸基底及/或半導體元件。在一些實施方案中，晶圓/晶粒運輸工具114可被包括在多腔室(或叢集)沈積工具102中，所述沈積工具102可包括預清潔處理腔室(例如，用於自基底及/或半導體元件清潔或移除氧化物、氧化及/或其他類型的污染物或副產物)以及多種類型的沈積處理腔室(例如，用於沈積不同類型的材料的處理腔室、用於實行不同類型的沈積操作的處理腔室)。在該些實施方案中，如本文中所述，晶圓/晶粒運輸工具114被設置成在沈積工具102的處理腔室之間運輸基底及/或半導體元件，而不打破或移除處理腔室之間及/或沈積工具102中的處理操作之間的真空(或至少部分真空)。
在一些實施方案中，半導體處理工具102~112中的一或多者及/或晶圓/晶粒運輸工具114可實行本文中敘述的一或多個半導體處理操作。舉例而言，半導體處理工具102~112中的一或多者及/或晶圓/晶粒運輸工具114可形成在基底上方延伸的鰭結構；可形成第一源/汲極區及第二源/汲極區，兩者均設置於鰭結構上；可在第一源/汲極區與第二源/汲極區之間的鰭結構中形成閘極淺溝渠隔離(STI)區；可在鰭結構上方形成ILD層，其中ILD層的一部分位於閘極STI區上；及/或可在ILD層之位於閘極STI區上的所述部分上方形成金屬閘極結構；等等。
作為另一例，半導體處理工具102~112中的一或多者及/ 或晶圓/晶粒運輸工具114可形成在基底上方延伸的鰭結構；可形成第一及第二源/汲極區，兩者均配置於鰭結構上；可在鰭結構上方形成第一ILD層；可形成第二ILD層，其中第一ILD層的第一部分位於第二ILD層的第二部分與鰭結構的第三部分之間，所述鰭結構的第三部分位於第一第二源/汲極區之間，且其中第一ILD層的所述第一部分直接位於鰭結構的所述第三部分上；及/或可在第二ILD層的所述第二部分上形成金屬閘極結構；等等。
作為另一例，半導體處理工具102~112中的一或多者及/或晶圓/晶粒運輸工具114可在半導體元件的PMOS區中形成第一鰭結構；可在半導體元件的NMOS區中形成第二鰭結構；可在PMOS區中的第一鰭結構上形成第一多個源/汲極區；可在NMOS區中的第二鰭結構上形成第二多個源/汲極區；可在PMOS區中於第一多個源/汲極區之間的第一鰭結構中形成閘極STI區；可在第一鰭結構上、閘極STI區上及第二鰭結構上形成第一ILD層；可在第一ILD層上形成第二ILD層；可在PMOS區中在閘極STI區上方於第二ILD層中形成第一金屬閘極結構；及/或可在NMOS區中在第二ILD層上形成第二金屬閘極結構；等等。
圖1中所示的裝置的數目及配置是作為一或多個例子而提供的。實際上，與圖1中所示的裝置相比，可能存在附加的裝置、更少的裝置、不同的裝置或不同配置的裝置。此外，圖1中所示的二或更多個裝置可在單個裝置內實施，或者圖1中所示的單個裝置可被實施為多個分布式裝置。附加地或作為另外一種選 擇，例舉環境100的一組裝置(例如，一或多個裝置)可實行被闡述為由例舉環境100的另一組裝置實行的一或多個功能。
圖2繪示本文中敘述的半導體元件200的例舉區域。半導體元件200可包括半導體晶圓、半導體晶粒、半導體晶片及/或另一類型的電子半導體元件。圖2所示的半導體元件200的例舉區域包括低電壓區202、高電壓PMOS區204及高電壓NMOS區206。雖然圖2所示的半導體元件200的例舉區域可形成在同一基底208上的不同區域中，但是其他例子可包括半導體元件200在不同基底208中的例舉區域的二或更多個。附加地及/或作為另外一種選擇，半導體元件200可包括較圖2所示的區域更少類型的區呈。舉例而言，半導體元件200可僅包括高電壓PMOS區204及高電壓NMOS區206、僅包括高電壓PMOS區204、或者僅包括高電壓NMOS區206，等等。圖3A至圖8B是圖2中所示的半導體元件200的例舉區域的各個部分的示意性剖面圖，且對應於在半導體元件200的例舉區域中形成鰭式電晶體的各個處理階段。
高電壓鰭式電晶體(例如，形成在高電壓PMOS區204及高電壓NMOS區206中)可包括被設置成基於相對閘極電壓(例如，相對於低電壓區202中的鰭式電晶體)操作的鰭式電晶體。作為一例，高電壓PMOS區204及高電壓NMOS區206中的高電壓鰭式電晶體可基於在約20伏特至約35伏特的範圍內的閘極電壓進行操作。然而，該範圍外的值亦處於本揭露的範圍內。因此，高電壓PMOS區204及高電壓NMOS區206中的高電壓鰭式電晶 體可被稱為高閘電壓鰭式電晶體。在一些實施方案中，高電壓PMOS區204及高電壓NMOS區206中的高電壓鰭式電晶體亦可基於相對高的汲極電壓進行操作，在此情況下，該些高電壓鰭式電晶體可被稱為高汲極電壓鰭式電晶體。
低電壓鰭式電晶體可用於例如邏輯電路(例如處理器)、記憶體(例如，靜態隨機存取記憶體(SRAM)及/或輸入/輸出(I/O))電路等的應用中。在其他例子中，高電壓鰭式電晶體可用於例如積體電路(IC)驅動器、功率IC、影像感測器、電源管理、顯示驅動器IC(DDIC)、雙極(bipolar)互補金屬氧化物半導體(CMOS)擴散金屬氧化物半導體(DMOS)(bipolar CMOS DMOS，BCD)IC及/或影像訊號處理(ISP)IC等等的應用中。
基底208包括矽基底、由包含矽的材料形成的基底、III-V族化合物半導體材料基底(例如砷化鎵)、絕緣層上矽(SOI)基底、鍺(Ge)基底、矽鍺(SiGe)基底或另一類型的半導體基底。其他例子中，基底208可由具有約200毫米直徑、約300毫米直徑或另一直徑(例如450毫米等)的晶圓或磨圓/圓形基底形成。晶圓可被切割或切成各別晶粒，使得半導體元件200的所得基底208可為任意多邊形、正方形、矩形、曲線形或其他非圓形。
鰭結構在低電壓區202中、高電壓PMOS區204中及高電壓NMOS區206中位於(且延伸在)基底208上方。具體而言，在低電壓區202中基底208上方包括鰭結構210a，在高電壓PMOS區204中基底208上方包括鰭結構210b，且在高電壓NMOS區206 中基底208上方包括鰭結構210c。鰭結構210a~210c中的一或多者可提供其中形成一或多個元件(例如，鰭式電晶體)的主動區。在一些實施方案中，鰭結構210a~210c中的一或多者包含矽材料或另一基礎半導體材料(例如鍺)，或者化合物半導體材料(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)。在一些實施方案中，鰭結構210a~210c中的一或多者可包含合金半導體材料，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、磷砷化鎵銦(GaInAsP)或其組合。
在一些實施方案中，可使用n型摻雜劑及/或p型摻雜劑對鰭結構210a~210c中的一或多者進行摻雜。例如，可使用一或多種類型的摻雜劑對鰭結構210b中的一或多者進行摻雜，以在高電壓PMOS區204中形成高電壓鰭式PMOS電晶體。另一例中，可使用一或多種類型的摻雜劑對鰭結構210c中的一或多者進行摻雜，以在高電壓NMOS區206中形成高電壓鰭式NMOS電晶體。
鰭結構210a~210c藉由合適的半導體製程技術(例如遮蔽、光微影及/或蝕刻製程等等)製做。作為一例，鰭結構210a~210c可藉由將基底208的一部分蝕刻掉以在基底208中形成凹槽來形成。然後，可利用隔離材料填充凹槽再削減或回蝕之，以在基底208上方及相鄰的鰭結構210a之間形成STI區212a，在基底208上方及相鄰的鰭結構210b之間形成STI區212b，且在基底208上方及相鄰的鰭結構210c之間形成STI區212c。STI區212a~212c 及/或鰭結構210a~210c的製做可使用其他技術。
STI區212a~212c可將鰭結構210a~210c中相鄰的主動區域電性隔離。STI區212a~212c可包含介電材料，例如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、低介電常數介電材料及/或其他合適的絕緣材料。STI區212a~212c可包括例如具有一或多個襯墊層的多層結構。
在低電壓區202中，鰭結構210a可在STI區212a的頂表面上方延伸，使得鰭結構210a的頂部及至少部分側壁暴露在STI區212a上方。在高電壓PMOS區204中，鰭結構210b的頂部與STI區212b的頂表面在半導體元件200中可處於大致相等的高度。相似地，鰭結構210c的頂部與STI區212c的頂表面可在半導體元件200的高電壓NMOS區206中處於大致相等的高度。
低電壓區202中包括閘極結構214a，高電壓PMOS區204中包括閘極結構214b，且高電壓NMOS區206中包括閘極結構214c。在低電壓區202中，閘極結構214a可位於鰭結構210a上，且可被定位成約垂直於鰭結構210a。如圖2所示，閘極結構214a可在鰭結構210a的至少三個側(例如頂部及兩側壁)上包繞之。一些實施方案中，低電壓區202中的閘極結構214a可被形成為虛設(dummy)閘極結構或保持件閘極結構(holder gate structure)，且在低電壓區202中在一或多個處理操作之後，可在閘極結構214a的位置中隨後形成最終金屬閘極結構。此處所述的用語「虛設」是指將在稍後的階段中被移除且將在替換閘極製程中被另一結構 (例如高介電常數介電質)及金屬閘極結構替換的犧牲結構。替換閘極製程是指在整個閘極製程的稍後階段處製造閘極結構。
在高電壓PMOS區204中，可在鰭結構210b上方包括閘極結構214b。此處，閘極結構214b可不包繞鰭結構210b，而是可僅位於鰭結構210b頂部之上(且例如不位於鰭結構210b的側壁上方)。如本文中所述，對於閘極結構214b，可省略高電壓PMOS區204中的專用結構。取而代之，一或多個製程中段(middle end of line，MEOL)結構(例如，閘極接觸窗)可被設置成在高電壓PMOS區204中用於高電壓鰭式PMOS電晶體的閘極結構214b。這使得閘極結構214b與鰭結構210b之間的一或多個ILD層能夠在高電壓PMOS區204中用作高電壓鰭式PMOS電晶體的閘極氧化物層。這降低了在高電壓PMOS區204中形成高電壓鰭式PMOS電晶體的製程複雜性，且提供增大的閘極氧化物隔離，而不會對ILD層的厚度帶來負面影響。
在高電壓NMOS區206中，可在鰭結構210c上方包括閘極結構214c。此處，閘極結構214c可不包繞鰭結構210c，而是可僅位於鰭結構210c頂部之上(且例如不位於鰭結構210c的側壁上方)。如本文中所述，對於閘極結構214c，可省略高電壓NMOS區206中的專用結構。取而代之，一或多個BEOL結構(例如，BEOL通孔及/或BEOL金屬化層)可被設置成在高電壓NMOS區206中用於高電壓鰭式NMOS電晶體的閘極結構214c。這使得閘極結構214c與鰭結構210c之間的一或多個ILD層能夠在高電壓 NMOS區206中用作高電壓鰭式NMOS電晶體的閘極氧化層。這降低了在高電壓NMOS區206中形成高電壓鰭式NMOS電晶體的製程複雜性，且提供增大的閘極氧化物隔離，而不會對ILD層的厚度帶來負面影響。
在鰭結構210a~210c中的一或多者中之相對於閘極結構214a~214c中的一或多者的相對區域中設置源/汲極區。例如，可在低電壓區202中在閘極結構214a的相對側上於鰭結構210a中配置源/汲極區216a。作為另一例，可在高電壓PMOS區204中在閘極結構214b的相對側上於鰭結構210b中設置源/汲極區216b。作為另一例，可在高電壓NMOS區206中在閘極結構214c的相對側上於鰭結構210c中設置源/汲極區216c。
源/汲極區216a~216c包括其中形成半導體元件200的鰭式電晶體的源/汲極區的區域。源/汲極區可包括磊晶生長矽的區域。在高電壓PMOS區204中，源/汲極區可摻雜有p型材料(例如硼或鍺等)。因此，高電壓PMOS區204包括高電壓鰭式PMOS電晶體，其包括p型源/汲極區。在高電壓NMOS區206中，源/汲極區可摻雜有n型材料(例如磷或砷等)。因此，高電壓NMOS區206包括高電壓鰭式NMOS電晶體，其包括n型源/汲極區。
一些源/汲極區可在低電壓區202、高電壓PMOS區204及/或高電壓NMOS區206中的一或多者中在各種電晶體之間被共用。在一些實施方案中，各個源/汲極區中的一者可連接或耦接在一起，使得半導體元件200中的鰭式電晶體被實施成兩功能電晶 體。舉例而言，若鄰近的源/汲極區(例如，而不是相對的源/汲極區)電性連接，例如經由藉由磊晶生長聚結該些區(例如，鄰近的源/汲極區而不是在閘極結構的相對側上的源/汲極區被聚結)，則可得到兩功能電晶體。其他例子中的其他設置方式可得到其他數目的功能電晶體。
圖2進一步示出在稍後的圖式(包括圖3A~8B)中使用的參考橫剖面。橫剖面A-A在低電壓區202中處於沿著閘極結構214a且垂直於鰭結構210a的平面中。橫剖面B-B處於垂直於橫剖面A-A且沿著鰭結構210a的平面中。橫剖面C-C在高電壓PMOS區204中處於沿著閘極結構214b且垂直於鰭結構210b的平面中。橫剖面D-D處於垂直於橫剖面C-C且沿著鰭結構210b的平面中。橫剖面E-E在高電壓NMOS區206中處於沿著閘極結構214c且垂直於鰭結構210c的平面中。橫剖面F-F處於垂直於橫剖面E-E且沿著鰭結構210c的平面中。為清晰起見，隨後的圖式參照該些參考橫剖面。在一些圖式中，為了便於繪示，省略了其中示出的組件或特徵的一些參考編號，以避免使其他組件或特徵不清楚。
如上所示，圖2是作為一例而提供。其他實例可能不同於關於圖2而敘述的內容。
圖3A~3E繪示本文中敘述的例舉實施方案300。實施方案300包括以下例子：在半導體元件200的低電壓區202中形成用於低電壓鰭式電晶體的鰭結構210a、高電壓PMOS區204中形成用於高電壓鰭式PMOS電晶體的鰭結構210b、高電壓NMOS區 206中形成用於高電壓鰭式NMOS電晶體的鰭結構210c。圖3A至3D是自圖2中針對低電壓區202/高電壓PMOS區204/高電壓NMOS區206的剖面平面A-A/C-C/E-E的角度示出。
轉至圖3A，例舉實施方案300包括與以下相關的半導體處理操作：在基底208中及/或基底208上在低電壓區202中形成低電壓鰭式電晶體、高電壓PMOS區204中形成高電壓鰭式PMOS電晶體、高電壓NMOS區206中形成高電壓鰭式NMOS電晶體。
如圖3B所示，在低電壓區202中、高電壓PMOS區204中及高電壓NMOS區206中在基底208中形成鰭結構210a~210c。具體而言，在低電壓區202中於基底208中形成一或多個鰭結構210a，在高電壓PMOS區204中於基底208中形成一或多個鰭結構210b，且在高電壓NMOS區206中於基底208中形成一或多個鰭結構210c。
在一些實施方案中，光阻層中的圖案用於形成鰭結構210a~210c。在該些實施方案中，沈積工具102在基底208上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化之。顯影工具106將光阻層的部分顯影並移除而暴露出圖案。蝕刻工具108蝕刻至基底208中以形成鰭結構210a~210c。在一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。在一些實施方案中，光阻移除工具移除光阻層的剩餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方案中，使用硬罩幕層作為用於基於圖案形成鰭結構210a~ 210c的替代性技術。在一些實施方案中，使用多重圖案化來形成鰭結構210a~210c，所述多重圖案化可包括雙重圖案化、四重圖案化、自對準雙重圖案化(SADP)、自對準四重圖案化(SAQP)及/或另一多重圖案化技術。
如圖3B中進一步所示，鰭結構210a在其頂部處或附近可被形成為寬度W1，鰭結構210b在其頂部處或附近可被形成為寬度W2，且鰭結構210c在其頂部處或附近可被形成為寬度W3。寬度W2及W3可相對於寬度W1更大，以使高電壓PMOS區204中的高電壓鰭式PMOS電晶體及高電壓NMOS區206中的高電壓鰭式NMOS電晶體能夠在相對於低電壓區202中的低電壓鰭式電晶體的閘極電壓而言更大的閘極電壓下操作。一些實施方案中，寬度W2與寬度W3約相等。一些實施方案中，寬度W3相對於寬度W2更大。一些實施方案中，寬度W2相對於寬度W3更大。
如圖3C中所示，在鰭結構210a~210c上以及鰭結構210a~210c之間形成STI層302。具體而言，可在低電壓區202中於鰭結構210a上及鰭結構210a之間形成STI層302，在高電壓PMOS區204中於鰭結構210b上及鰭結構210b之間形成STI層302，且在高電壓NMOS區206中於鰭結構210c上及鰭結構210c之間形成STI層302。沈積工具102可使用化學氣相沈積(CVD)技術、物理氣相沈積(PVD)技術、原子層沈積(ALD)技術、圖1相關說明所述的沈積技術及/或另一沈積技術來沈積STI層302。如圖3C所示，STI層302可藉由毯覆式沈積形成為大於鰭結構 210a~210c的高度的高度。這增加了完全填充鰭結構210a~210c之間的空間的可能性，以使STI層302中的空隙形成最小化。
如圖3D所示，平坦化工具110可實行平坦化(或研磨)操作以對STI層302進行平坦化，使後者的頂表面實質上平且光滑。此外，STI層302可被平坦化，使其STI層302的頂表面與鰭結構210a~210b的頂部在半導體元件200中處於大致相同的高度。
如圖3E所示，在回蝕操作中蝕刻STI層302，以暴露出低電壓區202中鰭結構210a的部分，而形成STI區212a。在回蝕操作中，蝕刻工具108使用電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術在低電壓區202中對部分STI層302進行蝕刻。STI層302在鰭結構210a之間的剩餘部分包括STI區212a。
可將高電壓PMOS區204中的STI區212b及高電壓NMOS區206中的STI區212c遮蔽，以防止其被蝕刻。以此方式，STI區212b可保持在與鰭結構210b約相同的高度H1處，且STI區212c可保持在與鰭結構210c約相同的高度H1處。另一方面，由於進行回蝕操作，STI區212a的高度H2相對於STI區212b及STI區212c的高度H1可更小。
如上所示，圖3A~3E是作為一例而提供。其他實例可能不同於關於圖3A~3E所敘述的內容。
圖4A~4E繪示本文中敘述的例舉實施方案400。實施方案400包括分別在半導體元件200的高電壓PMOS區204及高電壓NMOS區206中於源/汲極區216b及216c中形成源/汲極區的例 子。圖4A~4E是自圖2中針對低電壓區202/高電壓PMOS區204/高電壓NMOS區206的剖面平面B-B/D-D/F-F的角度示出。在一些實施方案中，關於例舉實施方案400而敘述的操作是在利用圖3A~3E闡述之鰭形成製程之後實行。
如圖4A所示，在低電壓區202中形成閘極結構214a。閘極結構214a被形成/包括在鰭結構210a上方及鰭結構210a的側周圍，使得閘極結構214a在鰭結構210a的至少三個側上環繞之。如上所述，閘極結構214a可被形成為將被用於形成低電壓區202所包括的低電壓鰭式電晶體的實際閘極結構(例如，替換高介電常數閘極或金屬閘極)的虛設閘極結構或佔位物。閘極結構214a可被形成為替換閘極製程的一部分，這使得其他層及/或結構能夠在形成替換閘極結構之前形成。
閘極結構214a包括閘介電層402、閘極層404及硬罩幕層406。閘介電層402可包括閘極氧化物層或含氧化物材料的層。作為一例，閘極介電層402可藉由化學氧化、熱氧化、ALD、CVD及/或其他合適方法形成(例如藉由沈積工具102)。閘極層404可包括複晶矽層或其他合適材料。舉例而言，閘極層404可藉由合適的沈積製程(例如低壓化學氣相沈積或電漿增強化學氣相沈積等)形成(例如藉由沈積工具102)。硬罩幕層406可包括適於以特定尺寸及/或屬性對閘電極層404進行圖案化的任何材料，實例包括氮化矽、氮氧化矽、碳氮化矽或其組合等，可藉由CVD、PVD、ALD或另一沈積技術沈積(例如藉由沈積工具102沈積)。
如圖4A中進一步所示，在閘極結構214a的側壁上包括密封間隔層408。密封間隔層408可共形地沈積(例如，藉由沈積工具102)且可包含碳氧化矽(SiOC)、無氮SiOC或另一合適材料。在其他例舉沈積技術中，亦可在ALD操作中形成密封間隔層408，其中在ALD操作中，包含矽及碳的各種類型的前驅物氣體以多個交替循環依序供應而形成密封間隔層408。
如圖4A中進一步所示，可在密封間隔層408上形成塊狀間隔層410。塊狀間隔層410可由與密封間隔層408相似的材料形成。然而，塊狀間隔層410可在未對密封間隔層408使用電漿表面處理的情況下形成。此外，塊狀間隔層410可被形成為相對於密封間隔層408的厚度更大的厚度。
在一些實施方案中，在閘極結構214a及鰭結構210a上(例如藉由沈積工具102)共形地沈積密封間隔層408與塊狀間隔層410，然後對密封間隔層408及塊狀間隔層410進行圖案化(例如藉由沈積工具102、曝光工具104及顯影工具106)及蝕刻(例如藉由蝕刻工具108)，以自閘極結構214a的頂部及自鰭結構210a移除密封間隔層408及塊狀間隔層410。
如圖4A中進一步所示，可在低電壓區202中形成低電壓STI區412。低電壓STI區412可在鰭結構210a中於凹槽414中形成。低電壓STI區412可被設置成在低電壓區202中的低電壓鰭式電晶體之間提供電性隔離。附加地及/或作為另外一種選擇，低電壓STI區412可被設置成在半導體元件200的低電壓區202 與一或多個其他區(例如高電壓PMOS區204及/或高電壓NMOS區206)之間提供電性隔離。
低電壓STI區412可包含介電材料(例如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、低介電常數介電材料及/或其他合適的絕緣材料)。低電壓STI區412可包括例如具有一或多個襯墊層的多層結構。
一些實施方案中，光阻層中的圖案用於在鰭結構210a中形成凹槽414。該些實施方案中，沈積工具102在鰭結構210a上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化。顯影工具106將部分光阻層顯影並移除而暴露出圖案。蝕刻工具108蝕刻至鰭結構210a中以形成凹槽414。一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。一些實施方案中，光阻移除工具移除光阻層的剩餘部分(例如使用化學剝離劑、電漿灰化及/或另一技術)。一些實施方案中，使用硬罩幕層作為用於基於圖案在鰭結構210a中形成凹槽414的替代性技術。一些實施方案中，在處理低電壓區202時將高電壓PMOS區204及/或高電壓NMOS區206遮蔽，以保護高電壓PMOS區204中及/或高電壓NMOS區206中的結構及/或層免受損壞。
然後，沈積工具102可在凹槽414中沈積低電壓STI區412。沈積工具102可使用CVD技術、PVD技術、ALD技術、圖1說明所述沈積技術及/或另一沈積技術來沈積低電壓STI區412。沈積工具102可將低電壓STI區412形成為厚度T1，使得低電壓 STI區412的頂表面在半導體元件200中相對於鰭結構210a頂部位於較低之處。因此，低電壓STI區412的頂表面與鰭結構210a頂部可間隔開距離D1。一些實施方案中，距離D1可稱為鰭結構210a的鰭高度。一些實施方案中，厚度T1可約700埃。然而，厚度T1的其他值亦處於本揭露的範圍內。一些實施方案中，距離D1約為45埃。然而，距離D1的其他值亦處於本揭露的範圍內。
如圖4A中進一步所示，可在高電壓PMOS區204中及高電壓NMOS區206中形成高電壓STI區416，其在高電壓PMOS區204中可在鰭結構210b中的凹槽中形成。高電壓PMOS區204中的高電壓STI區416可被設置成為高電壓PMOS區204提供電性隔離及/或可被設置成在高電壓PMOS區204中的源/汲極區之間提供電性隔離。高電壓STI區416可使得高電壓PMOS區204中的高電壓鰭式PMOS電晶體能夠在相對於低電壓區202中的低電壓鰭式電晶體的閘極電壓而言更大的閘極電壓下操作。
相似地，可在高電壓NMOS區206中於鰭結構210c中的凹槽中形成高電壓STI區416。高電壓NMOS區206中的高電壓STI區416可被設置成為高電壓NMOS區206提供電性隔離及/或可被設置成在高電壓NMOS區206中的源/汲極區之間提供增強的電性隔離。高電壓STI區416可使得高電壓NMOS區206中的高電壓鰭式NMOS電晶體能夠在相對於低電壓區202中的低電壓鰭式電晶體的閘極電壓而言更大的閘極電壓下操作。
在一些實施方案中，光阻層中的圖案用於在鰭結構210b 及210c中形成凹槽。該些實施方案中，沈積工具102在鰭結構210b及210c上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化之。顯影工具106將部分光阻層顯影並移除以暴露出圖案。蝕刻工具108蝕刻至鰭結構210b及210c中以形成凹槽。一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。一些實施方案中，光阻移除工具移除光阻層的剩餘部分(例如使用化學剝離劑、電漿灰化及/或另一技術)。一些實施方案中，使用硬罩幕層作為用於基於圖案在鰭結構210b及210c中形成凹槽的替代性技術。在一些實施方案中，在對高電壓PMOS區204及/或高電壓NMOS區206進行處理期間，將低電壓區202遮蔽，以保護低電壓區202中的結構及/或層免受損壞。
然後，沈積工具102可在鰭結構210b及210c中的凹槽中沈積高電壓STI區416，其可使用CVD技術、PVD技術、ALD技術、圖1說明所述沈積技術及/或另一沈積技術來沈積，且可包括介電材料如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽、摻氟矽酸鹽玻璃、低介電常數介電材料及/或其他合適的絕緣材料。高電壓STI區416可包括例如具有一或多個襯墊層的多層結構。
一些實施方案中，低電壓STI區412及高電壓STI區416可被形成為使得二者的底表面在半導體元件200中處於約相同的高度處。一些實施方案中，低電壓STI區412及高電壓STI區416可被形成為使得後者的底表面在半導體元件200中相對於前者的底表面的高度位於較低的高度處。在一些實施方案中，高電壓STI 區416被形成為使得高電壓STI區416的頂表面與鰭結構210b及210c的頂部在半導體元件200中處於約相同的高度處。
如圖4A進一步所示，可在高電壓PMOS區204中於鰭結構210b中的凹槽中形成閘極STI區418。閘極STI區418可位在高電壓PMOS區204中的鰭結構210b之上方將形成高電壓鰭式PMOS電晶體的閘極結構的區域中。閘極STI區418使得高電壓鰭式PMOS電晶體的閘極氧化物區能夠延伸至部分的鰭結構210b中，以增加高電壓鰭式PMOS電晶體的閘極氧化物區的高度。閘極STI區418可位在二或更多個高電壓STI區416之間的鰭結構210b中。因此，高電壓STI區416可位於閘極STI區418與將被形成在高電壓鰭式PMOS電晶體的鰭結構210b中的源/汲極區之間。閘極STI區可自高電壓NMOS區206省略(例如，不包括在其中)。作為另外一種選擇，高電壓NMOS區206亦可包括高電壓NMOS區206中的高電壓鰭式NMOS電晶體中的閘極STI區。
一些實施方案中，光阻層中的圖案用於在鰭結構210b中形成凹槽。該些實施方案中，沈積工具102在鰭結構210b上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化。顯影工具106將部分光阻層顯影並移除以暴露出圖案。蝕刻工具108蝕刻至鰭結構210b中以形成凹槽。一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。一些實施方案中，光阻移除工具移除光阻層的剩餘部分(例如使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方案中，使用 硬罩幕層作為用於基於圖案在鰭結構210b中形成凹槽的替代性技術。一些實施方案中，在對高電壓PMOS區204進行處理期間，將低電壓區202及/或高電壓NMOS區206遮蔽，以保護低電壓區202中及/或高電壓NMOS區206中的結構及/或層免受損壞。
然後，沈積工具102可在鰭結構210b中的凹槽中沈積閘極STI區418，其可使用CVD技術、PVD技術、ALD技術、圖1說明所述的沈積技術及/或另一沈積技術來沈積，且可包含介電材料，例如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽、摻氟矽酸鹽玻璃、低介電常數介電材料及/或其他合適的絕緣材料。閘極STI區418可包括例如具有一或多個襯墊層的多層結構。
在一些實施方案中，閘極STI區418及高電壓STI區416可被形成為使得二者的底表面在半導體元件200中處於約相同的高度處。一些實施方案中，閘極STI區418及高電壓STI區416可被形成為使得後者的底表面在半導體元件200中位於相對於前者的底表面的高度較低的高度處。在一些實施方案中，閘極STI區418被形成為使得閘極STI區418的頂表面與鰭結構210b的頂部在半導體元件200中處於約相同的高度處。
如圖4A進一步所示，在低電壓區202中於閘極結構214a的相對側處在鰭結構210a中形成源/汲極區420。蝕刻工具108可在鰭結構210a中形成凹槽。一些實施方案中，蝕刻工具108可實行包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術的蝕刻操作，以對鰭結構210a進行蝕刻。沈積工具102可藉由 在凹槽中磊晶生長源/汲極區420來在凹槽中形成源/汲極區420。
如圖4B所示，在高電壓NMOS區206中，於鰭結構210c上方及/或之上和高電壓STI區416上方及/或之上形成光阻層422a。沈積工具102可使用旋塗技術或另一沈積技術形成光阻層422a，其形成是為了在後續形成用於高壓PMOS區204的源/汲極區之凹槽的蝕刻操作中保護高壓NMOS區206中的鰭結構210c、高電壓STI區416及/或其他結構。此外，光阻層422a被形成以在後續於高電壓PMOS區204中的凹槽中形成源/汲極區的磊晶生長操作中保護高電壓NMOS區206中的鰭結構210c、高電壓STI區416及/或其他結構。一些實施方案中，低電壓區202亦形成光阻層422a，以在高電壓PMOS區204的處理期間保護低電壓區202。
如圖4B進一步所示，在高電壓PMOS區204中，於相鄰高電壓STI區416之間的鰭結構210b中形成凹槽424。此蝕刻操作可被稱為應變源/汲極(SSD)蝕刻操作，且凹槽424可被稱為應變源/汲極凹槽。在形成光阻層422a之後，蝕刻工具108形成凹槽424。以此方式，光阻層422a保護高電壓NMOS區206中的結構及/或層(以及，在一些情況下，低電壓區202中的結構及/或層)在形成凹槽424期間不被蝕刻。在一些實施方案中，蝕刻工具108可使用電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術來在鰭結構210b中形成凹槽424。
如圖4C所示，在半導體元件200的高電壓PMOS區204中於鰭結構210b中的凹槽424中形成p型源/汲極區426。p型源/ 汲極區426可在相鄰的高電壓STI區416之間於閘極STI區418的相對側上形成。沈積工具102在磊晶操作中形成p型源/汲極區426，其中磊晶材料層沈積在凹槽424中，使得p型源/汲極區426的層藉由磊晶生長形成為特定晶體指向。p型源/汲極區426被形成為包括在高電壓PMOS區204中的高電壓鰭型PMOS電晶體(例如，高電壓PMOS finFET、高電壓PMOS奈米結構電晶體)的源/汲極區。在一些實施方案中，p型源/汲極區426部分延伸至鰭結構210b的頂表面上方。在一些實施方案中，p型源/汲極區426的頂表面的高度與鰭結構210b的頂表面的高度約相等。
用於形成p型源/汲極區426的材料(例如，矽、鎵或另一類型的半導體材料)可摻雜p型摻雜劑，其是一種包括在材料中產生電洞的電子受體原子的摻雜劑。可藉由向磊晶操作期間使用的源氣體添加雜質(例如p型摻雜劑)來摻雜該材料。可在磊晶操作中使用的p型摻雜劑的例子包括硼或鍺等。p型源/汲極區426的所得材料包括矽鍺(SixGe1-x，其中x可介於自約0至約1的範圍內)或另一類型的p摻雜半導體材料。
如圖4D所示，在高電壓PMOS區204中於鰭結構210b中形成p型源/汲極區426之後，可自高電壓NMOS區206移除光阻層422a。一些實施方案中，亦自低電壓區202移除光阻層422a。作為另外一種選擇，光阻層422a可保留在低電壓區202上。
隨後，在高電壓PMOS區204中於鰭結構210b上方及/或之上和高電壓STI區416上方及/或之上形成光阻層422b。沈積 工具102可使用旋塗技術或另一沈積技術形成光阻層422b，其形成是為了在後續形成用於高電壓NMOS區206的源/汲極區的凹槽之蝕刻操作中保護高電壓PMOS區204中的鰭結構210b、高電壓STI區416及/或其他結構。此外，形成光阻層422b也為了在後續於高電壓NMOS區206中的凹槽中形成源/汲極區之磊晶生長操作中保護高電壓PMOS區204中的鰭結構210b、高電壓STI區416及/或其他結構。一些實施方案中，光阻層422b亦形成在低電壓區202，以在高電壓NMOS區206的處理期間保護低電壓區202。
如圖4D進一步所示，在高電壓NMOS區206中，於相鄰高電壓STI區416間的鰭結構210c中形成凹槽428。此蝕刻操作可稱為SSD蝕刻操作，且凹槽428可稱為應變源/汲極凹槽。光阻層422b形成後，蝕刻工具108形成凹槽428。如此，光阻層422b在形成凹槽428期間保護高電壓PMOS區204中的結構及/或層(以及，一些情況下，低電壓區202中的結構及/或層)不被蝕刻。一些實施方案中，蝕刻工具108可使用電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術在鰭結構210c中形成凹槽428。
如圖4E所示，在半導體元件200的高電壓NMOS區206中於鰭結構210c中的凹槽428中形成n型源/汲極區430，其可形成在鰭結構210c中相鄰的高電壓STI區416之間。沈積工具102在磊晶操作中形成n型源/汲極區430，其中磊晶材料層沈積在凹槽428中，使得n型源/汲極區430的層藉由磊晶生長形成為特定晶體指向。n型源/汲極區430被形成為高電壓NMOS區206中所 包括的高電壓鰭式NMOS電晶體(例如，高電壓NMOS finFET、高電壓NMOS奈米結構電晶體)的源/汲極區。一些實施方案中，n型源/汲極區430部分延伸至鰭結構210c頂表面上方。一些實施方案中，n型源/汲極區430的頂表面的高度與鰭結構210c的頂表面的高度近似相等。
用於形成n型源/汲極區430的材料(例如，矽、鎵或另一類型的半導體材料)摻雜有n型摻雜劑，其是一種包括在材料中產生流動電子的電子供體原子的摻雜劑。可藉由向磊晶操作期間使用的源氣體添加雜質(例如n型摻雜劑)來摻雜該材料。可在磊晶操作中使用的n型摻雜劑的例子包括磷或砷等。n型源/汲極區430的所得材料包括磷化矽(SixPy)或另一類型的n摻雜半導體材料。在n型源/汲極區430形成之後，可自高電壓PMOS區204(以及，在一些情況下，自低電壓區202)移除光阻層422b。
如上所示，圖4A~4E是作為一例而提供。其他例子可能不同於關於圖4A~4E所敘述的內容。舉例而言，雖然例舉實施方案400中p型源/汲極區426形成在n型源/汲極區430之前，但此製程可顛倒，使n型源/汲極區430形成在p型源/汲極區426之前。
圖5A~5I繪示本文中敘述的例舉實施方案500。例舉實施方案500包括例舉之虛設閘極替換製程，其中利用包括高介電常數介電材料及/或金屬材料的替換閘極結構來替換低電壓區202中的閘極結構214a。此外，例舉實施方案500包括在高電壓PMOS區204中形成用於高電壓鰭式PMOS電晶體的MEOL結構(例如 閘極接觸窗(MP)及源/汲極接觸窗(MD))的實例。閘極接觸窗及相關聯的金屬襯墊可充當高電壓鰭式PMOS電晶體的閘極結構。以此方式，閘極接觸窗及閘極結構的功能由相同的結構實行，且不需要為高電壓鰭式PMOS電晶體形成專用的閘極結構。這降低了高電壓鰭式PMOS電晶體的複雜性，且降低了用於形成高電壓鰭式PMOS電晶體的製程的複雜性。使用閘極接觸窗作為高電壓鰭式PMOS電晶體的閘極結構使得高電壓PMOS區204中的ILD層能夠充當高電壓鰭式PMOS電晶體的閘極氧化物，這使得高電壓鰭式PMOS電晶體的閘極氧化物能夠形成得足夠高或足夠厚，同時提供足夠的ILD層厚度，以為高電壓鰭式PMOS電晶體提供足夠的崩潰電壓效能。
圖5A~5I是自圖2中針對低電壓區202/高電壓PMOS區204/高電壓NMOS區206的剖面平面B-B/D-D/F-F的角度示出。一些實施方案中，關於例舉實施方案500所敘述的操作在關於圖3A~3E及/或圖4A~4E所敘述的鰭形成製程之後實行。
如圖5A所示，可在半導體元件上方形成ILD層502。ILD層502可被稱為ILD0層或另一類型的ILD層。一些實施方案中，ILD層502形成在低電壓區202中的結構及/或層(例如鰭結構210a、閘極結構214a、低電壓STI區412及/或源/汲極區420等等)上方及/或之上。一些實施方案中，ILD層502形成在高電壓PMOS區204中的結構及/或層(例如鰭結構210b、高電壓STI區416、閘極STI區418及/或p型源/汲極區426等等)上方及/或之上。 在一些實施方案中，ILD層502形成在高電壓NMOS區206中的結構及/或層(例如鰭結構210c、高電壓STI區416及/或n型源/汲極區430等等)上方及/或之上。
沈積工具102可使用CVD技術、PVD技術、ALD技術、圖1說明所述的沈積技術及/或另一沈積技術來沈積ILD層502，其可包含含氧化物的材料，例如氧化鑭(LaxOy)、氧化鋁(AlxOy)、氧化釔(YxOy)、碳氧化矽(SiOC)、鋯鋁氧化物(ZrAlO)、氧化鈦(TixOy)、氧化鉭(TaxOy)、氧化鋯(ZrxOy)、氧化鉿(HfxOy)、氧氮化鋁(AlON)、氧化矽(SixOy)、氧化鋅(ZnxOy)、碳氧化矽(SiOCN)及/或另一種含氧化物的材料。附加地及/或作為另外一種選擇，ILD層502可包含碳氮化鉭(TaCN)、矽化鋯(ZrSix)、碳氮化矽(SiCN)、氮化鋯(ZrN)、氮化矽(SixNy)、矽化鉿(HfSix)、碳化矽(SiC)及/或另一種介電材料。
在一些實施方案中，在形成ILD層502之前沈積(例如藉由沈積工具102)接觸蝕刻終止層(CESL)。當分別為低電壓區202、高電壓PMOS區204及/或高電壓NMOS區206形成接觸窗或通孔時，CESL可提供中止蝕刻製程的機制。CESL可由蝕刻選擇性與包括ILD層502的相鄰層或組件不同的介電材料形成。CESL可包含或為含氮材料、含矽材料及/或含碳材料。此外，CESL可包含或為氮化矽、碳氮化矽、氮化碳、氮氧化矽、碳氧化矽或其組合等等。沈積工具102可使用CVD技術、PVD技術、ALD技術、圖1說明所述的沈積技術及/或另一沈積技術來沈積CESL。
如圖5B所示，可實行平坦化操作以平坦化ILD層502。在一些實施方案中，ILD層502被形成為完全覆蓋閘極結構214a且高於閘極結構214a的高度(或厚度)。在該些實施方案中，平坦化工具110可實行平坦化操作以平坦化ILD層502，使得ILD層502的頂表面與閘極結構214a的頂表面約在相同的高度處。這暴露出了閘極結構214a的頂表面，使得閘極結構214a可接受附加的處理。平坦化操作可包括CMP操作或另一類型的平坦化操作。
如圖5B進一步所示，實行替換閘極操作(例如，藉由半導體處理工具102~112中的一或多者)以自低電壓區202移除閘極結構214a。移除閘極結構214a會在塊狀間隔層410之間以及源/汲極區420之間留下開口(或凹槽)504。
如圖5C所示，繼續進行閘極替換操作，其中沈積工具102及/或鍍覆工具112在塊狀間隔層410之間及源/汲極區420之間的開口504中形成閘極結構(例如替換閘極結構)506，其可包括金屬閘極結構，其包含金屬材料、高介電常數介電材料及/或其他類型的材料。閘極結構506可包括介面層(未示出)、高介電常數介電層508、功函數調諧層510及形成在其中的金屬電極結構512。一些實施方案中，閘極結構506可包括其他材料組分及/或層。
如圖5D所示，可在半導體元件上形成另一ILD層514，其可稱為ILD1層或另一類型的ILD層。一些實施方案中，ILD層514形成在低電壓區202中、高電壓PMOS區204中及/或高電壓NMOS區206中的ILD層502上方及/或之上。在一些實施方案中， 在ILD層502上形成蝕刻終止層(ESL)，且在ESL上形成ILD層514。一些實施方案中，ILD層502的厚度T2在約400埃至約500埃的範圍內。然而，該範圍外的值亦處於本揭露的範圍內。在一些實施方案中，ILD層514的厚度T3在約400埃至約500埃的範圍內。然而，該範圍外的值亦處於本揭露的範圍內。在一些實施方案中，厚度T2與厚度T3約為相同的厚度。在一些實施方案中，厚度T2與厚度T3是不同的厚度。
沈積工具102可使用CVD技術、PVD技術、ALD技術、圖1說明所述的沈積技術及/或另一沈積技術來沈積ILD層514，其可包含含氧化物的材料，例如氧化鑭(LaxOy)、氧化鋁(AlxOy)、氧化釔(YxOy)、碳氧化矽(SiOC)、鋯鋁氧化物(ZrAlO)、氧化鈦(TixOy)、氧化鉭(TaxOy)、氧化鋯(ZrxOy)、氧化鉿(HfxOy)、氮氧化鋁(AlON)、氧化矽(SixOy)、氧化鋅(ZnxOy)、氧碳氮化矽(SiOCN)及/或另一種含氧化物的材料。附加地及/或作為另外一種選擇，ILD層514可包含碳氮化鉭(TaCN)、矽化鋯(ZrSix)、碳氮化矽(SiCN)、氮化鋯(ZrN)、氮化矽(SixNy)、矽化鉿(HfSix)、碳化矽(SiC)及/或另一種介電材料。
圖5E~5G示出用於在高電壓PMOS區204中形成高電壓鰭式PMOS電晶體的閘極結構214b的例舉製程。如圖5E所示，在低電壓區202中的閘極結構506上方於ILD層514中形成凹槽516。亦可在高電壓PMOS區204中的閘極STI區418上方於ILD層514中形成凹槽518。在一些實施方案中，凹槽516的底表面延 伸至閘極結構506的一部分中。在一些實施方案中，凹槽518的底表面延伸至ILD層502的一部分中。
一些實施方案中，光阻層中的圖案用於在ILD層514中形成凹槽516及/或凹槽518。該些實施方案中，沈積工具102在ILD層514上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化。顯影工具106將部分光阻層顯影並移除以暴露出圖案。蝕刻工具108蝕刻至ILD層514中以形成凹槽516及/或凹槽518。一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。一些實施方案中，光阻移除工具移除光阻層的剩餘部分(例如，使用化學剝離劑、電漿灰化及/或另一技術)。在一些實施方案中，使用硬罩幕層作為用於基於圖案在ILD層514中形成凹槽516及/或凹槽518的替代性技術。
在一些實施方案中，在形成凹槽516及/或凹槽518的期間，將高電壓NMOS區206遮蔽。在一些實施方案中，在形成凹槽516的期間，將高電壓PMOS區204遮蔽，且在凹槽518的形成期間，將低電壓區遮蔽。在一些實施方案中，凹槽516及凹槽518在同一操作或同一組操作中形成。
如圖5E進一步所示，可將凹槽518形成為深度D2。所包括的深度D2可在約500埃至約600埃的範圍內，以提供足以用於填充高電壓鰭式PMOS電晶體的閘極結構214b的面積，且在閘極結構214b的底表面與鰭結構210b的頂表面(對應於閘極STI區418的頂表面)之間提供足夠的距離D3用於閘極隔離。然而， 該範圍外的值亦處於本揭露的範圍內。閘極結構214b的底表面與鰭結構210b的頂表面(對應於閘極STI區418的頂表面)之間的距離D3可在約200埃至約300埃的範圍內，以提供足夠的閘極隔離，且為高電壓鰭式PMOS電晶體提供足夠的閘極崩潰電壓效能。然而，該範圍外的值亦處於本揭露的範圍內。
如圖5F所示，可在高電壓PMOS區204中於凹槽518中形成阻障層520。沈積工具102及/或鍍覆工具112可共形地沈積阻障層520，以在凹槽518的側壁及底表面上形成連續的材料層。沈積工具102及/或鍍覆工具112使用CVD技術、PVD技術、ALD技術、電鍍技術、圖1說明所述的另一沈積技術及/或除圖1說明所述的沈積技術之外的沈積技術來沈積阻障層520。阻障層520可被形成為厚度在約50埃至約150埃的範圍內，以達成阻障層520的連續性，同時在凹槽518中仍然提供足以用於其中進行導電結構的溝填的面積。然而，該範圍外的值亦處於本揭露的範圍內。
阻障層520在高電壓PMOS區204中被設置成高電壓鰭式PMOS電晶體的閘極結構214b的功函數調諧層。阻障層520可包含p型功函數材料，其可包括p型功函數金屬、p型功函數金屬合金及/或另一類型的p型功函數材料。用於阻障層520的p型功函數材料可包括功函數在約5電子伏特(eV)至約5.2eV範圍內的一或多種材料，以為PMOS電晶體提供足夠的臨限電壓調諧。然而，該範圍外的值亦處於本揭露的範圍內。p型功函數材料的例子包括氮化鈦(TiN)(功函數在約4.5eV至約5eV範圍內)、鉬 (Mo)(功函數在約4.5eV至約4.9eV範圍內)、釕(Ru)(功函數在約4.8eV至約5.1eV範圍內)、銥(Ir)(功函數在約4.6eV至約5.6eV範圍內)、鉑(Pt)(功函數在約5.2eV至約5.6eV範圍內)、矽化鉑(PtSi)(功函數在約4.9eV至約5eV範圍內)、及/或氮化鉬(MoN)(功函數在約4.8eV至約5.2eV範圍內)，等等。然而，可使用功函數接近矽的價帶的其他材料。
如圖5G所示，可在低電壓區202中的凹槽516中形成導電結構522。導電結構522可包括在低電壓區202中用於低電壓鰭式電晶體的閘極接觸窗(MP)。此外，可在高電壓PMOS區204中的凹槽518中於阻障層520上方及/或之上形成導電結構524。
沈積工具102及/或鍍覆工具112可沈積導電結構522以完全填充凹槽516中的其餘區域。沈積工具102及/或鍍覆工具112可沈積導電結構524以完全填充凹槽518中的其餘區域。沈積工具102及/或鍍覆工具112使用CVD技術、PVD技術、ALD技術、電鍍技術、圖1說明所述的另一沈積技術及/或除圖1說明所述沈積技術之外的沈積技術來沈積導電結構522及524。在一些實施方案中，實行退火操作以對導電結構522及524的材料進行回流，從而移除導電結構522及524中的空隙及/或其他缺陷。在一些實施方案中，平坦化工具110實行平坦化操作(例如，CMP操作或另一類型的平坦化操作)以對導電結構522及524進行平坦化。導電結構522及524可各自包含導電材料，例如釕(Ru)、鈷、鎢、鋁、鈦、銅、另一金屬、金屬合金及/或另一類型的導電材料。
導電結構524可包括MEOL結構(例如閘極接觸窗(MP))。阻障層520與導電結構524的組合可被設置成(且可充當)高電壓鰭式PMOS電晶體的金屬閘極結構526。金屬閘極結構526可對應於閘極結構214b。以此方式，導電結構524與阻障層520的組合充當閘極結構(例如，對高電壓鰭式PMOS電晶體的通道的操作進行控制)與閘極接觸窗(例如，將閘極結構電性連接至半導體元件200的BEOL區的導電結構)的組合，而不需要單獨的及/或專用的結構(例如，在低電壓區202的實施方案中示出的閘極結構506)充當高電壓鰭式PMOS電晶體的閘極結構214b。因此，高電壓鰭式PMOS電晶體不需要虛設複晶矽閘極結構及相關聯的閘極替換製程。
閘極STI區418與金屬閘極結構526的底表面和閘極STI區418的頂表面之間的部分ILD層502的組合被設置成充當金屬閘極結構526的閘極氧化物。這增加了閘極氧化物的總高度或厚度，而如此會提供增加的閘極隔離，同時提供足夠的ILD層厚度，藉此提高高電壓鰭式PMOS電晶體的崩潰電壓效能，而不需要額外的處理步驟來形成閘極氧化物的單獨且專用的結構。
圖5H~5I示出用於在半導體元件200中形成源/汲極接觸窗的例舉製程。如圖5H所示，可在低電壓區202中的ILD層514中及ILD層502中形成到達源/汲極區420的頂部的凹槽528，在高電壓PMOS區204中的ILD層514及ILD層502中形成到達源/汲極區426的頂部的凹槽530，在高電壓NMOS區206中的ILD 層514及ILD層502中形成到達源/汲極區430的頂部的凹槽532。
在一些實施方案中，光阻層中的圖案用於在ILD層514及ILD層502中形成凹槽528至532。該些實施方案中，沈積工具102在ILD層514上形成光阻層，曝光工具104將光阻層暴露於輻射源以圖案化之，顯影工具106將部分光阻層顯影並移除以暴露出圖案，蝕刻工具108蝕刻至ILD層514及502中以形成凹槽528至532。一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。一些實施方案中，光阻移除工具移除光阻層的剩餘部分(例如使用化學剝離劑、電漿灰化及/或另一技術)。一些實施方案中，使用硬罩幕層作為用於基於圖案在ILD層514及502中形成凹槽528至532的替代性技術。
在一些實施方案中，在低電壓區202中形成凹槽528期間，將高電壓PMOS區204及/或高電壓NMOS區206遮蔽。在一些實施方案中，在高電壓PMOS區204中形成凹槽530期間，將低電壓區202及/或高電壓NMOS區206遮蔽。在一些實施方案中，在高電壓NMOS區206中形成凹槽532期間，將低電壓區202及/或高電壓PMOS區204遮蔽。
如圖5I所示，利用導電材料對凹槽528~532進行填充，以在其中形成導電結構，即在低電壓區202中用於源/汲極區420的源/汲極接觸窗534、在高電壓PMOS區204中用於源/汲極區426的源/汲極接觸窗536，以及在高電壓NMOS區206中用於源/汲極區430的源/汲極接觸窗538。
沈積工具102及/或鍍覆工具112可沈積源/汲極接觸窗534~538。沈積工具102及/或鍍覆工具112使用CVD技術、PVD技術、ALD技術、電鍍技術、圖1說明所述的另一沈積技術及/或除圖1說明所述的沈積技術之外的沈積技術來沈積源/汲極接觸窗534~538。在一些實施方案中，實行退火操作以對源/汲極接觸窗534~538的材料進行回流，以移除其中的空隙及/或其他缺陷。一些實施方案中，平坦化工具110實行平坦化操作(例如CMP操作或另一類型的平坦化操作)以平坦化源/汲極接觸窗534~538。源/汲極接觸窗534~538可各自包含導電材料，例如釕、鈷、鎢、鋁、鈦、銅、另一金屬、金屬合金及/或另一類型的導電材料。
如上所示，圖5A~5I是作為一或多個實例而提供。其他實例可能不同於關於圖5A~5I所敘述的內容。
圖6A~6E繪示本文中敘述的例舉實施方案600。實施方案600包括在低電壓區202、高電壓PMOS區204及高電壓NMOS區206中形成BEOL導電結構(例如，通孔金屬化層)的例子。
此外，例舉實施方案600包括形成一或多個BEOL結構及相關聯的金屬襯墊的實例，所述一或多個結構及相關聯的金屬襯墊被配置成在高電壓NMOS區206中充當高電壓鰭式NMOS電晶體的閘極結構。以此方式，閘極接觸窗及一或多個BEOL結構的功能由相同的結構實行，且不需要為高電壓鰭式NMOS電晶體形成專用的閘極結構。這降低了高電壓鰭式NMOS電晶體的複雜性，且降低了形成高電壓鰭式NMOS電晶體用的製程的複雜性。 使用BEOL結構作為高電壓鰭式NMOS電晶體的閘極結構使得高電壓NMOS區206中的ILD層能夠充當高電壓鰭式NMOS電晶體的閘極氧化物，這使得高電壓鰭式NMOS電晶體的閘極氧化物能夠形成得夠高或夠厚，同時提供足夠的ILD層厚度，以為高電壓鰭式NMOS電晶體提供足夠的崩潰電壓效能。
圖6A~6E是自圖2中針對低電壓區202/高電壓PMOS區204/高電壓NMOS區206的剖面平面B-B/D-D/F-F的角度示出。一些實施方案中，關於例舉實施方案600所述的操作在關於圖3A~3E、圖4A~4E及/或圖5A~5I敘述的鰭形成製程之後實行。
如圖6A所示，在低電壓區202、高電壓PMOS區204及高電壓NMOS區206中形成蝕刻終止層602。沈積工具102可在ILD層514上方及/或之上、導電結構522的頂表面上方及/或之上、金屬閘極結構526的頂表面上方及/或之上、源/汲極接觸窗534的頂表面上方及/或之上、源/汲極接觸窗536的頂表面上方及/或之上，及/或源/汲極接觸窗538的頂表面上方及/或之上沈積ESL 602。沈積工具102可使用CVD技術、PVD技術、ALD技術、圖1說明所述的沈積技術及/或另一沈積技術來沈積ESL 602。ESL 602可包括氧化鋁(AlxOy)、氮化鋁(AlxNy)、氮化矽(SixNy)、氮氧化矽(SiOxNy)、氮氧化鋁(AlON)、氧化矽(SiOx)及/或另一低介電常數(low-k)介電材料。
如圖6A進一步所示，可在低電壓區202、高電壓PMOS區204及高電壓NMOS區206中於ESL 602上方及/或之上形成介 電層604。沈積工具102可使用CVD技術、PVD技術、ALD技術、圖1說明所述的沈積技術及/或另一沈積技術來沈積介電層604。介電層604可包含氧化矽(SiOx)、磷脂酶玻璃(phospholipase glass，PSG)、氮化矽(SixNy)及/或另一低介電常數介電材料。
如圖6B所示，可穿過介電層604及ESL 602在其中形成凹槽(或開口)。具體而言，在低電壓區202中，可穿過介電層604及ESL 602在其中形成到達導電結構522頂表面的凹槽606。在高電壓PMOS區204中，可穿過介電層604及ESL 602在其中形成到達金屬閘極結構526的頂表面的凹槽608。在高電壓NMOS區206中，可穿過介電層604及源/汲極接觸窗538之間的ESL 602在其中形成凹槽610。
在一些實施方案中，光阻層中的圖案用於在介電層604及ESL 602中形成凹槽606~610。該些實施方案中，沈積工具102在介電層604上形成光阻層，曝光工具104將光阻層暴露於輻射源以圖案化之，顯影工具106將部分光阻層顯影並移除以暴露出圖案，蝕刻工具108蝕刻至介電層604及ESL 602中以形成凹槽606~610。在一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。一些實施方案中，光阻移除工具移除光阻層的剩餘部分(例如使用化學剝離劑、電漿灰化及/或另一技術)。一些實施方案中，使用硬罩幕層作為用於基於圖案在介電層604及ESL 602中形成凹槽606~610的替代性技術。
如圖6C所示，可在介電層604中在凹槽的頂部部分處 將凹槽擴大。具體而言，可在介電層604中，於凹槽606頂部處將凹槽606擴大，於凹槽608頂部處將凹槽608擴大，且於凹槽610頂部處將凹槽610擴大。所得的凹槽606~610可被形成為使得雙鑲嵌BEOL結構可在凹槽606~610中形成。凹槽606~610中每一者可包括位於凹槽606~610底部處的通孔及位於凹槽606~610頂部處的溝渠。雖然圖6B、6C示出「先通孔(via-first)」雙鑲嵌製程(例如，首先形成凹槽606~610的通孔部)，但亦可使用「先溝渠(trench-first)」雙鑲嵌製程(例如，首先形成凹槽606~610的溝渠部)來形成凹槽606~610。
如圖6D所示，可在高電壓NMOS區206中的凹槽610中形成阻障層612。沈積工具102及/或鍍覆工具112可共形地沈積阻障層612，以在凹槽610側壁及底表面上形成連續的材料層。沈積工具102及/或鍍覆工具112使用CVD技術、PVD技術、ALD技術、電鍍技術、圖1說明所述的另一沈積技術及/或除圖1說明所述的沈積技術外的沈積技術來沈積阻障層612。阻障層612可形成為在約30埃至約100埃的範圍內的厚度，以達成其連續性，同時在凹槽610中仍然提供足以用於其中進行導電結構的溝填的面積。然而，該範圍外的值亦處於本揭露的範圍內。
阻障層612在高電壓NMOS區206中被設置成高電壓鰭式NMOS電晶體的閘極結構214c的功函數調諧層。阻障層612可包含n型功函數材料，所述n型功函數材料可包括n型功函數金屬、n型功函數金屬合金及/或另一類型的n型功函數材料。用 於阻障層612的n型功函數材料可包括功函數在約4.1eV至約4.3eV範圍內的一種或多種材料，以為NMOS電晶體提供足夠的臨限電壓調諧。然而，該範圍外的值亦處於本揭露的範圍內。n型功函數材料的例子包括氮化鉭(TaN)(功函數在約4.2eV至約4.5eV範圍內)、鈦(功函數在約3.95eV至約4.33eV範圍內)、鋁(功函數在約4.06eV至約4.2eV範圍內)、鉭(功函數在約4.0eV至約4.3eV範圍內)、及/或矽化鋯(ZrSix(例如ZrSi2))(功函數在約4.0eV至約4.4eV範圍內)，等等。然而，可使用功函數接近矽的導帶的其他材料。
如圖6E所示，可在凹槽606~610中形成導電結構。舉例而言，可在低電壓區202中的凹槽606中形成包括通孔614及金屬化層616的導電結構。作為另一例，可在高電壓PMOS區204中的凹槽608中形成包括通孔618及金屬化層620的導電結構。作為另一例，可在高電壓NMOS區206中的凹槽610中在阻障層612上方及/或之上形成包括通孔622及金屬化層624的導電結構。通孔614、618及622可被稱為V0通孔或閘極通孔(gate via，VG)。金屬化層616、620及624可被稱為M1層。
沈積工具102及/或鍍覆工具112可沈積通孔614及金屬化層616以完全填充凹槽606。沈積工具102及/或鍍覆工具112可沈積通孔618及金屬化層620以完全填充凹槽608。沈積工具102及/或鍍覆工具112可沈積通孔622及金屬化層624以完全填充凹槽610。沈積工具102及/或鍍覆工具112使用CVD技術、PVD 技術、ALD技術、電鍍技術、圖1說明所述的另一沈積技術及/或圖1說明所述沈積技術外的沈積技術來沈積通孔614、618、622及金屬化層616、620、624。在一些實施方案中，實行一或多個退火操作對通孔614、618及622及/或金屬化層616、620及624的材料進行回流，以移除通孔614、618及622及/或金屬化層616、620及624中的空隙及/或其他缺陷。在一些實施方案中，平坦化工具110實行平坦化操作(例如CMP操作或另一類型的平坦化操作)以平坦化金屬化層616、620及624。通孔614、618、622及金屬化層616、620、624可各自包含導電材料，例如釕、鈷、鎢、鋁、鈦、銅、另一金屬、金屬合金及/或另一類型的導電材料。
通孔622及/或金屬化層624與阻障層612組合可被設置成(且可充當)高電壓鰭式NMOS電晶體的金屬閘極結構626，其可對應閘極結構214c。如此，阻障層612與通孔622及/或金屬化層624的組合充當閘極結構(例如，對高電壓鰭式NMOS電晶體的通道操作進行控制者)與一或多個BEOL結構(例如，將閘極結構電性連接至半導體元件200的其他BEOL結構及/或I/O引腳的導電結構)之組合，而不需要單獨的及/或專用的結構(例如在低電壓區202的實施方案中示出的閘極結構506)來充當高電壓鰭式NMOS電晶體的閘極結構214c。因此，高電壓鰭式NMOS電晶體不需要虛設複晶矽閘極結構及相關聯的閘極替換製程。
位於金屬閘極結構626之下且位於金屬閘極結構626與鰭結構210c頂部之間的部分ILD層502與部分ILD層514的組合 被設置成充當金屬閘極結構626的閘極氧化物。這增加了高電壓鰭式NMOS電晶體的閘極氧化物的總高度或厚度，如此會提供增加的閘極隔離，同時提供足夠的ILD層厚度以提高高電壓鰭式PMOS電晶體的崩潰電壓效能，而不需要附額外的處理步驟來形成閘極氧化物的單獨且專用的結構。
如上所示，圖6A~6E是作為一例而提供。其他例子可能不同於關於圖6A~6E所敘述的內容。相關敘述的操作可以不同於圖6A~6E所示的次序施行。例如，低電壓區202中的BEOL結構可在與形成高電壓PMOS區204中的BEOL結構的一組操作及/或形成高電壓NMOS區206中的BEOL結構的一組操作分開的一組操作中形成。作為另一例，高電壓PMOS區204中的BEOL結構可在與形成低電壓區202中的BEOL結構的一組操作及/或形成高電壓NMOS區206中的BEOL結構的一組操作分開的一組操作中形成。作為另一例，高電壓NMOS區206中的BEOL結構可在與形成低電壓區202中的BEOL結構的一組操作及/或形成高電壓PMOS區204中的BEOL結構的一組操作分開的一組操作中形成。
圖7繪示本文中敘述的半導體元件200的例舉區域。圖7可結合圖3A~3E、圖4A~4E、圖5A~5I及/或圖6A~6E而示出在上述的一或多個操作之後的低電壓區202、高電壓PMOS區204及高電壓NMOS區206。
如低電壓區202中所示，低電壓鰭式電晶體可包括：鰭結構210a、鰭結構210a中的低電壓STI區412、位於鰭結構210a 上及包繞鰭結構210a的至少三側的閘極結構506的相對側上的源/汲極區420，以及ILD層502。此外，半導體元件200在低電壓區202中的MEOL區可包括與閘極結構506電性連接的導電結構522以及與源/汲極區420電性連接的源/汲極接觸窗534。MEOL區亦可包括ILD層514。半導體元件200在低電壓區202中的BEOL區可包括與導電結構522電性連接的通孔614及金屬化層616。通孔614及金屬化層616可位於ESL 602及介電層604中。
如高電壓PMOS區204中所示，高電壓鰭式PMOS電晶體可包括：鰭結構210b、鰭結構210b中的多個高電壓STI區416、位於鰭結構210b上且位於二或更多個高電壓STI區416之間的源/汲極區426、在源/汲極區426之間和相鄰的高電壓STI區416之間的鰭結構210b中的閘極STI區418，以及ILD層502。
此外，半導體元件200在高電壓PMOS區204中的MEOL區可包括金屬閘極結構526，其被包括在另一ILD層514中(一些情況下亦被包括在部分ILD層502中)。金屬閘極結構526包括導電結構524及位於導電結構524與ILD層514之間的阻障層520。金屬閘極結構526的頂表面在半導體元件200中位於相對於源/汲極接觸窗536的頂表面的高度約相同或更高的高度處。
此外，MEOL區可包括位於金屬閘極結構526與鰭結構210b之間的閘極氧化物區702，其包括閘極STI區418以及ILD層502之位於金屬閘極結構526與閘極STI區418之間的部分。MEOL區亦可包括與源/汲極區426電性連接的源/汲極接觸窗536。
半導體元件200在高電壓PMOS區204中的BEOL區可包括與金屬閘極結構526電性連接且直接接觸的通孔618及金屬化層620。BEOL區中的另一通孔706以及另一金屬化層708可與源/汲極接觸窗536中的一或多者電性連接。通孔618及706以及金屬化層620及708可位於ESL 602及介電層604中。
如高電壓NMOS區206中所示，高電壓鰭式NMOS電晶體可包括：鰭結構210c、鰭結構210c中的多個高電壓STI區416、位於鰭結構210c上且位於二或更多個高電壓STI區416之間的源/汲極區430，以及ILD層502。
半導體元件200在高電壓NMOS區206中的MEOL區可包括ILD層514及與源/汲極區430電性連接的S/D接觸窗538。
半導體元件200在高電壓NMOS區206中的BEOL區可包括包含在介電層604中及ESL 602中的金屬閘極結構626，其包括BEOL區中的通孔622及金屬化層624，還包括在通孔622與介電層604之間、通孔622與蝕刻終止層602之間及/或金屬化層624與介電層604之間的阻障層612。金屬閘極結構626的底表面在半導體元件200中位於相對於源/汲極接觸窗538的頂表面的高度約相同或更高的高度處。BEOL區域中的另一通孔710及另一金屬化層712可與源/汲極接觸窗538中的一或多者電性連接。通孔622與710及金屬化層624與712可位於ESL 602及介電層604中。
MEOL區可更包括位於BEOL區中的金屬閘極結構626與鰭結構210c之間的閘極氧化物區704，其包括位於金屬閘極結 構626與鰭結構210c頂部之間的部分ILD層502及部分ILD層514。閘極氧化物區704之與ILD層502的所述部分對應的部分直接位於鰭結構210c之位於源/汲極區430之間的部分上。閘極氧化物區704可在源/汲極接觸窗538的頂表面與底表面之間完全延伸。
如上所示，圖7是作為一例而提供。其他例子可能不同於關於圖7所敘述的內容。
圖8A、8B繪示本文中敘述的半導體元件200的尺寸的實例800。圖8A示出高電壓PMOS區204中的結構及/或層的各尺寸。圖8B示出高電壓NMOS區206中的結構及/或層的各尺寸。
如圖8A所示，高電壓PMOS區204中的例舉尺寸可包括金屬化層620的寬度W4。一些實施方案中，金屬化層620的寬度W4可在約40奈米至約100奈米範圍內，以為更高的BEOL結構提供足夠的接觸面積及足夠低的接觸電阻，同時在半導體元件200中維持足夠高的裝置密度。然而，該範圍外的值亦處於本揭露的範圍內。高電壓PMOS區204中的另一例舉尺寸可包括通孔618底表面的寬度W5。一些實施方案中，通孔618底表面的寬度W5可在約30奈米至約40奈米範圍內，以為更高的BEOL結構提供足夠的接觸面積及夠低的接觸電阻，同時在半導體元件200中維持夠高的裝置密度。然而，該範圍外的值亦處於本揭露的範圍內。
高電壓PMOS區204中的另一例舉尺寸可包括金屬化層620的高度H3，其在一些實施方案中可在約550埃至約700埃範圍內，以提供夠低的接觸電阻，同時在半導體元件200中維持夠 高的裝置密度。然而，該範圍外的值亦處於本揭露的範圍內。高電壓PMOS區204中的另一例舉尺寸可包括通孔618的高度H4。一些實施方案中，通孔618的高度H4可在約350埃至約500埃範圍內，以提供夠低的接觸電阻，同時在半導體元件200中維持夠高的裝置密度。然而，該範圍外的值亦處於本揭露的範圍內。
高電壓PMOS區204中的另一例舉尺寸可包括金屬閘極結構526底表面的寬度W6，其在一些實施方案中可在約40奈米至約80奈米的範圍內，以使金屬閘極結構526能在夠高的閘極電壓下操作，同時在金屬閘極結構526與相鄰的源/汲極接觸窗536之間提供足夠的隔離。然而，該範圍外的值亦處於本揭露的範圍內。高電壓PMOS區204中的另一例舉尺寸可包括金屬閘極結構526的高度H5，其在一些實施方案中可在約500埃至約600埃的範圍內，以使金屬閘極結構526能在夠高的閘極電壓下工作，同時在金屬閘極結構526與鰭結構210b之間提供足夠的距離。然而，該範圍外的值亦處於本揭露的範圍內。
高電壓PMOS區204中的另一例舉尺寸可包括閘極氧化物區702的寬度W7，其在一些實施方案中可在約0.5微米至約3微米的範圍內，以提供足夠的閘極隔離，同時在閘極氧化物區702與相鄰的源/汲極接觸窗536之間提供足夠的隔離。然而，該範圍外的值亦處於本揭露的範圍內。高電壓PMOS區204中的另一例舉尺寸可包括閘極氧化物區702之與ILD層502對應的部分的高度H6，其在一些實施方案中可在約200埃至約300埃的範圍內， 以使金屬閘極結構526能在夠高的閘極電壓下操作，同時在金屬閘極結構526與鰭結構210b之間提供足夠的距離。然而，該範圍外的值亦處於本揭露的範圍內。
高電壓PMOS區204中的另一例與尺寸可包括閘極氧化物區702之與閘極STI區418對應一部分的高度H7，其在一些實施方案中可在約500埃至約700埃的範圍內，以使金屬閘極結構526能在夠高的閘極電壓下操作，同時在金屬閘極結構526與鰭結構210b之間提供足夠的距離。然而，該範圍外的值亦處於本揭露的範圍內。高電壓PMOS區204中的另一例舉尺寸可包括閘極氧化物區702的高度H8，其在一些實施方案中可在約700埃至約1,000埃的範圍內，以使金屬閘極結構526能在夠高的閘極電壓下操作，同時在金屬閘極結構526與鰭結構210b之間提供足夠的距離。然而，該範圍外的值亦處於本揭露的範圍內。
高電壓PMOS區204中的另一例舉尺寸可包括閘極氧化物區702的寬度W7對閘極氧化物區702的高度H8的比例，其在一些實施方案中在約43：1至約5：1範圍內，以使金屬閘極結構526能在夠高的閘極電壓下操作，同時在金屬閘極結構526與鰭結構210b之間提供足夠的距離。然而，該範圍外的值亦在本揭露的範圍內。高電壓PMOS區204中的另一例舉尺寸可包括閘極氧化物區702的高度H8對金屬閘極結構526的高度H5的比例，其在一些實施方案中在約1.17：1至約2：1範圍內，以使金屬閘極結構526能在夠高的崩潰電壓下操作，同時在金屬閘極結構526與鰭結構 210b間提供足夠距離。然而，該範圍外的值亦在本揭露的範圍內。
高電壓PMOS區204中的另一例舉尺寸可包括高電壓STI區416的寬度W8。在一些實施方案中，高電壓STI區416的寬度W8可在約40奈米至約60奈米的範圍內，以在源/汲極區426之間和源/汲極區426與金屬閘極結構526之間提供足夠的電性隔離。然而，該範圍外的值亦處於本揭露的範圍內。
如圖8B所示，高電壓NMOS區206中的例舉尺寸可包括金屬化層624的寬度W9，其在一些實施方案中可在約40奈米至約100奈米範圍內，以為更高的BEOL結構提供足夠的接觸面積，且使高電壓鰭式NMOS電晶體能在夠高的閘極電壓下操作，同時在半導體元件200中維持夠高的裝置密度。然而，該範圍外的值亦處於本揭露的範圍內。高電壓PMOS區204中的另一例舉尺寸可包括通孔622底表面的寬度W10，其在一些實施方案中可在約30奈米至約40奈米的範圍內，以為更高的BEOL結構提供足夠的接觸面積，且使高電壓鰭式NMOS電晶體能在足高的閘極電壓下操作，同時在半導體元件200中維持夠高的裝置密度。然而，該範圍外的值亦處於本揭露的範圍內。
高電壓NMOS區206中的另一例舉尺寸可包括金屬化層624的高度H9，其在一些實施方案中可在約550埃至約700埃的範圍內，以使高電壓鰭式NMOS電晶體能在夠高的閘極電壓下操作，同時在半導體元件200中維持夠高的裝置密度。然而，該範圍外的值亦處於本揭露的範圍內。高電壓NMOS區206中的另一 例舉尺寸可包括通孔622的高度H10，其在一些實施方案中可在約350埃至約500埃的範圍內，以使高電壓鰭式NMOS電晶體能在夠高的閘極電壓下操作，同時在半導體元件200中維持夠高的裝置密度。然而，該範圍外的值亦處於本揭露的範圍內。
高電壓NMOS區206中的另一例舉尺寸可包括閘極氧化物區704的寬度W10，其在一些實施方案中可在約0.5微米至約3微米的範圍內，以提供足夠的閘極隔離，同時在閘極氧化物區704與相鄰的源/汲極接觸窗538之間提供足夠的隔離。然而，該範圍外的值亦在本揭露的範圍內。高電壓NMOS區206中的另一例舉尺寸可包括閘極氧化物區704的高度H11，其在一些實施方案中可在約800埃至約1,000埃的範圍內，以使金屬閘極結構626能在夠高的閘極電壓下操作，同時在金屬閘極結構626與鰭結構210c之間提供足夠的距離。然而，該範圍外的值亦在本揭露的範圍內。
高電壓NMOS區206中的另一例舉尺寸可包括閘極氧化物區704的寬度W11對閘極氧化物區704的高度H11的比例。在一些實施方案中，該比例在約37：1至約5：1的範圍內，以使金屬閘極結構626能夠在足夠高的閘極電壓及崩潰電壓下操作，同時在金屬閘極結構626與鰭結構210c之間提供足夠的距離。
高電壓NMOS區206中的另一例舉尺寸可包括高電壓STI區416的寬度W12，其在一些實施方案中可在約40奈米至約60奈米的範圍內，以在源/汲極區430之間和源/汲極區430與金屬閘極結構626之間提供足夠的電性隔離。然而，該範圍外的值 亦處於本揭露的範圍內。
如上所示，圖8A與8B是作為一例而提供。其他例子可能不同於關於圖8A與8B所敘述的內容。
圖9繪示本文中敘述的功函數材料的帶隙性質的實例900。該帶隙性質可結合鰭結構區902(例如鰭結構210a~210c)與ILD層區904(例如ILD層502、514)之間的接面、ILD層之間以及ILD層區904與閘極結構區906(例如閘極結構214a~214c、閘極結構506、金屬閘極結構526、626)之間的接面而示出。
如圖9所示，鰭結構區902示出含矽鰭結構的各帶隙性質，其可包括價帶908(EV)、導帶910(EC)及真空能階(EVAC)912。價帶908與導帶910之間的差稱為能隙(Eg)914。導帶910與真空能階912間的差稱為電子親和力(EA)916。一些實施方案中，矽可具有約1.12eV的能隙914及約4.1eV的電子親和力916。
為本文中所述的高電壓鰭式NMOS電晶體的金屬閘極結構626的阻障層612所選擇的n型功函數材料918的功函數920可在矽的導帶910處或附近。換言之，為本文中敘述的高電壓鰭式NMOS電晶體的金屬閘極結構626的阻障層612所選擇的n型功函數材料918可具有與矽的電子親和力916相似的功函數920。
為本文中敘述的高電壓鰭式PMOS電晶體的金屬閘極結構526的阻障層520所選擇的p型功函數材料922的功函數924可在矽的價帶908處或附近。換言之，為本文中敘述的高電壓鰭式PMOS電晶體的金屬閘極結構526的阻障層520所選擇的p型 功函數材料922可具有與矽的電子親和力916和矽的能隙914的組合相似的功函數924。
如上所示，圖9是作為一例而提供。其他例子可能不同於關於圖9所敘述的內容。
圖10繪示裝置1000的例舉組件。在一些實施方案中，半導體處理工具102~112中的一或多者及/或晶圓/晶粒運輸工具114可包括一或多個裝置1000及/或裝置1000的一或多個組件。如圖10中所示，裝置1000可包括匯流排1010、處理器1020、記憶體1030、輸入組件1040、輸出組件1050及通訊組件1060。
匯流排1010包括使得裝置1000的組件之間能夠進行有線及/或無線通訊的一或多個組件。匯流排1010可將圖10的二或更多個組件耦接在一起(例如經由操作耦接、通訊耦接、電子耦接及/或電性耦接)。處理器1020包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化閘陣列、應用專用積體電路及/或另一類型的處理組件。處理器1020以硬體、韌體或硬體與軟體的組合來實施。在一些實施方案中，處理器1020包括一或多個處理器，所述一或多個處理器能夠被程式化成實行本文中其他處闡述的一或多個操作或過程。
記憶體1030包括揮發性及/或非揮發性記憶體。例如，記憶體1030可包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬碟機及/或另一類型的記憶體(例如快閃記憶體、磁性記憶體及/或光學記憶體)。記憶體1030可包括內部記憶體(例如RAM、ROM 或硬碟機)及/或可移除記憶體(例如可經通用串列匯流排連接移除)。記憶體1030可為非暫時性電腦可讀媒體。記憶體1030儲存與裝置1000的操作相關的資訊、指令及/或軟體(例如一或多個軟體應用)。一些實施方案中，記憶體1030包括例如經由匯流排1010耦接至一或多個處理器(例如處理器1020)的一或多個記憶體。
輸入組件1040使裝置1000能夠接收輸入，例如用戶輸入及/或所感測的輸入。例如，輸入組件1040可包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀及/或致動器。輸出組件1050使裝置1000能夠例如經由顯示器、揚聲器及/或發光二極體來提供輸出。通訊組件1060使裝置1000能夠例如經由有線連接及/或無線連接與其他裝置進行通訊。舉例而言，通訊組件1060可包括接收器、發射器、收發器、數據機、網路接口卡及/或天線。
裝置1000可實行本文中敘述的一或多個操作或過程。舉例而言，非暫時性電腦可讀媒體(例如記憶體1030)可儲存一組指令(例如一或多個指令或代碼)以供由處理器1020執行。處理器1020可執行所述一組指令來實行本文中敘述的一或多個操作或過程。在一些實施方案中，由一或多個處理器1020執行所述一組指令使得所述一或多個處理器1020及/或裝置1000實行本文中敘述的一或多個操作或過程。在一些實施方案中，可使用硬連線電路系統(hardwired circuitry)代替所述指令或與所述指令進行組合來施行本文中敘述的一或多個操作或過程。附加地或作為另 外一種選擇，處理器1020可被配置成實行本文中敘述的一或多個操作或過程。因此，本文中敘述的實施方案並不僅限於硬連線電路系統及軟體的任何特定組合。
圖10中所示的組件的數目及排列是作為一例而提供。與圖10中所示的組件相較，裝置1000可包括附加的組件、更少的組件、不同的組件或不同排列的組件。附加地或作為另外一種選擇，裝置1000的一組組件(例如，一或多個組件)可施行被描述為由裝置1000的另一組組件施行的一或多個功能。
圖11是與形成本文中敘述的半導體元件相關聯的例舉製程1100的流程圖。一些實施方案中，圖11的一或多個製程方塊由一或多個半導體處理工具(半導體處理工具102~112中的一或多者)實行。附加地或作為另一種選擇，圖11的一或多個製程方塊可由裝置1000的一或多個組件(例如處理器1020、記憶體1030、輸入組件1040、輸出組件1050及/或通訊組件1060)施行。
如圖11所示，製程1100可包括在半導體元件的PMOS區中形成第一鰭結構(方塊1110)。舉例而言，半導體處理工具102~112中的一或多者可在半導體元件200的PMOS區(例如高電壓PMOS區204)中形成第一鰭結構210b，如前所述。
如圖11進一步所示，製程1100可包括在半導體元件的NMOS區中形成第二鰭結構(方塊1120)。舉例而言，半導體處理工具102~112中的一或多者可在半導體元件200的NMOS區(例如高電壓NMOS區206)中形成第二鰭結構210c，如前所述。
如圖11進一步所示，製程1100可包括在PMOS區中的第一鰭結構上形成第一多個源/汲極區(方塊1130)。舉例而言，半導體處理工具102~112中的一或多者可在PMOS區中的第一鰭結構210b上形成第一多個源/汲極區426，如前所述。
如圖11進一步所示，製程1100可包括在NMOS區中的第二鰭結構上形成第二多個源/汲極區(方塊1140)。舉例而言，半導體處理工具102~112中的一或多者可在NMOS區中的第二鰭結構210c上形成第二多個源/汲極區430，如前所述。
如圖11進一步所示，製程1100可包括在PMOS區中的第一多個源/汲極區之間的第一鰭結構中形成閘極STI區(方塊1150)。舉例而言，半導體處理工具102~112中的一或多者可在PMOS區中的第一多個源/汲極區426之間的第一鰭結構210b中形成閘極STI區418，如前所述。
如圖11進一步所示，製程1100可包括在第一鰭結構上、閘極STI區上及第二鰭結構上形成第一ILD層(方塊1160)。舉例而言，半導體處理工具102~112中的一或多者可在第一鰭結構210b上、閘極STI區418上及第二鰭結構210c上形成第一ILD層502，如前所述。
如圖11進一步所示，製程1100可包括在第一ILD層上形成第二ILD層(方塊1170)。例如，半導體處理工具102~112中的一或多者如前述可在第一ILD層502上形成第二ILD層514。
如圖11進一步所示，製程1100可包括在PMOS區中、 在閘極STI區上方於第二ILD層中形成第一金屬閘極結構(方塊1180)。舉例而言，半導體處理工具102~112中的一或多者可在PMOS區中，在閘極STI區418上方於第二ILD層514中形成第一金屬閘極結構526，如前所述。
如圖11進一步所示，製程1100可包括在NMOS區中，於第二ILD層上形成第二金屬閘極結構(方塊1190)。舉例而言，半導體處理工具102~112中的一或多者可在NMOS區中，於第二ILD層514上形成第二金屬閘極結構626，如前所述。
製程1100可包括附加的實施方案，例如以下敘述的及/或結合本文中其他處敘述的一或多個其他製程的任何單個實施方案或實施方案的任何組合。
在第一實施方案中，形成第一ILD層502包括直接在第二鰭結構210c之位於第二多個源/汲極區430之間的第二部分上形成第一ILD層502的第一部分，且形成第二ILD層514包括直接在第一ILD層502的所述第一部分上形成第二ILD層514的第三部分。在第二實施方案中，單獨使用或與第一實施方案組合使用，在NMOS區中形成第一ILD層502而不在第二多個源/汲極區430之間形成另一閘極STI區。在第三實施方案中，單獨使用或者與第一實施方案及第二實施方案中的一或多者組合使用，形成第二金屬閘極結構626包括在NMOS區中的製程後段區中將第二金屬閘極結構626形成為雙鑲嵌結構。
在第四實施方案中，單獨使用或與第一實施方案至第三 實施方案中的一或多者組合使用，形成第一金屬閘極結構526包括直接形成第一金屬閘極結構526而不先形成用於第一金屬閘極結構526的虛設複晶矽閘極結構，且形成第二金屬閘極結構626包括直接形成第二金屬閘極結構626而不先形成用於第二金屬閘極結構626的虛設複晶矽閘極結構。在第五實施方案中，單獨使用或與第一實施方案至第四實施方案中的一或多者組合使用，第二金屬閘極結構626的底表面在半導體元件200中位於相對於第一金屬閘極結構526的頂表面在半導體元件中的位置的高度約相同或更高的高度處。
儘管圖11示出製程1100的例舉方塊，但是在一些實施方案中，與圖11中繪示的方塊相比，製程1100包括附加的方塊、更少的方塊、不同的方塊或不同排列的方塊。附加地或作為另外一種選擇，製程1100中的二或更多個方塊可並行實行。
以此方式，半導體元件的ILD層被配置為高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體的閘極氧化物，因此不需要附加的製程操作來沈積專用的閘極氧化物層。此外，不需要附加的處理操作來形成高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體的閘極結構，其原因在於可使用閘極接觸窗(MP)製程及BEOL製程作為高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體的閘極形成製程。該些製程最佳化降低了半導體元件處理的複雜性及成本，其原因在於形成半導體元件的高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體需要較少的處理步 驟。此外，使用ILD層作為閘極氧化物使得能夠將閘極氧化物形成為更大的厚度，而不會對ILD層進行減薄。這提供了足夠厚度的ILD層，而此提供足夠的閘極隔離，對崩潰電壓的影響最小。此可減少閘極洩漏及/或可增加高電壓鰭式PMOS電晶體及高電壓鰭式NMOS電晶體的產量等等。
如上文更詳細敘述所示，本文中敘述的一些實施方案提供一種半導體元件。所述半導體元件包括在基底上方延伸的第一鰭結構、第二鰭結構及第三鰭結構。所述半導體元件包括分別設置於所述第一鰭結構及所述第二鰭結構上的第一源/汲極區及第二源/汲極區。所述半導體元件包括位於所述第一源/汲極區與所述第二源/汲極區之間的所述第三鰭結構中的閘極STI區。所述半導體元件包括設置於所述閘極STI區上方的金屬閘極結構。所述半導體元件包括ILD層，所述ILD層位於所述第一鰭結構及所述第二鰭結構上方，且被所述金屬閘極結構與所述閘極STI區夾在中間。
在一些實施形態中，所述金屬閘極結構與所述半導體元件的閘極通孔直接接觸。在一些實施形態中，所述層間介電層是所述半導體元件的第一層間介電層，且所述金屬閘極結構位於所述半導體元件的第二層間介電層中，所述第二層間介電層位於所述第一層間介電層上方。在一些實施形態中，所述金屬閘極結構包括：閘極接觸窗，以及位於所述第二層間介電層與所述閘極接觸窗之間的阻障層。在一些實施形態中，所述阻障層包含p型功函數金屬。在一些實施形態中，所述閘極淺溝渠隔離區以及所述 層間介電層之位於所述閘極淺溝渠隔離區上的部分被設置成所述半導體元件的閘極氧化物區。在一些實施形態中，所述閘極氧化物區的寬度與所述閘極氧化物區的高度的比例在43：1~5：1範圍內。在一些實施形態中，所述閘極氧化物區的高度與所述金屬閘極結構的高度的比例在1.17：1~2：1範圍內。
如上文更詳細敘述所示，本文中敘述的一些實施方案提供一種半導體元件。所述半導體元件包括在基底上方延伸的第一鰭結構、第二鰭結構及第三鰭結構。所述半導體元件包括分別設置於所述第一鰭結構及所述第二鰭結構上的第一源/汲極區及第二源/汲極區。所述半導體元件包括位於所述第一鰭結構、所述第二鰭結構及所述第三鰭結構上方的第一ILD層。所述半導體元件包括第二ILD層，其中所述第一ILD層的第一部分位於所述第二ILD層的第二部分與所述第三鰭結構之間，所述第三鰭結構位於所述第一源/汲極區與所述第二源/汲極區之間，且所述第一ILD層的所述第一部分直接位於所述第三鰭結構上。所述半導體元件包括位於所述第二ILD層的所述第二部分上的金屬閘極結構。
在一些實施形態中，所述金屬閘極結構被包括在所述半導體元件的製程後段區中。在一些實施形態中，所述金屬閘極結構包括：溝渠及通孔中的至少一者以及阻障層，所述阻障層圍繞所述溝渠及所述通孔中的至少一者，且包含n型功函數金屬。在一些實施形態中，所述第一層間介電層的所述第一部分及所述第二層間介電層的所述第二部分被設置成高電壓鰭場效電晶體 (finFET)的閘極氧化物區。在一些實施形態中，所述閘極氧化物區的寬度與所述閘極氧化物區的高度的比例在37：1~5：1範圍內。在一些實施形態中，所述半導體元件更包括：源/汲極接觸窗，與所述第一源/汲極區接觸，其中所述源/汲極接觸窗在所述第一源/汲極區與所述第二層間介電層的頂表面之間延伸，且在所述半導體元件中，所述金屬閘極結構的底表面位於相對所述源/汲極接觸窗的頂表面的高度為大致相同或更高的高度處。
如上文更詳細敘述所示，本文中敘述的一些實施方案提供一種方法。所述方法包括在半導體元件的PMOS區中形成第一鰭結構。所述方法包括在所述半導體元件的NMOS區中形成第二鰭結構。所述方法包括在所述PMOS區中於所述第一鰭結構上形成第一多個源/汲極區。所述方法包括在所述NMOS區中於所述第二鰭結構上形成第二多個源/汲極區。所述方法包括在所述PMOS區中所述第一多個源/汲極區之間的所述第一鰭結構中形成閘極STI區。所述方法包括在所述第一鰭結構上、所述閘極STI區上及所述第二鰭結構上形成第一ILD層。所述方法包括在所述第一ILD層上形成第二ILD層。所述方法包括在所述PMOS區中在所述閘極STI區上方於所述第二ILD層中形成第一金屬閘極結構。所述方法包括在所述NMOS區中於所述第二ILD層上形成第二金屬閘極結構。
在一些實施形態中，形成所述第一層間介電層包括：直接在所述第二鰭結構之位於所述第二多個源/汲極區之間的第二部 分上形成所述第一層間介電層的第一部分，並且，形成所述第二層間介電層包括：直接在所述第一層間介電層的所述第一部分上形成所述第二層間介電層的第三部分。在一些實施形態中，形成所述第一層間介電層包括：形成所述第一層間介電層，而不在所述NMOS區中於所述第二多個源/汲極區之間形成另一閘極淺溝渠隔離區。在一些實施形態中，形成所述第二金屬閘極結構包括：在所述NMOS區中製程後段區中將所述第二金屬閘極結構形成為雙鑲嵌結構。在一些實施形態中，形成所述第一金屬閘極結構包括：直接形成所述第一金屬閘極結構，而不先形成用於形成所述第一金屬閘極結構的虛設複晶矽閘極結構，並且，形成所述第二金屬閘極結構包括：直接形成所述第二金屬閘極結構，而不先形成用於形成所述第二金屬閘極結構的虛設複晶矽閘極結構。在一些實施形態中，在所述半導體元件中，所述第二金屬閘極結構的底表面位於相對於所述第一金屬閘極結構的頂表面的位置的高度為大致相同或更高的高度處。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、替代及變更。
200:半導體元件
202:低電壓區
204:高電壓PMOS區
206:高電壓NMOS區
208:基底
210a、210b、210c:鰭結構
212a、212b、212c:STI區
214a、214b、214c:閘極結構
216a、216b、216c:源/汲極區
A-A、B-B、C-C、D-D、E-E、F-F:橫剖面/剖面平面

Claims (10)

  1. 一種半導體元件，包括：第一鰭結構、第二鰭結構及第三鰭結構，在基底上方延伸；第一源/汲極區及第二源/汲極區，分別設置於所述第一鰭結構及所述第二鰭結構上；閘極淺溝渠隔離區，在所述第一源/汲極區與所述第二源/汲極區之間的所述第三鰭結構中；金屬閘極結構，設置於所述閘極淺溝渠隔離區的上方；以及層間介電(ILD)層，位於所述第一鰭結構及所述第二鰭結構上方，且被所述金屬閘極結構與所述閘極淺溝渠隔離區夾在中間。
  2. 如請求項1所述的半導體元件，其中所述金屬閘極結構與所述半導體元件的閘極通孔直接接觸。
  3. 如請求項1所述的半導體元件，其中所述層間介電層是所述半導體元件的第一層間介電層，且所述金屬閘極結構位於所述半導體元件的第二層間介電層中，所述第二層間介電層位於所述第一層間介電層上方。
  4. 如請求項1所述的半導體元件，其中所述閘極淺溝渠隔離區以及所述層間介電層之位於所述閘極淺溝渠隔離區上的部分被設置成所述半導體元件的閘極氧化物區。
  5. 一種半導體元件，包括：第一鰭結構、第二鰭結構及第三鰭結構，在基底上方延伸；第一源/汲極區及第二源/汲極區，分別設置於所述第一鰭結構 及所述第二鰭結構上；第一層間介電(ILD)層，位於所述第一鰭結構、所述第二鰭結構及所述第三鰭結構上方；第二層間介電層，其中所述第一層間介電層的第一部分位於所述第二層間介電層的第二部分與所述第三鰭結構之間，所述第三鰭結構位於所述第一源/汲極區與所述第二源/汲極區之間，且所述第一層間介電層的所述第一部分直接位於所述第三鰭結構上；以及金屬閘極結構，位於所述第二層間介電層的所述第二部分上。
  6. 如請求項5所述的半導體元件，其中所述金屬閘極結構被包括在所述半導體元件的製程後段區中。
  7. 如請求項5所述的半導體元件，其中所述金屬閘極結構包括：溝渠及通孔中的至少一者；以及阻障層，圍繞所述溝渠及所述通孔中的至少一者，所述阻障層包含n型功函數金屬。
  8. 如請求項5所述的半導體元件，其中所述第一層間介電層的所述第一部分及所述第二層間介電層的所述第二部分被設置成高電壓鰭場效電晶體(finFET)的閘極氧化物區。
  9. 一種半導體元件的形成方法，包括：在半導體元件的p型金屬氧化物半導體(PMOS)區中形成第 一鰭結構；在所述半導體元件的n型金屬氧化物半導體(NMOS)區中形成第二鰭結構；在所述PMOS區中，於所述第一鰭結構上形成第一多個源/汲極區；在所述NMOS區中，於所述第二鰭結構上形成第二多個源/汲極區；在所述PMOS區中，於所述第一多個源/汲極區之間的所述第一鰭結構中形成閘極淺溝渠隔離(STI)區；在所述第一鰭結構上、所述閘極淺溝渠隔離區上及所述第二鰭結構上形成第一層間介電(ILD)層；在所述第一層間介電層上形成第二層間介電層；在所述PMOS區中，在所述閘極淺溝渠隔離區上方於所述第二層間介電層中形成第一金屬閘極結構；以及在所述NMOS區中，在所述第二層間介電層上形成第二金屬閘極結構。
  10. 如請求項9所述的半導體元件的形成方法，其中形成所述第一層間介電層包括：直接在所述第二鰭結構之位於所述第二多個源/汲極區之間的第二部分上形成所述第一層間介電層的第一部分；且形成所述第二層間介電層包括：直接在所述第一層間介電層的所述第一部分上形成所述第二層間介電層的第三部分。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107689372A (zh) * 2016-08-04 2018-02-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法、电子装置
TW201843812A (zh) * 2013-09-27 2018-12-16 愛爾蘭商經度閃存解決方案有限公司 將記憶電晶體納入高ｋ金屬閘極互補式金屬氧化物半導體之製造流程的整合
TW202211370A (zh) * 2020-08-31 2022-03-16 台灣積體電路製造股份有限公司 半導體元件及其製造方法及類比數位轉換器
TW202213743A (zh) * 2020-09-17 2022-04-01 南韓商三星電子股份有限公司 半導體裝置以及電子系統
CN114551562A (zh) * 2020-11-24 2022-05-27 中芯北方集成电路制造(北京)有限公司 半导体结构及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614143B2 (en) * 2008-12-03 2013-12-24 Texas Instruments Incorporated Simultaneous via and trench patterning using different etch rates
KR101576576B1 (ko) * 2009-02-13 2015-12-10 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
JP5498107B2 (ja) * 2009-09-24 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20140110777A1 (en) * 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
JP6341802B2 (ja) * 2014-08-21 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US10916542B2 (en) * 2015-12-30 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed STI as the gate dielectric of HV device
TWI736600B (zh) * 2017-03-31 2021-08-21 聯穎光電股份有限公司 高電子遷移率電晶體
TWI722166B (zh) * 2017-04-10 2021-03-21 聯穎光電股份有限公司 高電子遷移率電晶體
CN110707045B (zh) * 2018-10-09 2023-05-12 联华电子股份有限公司 一种制作半导体元件的方法
KR102824742B1 (ko) * 2020-09-16 2025-06-24 삼성전자주식회사 집적회로 장치
US12015084B2 (en) * 2021-09-14 2024-06-18 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
CN116266557B (zh) * 2021-12-17 2026-01-30 联华电子股份有限公司 半导体元件及其制作方法
CN116632061A (zh) * 2022-02-10 2023-08-22 联华电子股份有限公司 半导体装置及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201843812A (zh) * 2013-09-27 2018-12-16 愛爾蘭商經度閃存解決方案有限公司 將記憶電晶體納入高ｋ金屬閘極互補式金屬氧化物半導體之製造流程的整合
CN107689372A (zh) * 2016-08-04 2018-02-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法、电子装置
TW202211370A (zh) * 2020-08-31 2022-03-16 台灣積體電路製造股份有限公司 半導體元件及其製造方法及類比數位轉換器
TW202213743A (zh) * 2020-09-17 2022-04-01 南韓商三星電子股份有限公司 半導體裝置以及電子系統
CN114551562A (zh) * 2020-11-24 2022-05-27 中芯北方集成电路制造(北京)有限公司 半导体结构及其形成方法

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