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TWI873464B - 製造半導體裝置的方法 - Google Patents

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TWI873464B
TWI873464B TW111137752A TW111137752A TWI873464B TW I873464 B TWI873464 B TW I873464B TW 111137752 A TW111137752 A TW 111137752A TW 111137752 A TW111137752 A TW 111137752A TW I873464 B TWI873464 B TW I873464B
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gate
dielectric layer
gate dielectric
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李將銀
盧孝貞
宋珉宇
河龍湖
黃楨元
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南韓商三星電子股份有限公司
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Abstract

提供一種製造半導體裝置的方法。製造半導體裝置的方法包括：在基板中形成溝渠；在溝渠上形成閘極介電層；在閘極介電層上形成閘極層；以及對閘極介電層及閘極層進行退火，其中，在第一退火操作之後，閘極層包含鉬-鉭合金。

Description

製造半導體裝置的方法 [相關申請案的交叉參考]
本申請案是基於在2021年12月07日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0174017號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種製造半導體裝置的方法。舉例而言，本發明概念是有關於一種製造隱埋式通道陣列電晶體(BCAT)的方法。
隱埋式通道陣列電晶體(buried channel array transistor，BCAT)包括凹陷至基板中的閘極結構。存在一種減小閘極結構的尺寸以提高半導體裝置的積體度的趨勢。當閘極結構的尺寸減小時，閘極層的電阻可增大。因此，需要或期望開發一種用於閘極層的新材料，以達到半導體裝置的積體度。
本發明概念提供一種積體度得到提高的半導體裝置及/ 或一種製作所述半導體裝置的方法。
根據一些實例性實施例，提供一種製造半導體裝置的方法，所述方法包括：在基板中形成溝渠；在溝渠上或溝渠中形成閘極介電層；在閘極介電層上形成閘極層；以及對閘極介電層及閘極層進行退火。在第一退火操作之後，閘極層包含鉬-鉭合金。
根據一些實例性實施例，提供一種製造半導體裝置的方法，所述方法包括：在基板中形成溝渠；在溝渠上或溝渠中形成閘極介電層；在閘極介電層上形成閘極層；以及對閘極介電層及閘極層進行退火。形成閘極層的操作包括：在閘極介電層上形成第一鉭層；以及在第一鉭層上形成第一鉬層。
根據一些實例性實施例，提供一種製造半導體裝置的方法，所述方法包括：在基板上或基板中形成溝渠；在溝渠上形成閘極介電層；在閘極介電層上形成閘極層；以及對閘極介電層及閘極層進行退火，其中形成閘極層更包括：在閘極介電層上形成第一鉬層；以及在第一鉬層上形成第一鉭層。
100、SD、SDa、SDb、SDc、SDd:半導體裝置
102、SB:基板
104:主動區
106:隔離層
110a:第一雜質區
110b:第二雜質區
130:閘極結構
130T:閘極溝渠
131、GD:閘極介電層
132、G1、G1a、G1b、G1c、G1d:第一閘極層
133、G2:第二閘極層
134、GC:閘極頂蓋層
140:第一導電圖案
142:第二導電圖案
144:第二絕緣圖案
146:位元線間隔件
147:第一絕緣圖案
148:第三絕緣圖案
150:障壁圖案
152:第四絕緣圖案
160:電容器
162:下部電極
164:電容器介電層
166:上部電極
168:蝕刻停止層
A-A':線
BC:儲存節點接觸件
BL:位元線
BLS:位元線結構
D1、X、Y:方向
DC:位元線接觸插塞
GL1:鉭層
GL1a:第一鉭層
GL1b:第二鉭層
GL2:鉬層
GL2a:第一鉬層
GL2b:第二鉬層
LP:搭接接墊
SBU:頂表面
T:溝渠
T1a、T1a-1、T1b、T1b-1、T2a、T2a-1、T2b、T2b-1:厚度
W:寬度
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中：圖1是根據一些實例性實施例的半導體裝置的剖視圖。
圖2是示出鉬-鉭合金的電阻率相對於鉭濃度的曲線圖。
圖3是示出各種材料中的每一者的功函數與品質因數的曲線 圖。
圖4是根據一些實例性實施例的半導體裝置的剖視圖。
圖5是根據一些實例性實施例的半導體裝置的剖視圖。
圖6是根據一些實例性實施例的半導體裝置的剖視圖。
圖7是根據一些實例性實施例的半導體裝置的剖視圖。
圖8A是根據一些實例性實施例的半導體裝置的平面圖。
圖8B是根據一些實例性實施例的半導體裝置的沿著圖8所示線A-A'截取的剖視圖。
圖9A至圖9F是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
圖10是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
圖11是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
圖12是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
圖13是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
圖1是根據一些實例性實施例的半導體裝置SD的剖視圖。圖2是示出鉬-鉭合金的電阻率相對於鉭濃度的曲線圖。圖3是示出各種材料中的每一者的功函數與品質因數的曲線圖。
參照圖1至圖3，半導體裝置SD可包括基板SB、位於基板SB的溝渠T上的閘極介電層GD、以及位於閘極介電層GD上的第一閘極層G1。在一些實例性實施例中，半導體裝置SD可更包括位於第一閘極層G1上的第二閘極層G2。半導體裝置SD可更包括位於第二閘極層G2上的閘極頂蓋層GC。
基板SB可包含半導體材料，例如IV族半導體材料、III-V族半導體材料或II-VI族半導體材料中的一或多者。IV族半導體材料可包括例如矽(Si)、鍺(Ge)或矽鍺(Si-Ge)中的一或多者。III-V族半導體材料可包括例如砷化鎵(GaAs)、磷化銦(InP)、磷化鎵(GaP)、砷化銦(InAs)、銻化銦(InSb)或砷化銦鎵(InGaAs)。II-VI族半導體材料可包括例如碲化鋅(ZnTe)或硫化鎘(CdS)。可對基板SB進行摻雜，例如可使用P型材料(例如硼)及/或使用N型材料(例如砷或磷中的至少一者)對基板SB進行輕摻雜；然而，實例性實施例並不限於此。
基板S可包括溝渠T或對溝渠T進行界定。基板SB的溝渠T可自基板SB的頂表面SBU凹陷至基板SB中。溝渠T的寬度W可為約2奈米至約20奈米(例如，約2奈米至約15奈米或約2奈米至約10奈米)；然而，實例性實施例並不限於此。
閘極介電層GD可設置於基板SB的溝渠T上或溝渠T中或者與溝渠T共形。閘極介電層GD可包含氧化矽、氮化矽、氮氧化矽、高介電常數(high dielectric constant，high-k)材料、或其組合。高k材料可包括例如氧化鋁(Al2O3)、氧化鉿(HfO2)、 氧化釔(Y2O3)、氧化鋯(ZrO2)、氧化鈦(TiO2)、或其組合。
第一閘極層G1可設置於閘極介電層GD上。在一些實例性實施例中，第一閘極層G1的上部端部可設置於較基板SB的頂表面SBU低的水準處。第一閘極層G1可對溝渠T的下部部分進行填充。在一些實例性實施例中，第一閘極層G1可包含鉬-鉭(Mo-Ta)合金。儘管第一閘極層G1的上部端部被示出為平坦的且與基板SB的頂表面SBU平行，但實例性實施例並不限於此。
如圖2中所示，隨著鉭(Ta)濃度的增大，Mo-Ta合金的電阻率可在約20μΩ．cm(微歐姆-公分)至約180微歐姆．公分的範圍內增大。當Ta濃度為約5原子%至約50原子%時，Mo-Ta合金的電阻率可為約30微歐姆．公分或小於30微歐姆．公分。
以下表1可示出各種材料中的每一者的電阻率、電子平均自由徑(electron mean free path)及品質因數。材料的品質因數可被定義為材料的電阻率與材料的電子平均自由徑的相乘。可較佳地，第一閘極層G1的電阻減小，且因此，可較佳地，第一閘極層G1的材料的電阻率減小。作為另外一種選擇或附加地，隨著材料的電子平均自由徑減小，由溝渠T的寬度W的減小引起的第一閘極層G1的電阻的增大可減小，且因此，可較佳地，第一閘極層G1的材料的電子平均自由徑減小。因此，可較佳地，與材料的電阻率和材料的電子平均自由徑的相乘對應的品質因數減小。如表1中所列，在各種材料之中，Mo-Ta合金可能具有最高的品質因數。作為另外一種選擇或附加地，Mo-Ta合金的電子平均自由徑可小 於溝渠T的寬度W，且因此，由溝渠T的寬度W的減小引起的第一閘極層G1的電阻的增大可減小。
Figure 111137752-A0305-12-0006-1
如圖3中所示，Mo-Ta合金可具有相對低的功函數。Mo-Ta合金的功函數可為約4.5電子伏。附加地，Mo-Ta合金的Ta可藉由與閘極介電層GD的介面反應而誘發閘極介電層GD的正的固定電荷。因此，Mo-Ta合金的有效功函數可低於圖3中所示的值。低的有效功函數可增大半導體裝置SD的電性特性，例如藉由減小功率及/或藉由增大操作頻率。為了提供概要說明，基於品質因數及功函數，Mo-Ta合金可用作第一閘極層G1的材料。
第二閘極層G2可設置於第一閘極層G1上，且可接觸閘極介電層GD。第二閘極層G2的上部端部可設置於較基板SB的頂表面SBU低的水準處。第二閘極層G2可對溝渠T的中心部 分進行填充。在一些實例性實施例中，可省略第二閘極層G2。在一些實例性實施例中，第二閘極層G2可包含具有較第一閘極層G1的功函數低的功函數的材料。第二閘極層G2可包含例如複晶矽(例如經摻雜的複晶矽)。儘管第二閘極層G2被示出為具有平坦的上表面，但實例性實施例並不限於此。
閘極頂蓋層GC可設置於第二閘極層G2上。在其中省略第二閘極層G2的一些實例性實施例中，閘極頂蓋層GC可設置於第一閘極層G1上。在一些實例性實施例中，閘極頂蓋層GC的頂表面可與基板SB的頂表面SBU共面。閘極頂蓋層GC可接觸閘極介電層GD，例如位於閘極介電層GD的側壁上。閘極頂蓋層GC可對溝渠T的上部部分進行填充。閘極頂蓋層GC可包含氧化矽、氮化矽、或其組合。
圖4是根據一些實例性實施例的半導體裝置SDa的剖視圖。在下文中，將闡述圖1中所示的半導體裝置SD與圖4中所示的半導體裝置SDa之間的差異。
參照圖4，半導體裝置SDa可包括基板SB、位於基板SB的溝渠T上的閘極介電層GD、以及位於閘極介電層GD上的第一閘極層G1a。在一些實例性實施例中，半導體裝置SDa可更包括位於第一閘極層G1a上的第二閘極層G2。半導體裝置SDa可更包括位於第二閘極層G2上的閘極頂蓋層GC。對基板SB、閘極介電層GD、第二閘極層G2及閘極頂蓋層GC的詳細說明與對圖1的說明相同。
第一閘極層G1a可包括位於閘極介電層GD上(例如，與閘極介電層GD共形)的鉭層GL1及位於鉭層GL1上的鉬層GL2。在一些實例性實施例中，鉭層GL1的上部端部可設置於與鉬層GL2的上部端部相同的水準處。第二閘極層G2可設置於鉭層GL1及鉬層GL2上。在一些實例性實施例中，儘管圖4中未示出，但第一閘極層G1a可更包括位於鉬層GL2與鉭層GL1之間的Mo-Ta合金層。在一些實例性實施例中，鉭層GL1與鉬層GL2可局部地混合及/或均勻化。鉭層GL1的Ta可藉由與閘極介電層GD的介面反應而誘發閘極介電層GD的正的固定電荷，且因此，可減小第一閘極層G1a的有效功函數。當鉭層GL1直接接觸閘極介電層GD時，發生介面反應的機率可增大。
圖5是根據一些實例性實施例的半導體裝置SDb的剖視圖。在下文中，將闡述圖1中所示的半導體裝置SD與圖5中所示的半導體裝置SDb之間的差異。
參照圖5，半導體裝置SDb可包括基板SB、位於基板SB的溝渠T上的閘極介電層GD、以及位於閘極介電層GD上的第一閘極層G1b。在一些實例性實施例中，半導體裝置SDb可更包括位於第一閘極層G1b上的第二閘極層G2。半導體裝置SDb可更包括位於第二閘極層G2上的閘極頂蓋層GC。對基板SB、閘極介電層GD、第二閘極層G2及閘極頂蓋層GC的詳細說明與對圖1的說明相同。
第一閘極層G1b可包括位於閘極介電層GD上的鉬層 GL2及位於鉬層GL2上的鉭層GL1。在一些實例性實施例中，鉭層GL1的上部端部可設置於與鉬層GL2的上部端部相同的水準處。第二閘極層G2可設置於鉭層GL1及鉬層GL2上。在一些實例性實施例中，儘管圖5中未示出，但第一閘極層G1a可更包括位於鉬層GL2與鉭層GL1之間的Mo-Ta合金層。在一些實例性實施例中，鉭層GL1與鉬層GL2可被局部地混合或被局部地均勻化。鉬層GL2可保護閘極介電層GD，以防止或減少閘極介電層GD的陷阱密度增大的可能性及/或影響。
圖6是根據一些實例性實施例的半導體裝置SDc的剖視圖。在下文中，將闡述圖1中所示的半導體裝置SD與圖6中所示的半導體裝置SDc之間的差異。
參照圖6，半導體裝置SDc可包括基板SB、位於基板SB的溝渠T上的閘極介電層GD、以及位於閘極介電層GD上的第一閘極層G1c。在一些實例性實施例中，半導體裝置SDc可更包括位於第一閘極層G1c上的第二閘極層G2。半導體裝置SDc可更包括位於第二閘極層G2上的閘極頂蓋層GC。對基板SB、閘極介電層GD、第二閘極層G2及閘極頂蓋層GC的詳細說明與對圖1的說明相同。
第一閘極層G1c可包括一個接一個地交替佈置於閘極介電層GD上的多個鉭層與多個鉬層。舉例而言，第一閘極層G1c可具有Ta-Mo多層結構。舉例而言，第一閘極層G1c可包括位於閘極介電層GD上的第一鉭層GL1a、位於第一鉭層GL1a上的第 一鉬層GL2a、位於第一鉬層GL2a上的第二鉭層GL1b以及位於第二鉭層GL1b上的第二鉬層GL2b。在圖6中，第一閘極層G1c被示出為包括兩個鉭層及兩個鉬層，但第一閘極層G1c中所包括的鉭層的數目及鉬層的數目並不限於2且可進行各種改變。
在一些實例性實施例中，第一鉭層GL1a的上部端部、第一鉬層GL2a的上部端部、第二鉭層GL1b的上部端部及第二鉬層GL2b的上部端部可設置於相同的水準處。第二閘極層G2可設置於第一鉭層GL1a、第一鉬層GL2a、第二鉭層GL1b及第二鉬層GL2b上。
在一些實例性實施例中，儘管圖6中未示出，但第一閘極層G1c可更包括位於第一鉭層GL1a與第一鉬層GL2a之間的第一Mo-Ta合金層、位於第二鉭層GL1b與第一鉬層GL2a之間的第二Mo-Ta合金層、以及位於第二鉭層GL1b與第二鉬層GL2b之間的第三Mo-Ta合金層中的至少一者。在一些實例性實施例中，第一鉭層GL1a與第一鉬層GL2a可被局部地混合。在一些實例性實施例中，第一鉬層GL2a與第二鉭層GL1b可被局部地混合。在一些實例性實施例中，第二鉭層GL1b與第二鉬層GL2b可被局部地混合。
第一鉭層GL1a的厚度T1a與第二鉭層GL1b的厚度T1b可為約0.01奈米至約5奈米，且可彼此相同或可彼此不同。舉例而言，在一些實例性實施例中，第一鉭層GL1a的厚度T1a可大於第二鉭層GL1b的厚度T1b。第一鉭層GL1a的Ta可藉由與閘極 介電層GD的介面反應而誘發閘極介電層GD的正的固定電荷，且因此，可減小第一閘極層G1a的有效功函數。當第一鉭層GL1a直接接觸閘極介電層GD時，發生介面反應的機率可增大。
圖7是根據一些實例性實施例的半導體裝置SDd的剖視圖。在下文中，將闡述圖1中所示的半導體裝置SD與圖7中所示的半導體裝置SDd之間的差異。
參照圖7，半導體裝置SDd可包括基板SB、位於基板SB的溝渠T上的閘極介電層GD、以及位於閘極介電層GD上的第一閘極層G1d。在一些實例性實施例中，半導體裝置SDd可更包括位於第一閘極層G1d上的第二閘極層G2。半導體裝置SDd可更包括位於第二閘極層G2上的閘極頂蓋層GC。對基板SB、閘極介電層GD、第二閘極層G2及閘極頂蓋層GC的詳細說明與對圖1的說明相同。
第一閘極層G1d可包括一個接一個地交替佈置於閘極介電層GD上的多個鉬層與多個鉭層。舉例而言，第一閘極層G1d可具有Mo-Ta多層結構。舉例而言，第一閘極層G1d可包括位於閘極介電層GD上的第一鉬層GL2a、位於第一鉬層GL2a上的第一鉭層GL1a、位於第一鉭層GL1a上的第二鉬層GL2b以及位於第二鉬層GL2b上的第二鉭層GL1b。在圖7中，第一閘極層G1d被示出為包括兩個鉭層及兩個鉬層，但第一閘極層G1d中所包括的鉭層的數目及鉬層的數目並不限於2且可進行各種改變。
在一些實例性實施例中，第一鉭層GL1a的上部端部、 第一鉬層GL2a的上部端部、第二鉭層GL1b的上部端部及第二鉬層GL2b的上部端部可設置於相同的水準處。第二閘極層G2可設置於第一鉭層GL1a、第一鉬層GL2a、第二鉭層GL1b及第二鉬層GL2b上。
在一些實例性實施例中，儘管圖7中未示出，但第一閘極層G1d可更包括位於第一鉬層GL2a與第一鉭層GL1a之間的第一Mo-Ta合金層、位於第一鉭層GL1a與第二鉬層GL2b之間的第二Mo-Ta合金層、以及位於第二鉬層GL2b與第二鉭層GL1b之間的第三Mo-Ta合金層中的至少一者。在一些實例性實施例中，第一鉬層GL2a與第一鉭層GL1a可被局部地混合或被局部地均勻化。在一些實例性實施例中，第一鉭層GL1a與第二鉬層GL2b可被局部地混合。在一些實例性實施例中，第二鉬層GL2b與第二鉭層GL1b可被局部地混合。
第一鉬層GL2a的厚度T2a及第二鉬層GL2b的厚度T2b可為約0.01奈米至約5奈米。在一些實例性實施例中，第一鉬層GL2a的厚度T2a可小於第二鉬層GL2b的厚度T2b。
圖8A是根據一些實例性實施例的半導體裝置100的平面圖。圖8B是根據一些實例性實施例的半導體裝置100的沿著圖8所示線A-A'截取的剖視圖。
參照圖8A及圖8B，半導體裝置100可包括基板102。基板102可與圖1及圖4至圖7中所示的基板SB對應。基板102的主動區104可由隔離層106界定或環繞。主動區104可在D1方 向上具有細長的島形狀。隔離層106可包含氧化矽、氮化矽、或其組合。
主動區104可包括第一雜質區110a及兩個第二雜質區110b。第一雜質區110a可設置於主動區104的中心處，且所述兩個第二雜質區110b可分別設置於主動區104的兩個端部處。第一雜質區110a及所述兩個第二雜質區110b可藉由在主動區104的上部部分上摻雜(例如植入)雜質而形成。在一些實例性實施例中，第一雜質區110a可為源極區，且第二雜質區110b可為汲極區。雜質可包括N型雜質，例如但不限於砷或磷中的至少一者；然而，實例性實施例並不限於此。舉例而言，作為另外一種選擇或附加地，雜質可包括P型雜質(例如硼)及/或其他雜質(例如碳及/或矽及/或鍺)。
閘極結構130可被稱為字元線或列。如圖8中所示，多個閘極結構130可在第一水平方向(X方向)上平行延伸。所述多個閘極結構130可在第二水平方向(Y方向)上彼此間隔開。兩個閘極結構130可與一個主動區104相交。閘極結構130可與主動區104及隔離層106相交。在一些實例性實施例中，閘極結構130的與主動區104相交的一部分的下部端部可設置於較閘極結構130的與隔離層106相交的一部分的下部端部高的水準處。在一些實例性實施例中，閘極結構130的與主動區104相交的一部分的上部端部和閘極結構130的與隔離層106相交的一部分的上部端部可設置於相同的水準處。
閘極結構130可包括位於閘極溝渠130T上或閘極溝渠130T中或與閘極溝渠130T共形的閘極介電層131、位於閘極介電層131上的第一閘極層132、位於第一閘極層132上的第二閘極層133、以及位於第二閘極層133上的閘極頂蓋層134。圖8B中所示的閘極溝渠130T可與圖1及圖4至圖7中所示的溝渠T對應。圖8B中所示的閘極介電層131可與圖1及圖4至圖7中所示的閘極介電層GD對應。圖8B中所示的第一閘極層132可與圖1中所示的第一閘極層G1、圖4中所示的第一閘極層G1a、圖5中所示的第一閘極層G1b、圖6中所示的第一閘極層G1c或圖7中所示的第一閘極層G1d對應。圖8B中所示的第二閘極層133可與圖1及圖4至圖7中所示的第二閘極層G2對應。圖8B中所示的閘極頂蓋層134可與圖1及圖4至圖7中所示的閘極頂蓋層GC對應。
第一絕緣圖案147可設置於基板102的頂表面上且可覆蓋閘極頂蓋層134的頂表面。第一絕緣圖案147可包含氧化矽、氮氧化矽、或其組合。在一些實例性實施例中，第一絕緣圖案147可包括多層。
位元線接觸插塞DC可穿過第一絕緣圖案147且可設置於第一雜質區110a中。位元線接觸插塞DC可電性連接至第一雜質區110a。位元線接觸插塞DC的下部部分可凹陷至基板102中。位元線接觸插塞DC可包含金屬、金屬氮化物、例如經摻雜的複晶矽等半導體、或其組合。金屬可包括例如鎢(W)、鈷(Co)、鎳(Ni)、鋁(Al)、Mo、釕(Ru)、鈦(Ti)、Ta、銅(Cu)、或其 組合。金屬氮化物可包括例如氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)、或其組合。半導體可包括例如Si及/或Ge。在一些實例性實施例中，位元線接觸插塞DC可包含經摻雜的複晶矽。
位元線結構BLS可包括依序堆疊於位元線接觸插塞DC上的位元線BL與第二絕緣圖案144。如圖8A中所示，位元線BL可在第二水平方向(Y方向)上平行延伸。位元線BL可在第一水平方向(X方向)上彼此間隔開。位元線BL可與行對應。位元線BL可包括第一導電圖案140及位於第一導電圖案140上的第二導電圖案142。第一導電圖案140可包含經摻雜的複晶矽，且第二導電圖案142可包含Ti、氮化鈦(TiN)、氮化鈦矽(TiSiN)、W、氮化鎢(WN)、矽化鎢(WSi)、氮化鎢矽(WSiN)、Ru、Al、Ni、Co、或其組合。第二絕緣圖案144可包含氧化矽、氮化矽、或其組合。
位元線間隔件146可形成於位元線接觸插塞DC及位元線結構BLS中的每一者的側表面處。在一些實例性實施例中，位元線間隔件146可包括多層膜結構。位元線間隔件146可包含氧化矽、氮化矽、或其組合。
儲存節點接觸件BC可接觸第二雜質區110b且可電性連接至第二雜質區110b。儲存節點接觸件BC可穿過第一絕緣圖案147。儲存節點接觸件BC的下部部分可凹陷至基板102中。儲存節點接觸件BC的頂表面可設置於較第一絕緣圖案147的頂表面高的水準處。儲存節點接觸件BC可包含經雜質摻雜的半導體材料、 金屬、金屬氮化物、或其組合。
第三絕緣圖案148可設置於第一絕緣圖案147上且可設置於相鄰的儲存節點接觸件BC之間。第三絕緣圖案148可對多個儲存節點接觸件BC進行電性絕緣。第三絕緣圖案148的頂表面可設置於較儲存節點接觸件BC的頂表面高的水準處。第三絕緣圖案148可包含例如SiO2、SiBCN、SiCN、SiOCN、SiN、或其組合。
障壁圖案150可設置於儲存節點接觸件BC及第三絕緣圖案148上。搭接接墊LP可設置於障壁圖案150上。儘管未示出，但金屬矽化物層可設置於障壁圖案150與儲存節點接觸件BC之間。金屬矽化物層可包含例如矽化鎳、矽化錳、或其組合。障壁圖案150可在實行形成搭接接墊LP的製程中保護或至少局部地保護儲存節點接觸件BC。障壁圖案150可包含TiN、Ti、TiSiN、TaN、WN、或其組合。搭接接墊LP可包含金屬、金屬矽化物、金屬氮化物、經摻雜的複晶矽、或其組合。舉例而言，搭接接墊LP可包含W。
第四絕緣圖案152可設置於相鄰的搭接接墊LP之間。第四絕緣圖案152的下部端部可穿過障壁圖案150且可接觸第三絕緣圖案148。第四絕緣圖案152的上部端部可設置於與搭接接墊LP的上部端部相同的水準處。第四絕緣圖案152可對多個搭接接墊LP進行絕緣。第四絕緣圖案152可包含氧化矽、氮化矽、或其組合。
電容器160及/或磁滯元件(hysteresis element)可設置 於搭接接墊LP上。電容器160可包括下部電極162、位於下部電極162上的電容器介電層164、以及位於電容器介電層164上的上部電極166。電容器160可更包括位於第四絕緣圖案152上的蝕刻停止層168。
如圖8B中所示，下部電極162可具有圓柱形狀。在一些實例性實施例中，與圖8B的例示不同，下部電極162可具有柱形狀或棱柱形狀。下部電極162可電性連接至搭接接墊LP。下部電極162可包含金屬、金屬氮化物、或其組合。金屬可包括例如Ti、W或其組合。金屬氮化物可包括例如TiN、WN或其組合。
電容器介電層164可共形地形成於下部電極162及蝕刻停止層168上。電容器介電層164可包含高k材料。高k材料可包括例如Al2O3、HfO2、Y2O3、ZrO2、TiO2、或其組合。所述材料可具有較SiO2的介電常數大的介電常數。
上部電極166可設置於電容器介電層164上。上部電極166可包含金屬、金屬氮化物、或其組合。金屬可包括Ti、W、Ta、Ru或其組合。金屬氮化物可包括WN、TiN、TaN、或其組合。
蝕刻停止層168可設置於第四絕緣圖案152上。蝕刻停止層168可包含氮化矽或氮氧化矽。
圖9A至圖9F是示出根據一些實例性實施例的製造或製作半導體裝置的方法的剖視圖。
參照圖9A，藉由例如使用例如乾式蝕刻製程等非等向性蝕刻來局部地對基板SB進行蝕刻，可在基板SB中形成溝渠T。 溝渠T的寬度W可為約2奈米至約20奈米(例如，約2奈米至約15奈米或約2奈米至約10奈米)。舉例而言，可在基板SB上形成罩幕圖案，且可對基板SB的藉由罩幕圖案暴露出的一部分進行蝕刻。
參照圖9B，可在基板SB的溝渠T上或溝渠T中形成閘極介電層GD。可藉由氧化製程及/或原子層沈積(atomic layer deposition，ALD)製程來形成閘極介電層GD。可例如使用包括原位蒸汽產生(in-situ steam generation，ISSG)製程的熱氧化製程來形成閘極介電層GD；然而，實例性實施例並不限於此。可在溝渠T內以及基板SB的上表面上共形地形成閘極介電層GD，且可例如使用蝕刻製程及/或化學機械平坦化(chemical mechanical planarization，CMP)製程來移除閘極介電層GD的位於基板SB的上表面上的一些部分；然而，實例性實施例並不限於此。在形成閘極介電層GD之後，可對閘極介電層GD實行退火及/或電漿處理。可在約950℃至約1,050℃下實行退火。退火或電漿處理可使用包含氮的氣體，且例如可使用N2、NO或NH3中的一或多者。退火及/或電漿處理可在閘極介電層GD中形成正的固定電荷。若退火製程及電漿製程二者均被實行，則退火製程可在電漿製程之前或之後實行，且退火製程與電漿製程可在同一製程腔室中實行或可不在同一製程腔室中實行；然而，實例性實施例並不限於此。退火製程可為快速熱退火(rapid thermal annealing，RTA)製程及/或雷射退火(laser annealing，LA)製程及/或爐退火製程；實例 性實施例並不限於此。
參照圖9C，可在閘極介電層GD上形成第一閘極層G1。可藉由ALD製程來形成第一閘極層G1。第一閘極層G1可進一步覆蓋基板SB的頂表面SBU。第一閘極層G1可包含Mo-Ta合金。
在形成第一閘極層G1之後且例如在進一步形成第二閘極層G2或者自基板SB的上表面移除第一閘極層G1之前，可對第一閘極層G1及閘極介電層GD進行退火。退火溫度可為約600℃至約900℃或約900℃至約1200℃。在一些實例性實施例中，退火可生長Mo-Ta合金的晶粒。在一些實例性實施例中，退火可改變Mo-Ta合金的結晶方向。在退火之後，第一閘極層G1的電子平均自由徑可小於溝渠T的寬度W(參見圖9A)。因此，由溝渠T的寬度W(參見圖9A)的減小引起的第一閘極層G1的電阻的增大量可減小。在退火之後，第一閘極層G1的Ta濃度可為約5原子%至約50原子%。在退火之後，第一閘極層G1的電阻率可為約30微歐姆．公分或小於30微歐姆．公分。在退火之後，第一閘極層G1的品質因數可為約2×10-16歐姆．平方米或小於2×10-16歐姆．平方米。在退火之後，第一閘極層G1的功函數可為約4.5電子伏或小於4.5電子伏。Mo-Ta合金可具有相對小的功函數及相對小的品質因數，且因此可用作第一閘極層G1的材料。在一些實例性實施例中，Mo-Ta合金的Ta可藉由在退火中與閘極介電層GD的介面反應而誘發閘極介電層GD的正的固定電荷。因此，可更多地減小第一閘極層G1的有效功函數。
參照圖9D，可移除第一閘極層G1的上部部分，使得第一閘極層G1的上部端部設置於較基板SB的頂表面SBU低的水準處。舉例而言，可單獨實行回蝕製程或結合CMP製程實行回蝕製程。
在回蝕製程之後，可對第一閘極層G1及閘極介電層GD實行退火及/或電漿處理。可在約950℃至約1,050℃下實行退火。退火及/或電漿處理可使用包含氮的氣體，且例如可使用N2、NO或NH3。在一些實例性實施例中，退火或電漿處理可在閘極介電層GD中形成正的固定電荷。在一些實例性實施例中，退火及/或電漿處理可對由回蝕製程引起的損壞進行修復。在一些實例性實施例中，可在去耦電漿氮化物(decoupled plasma nitride，DPN)腔室內實行退火及/或電漿處理；然而，實例性實施例並不限於此。
參照圖9E，可在第一閘極層G1、閘極介電層GD及基板SB上形成第二閘極層G2。在形成第二閘極層G2之後，可移除第二閘極層G2的上部部分，使得第二閘極層G2的上部端部設置於較基板SB的頂表面SBU低的水準處。舉例而言，可單獨實行回蝕製程或者結合CMP製程實行回蝕製程。
在回蝕製程之後，可對閘極介電層GD、第一閘極層G1及第二閘極層G2實行退火及/或電漿處理。可在約950℃至約1,050℃下實行退火。退火或電漿處理可使用包含氮的氣體，且例如可使用N2、NO或NH3。在一些實例性實施例中，退火或電漿處理可在閘極介電層GD中形成正的固定電荷。在一些實例性實施例 中，退火及/或電漿處理可對由回蝕製程引起的損壞進行修復。在一些實例性實施例中，可在去耦電漿氮化物(DPN)腔室內實行退火及/或電漿處理；然而，實例性實施例並不限於此。
參照圖9F，可在第二閘極層G2、閘極介電層GD及基板SB上形成閘極頂蓋層GC。可對閘極頂蓋層GC進行研磨以暴露出基板SB的頂表面SBU。舉例而言，可實行化學機械研磨(chemical mechanical polish，CMP)製程。在一些實例性實施例中，閘極頂蓋層GC的頂表面可與基板SB的頂表面SBU共面。可藉由以上參照圖9A至圖9F闡述的製造方法來製造圖1中所示的半導體裝置SD。
圖10是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
參照圖10，藉由局部地對基板SB進行蝕刻，可在基板SB中形成溝渠T。隨後，可在基板SB的溝渠T上或溝渠T內形成閘極介電層GD。在形成閘極介電層GD之後，可對閘極介電層GD實行退火及/或電漿處理。
隨後，可在閘極介電層GD上形成第一閘極層G1a。舉例而言，可在閘極介電層GD及基板SB上形成鉭層GL1，且可在鉭層GL1上形成鉬層GL2。在形成第一閘極層G1a之後，可對第一閘極層G1a及閘極介電層GD進行退火。
在一些實例性實施例中，退火溫度可相對低，以防止或減少鉭層GL1與鉬層GL2被完全混合的可能性及/或影響。舉例 而言，退火溫度可為例如約600℃至約900℃。鉭層GL1可藉由在退火中與閘極介電層GD的介面反應而誘發閘極介電層GD的正的固定電荷。因此，可更多地減小第一閘極層G1a的有效功函數。
在一些實例性實施例中，由於鉭層GL1與鉬層GL2被完全混合，如圖9C中所示，因此退火溫度可相對高以形成包含Mo-Ta合金的第一閘極層G1。舉例而言，退火溫度可為例如約900℃至約1200℃。在一些實例性實施例中，Mo-Ta合金的Ta可藉由在退火中與閘極介電層GD的介面反應而誘發閘極介電層GD的正的固定電荷。因此，可更多地減小第一閘極層G1的有效功函數。
在其中如圖9C中所示形成包含Mo-Ta合金的第一閘極層G1的情形中，可進一步實行以上參照圖9D至圖9F闡述的操作，且因此可製造圖1中所示的半導體裝置SD。
在其中在退火之後保留鉭層GL1的至少一部分及鉬層GL2的至少一部分的情形中，可進一步實行以上參照圖9D至圖9F闡述的操作，且因此，可製造圖4中所示的半導體裝置SDa。
圖11是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
參照圖11，藉由局部地對基板SB進行蝕刻，可在基板SB中形成溝渠T。隨後，可在基板SB的溝渠T上或溝渠T中形成閘極介電層GD。在形成閘極介電層GD之後，可對閘極介電層GD實行退火及/或電漿處理。
隨後，可在閘極介電層GD上形成第一閘極層G1b。舉 例而言，可在閘極介電層GD及基板SB上形成鉬層GL2，且可在鉬層GL2上形成鉭層GL1。在形成第一閘極層G1b之後，可對第一閘極層G1b及閘極介電層GD進行退火。
在一些實例性實施例中，退火溫度可相對低，以防止或減少鉭層GL1與鉬層GL2被完全混合的可能性及/或影響。舉例而言，退火溫度可為例如約600℃至約900℃。在退火中，鉬層GL2可防止或減少在閘極介電層GD中形成陷阱的可能性及/或影響。
在一些實例性實施例中，由於鉭層GL1與鉬層GL2被完全混合，如圖9C中所示，因此退火溫度可相對高以形成包含Mo-Ta合金的第一閘極層G1。舉例而言，退火溫度可為例如約900℃至約1200℃。在一些實例性實施例中，Mo-Ta合金的Ta可藉由在退火中與閘極介電層GD的介面反應而誘發閘極介電層GD的正的固定電荷。因此，可更多地減小第一閘極層G1的有效功函數。
在其中如圖9C中所示形成包含Mo-Ta合金的第一閘極層G1的情形中，可進一步實行以上參照圖9D至圖9F闡述的操作，且因此，可製造圖1中所示的半導體裝置SD。
在其中在退火之後保留鉭層GL1的至少一部分及鉬層GL2的至少一部分的情形中，可進一步實行以上參照圖9D至圖9F闡述的操作，且因此，可製造圖5中所示的半導體裝置SDb。
圖12是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
參照圖12，藉由局部地對基板SB進行蝕刻，可在基板SB中形成溝渠T。隨後，可在基板SB的溝渠T上形成閘極介電層GD。在形成閘極介電層GD之後，可對閘極介電層GD實行退火或電漿處理。
隨後，可在閘極介電層GD上形成第一閘極層G1c。舉例而言，可在閘極介電層GD及基板SB上形成第一鉭層GL1a，且可在第一鉭層GL1a上形成第一鉬層GL2a。可在第一鉬層GL2a上形成第二鉭層GL1b，且可在第二鉭層GL1b上形成第二鉬層GL2b。在一些實例性實施例中，第一鉭層GL1a的厚度T1a-1可大於第二鉭層GL1b的厚度T1b-1。在形成第一閘極層G1c之後，可對第一閘極層G1c及閘極介電層GD進行退火。
在一些實例性實施例中，退火溫度可相對低，以防止第一鉭層GL1a及第二鉭層GL1b與第一鉬層GL2a及第二鉬層GL2b的完全結合。舉例而言，退火溫度可為例如約600℃至約900℃。第一鉭層GL1a可藉由在退火中與閘極介電層GD的介面反應而誘發閘極介電層GD的正的固定電荷。因此，可減小第一閘極層G1c的有效功函數。
在一些實例性實施例中，由於第一鉭層GL1a及第二鉭層GL1b與第一鉬層GL2a及第二鉬層GL2b被完全混合，如圖9C中所示，因此退火溫度可相對高以形成包含Mo-Ta合金的第一閘極層G1。舉例而言，退火溫度可為例如約900℃至約1200℃。在一些實例性實施例中，Mo-Ta合金的Ta可藉由在退火中與閘極介 電層GD的介面反應而誘發閘極介電層GD的正的固定電荷。因此，可更多地減小第一閘極層G1的有效功函數。
在一些實例性實施例中，由於退火之前第一鉭層GL1a的厚度T1a-1大於第二鉭層GL1b的厚度T1b-1，因此第一閘極層G1的Ta濃度可在閘極介電層GD附近最高。因此，可有利於Ta與閘極介電層GD之間的反應。
在其中如圖9C中所示形成包含Mo-Ta合金的第一閘極層G1的情形中，可進一步實行以上參照圖9D至圖9F闡述的操作，且因此可製造圖1中所示的半導體裝置SD。
在其中在退火之後保留第一鉭層GL1a的至少一部分、第二鉭層GL1b的至少一部分、第一鉬層GL2a的至少一部分及第二鉬層GL2b的至少一部分的情形中，可進一步實行以上參照圖9D至圖9F闡述的操作，且因此，可製造圖6中所示的半導體裝置SDc。
圖13是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
參照圖13，藉由局部地對基板SB進行蝕刻，可在基板SB中形成溝渠T。隨後，可在基板SB的溝渠T上形成閘極介電層GD。在形成閘極介電層GD之後，可對閘極介電層GD實行退火或電漿處理。
隨後，可在閘極介電層GD上形成第一閘極層G1d。舉例而言，可在閘極介電層GD及基板SB上形成第一鉬層GL2a， 且可在第一鉬層GL2a上形成第一鉭層GL1a。可在第一鉭層GL1a上形成第二鉬層GL2b，且可在第二鉬層GL2b上形成第二鉭層GL1b。在一些實例性實施例中，第一鉬層GL2a的厚度T2a-1可小於第二鉬層GL2b的厚度T2b-1。在形成第一閘極層G1d之後，可對第一閘極層G1d及閘極介電層GD進行退火。
在一些實例性實施例中，退火溫度可相對低，以防止第一鉭層GL1a及第二鉭層GL1b與第一鉬層GL2a及第二鉬層GL2b的完全結合。舉例而言，退火溫度可為例如約600℃至約900℃。在退火中，第一鉬層GL2a可防止或減少在閘極介電層GD中形成的陷阱。
在一些實例性實施例中，由於第一鉭層GL1a及第二鉭層GL1b與第一鉬層GL2a及第二鉬層GL2b被完全混合，如圖9C中所示，因此退火溫度可相對高以形成包含Mo-Ta合金的第一閘極層G1。舉例而言，退火溫度可為例如約900℃至約1200℃。在一些實例性實施例中，Mo-Ta合金的Ta可藉由在退火中與閘極介電層GD的介面反應而誘發閘極介電層GD的正的固定電荷。因此，可更多地減小第一閘極層G1的有效功函數。
在一些實例性實施例中，由於退火之前第一鉭層GL2a的厚度T2a-1大於第二鉭層GL2b的厚度T2b-1，因此第一閘極層G1的Ta濃度可在閘極介電層GD附近最高。因此，可有利於Ta與閘極介電層GD之間的反應。
在其中如圖9C中所示形成包含Mo-Ta合金的第一閘極 層G1的情形中，可進一步實行以上參照圖9D至圖9F闡述的操作，且因此可製造圖1中所示的半導體裝置SD。
在其中在退火之後保留第一鉭層GL1a的至少一部分、第二鉭層GL1b的至少一部分、第一鉬層GL2a的至少一部分及第二鉬層GL2b的至少一部分的情形中，可進一步實行以上參照圖9D至圖9F闡述的操作，且因此，可製造圖7中所示的半導體裝置SDd。
各種實例性實施例並不是為了限制本發明概念而是為了闡述本發明概念，且本發明概念的範圍不受實施例限制。本發明概念的範圍必須由所附申請專利範圍進行解釋，且等效範圍內的所有精神必須被解釋為包括於本發明概念的範圍中。
當在本說明書中結合數值使用用語「約」或「實質上」時，旨在使相關聯的數值包括所述數值附近的製造或操作容差(例如，±10%)。此外，當結合幾何形狀使用用詞「大體上」及「實質上」時，旨在不要求幾何形狀的精確度，但所述形狀的寬容度(latitude)處於本揭露的範圍內。此外，當結合材料組成物使用用詞「大體上」及「實質上」時，旨在不要求材料的準確度，但所述材料的寬容度處於本揭露的範圍內。
此外，無論數值或形狀是否被「約」或「實質上」修飾，將理解，該些值及形狀應被解釋為包括所述數值或形狀附近的製造或操作容差(例如，±10%)。因此，儘管在實例性實施例的說明中使用用語「相同」、「一致」或「相等」，但應理解，可能存在一 些不精確。因此，當一個元件或一個數值被稱為與另一元件相同或等於另一數值時，應理解，在期望的製造或操作容差範圍(例如，±10%)內，一個元件或數值與另一元件或另一數值相同。
儘管已參照本發明概念的各種實例性實施例具體示出並闡述本發明概念，但將理解，可在不背離以下申請專利範圍的精神及範圍的條件下在本文中進行形式及細節上的各種改變。此外，實例性實施例並不一定相互排斥。舉例而言，一些實例性實施例可包括參照一或多個圖闡述的一或多個特徵，且亦可包括參照一或多個其他圖闡述的一或多個其他特徵。
G1c:第一閘極層
GD:閘極介電層
GL1a:第一鉭層
GL1b:第二鉭層
GL2a:第一鉬層
GL2b:第二鉬層
SB:基板
SBU:頂表面
T:溝渠
T1a-1、T1b-1:厚度

Claims (10)

  1. 一種製造半導體裝置的方法，所述方法包括： 在基板中形成溝渠； 在所述溝渠上形成閘極介電層； 在所述閘極介電層上形成閘極層；以及 對所述閘極介電層及所述閘極層進行第一退火， 其中，在所述第一退火之後，所述閘極層包含鉬-鉭合金。
  2. 如請求項1所述的方法，其中在所述第一退火之後，所述溝渠的寬度大於所述閘極層的電子平均自由徑。
  3. 如請求項1所述的方法，其中，在所述第一退火之後，所述閘極層的電阻率為30 μΩ∙cm（微歐姆-公分）或小於30 μΩ∙cm（微歐姆-公分）。
  4. 如請求項1所述的方法，其中所述閘極層的鉭濃度5原子%以上且50原子%以下。
  5. 如請求項1所述的方法，其中所述閘極層在所述第一退火之後的品質因數為2×10 -16歐姆∙平方米或小於2×10 -16歐姆∙平方米，且 所述閘極層的所述品質因數由所述閘極層的電阻率與所述閘極層的電子平均自由徑的相乘來定義。
  6. 如請求項1所述的方法，其中所述閘極層在所述第一退火之後的有效功函數為4.5電子伏或小於4.5電子伏。
  7. 一種製造半導體裝置的方法，所述方法包括： 在基板中形成溝渠； 在所述溝渠上形成閘極介電層； 在所述閘極介電層上形成閘極層；以及 對所述閘極介電層及所述閘極層進行退火， 其中形成所述閘極層包括： 在所述閘極介電層上形成第一鉭層，以及 在所述第一鉭層上形成第一鉬層。
  8. 如請求項7所述的方法，其中在所述退火中，所述第一鉭層與所述閘極介電層發生反應。
  9. 如請求項7所述的方法，其中在所述退火中，在所述閘極介電層中形成正的固定電荷。
  10. 一種製造半導體裝置的方法，所述方法包括： 在基板中形成溝渠； 在所述溝渠上形成閘極介電層； 在所述閘極介電層上形成閘極層；以及 對所述閘極介電層及所述閘極層進行退火， 其中形成所述閘極層包括： 在所述閘極介電層上形成第一鉬層；以及 在所述第一鉬層上形成第一鉭層。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI495037B (zh) * 2007-09-18 2015-08-01 Samsung Electronics Co Ltd 具有減小厚度之半導體裝置，使用該裝置之電子產品及製造該裝置之方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653212B1 (en) * 1999-04-20 2003-11-25 Sony Corporation Method and apparatus for thin-film deposition, and method of manufacturing thin-film semiconductor device
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8120072B2 (en) * 2008-07-24 2012-02-21 Micron Technology, Inc. JFET devices with increased barrier height and methods of making same
US8598027B2 (en) * 2010-01-20 2013-12-03 International Business Machines Corporation High-K transistors with low threshold voltage
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
KR102185282B1 (ko) * 2014-01-06 2020-12-01 삼성전자 주식회사 고정 양전하 함유층을 가지는 반도체 소자
DE102014115243B4 (de) * 2014-10-20 2021-03-04 Universität Stuttgart Verfahren zur Herstellung von Dünnschichttransistoren zusammen mit anderen Bauelementen auf einem Substrat
CN108807384B (zh) * 2017-05-04 2019-10-18 联华电子股份有限公司 半导体元件及其制作方法
US11081584B2 (en) * 2018-10-30 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices using a capping layer in forming gate electrode and semiconductor devices
KR102814838B1 (ko) * 2019-01-25 2025-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11164796B2 (en) * 2019-03-14 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
US11217524B1 (en) * 2020-06-12 2022-01-04 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same
US11508816B2 (en) * 2021-03-04 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI495037B (zh) * 2007-09-18 2015-08-01 Samsung Electronics Co Ltd 具有減小厚度之半導體裝置，使用該裝置之電子產品及製造該裝置之方法

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