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KR102814838B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102814838B1
KR102814838B1 KR1020190009898A KR20190009898A KR102814838B1 KR 102814838 B1 KR102814838 B1 KR 102814838B1 KR 1020190009898 A KR1020190009898 A KR 1020190009898A KR 20190009898 A KR20190009898 A KR 20190009898A KR 102814838 B1 KR102814838 B1 KR 102814838B1
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Abstract

금속 패턴들을 포함하는 반도체 장치가 제공된다. 반도체 장치는 제 1 영역 및 제 2 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치되며, 상기 제 1 영역에서 제 1 폭을 갖는 제 1 오프닝 및 상기 제 2 영역에서 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 오프닝를 갖는 층간 절연막; 상기 제 1 오프닝 내에 채워진 제 1 금속 패턴; 및 상기 제 2 오프닝 내의 제 2 금속 패턴 및 상기 제 2 금속 패턴 상의 매립 패턴을 포함하되, 상기 제 1 및 제 2 금속 패턴은 동일한 금속 물질을 포함하고, 상기 매립 패턴은 비금속 물질로 이루어질 수 있다.

Description

반도체 장치 및 그 제조 방법 {Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게, 루테늄을 함유한 금속 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 그러나, 최소 선폭(Critical Dimension: CD)의 감소에 따른 배선의 저항 증가와 배선들 간의 정전 용량의 증가로 인해 고속 동작의 구현에 어려움이 있다. 따라서, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 루테늄을 함유한 금속 패턴을 포함하는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 제 1 영역 및 제 2 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치되며, 상기 제 1 영역에서 제 1 폭을 갖는 제 1 오프닝 및 상기 제 2 영역에서 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 오프닝를 갖는 층간 절연막; 상기 제 1 오프닝 내에 채워진 제 1 금속 패턴; 및 상기 제 2 오프닝 내의 제 2 금속 패턴 및 상기 제 2 금속 패턴 상의 매립 패턴을 포함하되, 상기 제 1 및 제 2 금속 패턴은 동일한 금속 물질을 포함하고, 상기 매립 패턴은 비금속 물질로 이루어질 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 제 1 영역 및 제 2 영역을 포함하는 반도체 기판; 상기 제 1 영역에서 제 1 폭을 갖는 제 1 트렌치 및 상기 제 2 영역에서 제 1 폭보다 큰 제 2 폭을 갖는 제 2 트렌치를 포함하는 층간 절연막; 상기 제 1 트렌치를 채우는 제 1 금속 패턴; 상기 제 2 트렌치의 일부를 채우는 제 2 금속 패턴; 상기 제 2 금속 패턴이 형성된 상기 제 2 트렌치를 채우는 매립 패턴; 상기 제 1 및 제 2 금속 패턴들은 금속 물질을 포함하고, 상기 매립 패턴은 비금속 물질을 포함하되, 상기 매립 패턴의 상면은 상기 제 1 금속 패턴의 상면보다 낮은 레벨에 위치할 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 층간 절연막을 형성하는 것; 상기 층간 절연막에 제 1 트렌치 및 제 2 트렌치를 형성하되, 상기 제 2 트렌치의 폭이 상기 제 1 트렌치의 폭보다 큰 것; 상기 층간 절연막 상에 금속막을 형성하되, 상기 금속막은 상기 제 1 트렌치를 채우며 상기 제 2 트렌치의 내벽을 덮되, 상기 제 2 트렌치에서 리세스부를 정의하는 것; 상기 금속막 상에 비금속 물질로 이루어진 매립막을 형성하되, 상기 매립막은 상기 리세스부를 채우는 것; 및 상기 매립막 및 상기 금속막에 대한 평탄화 공정을 수행하여 상기 층간 절연막의 상면을 노출시키는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 따르면, 제 1 영역에서 선폭 또는 직경이 작고, 귀금속 물질을 포함하는 금속 패턴들을 형성하는 동안 제 2 영역의 폭이 넓은 오프닝이 금속막 및 매립막으로 완전히 채워질 수 있다. 이에 따라, 제 2 영역에서 귀금속 물질을 포함하는 금속막에 대한 연마 시간이 감소될 수 있다.
이에 더하여, 매립막이 비금속 물질로 형성되므로, 제 1 영역에서 금속 패턴들을 형성하는 동안 제 2 영역에서 금속막과 매립막 사이에서 부식(erosion)이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 사용되는 반도체 장비를 나타내는 도면이다.
도 8 및 도 9는 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 도면들이다.
도 10은 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 11은 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 단면도로서, 도 10의 III-III'선, IV-IV' 선, 및 V-V' 선을 따라 자른 단면들을 나타내다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 13 및 도 14는 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 단면도로서, 도 12의 VI-VI'선, VII-VII' 선, 및 VIII-VIII' 선을 따라 자른 단면들을 나타낸다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 16은 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 단면도로서, 도 15의 IX-IX' 선, X-X'선, 및 XI-XI' 선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 2 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다. 도 7은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 사용되는 반도체 장비를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)은 제 1 영역(R1) 및 제 2 영역(R2)을 포함할 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
반도체 소자들(미도시)을 포함하는 하부막(110)이 반도체 기판(100) 상에 형성될 수 있다. 하부막(110)은 도전 패턴들 및 절연막들을 포함할 수 있다. 예를 들어, 하부막(110)은 MOS 트랜지스터들, 캐패시터, 저항, 콘택 플러그들, 및 연결 배선들을 포함할 수 있다.
하부막(110)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 다른 예로, 하부막(110)은 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있으며, 적어도 하나 이상의 막들로 구성될 수 있다. 하부막(110)은 예를 들어, 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성될 수 있다.
하부막(110) 상에 층간 절연막(120)이 배치될 수 있으며, 하부막(110)과 층간 절연막(120) 사이에 식각 정지막(111)이 배치될 수 있다. 층간 절연막(120)은 예를 들어, HDP 산화막, TEOS막, PE-TEOS막, USG막, BSG막, PSG막, BPSG막, SOG막, TOSZ막 또는 일들의 조합으로 이루어질 수 있다. 이와 달리, 층간 절연막(120)은 실리콘 산화막보다 유전 상수가 낮은 저유전 물질로 형성될 수 있다. 층간 절연막(120)은 약 1.0 내지 3.0의 유전 상수를 가질 수 있으며, 유기, 무기 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다. 다른 예로, 층간 절연막(120)은 다공성(porous) 또는 비다공성일 수 있다. 층간 절연막(120)은 예를 들어, 불순물이 도우프된 실리콘 산화막 계열 물질 또는 저유전율(Low-k)을 갖는 유기폴리머로 형성될 수 있다. 식각 정지막(111)은, 예를 들어, SiN막, SiON막, SiC막, SiCN막, SiOCH막, SiOC막 및 SiOF막과 같은 절연 물질을 포함할 수 있다.
제 1 영역(R1)의 층간 절연막(120)에 제 1 트렌치들(T1)이 형성될 수 있으며, 제 2 영역(R2)의 층간 절연막(120)에 제 2 트렌치들(T2)이 형성될 수 있다. 제 1 및 제 2 트렌치들(T1, T2)은 층간 절연막(120) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 이용하여 층간 절연막(120)을 이방성 식각함으로써 형성될 수 있다.
제 1 및 제 2 트렌치들(T1, T2)은 하부막(110) 또는 식각 정지막(111)을 노출시킬 수 있다. 제 1 및 제 2 트렌치들(T1, T2)은 동시에 형성되므로, 제 1 및 제 2 트렌치들(T1, T2)의 깊이는 실질적으로 동일할 수 있다. 이와 달리, 제 2 트렌치(T2)의 깊이가 제 1 트렌치들(T1)의 깊이보다 클 수도 있다.
제 1 트렌치들(T1)은 일 방향으로 연장되는 라인 형태를 가질 수 있으며, 제 1 폭(W1)을 가지며, 제 1 간격(S1)으로 서로 이격될 수 있다. 실시예들에서, 제 1 트렌치들(T)의 제 1 폭(W1)은 약 1nm 내지 약 30nm일 수 있다.
제 2 트렌치들(T2)은 일 방향으로 연장되는 라인 형태를 가질 수 있으며, 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다. 제 2 트렌치들(T2)은 제 1 간격(S1)보다 큰 제 2 간격(S2)으로 서로 이격될 수 있다. 실시예들에서, 제 2 트렌치들(T2)의 제 2 폭(W2)은 약 50nm 내지 약 1100nm일 수 있다.
도 1 및 도 3을 참조하면, 제 1 및 제 2 트렌치들(T1, T2)이 형성된 층간 절연막(120) 상에 배리어 금속막(131) 및 금속막(133)이 차례로 증착될 수 있다. 배리어 금속막(131) 및 금속막(133)은 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 이용하여 형성될 수 있다.
배리어 금속막(131)이 제 1 및 제 2 트렌치들(T1, T2)이 형성된 층간 절연막(120)의 표면 상에 균일한 두께로 형성될 수 있다. 배리어 금속막(131)은 제 1 및 제 2 트렌치들(T1, T2) 내에 형성되는 금속막(133)의 확산을 방지하거나, 층간 절연막(120)과 금속막(133) 사이의 접착력을 향상시킬 수 있다. 배리어 금속막(131)은 예를 들어, Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 배리어 금속막(131)은 약 1Å 내지 50 Å의 두께를 가질 수 있다.
금속막(133)은 금속 물질로 이루어질 수 있다. 금속막(133)을 이루는 금속 물질에서 전자의 평균자유행로(electron mean free path)는 제 1 트렌치(T1)의 제 1 폭(W1)보다 작을 수 있다. 실시예들에서, 금속막(133)은 귀금속 물질로 일워질 수 있다. 예를 들어, 금속막(133)은 레늄(Re), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 은(Ag), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 및 금(Au) 중에서 선택된 적어도 하나를 포함할 수 있다.
일 예로, 금속막(133)은 약 10.8 ㎚의 평균자유행로를 갖는 루테늄(Ru)으로 이루어질 수 있다. 루테늄으로 이루어진 금속막(133)을 증착시 소스 가스로서, 루테늄카르보닐(Ru3(CO)12), (시클로펜타디에닐)(2,4-디메틸펜타디에닐)루테늄, 비스(시클로펜타디에닐)(2,4-메틸펜타디에닐)루테늄, (2,4-디메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄, 비스(2,4-메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄과 같은 루테늄의 화합물이 이용될 수 있다.
금속막(133)의 증착 두께는 제 1 트렌치(T1)의 제 1 폭(W1)의 약 1/2보다 클 수 있으며, 제 1 폭(W1)보다 작을 수 있다. 이에 따라, 금속막(133)은 제 2 트렌치(T2) 일부를 채울 수 있으며, 제 2 트렌치(T2) 내에서 리세스부를 형성할 수 있다. 금속막(133)을 증착시 제 2 트렌치(T2)의 바닥면에서 두께와 제 2 트렌치(T2)의 측벽 상에서 두께는 실질적으로 동일할 수 있다.
이어서, 도 1 및 도 4를 참조하면, 금속막(133) 상에 매립막(140)이 증착될 수 있다. 매립막(140)은 금속막(133)이 형성된 제 2 트렌치(T2)를 완전히 매립할 수 있도록 증착될 수 있다. 매립막(140)은 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 이용하여 형성될 수 있다. 매립막(140)의 증착 두께는 제 2 트렌치(T2)의 제 2 폭(W2)의 약 1/2보다 클 수 있다.
매립막(140)은 후속 공정으로 수행되는 제 1 평탄화 공정에서 금속막(133)과 선택비가 낮은 물질로 이루어질 수 있다. 매립막(140)은 금속막(133)과 다른 물질로 이루어질 수 있다. 매립막(140)은 비금속 물질로 이루어질 수 있다. 또한, 매립막(140)은 TiN과 같은 세라믹 물질을 포함하거나, 층간 절연막(120) 보다 유전상수가 낮은 저유전 물질로 이루어질 수 있다.
매립막(140)은 산소, 질소, 또는 탄소 중 적어도 하나를 포함하는 제 1 원소 및 금속 원소 또는 반도체 원소 중 적어도 하나를 포함하는 제 2 원소를 함유할 수 있다. 매립막(140)은, 예를 들어, TiN막, 실리콘 산화막, SiN막, SiON막, SiC막, SiCN막, SiOCH막, SiOC막, SiOF막 또는 이들의 조합을 포함할 수 있다.
매립막(140)을 증착한 후, 매립막(140), 금속막(133), 및 배리어 금속막(131)에 대한 1 차 평탄화 공정이 수행될 수 있다. 평탄화 공정으로 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 수행될 수 있다.
제 1 평탄화 공정은 층간 절연막(120)의 상면이 노출될 때까지 수행될 수 있다. 상세하게, 제 1 평탄화 공정시, 제 1 슬러리를 이용하여 매립막(140) 및 금속막(133)이 동시에 연마될 수 있다. 제 1 슬러리는 균일하게 분산된 산화 입자, 연마제, pH 조절제, 및 물을 포함할 수 있다. 제 1 슬러리는 층간 절연막(120)과 금속막(133) 사이에 높은 연마 선택성을 가질 수 있다. 제 1 슬러리 내의 연마제는 예를 들어, 실리카, 알루미나, 세리아, 지르코니아, 또는 이들의 조합에서 선택될 수 있다. 일 예로, 연마제는 SiOx, AlxOy, 또는 CexOy (여기서, x, y는 1~5) 중에서 선택될 수 있다. 제 1 슬러리 내의 pH 조절제는 수산화칼륨, 수산화암모늄, 및 수산화 테트라알킬암모늄을 포함할 수 있다. 제 1 슬러리는 제 1 평탄화 공정시 약 7 내지 14의 pH를 갖도록 유지될 수 있다.
제 1 평탄화 공정시 매립막(140)의 연마율과 금속막(133)의 연마율이 유사할 수 있다. 예를 들어, 제 1 평탄화 공정에서, 금속막(133) 대 매립막(140)의 연마율(Å/분)은 약 5:1 내지 약 1:5일 수 있다. 보다 상세하게, 제 1 평탄화 공정에서, 금속막(133) 대 매립막(140)의 연마율(Å/분)은 약 1:1일 수 있다.
제 1 평탄화 공정에 의해, 도 5에 도시된 바와 같이, 각각의 제 1 트렌치들(T1) 내에 제 1 예비 배리어 금속 패턴(131a) 및 제 1 예비 금속 패턴(133a)이 형성될 수 있으며, 각각의 제 2 트렌치들(T2) 내에 제 2 예비 배리어 금속 패턴(131b), 제 2 예비 금속 패턴(133b), 및 예비 매립 패턴(141)이 형성될 수 있다.
실시예들에 따르면, 제 1 및 제 2 영역들(R1, R2)에서 동시에 제 1 평탄화 공정을 수행하는 동안 제 2 영역(R2)에서 매립막(140)이 금속막(133)이 형성된 제 2 트렌치(T2) 내에 채워져 있으므로, 제 2 트렌치(T2)가 차지하는 면적에 비해 제 2 영역(R2)에서 금속막(133)에 대한 연마 시간이 감소될 수 있다. 또한, 매립막(140)이 비금속 물질로 형성되므로, 제 1 평탄화 공정 동안 제 2 영역(R2)에서 금속막(133)과 매립막(140) 사이에서 부식(erosion)이 발생하는 것을 방지할 수 있다.
제 1 및 제 2 영역들(R1, R2)에서 동시에 제 1 평탄화 공정을 수행하는 동안, 제 2 트렌치들(T2)은 매립막(140)에 의해 완전히 채워져 있으므로, 제 2 영역(R2)에서 평탄화 공정의 불량, 예를 들어, 디싱(dishing) 현상을 줄일 수 있다.
제 1 평탄화 공정에서 매립막(140)과 금속막(133)이 동시에 연마되는 것으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 금속막(133)에 대해 높은 선택성을 갖는 슬러리를 사용하여 매립막(140)에 대한 평탄화 공정을 먼저 수행한 후, 매립막(140)에 대해 높은 선택성을 갖는 슬러리를 사용하여 금속막(133)에 대한 평탄화 공정을 수행하여 층간 절연막(120)의 상면을 노출시킬 수 있다.
이어서, 도 1 및 도 6을 참조하면, 층간 절연막(120), 예비 매립 패턴(141), 제 1 및 제 2 예비 금속 패턴들(133a, 133b), 및 제 1 및 제 2 예비 배리어 금속 패턴들(131a, 131b)에 대한 제 2 평탄화 공정이 수행될 수 있다.
제 2 평탄화 공정시 제 2 슬러리가 사용될 수 있으며, 제 2 슬러리는 예비 매립 패턴(141), 제 1 및 제 2 예비 금속 패턴들(133a, 133b) 및 제 1 및 제 2 예비 배리어 금속 패턴들(131a, 131b), 및 층간 절연막(120) 사이에 연마 선택성을 갖지 않을 수 있다. 즉, 제 2 평탄화 공정에 의해 예비 매립 패턴(141), 제 1 및 제 2 예비 금속 패턴들(133a, 133b), 제 1 및 제 2 예비 배리어 금속 패턴들(131a, 131b), 및 층간 절연막(120)의 두께가 감소될 수 있다.
제 2 평탄화 공정에 의해 도 1 및 도 6에 도시된 바와 같이, 제 1 트렌치들(T1) 내에 제 1 배리어 금속 패턴(132a) 및 제 1 금속 패턴(134a)이 형성될 수 있으며, 제 2 트렌치들(T2) 내에 제 2 배리어 금속 패턴(132b) 및 제 2 금속 패턴들(134b)이 형성될 수 있다. 제 2 금속 패턴들(134b)은 제 2 트렌치(T2)의 바닥면을 덮는 바닥부 및 바닥부로부터 연장되어 제 2 트렌치(T2)의 측벽을 덮는 측벽부를 포함할 수 있다. 여기서, 바닥부의 두께는 제 1 트렌치(T1)의 폭의 약 1/2보다 크고, 제 1 트렌치(T1)의 폭보다 작을 수 있다.
제 2 평탄화 공정에 의해 제 1 금속 패턴들(134a) 사이의 층간 절연막(120) 표면에 잔류하는 금속 물질들이 제거될 수 있으므로, 제 1 금속 패턴들(134a) 간의 전기적 단락은 방지될 수 있다.
제 2 평탄화 공정에서, 제 1 및 제 2 금속 패턴들(134a, 134b)의 연마율이 가장 낮을 수 있으며, 이러한 경우, 제 1 금속 패턴(134a)의 상면이 층간 절연막(120)의 상면보다 높은 레벨에 위치할 수 있다. 제 1 금속 패턴들(134a)은 위로 볼록한 라운진 상면을 가질 수도 있다. 제 1 금속 패턴들(134a) 상면들의 최고점은 층간 절연막(120)의 상면보다 높은 레벨에 위치할 수 있다.
제 2 평탄화 공정 동안 매립 패턴(142)의 연마율이 제 1 및 제 2 금속 패턴들(134a, 134b)의 연마율보다 클 수 있다. 이러한 경우, 제 2 영역(R2)에서 매립 패턴(142)의 상면에서 디싱 현상이 발생할 수도 있다. 이에 따라, 매립 패턴(142)의 상면이 아래로 오목한 라운드진 상면을 가질 수도 있다. 매립 패턴의 상면의 최저점은 층간 절연막(120)의 상면보다 낮은 레벨에 위치할 수 있다.
실시예들에서, 제 1 및 제 2 영역들(R1, R2)에 라인 형태의 제 1 및 제 2 트렌치들(T1, T2)이 형성되는 것으로 예시하였으나, 제 1 및 제 2 트렌치들(T1, T2) 대신 다각형 형태의 오프닝들이 형성될 수도 있다.
실시예들에 따르면, 제 1 영역(R1)에 제공된 제 1 금속 패턴들(134a)은 반도체 메모리 소자들 또는 로직 소자들과 연결되는 금속 배선들일 수 있다. 제 2 영역(R2)에 제공된 제 2 금속 패턴들(134b)은 다이오드, 저항(resistor), 캐패시터, 또는 인덕터와 같은 주변 로직 소자들, 도전 패드들, 정렬 키(alignment key), 또는 포토 키(photo key)를 구성할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 사용되는 반도체 장비를 나타내는 도면이다.
도 7에 도시된 반도체 장비는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 사용되는 복수 개의 플래튼들을 구비하는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)를 개시한다.
도 7을 참조하면, 반도체 장비는 공정 챔버(200), 3개의 플래튼들(platens; 210), 4개의 연마 헤드들(220), 4개의 연마 패드들(230), 슬러리 공급부들(240), 회전 암들(arms; 250), 웨이퍼 교환 기구(260), 및 이송 로봇(270)을 포함할 수 있다. 이에 더하여, 반도체 장비는 연마 패드들(230)의 표면 거칠기를 조절하여 일정한 연마율을 유지시키기 위한 패드 컨디셔너(미도시)를 더 포함할 수 있다. 반도체 장비는 세정액 공급부(미도시)를 더 포함할 수 있다.
각각의 플래튼들(210) 상에 연마 패드들(230)이 각각 장착될 수 있다. 각각의 플래튼들(210)에 슬러리 공급부(240) 및 세정액 공급부가 배치될 수 있다.
회전 암들(250)은 회전축(255)으로부터 방사형으로 각각 연장될 수 있다. 회전축(255)이 회전함에 따라, 회전 암들(250) 역시 회전할 수 있다.
연마 헤드들(220)은 회전 가능한 회전 암들(250)에 부착되어 플래튼들(210) 상으로 이동될 수 있다. 연마 헤드들(220)은 승강 동작과 회전 동작이 각각 독립적으로 가능하도록 구성될 수 있다. 웨이퍼 교환 기구(260)는 연마를 위해 기판을 이송하거나, 반출할 수 있다. 이송 로봇(270)은 기판을 공정 챔버(200)의 외부, 예를 들어, 세정 챔버, 증착 챔버 등으로부터 이송 받아 공정 챔버(200)의 웨이퍼 교환 기구(260)로 이송할 수 있다.
실시예들에 따르면, 앞서 도 5를 참조하여 설명한 제 1 평탄화 공정은 플래튼들(210) 중 제 1 플래튼에서 수행될 수 있다. 제 1 플래튼에서 제 1 슬러리를 이용한 제 1 평탄화 공정 후, 세정액을 이용한 화학 세정(chemical rinse) 공정이 수행될 수 있다. 이어서, 기판이 플래튼들(210) 중 제 2 플래튼으로 이송되고, 앞서 도 6을 참조하여 설명한 제 2 평탄화 공정이 수행될 수 있다. 제 2 슬러리를 이용한 제 2 평탄화 공정 후, 세정액을 이용한 화학 세정 공정이 수행될 수 있다.
도 8 및 도 9는 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 도면들이다. 설명의 간략함을 위해 도 1 내지 도 7을 참조하여 설명한 바와 중복되는 내용들은 생략하고 차이점에 대해서 설명한다.
도 8을 참조하면, 반도체 기판(100)은 제 1 및 제 2 영역들(R1, R2)을 포함할 수 있으며, 앞서 도 1 내지 도 7을 참조하여 설명한 것처럼, 제 1 영역(R1)의 층간 절연막(120) 내에 제 1 금속 패턴들(134a)이 형성되고, 제 2 영역(R2)의 층간 절연막(120) 내에 제 2 금속 패턴(134b) 및 매립 패턴(142)이 형성될 수 있다. 제 1 금속 패턴들(134a)은 제 1 폭(W1)을 갖는 라인 패턴들일 수 있으며, 제 2 금속 패턴(134b)은 제 1 폭(W1)보다 큰 제 2 폭(W2)을 갖는 라인 패턴일 수 있다.
제 1 상부 절연막(150)이 층간 절연막(120) 상에 배치될 수 있으며, 제 1 상부 절연막(150)이 제 1 및 제 2 금속 패턴들(134a, 134b), 및 매립 패턴(142)을 덮을 수 있다.
제 1 영역(R1)에서, 콘택 플러그들(CP)이 제 1 상부 절연막(150)을 관통하여 제 1 금속 패턴들(134a)에 선택적으로 연결될 수 있다. 콘택 플러그들(CP) 각각은 배리어 금속막 및 금속막을 포함할 수 있다. 여기서, 콘택 플러그들(CP)의 금속막은 제 1 금속 패턴들(134a)과 다른 금속 물질로 이루어질 수 있다. 콘택 플러그들(CP)은 예를 들어, 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 및 알루미늄(Al)과 같은 금속물질을 포함할 수 있다.
제 2 상부 절연막(160)이 제 1 상부 절연막(150) 상에 배치될 수 있으며, 제 1 영역(R1)의 제 2 상부 절연막(150) 내에 상부 배선들(UWP)이 배치될 수 있다. 상부 배선들(UWP)은 콘택 플러그들(CP)과 접촉할 수 있으며, 제 1 금속 패턴(134a)의 제 1 폭(W1)보다 큰 제 3 폭(W3)을 가질 수 있다.
상부 배선들(UWP)은 제 1 및 제 2 금속 패턴들(134a, 134b)을 구성하는 제 1 금속 물질과 다른 제 2 금속 물질을 포함할 수 있다. 제 2 금속 물질의 평균자유행로는 제 1 금속 물질의 평균자유행로보다 클 수 있다. 일 예로, 제 1 금속 물질은 루테늄(Ru)일 수 있으며, 제 2 금속 물질은 구리(Cu)일 수 있다. 상부 배선들(UWP) 각각은 배리어 금속막(BM) 및 금속막(MP)을 포함할 수 있으며, 금속막(MP)은 구리 또는 구리 합금을 포함할 수 있다.
도 9를 참조하면, 제 1 영역(R1)의 반도체 기판(100) 상에 복수 개의 제 1 트랜지스터들이 제공될 수 있으며, 제 2 영역(R2)의 반도체 기판 상에 복수 개의 제 2 트랜지스터들이 제공될 수 있다.
상세하게, 제 1 및 제 2 영역들(R1, R2)의 반도체 기판(100) 상에 게이트 전극들(GE)이 배치될 수 있으며, 게이트 전극들(GE)과 반도체 기판(100) 사이에 게이트 절연막들(GI)이 배치될 수 있다. 소오스/드레인 영역들(SD))이 게이트 전극들(GE) 양측에서 반도체 기판(100) 내에 형성될 수 있다. 소오스/드레인 영역들(SD)은 n형 또는 p형 불순물들을 포함할 수 있다.
하부막(110)이 게이트 전극들(GE) 사이를 채울 수 있으며, 소오스/드레인 영역들(SD)을 덮을 수 있다. 활성 콘택 패턴들(ACP)이 제 1 영역(R1)의 하부막(110)을 관통하여 소오스/드레인 영역들(SD)에 접속될 수 있다. 활성 콘택 패턴들(ACP) 각각은 배리어 금속막, 및 금속막을 포함할 수 있으며, 배리어 금속막과 소오스/드레인 영역들(SD) 사이에 금속 실리사이드막을 더 포함할 수도 있다. 배리어 금속막은 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 금속막은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트 텅스텐 인(CoWP)과 같은 금속 물질을 포함할 수 있다.
실시예들에 따르면, 하부막(110) 상에, 앞서 설명된 식각 정지막(111) 및 층간 절연막(120)이 차례로 적층될 수 있다. 앞서 설명한 것처럼, 제 1 영역(R1)의 층간 절연막(120) 내에 제 1 금속 패턴들(134a)이 제공될 수 있으며, 제 2 영역(R2)의 층간 절연막(120) 내에 제 2 금속 패턴(134b) 및 매립 패턴(142)이 형성될 수 있다.
여기서, 제 1 금속 패턴들(134a)은 활성 콘택 패턴들(ACP)을 통해 소오스/드레인 영역들(SD)에 접속되는 배선들일 수 있다. 제 2 금속 패턴(134b)은 제 2 영역(R2)에서 제 2 트랜지스터들과 중첩될 수 있다. 제 2 금속 패턴(134b)은 제 2 영역(R2)에서 저항으로 사용될 수 있다. 제 2 금속 패턴(134b)은 제 2 트랜지스터들과 전기적으로 연결되지 않는 더미 패턴일 수 있다.
제 1 및 제 2 영역들(R1, R2)의 층간 절연막(120) 상에 복수 개의 상부 절연막들(150)이 적층될 수 있다. 상부 절연막들(150) 사이에 상부 식각 정지막들(151)이 배치될 수 있다. 상부 절연막들(150)은 실리콘 산화막보다 유전 상수가 낮은 저유전 물질로 형성될 수 있다. 상부 절연막들(150)은 약 1.0 내지 3.0의 유전 상수를 가질 수 있으며, 유기, 무기 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다.
상부 배선들(UWP)이 제 1 영역(R1)의 상부 절연막들(150) 내에서 수직적으로 적층될 수 있다. 상부 배선들(UWP) 중 일부는 비아 부분 및 배선 부분을 포함할 수 있다. 상부 배선들(UWP) 중 일부는 콘택 플러그를 통해 제 1 금속 패턴(134a)과 연결될 수 있다. 상부 배선들(UWP)에서 배선 부분의 폭은 제 1 금속 패턴들(134a)의 폭보다 클 수 있다.
상부 배선들(UWP)은 제 1 금속 패턴을 구성하는 제 1 금속 물질과 다른 제 2 금속 물질을 포함할 수 있다. 제 2 금속 물질의 평균자유행로는 제 1 금속 물질의 평균자유행로보다 클 수 있다. 상부 배선들(UWP)은 예를 들어, 구리 또는 구리 합금을 포함할 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al, 또는 Zr이 혼합된 것을 말한다. 이와 달리, 상부 배선들(UWP)은 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수도 있다.
본 발명의 실시예들에 따른 반도체 장치에서 제 1 금속 패턴들(134a)은 최소 선폭을 가질 수 있다. 다시 말해, 제 1 금속 패턴들(134a)은 하부 배선들 및 상부 배선들(UWP)보다 작은 선폭을 가질 수 있다.
도 10은 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 11은 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 단면도로서, 도 10의 III-III'선, IV-IV' 선, 및 V-V' 선을 따라 자른 단면들을 나타내다.
도 10 및 도 11을 참조하면, 반도체 기판(100)은 제 1 영역(R1) 및 제 2 영역(R2)을 포함할 수 있다. 실시예들에 따르면, 제 1 영역(R1)의 반도체 기판(100) 상에 AND, OR, NOR, 인버터(inverter), 또는 래치(latch) 등과 같은 로직 소자들이 제공될 수 있다. 로직 소자들은 전계 효과 트랜지스터들 및 저항 소자 등을 포함할 수 있다. 제 2 영역(R2)의 반도체 기판(100) 상에 정렬 키(alignment key), 또는 포토 키(photo key)와 같은 모니터링 패턴이 제공될 수 있다.
보다 상세하게, 제 1 영역(R1)에서 반도체 기판(100)은 복수 개의 활성 패턴들(101)을 포함할 수 있다. 활성 패턴들(101)은 반도체 기판(100)의 일 부분들일 수 있으며, 반도체 기판(100)에 형성된 트렌치들에 의해 정의될 수 있다. 활성 패턴들(101)은 제 1 방향(D1)으로 연장될 수 있으며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다.
소자 분리막(103)은 제 2 방향(D2)으로 인접하는 활성 패턴들(101) 사이에 각각 배치될 수 있다. 소자 분리막(103)의 상면은 활성 패턴들(101)의 상면들보다 아래에 위치할 수 있으며, 활성 패턴들(101)은 소자 분리막(103)의 상면보다 위로 돌출될 수 있다.
게이트 구조체들(GS)이 반도체 기판(100)의 제 1 영역(R1)에 배치될 수 있다. 게이트 구조체들(GS)은 활성 패턴들(101)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)으로 서로 이격될 수 있다. 게이트 구조체들(GS)은 실질적으로 동일한 폭을 가질 수 있으며, 균일한 간격으로 서로 이격될 수 있다.
게이트 구조체들(GS) 각각은 게이트 절연막(GI), 금속 게이트 전극(GE) 및 캡핑 절연 패턴(CAP)을 포함할 수 있다. 게이트 스페이서들이 게이트 구조체들(GS)의 양 측벽들 상에 배치될 수 있다.
게이트 절연막(GI)은 금속 게이트 전극(GE)과 활성 패턴들(101) 사이에서 금속 게이트 전극(GE)과 게이트 스페이서들 사이로 연장될 수 있다. 다시 말해, 게이트 절연막(GI)은 금속 게이트 전극(GE)의 바닥면에서 금속 게이트 전극(GE)의 양측벽들 상으로 연장될 수 있다. 이와 달리, 게이트 절연막(GI)은 활성 패턴(101)의 상면과 금속 게이트 전극(GE)의 바닥면 사이에 국소적으로 배치될 수 있다. 게이트 절연막(GI)은 실리콘 산화물보다 큰 유전 상수를 갖는 고유전 물질을 포함할 수 있다. 게이트 절연막(GI)은, 예를 들어, 금속산화물, 금속실리케이트 또는 금속실리케이트질화물 등을 포함할 수 있다.
금속 게이트 전극(GE)은 게이트 배리어 금속 패턴) 및 게이트 금속 패턴을 포함할 수 있다. 게이트 배리어 금속 패턴은 게이트 절연막(GI)과 게이트 금속 패턴 사이에 배치될 수 있으며, 게이트 스페이서들과 게이트 금속 패턴 사이로 연장될 수 있다. 게이트 배리어 금속 패턴은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물)을 포함할 수 있다. 게이트 금속 패턴은 금속 물질 (ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨)을 포함할 수 있다.
캡핑 절연 패턴(CAP)은 한 쌍의 게이트 스페이서들 사이에서 금속 게이트 전극(GE)의 상면을 덮을 수 있다. 이와 달리, 캡핑 절연 패턴(CAP)은 금속 게이트 전극(GE)의 상면 및 게이트 스페이서들의 상면들을 덮을 수도 있다. 캡핑 절연 패턴들(CAP) 및 게이트 스페이서들은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다.
소오스/드레인 불순물층들(107)이 게이트 구조체들(GS) 양측에서 활성 패턴들(101) 내에 배치될 수 있다. 소오스/드레인 불순물층들(107)은 n형 또는 p형 불순물들을 포함할 수 있다. 소오스/드레인 불순물층들(107)은 활성 패턴들(101)로부터 성장된 에피택셜층들일 수 있다. 예를 들어, 실리콘 게르마늄(SiGe) 에피택셜층 또는 실리콘 카바이드(SiC) 에피택셜층일 수 있다.
하부막(110)이 제 1 영역(R1)에서 게이트 구조체들(GS) 사이를 채울 수 있으며, 제 2 영역(R2)의 반도체 기판(100)을 덮을 수 있다. 하부막(110)의 상면은 게이트 구조체들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다.
활성 콘택 패턴들(ACP)이 게이트 구조체들(GS) 사이에서 하부막(110)을 관통하여 소오스/드레인 불순물층들(107)에 접속될 수 있다. 각각의 활성 콘택 패턴들(ACP)은 하나의 소오스/드레인 불순물층들(107)에 접속되거나, 복수 개의 소오스/드레인 불순물층들(107)에 공통으로 접속될 수 있다. 활성 콘택 패턴들(ACP)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트 텅스텐 인(CoWP) 중 적어도 하나를 포함할 수 있다.
게이트 콘택 패턴들(GCP)은 금속 게이트 전극(GE)에 접속될 수 있다. 게이트 콘택 패턴들(GCP)은 활성 콘택 패턴들(ACP)과 동시에 형성될 수 있으며, 동일한 금속 물질을 포함할 수 있다.
도 1 내지 도 6을 참조하여 설명된 식각 정지막(111) 및 층간 절연막(120)이 반도체 기판(100)의 전면을 균일한 두께로 덮을 수 있다. 식각 정지막(111)은 제 1 영역(R1)에서 활성 콘택 패턴들(ACP) 및 게이트 콘택 패턴들(GCP)의 상면들을 덮을 수 있다.
도 1 내지 도 6을 참조하여 설명한 것처럼, 제 1 영역(R1)에서 층간 절연막(120) 내에 제 1 금속 패턴들(134a)이 제공될 수 있으며, 제 2 영역(R2)에서 층간 절연막(120) 내에 제 2 금속 패턴(134b) 및 매립 패턴(142)이 제공될 수 있다.
이 실시예에서, 제 1 금속 패턴들(134a)은 활성 콘택 패턴들(ACP) 중 적어도 어느 하나 및 게이트 구조체들(GS) 중 적어도 하나에 접속되는 콘택 플러그들일 수 있다. 제 1 금속 패턴들(134a)은 활성 콘택 패턴(ACP) 및 게이트 구조체(GS)와 국소적으로 접촉할 수 있다. 여기서, 제 1 금속 패턴들(134a)은 전자의 평균자유행로(electron mean free path)가 제 1 금속 패턴의 직경보다 작은 금속 물질로 이루어질 수 있다.
상부 절연막(150)이 층간 절연막(120) 상에 배치될 수 있으며, 제 1 영역(R1)의 상부 절연막(150) 내에 상부 배선(UWP)이 배치될 수 있다. 상부 배선(UWP)은 제 1 금속 패턴(134a)보다 비저항이 작은 금속 물질을 포함할 수 있다. 상부 배선(UWP)은 배리어 금속막 및 금속막을 포함할 수 있으며, 여기서, 금속막은 예를 들어, 구리 또는 구리 합금을 포함할 수 있다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도이다. 도 13 및 도 14는 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 단면도로서, 도 12의 VI-VI'선, VII-VII' 선, 및 VIII-VIII' 선을 따라 자른 단면들을 나타낸다.
도 12 및 도 13을 참조하면, 반도체 기판(100)의 제 1 영역(R1)에 메모리 셀 어레이가 형성될 수 있으며, 반도체 기판(100)의 제 2 영역(R2)에 로직 셀들, 정렬 키(alignment key) 또는 포토 키(photo key)와 같은 주변 회로 패턴들이 형성될 수 있다. 즉, 제 1 영역(R1)은 메모리 셀 어레이 영역일 수 있으며, 제 2 영역(R2)은 주변 회로 영역 또는 스크라이브 라인 영역일 수 있다.
제 1 영역(R1)의 반도체 기판(100) 상에 메모리 셀의 선택 소자로서 선택 트랜지스터들이 형성될 수 있다. 선택 트랜지스터들은 셀 활성 패턴들(CA), 셀 활성 패턴들(CA)을 가로지르는 셀 게이트 전극들(CG), 셀 게이트 전극들(CG) 양측의 셀 활성 패턴들(CA) 내에 형성된 제 1 및 제 2 불순물 영역들(100a, 100b)을 포함할 수 있다.
보다 상세하게, 제 1 영역(R1)의 반도체 기판(100)에 셀 활성 패턴들(CA)을 정의하는 소자 분리 패턴들(102)이 형성될 수 있다. 셀 활성 패턴들(CA) 각각은 서로 인접하는 소자 분리 패턴들(102) 사이에 정의될 수 있다. 일 예에서, 셀 활성 패턴들(CA)은 제 1 방향(D1)으로 장축을 갖는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 셀 활성 패턴들(CA)은 제 1 도전형의 불순물을 포함할 수 있다.
셀 게이트 전극들(CG)이 제 1 영역(R1)의 반도체 기판(100) 상에서 셀 활성 패턴들(CA) 및 소자 분리 패턴들(102)을 가로지를 수 있다. 셀 게이트 전극들(CG)은 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 게이트 절연막(GI)이 셀 게이트 전극(CG)과 반도체 기판(100) 사이에 배치될 수 있다.
셀 게이트 전극들(CG)은, 예를 들어, 도펀트로 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다. 게이트 절연막(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물을 포함할 수 있다.
소오스/드레인 영역들(SD)이 각 셀 게이트 전극(CG)의 양측의 셀 활성 패턴들(CA) 내에 배치될 수 있다. 소오스/드레인 영역들(SD)은 셀 활성 패턴들(CA)의 제 1 도전형(예를 들어, p형)과 다른 제 2 도전형(예를 들어, n형)의 도펀트들로 도핑될 수 있다.
계속해서, 하부막(110)이 제 1 영역(R1) 및 제 2 영역(R2)의 반도체 기판(100) 전면을 덮을 수 있다. 하부막(110)은 선택 트랜지스터들을 덮을 수 있다.
소오스 라인들(SL)이 제 1 영역(R1)에서 하부막(110)을 관통하여 소오스/드레인 영역들(SD) 중 하나에 연결될 수 있다. 소오스 라인들(SL)은 셀 게이트 전극들(CG)과 나란히 연장될 수 있다. 각 소오스 라인(SL)은 평면적 관점에서, 서로 인접하는 셀 게이트 전극들(CG) 사이에 배치될 수 있다. 소오스 라인(SL)의 상면은 하부막(110)의 상면과 실질적으로 공면을 이룰 수 있다. 콘택 플러그들(CP)이 제 1 영역(R1)에서 하부막들(110) 관통하여, 소오스/드레인 영역들(SD) 중 하나에 각각 전기적으로 접속될 수 있다.
실시예들에 따르면, 소오스 라인(SL) 및 콘택 플러그들(CP)은 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 다른 예로, 소오스 라인(SL) 및 콘택 플러그들(CP)은 불순물이 도핑된 반도체 물질을 포함할 수 있다.
하부막들(110) 상에 도 1 내지 도 6을 참조하여 설명된 식각 정지막(111) 및 층간 절연막(120)이 차례로 적층될 수 있다. 제 1 영역(R1)에서 층간 절연막(120) 내에 제 1 금속 패턴들(134a)이 제공될 수 있으며, 제 2 영역(R2)에서 층간 절연막(120) 내에 제 2 금속 패턴(134b) 및 매립 패턴(142)이 제공될 수 있다. 여기서, 제 1 금속 패턴들(134a)은 콘택 플러그들(CP)에 각각 접속되는 콘택 플러그들일 수 있다.
데이터 저장 패턴들(DSP)이 제 1 영역(R1)의 층간 절연막(120) 상에 형성될 수 있다. 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 서로 교차하는 제 1 방향 및 제 2 방향 따라 서로 이격되어 배열될 수 있으며, 제 1 금속 패턴들(134a)에 각각 접속될 수 있다. 데이터 저장 패턴들(DSP)은 제 1 금속 패턴(134a) 및 콘택 플러그들(CP)을 통해 소오스/드레인 영역들(SD) 중 하나에 각각 접속될 수 있다. 즉, 데이터 저장 패턴들(DSP)은 선택 트랜지스터들에 각각 전기적으로 연결될 수 있다.
하부 전극(BE)이 데이터 저장 패턴(DSP)과 제 1 금속 패턴(134a) 사이에 배치될 수 있다. 상부 전극(TE)이 데이터 저장 패턴(DSP)의 상면에 제공될 수 있다. 상부 전극(TE), 데이터 저장 패턴(DSP), 및 하부 전극(TE)은 정렬된 측벽을 가질 수 있다.
하부 전극(BE) 및 상부 전극(TE)은 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 하부 전극(BE)은 질화티타늄(TiN), 질화탄탈륨(TaN), 질화 텅스텐(WN), 또는 질화티타늄알루미늄(TiAlN)에서 선택된 적어도 하나를 포함할 수 있다.
층간 절연막(120) 상에 데이터 저장 패턴들(DSP) 사이를 채우는 상부 절연막(150)이 형성될 수 있다. 상부 절연막(150)은 제 1 영역(R1) 및 제 2 영역(R2)에서 균일한 두께로 증착될 수 있다. 상부 절연막(150)은 제 2 영역(R2)에서 제 2 금속 패턴(134b) 및 매립 패턴(142)의 상면을 덮을 수 있다.
제 1 영역(R1)에서, 상부 절연막(150) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL) 각각은 제 1 방향(D1)을 따라 배열된 상부 전극들(TE)과 접촉할 수 있다.
도 14를 참조하면, 제 1 금속 패턴들(134a)이 제 1 영역(R1)에서 비트 라인들(BL)로서 제공될 수 있다. 제 2 금속 패턴(134b)은 제 1 영역(R1)의 비트 라인들(BL)과 동일한 레벨에 위치할 수 있다.
상세하게, 상부 절연막(150) 상에 식각 정지막(111) 및 층간 절연막(120)이 배치될 수 있으며, 제 1 영역(R1)의 층간 절연막(120) 내에 제 1 금속 패턴들(134a)이 배치될 수 있다. 여기서, 제 1 금속 패턴들(134a)은 제 1 방향을 따라 배열된 상부 전극들(TE)과 접촉할 수 있다.
실시예들에 따르면, 제 1 금속 패턴들(134a)은 반도체 메모리 장치에서 최소 선폭을 가질 수 있다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도이다. 도 16은 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 단면도로서, 도 15의 IX-IX' 선, X-X'선, 및 XI-XI' 선을 따라 자른 단면들을 나타낸다.
도 15 및 도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 교차점(cross point) 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 워드 라인들(WL1, WL2), 비트 라인들(BL), 및 워드 라인들(WL1, WL2)과 비트 라인들(BL)의 교차점들에 배치되는 메모리 셀들(MC1, MC2)을 포함한다.
실시예들에 따르면, 제 1 워드 라인들(WL1)은 기판(100)의 상부면에 배치될 수 있으며, 제 2 워드 라인들(WL2)이 제 1 워드 라인들(WL1)과 수직적으로 이격되어 배치될 수 있다. 또한, 비트 라인들(BL)은, 수직적 관점에서 제 1 워드 라인들(WL1)과 제 2 워드 라인들(WL2) 사이에 배치될 수 있다.
제 1 워드 라인들(WL1), 비트 라인들(BL), 및 제 2 워드 라인들(WL2)은 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제 1 워드 라인들(WL1)과 비트 라인들(BL)의 교차점들에 제 1 메모리 셀들(MC1)이 각각 배치될 수 있다. 제 2 워드 라인들(WL2)과 비트 라인들(BL)의 교차점들에 제 2 메모리 셀들(MC2)이 각각 배치될 수 있다. 실시예들에 따르면, 제 1 및 제 2 메모리 셀들(MC1, MC2)은 비트 라인들(BL)을 공유할 수 있다. 실시예들에서, 제 1 및 제 2 메모리 셀들(MC1, MC2) 중 어느 하나는 제 1 및 제 2 워드 라인들(WL1, WL2) 중 선택된 어느 하나와 비트 라인들(BL) 중 선택된 어느 하나에 의해 선택될 수 있다.
제 1 및 제 2 메모리 셀들(MC1, MC2) 각각은 메모리 소자(ME1, ME2, ME1, ME2; Memory element) 및 스위칭 소자(SE1, SE2, Switching Element)를 포함하며, 스위칭 소자(SE1, SE2) 및 메모리 소자(ME1, ME2)는 전기적으로 직렬로 연결될 수 있다. 나아가, 제 1 및 제 2 메모리 셀들(MC1, MC2) 각각에서, 스위칭 소자(SE1, SE2)와 메모리 소자(ME1, ME2)는 하부 전극(BEL)과 상부 전극(TEL) 사이에 배치될 수 있으며, 중간 전극(MEL)이 메모리 소자(ME1, ME2)와 스위칭 소자(SE1, SE2) 사이에 개재될 수 있다.
도 15 및 도 16에 도시된 실시예에서, 비트 라인들(BL) 및 제 2 워드 라인들(WL2)은 도 1 내지 도 6을 참조하여 설명된 제 1 금속 패턴들(134a)을 포함할 수 있다. 즉, 제 1 금속 패턴들(134a)이 제 1 영역(R1)에서 수직적으로 적층된 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2) 사이에 배치될 수 있다. 또한, 제 2 배리어 금속 패턴(132b) 및 제 2 금속 패턴(134b)은 비트 라인들(BL) 또는 제 2 워드 라인들(WL2)과 동일한 레벨에 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 영역 및 제 2 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치되며, 상기 제 1 영역에서 제 1 폭을 갖는 제 1 오프닝 및 상기 제 2 영역에서 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 오프닝를 갖는 층간 절연막;
    상기 제 1 오프닝 내에 채워진 제 1 금속 패턴;
    상기 제 2 오프닝 내의 제 2 금속 패턴; 및
    상기 제 2 금속 패턴 상의 매립 패턴을 포함하되,
    상기 제 1 및 제 2 금속 패턴들은 동일한 금속 물질을 포함하고,
    상기 매립 패턴은 상기 제1 및 제2 금속 패턴들과 다른 물질로 이루어지되,
    상기 제 1 금속 패턴의 상면은 상기 층간 절연막의 상면보다 높은 레벨에 위치하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 금속 패턴은 상기 제 2 오프닝의 바닥면을 덮는 바닥부 및 상기 바닥부로부터 연장되어 상기 제 2 오프닝의 측벽을 덮는 측벽부를 포함하되,
    상기 바닥부의 두께는 상기 제 1 오프닝의 폭의 절반보다 크고, 제 1 오프닝의 폭보다 작은 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 금속 패턴들의 상기 금속 물질은 루테늄(Ru)을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 매립 패턴은 산소, 질소, 또는 탄소 중 적어도 하나를 포함하는 제 1 원소 및 금속 원소 또는 반도체 원소 중 적어도 하나를 포함하는 제 2 원소를 함유하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 매립 패턴은 티타늄 질화막, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드막, 실리콘 카본 질화막, 실리콘 카본 산질화막, SiOCH막, 또는 SiOF막 중에서 선택된 적어도 하나를 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 금속 물질 내에서 전자의 평균자유행로는 상기 제 1 폭보다 작은 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 금속 패턴의 상면은 상기 반도체 기판의 상면으로부터 상기 매립 패턴의 상면보다 높은 레벨에 위치하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 금속 패턴은 위로 볼록한 라운드진 상면을 갖고,
    상기 매립 패턴은 아래로 오목한 라운드진 상면을 갖는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 층간 절연막 상에 배치된 상부 절연막;
    상기 상부 절연막 내에 제공되며, 상기 제 1 폭보다 큰 제 3 폭을 갖는 상부 배선들을 더 포함하되,
    상기 상부 배선들은 상기 금속 물질과 다른 금속 물질을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 금속 패턴은 일 방향으로 연장되는 라인 형태를 가지며 복수 개 제공되되,
    상기 복수 개의 제 1 금속 패턴들은 상기 반도체 장치에서 최소 선폭을 갖는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 영역의 상기 반도체 기판 상에 제공된 메모리 셀들을 더 포함하되,
    상기 제 1 금속 패턴은 일 방향으로 연장되는 라인 형태를 가지며 복수 개 제공되고,
    상기 복수 개의 제 1 금속 패턴들 각각은 상기 메모리 셀들과 전기적으로 연결되는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제 1 영역의 상기 반도체 기판 상에 배치된 게이트 구조체들; 및
    상기 게이트 구조체들 양측에서 상기 반도체 기판 내에 배치된 소오스/드레인 불순물층들을 더 포함하되,
    상기 제 1 금속 패턴은 상기 제 1 영역의 상기 층간 절연막 내에 복수 개 제공되고,
    상기 복수 개의 제 1 금속 패턴들은 상기 게이트 구조체들 및 상기 소오스/드레인 불순물층들에 각각 접속되는 반도체 장치.
  13. 제 1 영역 및 제 2 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치되며, 상기 제 1 영역에서 제 1 폭을 갖는 제 1 오프닝 및 상기 제 2 영역에서 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 오프닝를 갖는 층간 절연막;
    상기 제 1 오프닝 내에 채워진 제 1 금속 패턴;
    상기 제 2 오프닝 내의 제 2 금속 패턴; 및
    상기 제 2 금속 패턴 상의 매립 패턴을 포함하되,
    상기 제 1 및 제 2 금속 패턴은 동일한 금속 물질을 포함하고,
    상기 매립 패턴은 비금속 물질로 이루어지되,
    상기 제 1 금속 패턴은 위로 볼록한 라운드진 상면을 갖고,
    상기 매립 패턴은 아래로 오목한 라운드진 상면을 갖는 반도체 장치.
  14. 제 1 영역 및 제 2 영역을 포함하는 반도체 기판;
    상기 제 1 영역에서 제 1 폭을 갖는 제 1 트렌치 및 상기 제 2 영역에서 제 1 폭보다 큰 제 2 폭을 갖는 제 2 트렌치를 포함하는 층간 절연막;
    상기 제 1 트렌치를 채우는 제 1 금속 패턴;
    상기 제 2 트렌치 내의 제 2 금속 패턴;
    상기 제2 트렌치 내에서 상기 제 2 금속 패턴 상에 형성된 매립 패턴;
    상기 제 1 및 제 2 금속 패턴들은 금속 물질을 포함하고, 상기 매립 패턴은 상기 제 1 및 제 2 금속 패턴들과 다른 물질을 포함하되,
    상기 매립 패턴의 상면은 상기 반도체 기판의 상면으로부터 상기 제 1 금속 패턴의 상면보다 낮은 레벨에 위치하되,
    상기 제 1 금속 패턴은 위로 볼록한 라운드진 상면을 갖는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 매립 패턴의 상면은 상기 반도체 기판의 상면으로부터 상기 층간 절연막의 최고점보다 낮은 레벨에 위치하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제 2 금속 패턴은 상기 제 2 트렌치의 바닥면을 덮는 바닥부 및 상기 바닥부로부터 연장되어 상기 제 2 트렌치의 측벽을 덮는 측벽부를 포함하되,
    상기 바닥부 및 상기 측벽부의 두께는 상기 제 1 트렌치의 폭의 1/2보다 크고, 상기 제 1 트렌치의 폭보다 작은 반도체 장치.
  17. 제 16 항에 있어서,
    상기 매립 패턴의 상면은 상기 제 2 금속 패턴의 상기 측벽부의 상면과 동일한 레벨에 위치하는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 제 1 및 제 2 금속 패턴들은 루테늄(Ru)을 포함하는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 매립 패턴은 상기 층간 절연막보다 유전상수가 낮은 저유전 물질을 포함하는 반도체 장치.
  20. 제 14 항에 있어서,
    상기 매립 패턴은 티타늄 질화막, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드막, 실리콘 카본 질화막, 실리콘 카본 산질화막, SiOCH막, 또는 SiOF막 중에서 선택된 적어도 하나를 포함하는 반도체 장치.
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