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TWI873395B - 積體電路裝置以及製造其的方法 - Google Patents

積體電路裝置以及製造其的方法 Download PDF

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TWI873395B
TWI873395B TW111100244A TW111100244A TWI873395B TW I873395 B TWI873395 B TW I873395B TW 111100244 A TW111100244 A TW 111100244A TW 111100244 A TW111100244 A TW 111100244A TW I873395 B TWI873395 B TW I873395B
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尹彰燮
鍾 植 尹
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南韓商三星電子股份有限公司
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Abstract

提供一種積體電路裝置以及一種製造所述積體電路裝置的方法。所述積體電路裝置包括：鰭型主動區域，在基板上在第一水平方向上延伸；通道區域，位於所述鰭型主動區域上；閘極線，在所述鰭型主動區域上環繞所述通道區域，且在與所述第一水平方向交叉的第二水平方向上延伸；以及絕緣間隔件結構，覆蓋所述閘極線的閘極側壁及所述通道區域的通道側壁，其中所述絕緣間隔件結構包括空氣間隔件，所述空氣間隔件具有在所述第一水平方向上面對所述閘極側壁的第一部分及在所述第二水平方向上面對所述通道側壁的第二部分。

Description

積體電路裝置以及製造其的方法
[相關申請案的交叉參考]
本申請案基於並主張優先於2021年1月26日在韓國智慧財產局中提出申請的韓國專利申請案第10-2021-0011034號，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於積體電路裝置及/或製造所述積體電路裝置的方法，且更具體而言，是有關於包括場效電晶體的積體電路裝置及/或製造所述積體電路裝置的方法。
近年來，隨著積體電路裝置的按比例減小迅速發展，不僅有必要確保積體電路裝置的快速操作速度，而且有必要確保積體電路裝置的操作準確性。因此，需要開發一種用於如下積體電路裝置的技術：所述積體電路裝置能夠藉由透過將導電區域所佔用的面積減小至相對小的面積內而減少不需要的寄生電容來改善可靠性。
本揭露提供能夠藉由減少積體電路裝置中的非期望寄生電容來改善可靠性的積體電路裝置，所述積體電路裝置由於按比例減小而具有面積減小的裝置面積。
本揭露亦提供製造能夠藉由減少積體電路裝置中的非期望寄生電容來改善可靠性的積體電路裝置的方法，所述積體電路裝置由於按比例減小而具有面積減小的裝置面積。
根據本發明概念的示例性實施例，一種積體電路裝置可包括：鰭型主動區域，在基板上在第一水平方向上延伸；通道區域，位於鰭型主動區域上；閘極線，在鰭型主動區域上環繞通道區域，且在與第一水平方向交叉的第二水平方向上延伸；以及絕緣間隔件結構，覆蓋閘極線的閘極側壁及通道區域的通道側壁，其中絕緣間隔件結構包括空氣間隔件，所述空氣間隔件具有在第一水平方向上面對閘極側壁的第一部分及在第二水平方向上面對通道側壁的第二部分。
根據本發明概念的示例性實施例，一種積體電路裝置可包括：第一鰭型主動區域，在基板上的第一區域中在第一水平方向上延伸，所述第一鰭型主動區域具有第一鰭上表面；第一奈米片堆疊，包括多個第一奈米片，所述多個第一奈米片面對第一鰭上表面，所述多個第一奈米片在垂直方向上分別位於與第一鰭上表面間隔開的位置處，所述多個第一奈米片分別與第一鰭上表面具有不同的垂直距離；第一閘極線，在第一鰭型主動區域上環繞所述多個第一奈米片，且在第一區域中在與第一水平方向交叉的第二水平方向上延伸；以及第一絕緣間隔件結構，覆蓋第一閘極線及第一奈米片堆疊，其中第一絕緣間隔件結構包括第一空氣間隔件，所述第一空氣間隔件具有面對第一閘極線在第一水平方向上的閘極側壁的第一部分及面對第一奈米片堆疊在第二水平方向上的側壁的第二部分。
根據本發明概念的示例性實施例，一種積體電路裝置可包括：多個電路區域，在基板上在垂直方向上堆疊成彼此交疊，所述多個電路區域中的每一者包括：鰭型主動區域，在第一水平方向上延伸且具有鰭上表面；奈米片堆疊，包括多個奈米片，所述多個奈米片面對鰭上表面，所述多個奈米片分別位於在垂直方向上與鰭上表面間隔開的位置處；閘極線，在鰭型主動區域上環繞所述多個奈米片，且在與第一水平方向交叉的第二水平方向上延伸；絕緣間隔件結構，覆蓋閘極線及奈米片堆疊，且絕緣間隔件結構包括空氣間隔件，所述空氣間隔件具有面對閘極線在第一水平方向上的閘極側壁的第一部分及面對奈米片堆疊在第二水平方向上的側壁的第二部分。
根據本發明概念的示例性實施例，一種製造積體電路裝置的方法可包括：在基板上形成鰭型主動區域；形成覆蓋鰭型主動區域的側壁的裝置隔離膜；形成包括多個奈米片的奈米片堆疊，使得所述多個奈米片面對鰭型主動區域的鰭上表面，且位於與鰭型主動區域的鰭上表面間隔開的位置處；在奈米片堆疊及裝置隔離膜上形成初步間隔件結構，使得初步間隔件結構具有界定閘極空間的閉環形狀，且包括自閘極空間依序設置的內絕緣襯墊、犧牲襯墊及外絕緣襯墊；在閘極空間中形成覆蓋所述多個奈米片中的每一者的表面的閘極介電膜；在閘極空間中形成閘極線，使得閘極線在閘極介電膜上環繞所述多個奈米片；以及自初步間隔件結構選擇性地移除犧牲襯墊以形成空氣間隔件，所述空氣間隔件包括在鰭型主動區域上暴露出奈米片堆疊的上表面的第一部分及在裝置隔離膜上暴露出奈米片中的至少一些奈米片的側壁的第二部分。
根據本發明概念的示例性實施例，一種製造積體電路裝置的方法可包括：在基板上形成在第一水平方向上延伸的鰭型主動區域，由逐一地交替堆疊於鰭型主動區域的鰭上表面上的多個犧牲半導體層與多個奈米片構成的堆疊結構；形成覆蓋鰭型主動區域的側壁的裝置隔離膜；形成虛設閘極圖案，所述虛設閘極圖案位於堆疊結構及裝置隔離膜上且在與第一水平方向交叉的第二水平方向上延伸；形成以閉環形狀環繞虛設閘極圖案的初步間隔件結構，以覆蓋虛設閘極圖案在第一水平方向上的第一側壁及虛設閘極圖案在第二水平方向上的第二側壁，初步間隔件結構包括依序覆蓋虛設閘極圖案的第一側壁及第二側壁的內絕緣襯墊、犧牲襯墊及外絕緣襯墊；在鰭型主動區域上與虛設閘極圖案間隔開的位置處形成源極/汲極區，初步間隔件結構位於所述源極/汲極區與所述虛設閘極圖案之間；形成覆蓋源極/汲極區的閘極間絕緣膜；藉由移除虛設閘極圖案及所述多個犧牲半導體層來形成閘極空間；形成閘極介電膜及閘極線，所述閘極介電膜在閘極空間中覆蓋所述多個奈米片中的每一者的表面，且所述閘極線在閘極空間中覆蓋閘極介電膜；藉由在垂直方向上穿透閘極間絕緣膜且在第一水平方向上面對閘極線來形成連接至源極/汲極區的源極/汲極接觸件；藉由自初步間隔件結構選擇性地移除犧牲襯墊來形成空氣間隔件，所述空氣間隔件包括位於閘極線與源極/汲極接觸件之間的第一部分及在裝置隔離膜上暴露出所述多個奈米片的第二部分；以及形成覆蓋閘極線及源極/汲極接觸件且界定空氣間隔件的頂部水平高度的層間絕緣膜。
根據本發明概念的示例性實施例，一種製造積體電路裝置的方法可包括：在基板上形成第一電路區域；以及在第一電路區域上形成在垂直方向上與第一電路區域交疊的第二電路區域，其中所述形成所述第一電路區域及所述形成所述第二電路區域中的每一者包括：在基板上形成鰭型主動區域；形成覆蓋鰭型主動區域的側壁的裝置隔離膜；形成包括多個奈米片的奈米片堆疊，所述多個奈米片分別在與鰭型主動區域的鰭上表面間隔開的位置處面對鰭上表面；在奈米片堆疊及裝置隔離膜上形成初步間隔件結構，使得初步間隔件結構具有界定閘極空間的閉環形狀，且包括自閘極空間依序設置的內絕緣襯墊、犧牲襯墊及外絕緣襯墊；在閘極空間中形成覆蓋所述多個奈米片中的每一者的表面的閘極介電膜；在閘極空間中形成閘極線，使得閘極線在閘極介電膜上環繞所述多個奈米片；以及自初步間隔件結構選擇性地移除犧牲襯墊以形成空氣間隔件，所述空氣間隔件包括在鰭型主動區域上暴露出奈米片堆疊的上表面的第一部分及在裝置隔離膜上暴露出奈米片中的至少一些奈米片的側壁的第二部分。
在下文中，將參照附圖詳細闡述本發明概念的一些示例性實施例。在圖式中，相同的參考編號用於相同的組件，且省略其冗餘說明。
儘管在示例性實施例的闡述中使用了用語「相同（same或identical）」，然而應理解，可能存在一些不精確性。因此，當一個元件被稱為與另一元件相同時，應理解，在所期望的製造或操作容差範圍（例如，±10%）內，元件或值與另一元件相同。
當用語「約（about）」或「實質上（substantially）」在本說明書中結合數值使用時，其旨在使相關聯的數值包括在所陳述數值左右的製造或操作容差（例如，±10%）。此外，當詞語「大體上（generally）」及「實質上」與幾何形狀結合使用時，其旨在不要求幾何形狀的精確性，但所述形狀的寬容度在本揭露的範圍內。此外，不管數值或形狀是被修改為「約」還是「實質上」，應理解，該些值及形狀應被解釋為包括在所陳述數值或形狀左右的製造或操作容差（例如，±10%）。
圖1是根據本發明概念一些示例性實施例的積體電路裝置100的一些組件的平面佈局圖。圖2A是示出圖1所示的線X1-X1'的橫截面的局部配置的剖視圖，圖2B是示出沿圖1所示的線X2-X2'截取的橫截面的局部配置的剖視圖，圖2C是示出沿圖1所示的線Y1-Y1'截取的橫截面的局部配置的剖視圖，且圖2D是示出沿圖1所示的線Y2-Y2'截取的橫截面的局部配置的剖視圖。
參照圖1及圖2A至圖2D，積體電路裝置100包括基板102，基板102包括第一裝置區域RX1及第二裝置區域RX2以及位於第一裝置區域RX1與第二裝置區域RX2之間的裝置間隔離區域DTA。在基板102中在裝置間隔離區域DTA中可形成有深溝槽DTR。第一裝置區域RX1及第二裝置區域RX2可由深溝槽DTR界定。
基板102可包含半導體（例如Si或Ge）或者化合物半導體（例如SiGe、SiC、GaAs、InAs、InGaAs或InP）。如本說明書中使用的用語「SiGe」、「SiC」、「GaAs」、「InAs」、「InGaAs」及「InP」意指由每一用語中所包含的元素構成的材料，且並非代表化學計量關係的化學式。基板102可包括導電區，例如摻雜有雜質的阱、或者摻雜有雜質的結構。
在第一裝置區域RX1及第二裝置區域RX2中，多個鰭型主動區域F1及F2可在垂直方向（Z方向）上自基板102突出。所述多個鰭型主動區域F1及F2可在第一水平方向（X方向）上彼此平行延伸。所述多個鰭型主動區域F1及F2可由分別在基板102上形成於第一裝置區域RX1及第二裝置區域RX2中的裝置隔離溝槽STR界定。所述多個鰭型主動區域F1及F2中的每一者的構成材料的具體實例如以上針對基板102的構成材料所述。
所述多個鰭型主動區域F1及F2可包括設置於第一裝置區域RX1中的多個第一鰭型主動區域F1及設置於第二裝置區域RX2中的多個第二鰭型主動區域F2。所述多個鰭型主動區域F1及F2中的每一者可具有鰭上表面FT。在圖1中，作為實例示出設置於第一裝置區域RX1中的兩個第一鰭型主動區域F1及設置於第二裝置區域RX2中的兩個第二鰭型主動區域F2，且第一裝置區域RX1及第二裝置區域RX2中可分別設置有一個或者三或更多個鰭型主動區域F1及F2。
在所述多個鰭型主動區域F1及F2上，閘極線160在與第一水平方向（X方向）交叉的第二水平方向（Y方向）上延伸。圖1示出其中一個閘極線160設置於多個鰭型主動區域F1及F2上的配置，且設置於所述多個鰭型主動區域F1及F2上的閘極線160的數目並無特別限制。舉例而言，所述多個鰭型主動區域F1及F2中的每一者上可設置有至少兩個閘極線160。
位於第一裝置區域RX1及第二裝置區域RX2中的裝置隔離溝槽STR可利用裝置隔離膜112填充。裝置隔離膜112可設置於基板102與閘極線160之間，且可覆蓋所述多個鰭型主動區域F1及F2中的每一者的側壁。
裝置隔離膜112可包括氧化物膜、氮化物膜或其組合。裝置隔離膜112可接觸所述多個鰭型主動區域F1及F2中的每一者的側壁。裝置隔離膜112的上表面的水平高度可等於或低於所述多個鰭型主動區域F1及F2中的每一者的鰭上表面FT的水平高度。本說明書中所使用的用語「水平高度」意指自基板102的上表面在垂直方向（Z方向或-Z方向）上的高度。
在裝置間隔離區域DTA中在基板102與閘極線160之間可設置有裝置間隔離絕緣膜113。裝置間隔離絕緣膜113可填充深溝槽DTR。裝置間隔離絕緣膜113可在第二水平方向（Y方向）上與所述多個鰭型主動區域F1及F2隔開，裝置隔離膜112位於裝置間隔離絕緣膜113與所述多個鰭型主動區域F1及F2之間。裝置間隔離絕緣膜113可包括氧化物膜、氮化物膜或其組合。
閘極線160可在所述多個鰭型主動區域F1及F2、裝置隔離膜112及裝置間隔離絕緣膜113上在第二水平方向（Y方向）上延伸。在其中所述多個鰭型主動區域F1及F2與閘極線160相交的區域中，在所述多個鰭型主動區域F1及F2中的每一者的鰭上表面FT上可設置有多個奈米片堆疊NSS。所述多個奈米片堆疊NSS中的每一者可構成奈米片通道區域。所述多個奈米片堆疊NSS可分別在垂直方向（Z方向）上與所述多個鰭型主動區域F1及F2間隔開的位置處面對所述多個鰭型主動區域F1及F2中的每一者的鰭上表面FT。
所述多個奈米片堆疊NSS各自可包括在鰭型主動區域F1及F2的鰭上表面FT上在垂直方向（Z方向）上彼此交疊的多個奈米片N1、N2及N3。如本說明書中使用的用語「奈米片」指代具有實質上垂直於電流流動方向的橫截面的導電結構。應理解，奈米片包括奈米線（nanowire）。所述多個奈米片N1、N2及N3可與鰭上表面FT具有不同的垂直距離（Z方向距離）。
設置於一個鰭型主動區域F1或F2上的奈米片堆疊NSS及閘極線160中的每一者中的奈米片的數目並無特別限制。舉例而言，一個鰭型主動區域F1或F2上可設置有一或多個奈米片堆疊NSS及一或多個閘極線160。
圖2A至圖2D示出其中多個奈米片堆疊NSS各自包括三個奈米片N1、N2及N3的情形，且包括於奈米片堆疊NSS中的奈米片的數目並無特別限制。舉例而言，所述多個奈米片堆疊NSS可各自包括一或多個奈米片。所述多個奈米片N1、N2及N3中的每一者可具有通道區域。
在一些示例性實施例中，所述多個奈米片N1、N2及N3中的每一者可具有在約4奈米至約6奈米範圍內選擇的厚度，但不限於此。此處，所述多個奈米片N1、N2及N3的厚度意指在垂直方向（Z方向）上的大小。在一些示例性實施例中，所述多個奈米片N1、N2及N3在垂直方向（Z方向）上可具有實質上相同的厚度。在其他一些示例性實施例中，所述多個奈米片N1、N2及N3中的至少一些奈米片可在垂直方向（Z方向）上具有不同的厚度。
如圖2A及圖2B中所示，包括於一個奈米片堆疊NSS中的所述多個奈米片N1、N2及N3可各自在第一水平方向（X方向）上具有相同的大小。在一些其他示例性實施例中，包括於一個奈米片堆疊NSS中的所述多個奈米片N1、N2及N3中的至少一些奈米片可在第一水平方向（X方向）上具有不同的大小。舉例而言，在第一水平方向（X方向）上相對靠近所述多個奈米片N1、N2及N3中的鰭上表面FT的奈米片N1及N2的長度可小於或大於距鰭上表面FT最遠的奈米片N3的長度。
如圖2A中所示，在第一裝置區域RX1中的第一鰭型主動區域F1的上表面中可形成有多個第一凹陷R1，且如圖2B中所示，在第二裝置區域RX2中的第二鰭型主動區域F2的上表面中可形成有多個第二凹陷R2。作為實例，在圖2A及圖2B中示出所述多個第一凹陷R1及所述多個第二凹陷R2中的每一者的最低表面的水平高度低於所述多個鰭型主動區域F1及F2的鰭上表面FT的水平高度，但本發明概念不限於此。所述多個第一凹陷R1及所述多個第二凹陷R2中的每一者的最低表面的水平高度可與所述多個鰭型主動區域F1及F2中的每一者的鰭上表面FT的水平高度相同或實質上相似。
如圖2A及圖2B中所示，在第一裝置區域RX1中在所述多個第一凹陷R1上形成有多個第一源極/汲極區SD1，且在第二裝置區域RX2中在所述多個第二凹陷R2上可形成有多個第二源極/汲極區SD2。
閘極線160可環繞所述多個奈米片N1、N2及N3中的每一者，同時在所述多個鰭型主動區域F1及F2之上覆蓋所述多個奈米片堆疊NSS。在基板102上在其中所述多個鰭型主動區域F1及F2與閘極線160彼此交叉的部分中可形成有多個電晶體。在一些示例性實施例中，第一裝置區域RX1是N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）電晶體區域，且在第一裝置區域RX1中在其中第一鰭型主動區域F1與閘極線160彼此交叉的部分中可形成有多個NMOS電晶體TR1。第二裝置區域RX2是P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）電晶體區域，且在第二裝置區域RX2中在其中第二鰭型主動區域F2與閘極線160彼此交叉的部分中可形成有多個PMOS電晶體TR2。
閘極線160可包括主閘極部分160M及多個子閘極部分160S。主閘極部分160M可覆蓋奈米片堆疊NSS的上表面，且在第二水平方向（Y方向）上延伸。所述多個子閘極部分160S一體地連接至主閘極部分160M，且可逐一地設置於所述多個奈米片N1、N2及N3中的每一者之間以及鰭型主動區域F1及F2與最下部的奈米片N1之間。
閘極線160可由金屬、金屬氮化物、金屬碳化物或其組合形成。金屬可選自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及Pd。金屬氮化物可選自TiN及TaN。金屬碳化物可為TiAlC。在一些示例性實施例中，閘極線160可具有其中依序堆疊有金屬氮化物膜、金屬膜、導電頂蓋膜及間隙填充金屬膜的結構。金屬氮化物膜及金屬膜可包含選自Ti、Ta、W、Ru、Nb、Mo及Hf的至少一種金屬。間隙填充金屬膜可由W膜或Al膜形成。所述多個閘極線160可包括至少一個含功函數金屬的膜。所述至少一個含功函數金屬的膜可包含選自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及Pd的至少一種金屬。
在一些示例性實施例中，閘極線160具有由多個含金屬的膜構成的堆疊結構，且在閘極線160之中，設置於第一裝置區域RX1中的局部區域（例如，閘極線160的部分）及設置於第二裝置區域RX2中的局部區域（例如，閘極線160的部分）可具有不同的堆疊結構。舉例而言，設置於閘極線160的第一裝置區域RX1中的局部區域及設置於閘極線160的第二裝置區域RX2中的局部區域可具有選自由TiAlC/TiN/W構成的堆疊結構、由TiN/TaN/TiAlC/TiN/W構成的堆疊結構及由TiN/TaN/TiN/TiAlC/TiN/W構成的堆疊結構的不同堆疊結構，但本發明概念不限於此。
閘極介電膜152可位於所述多個奈米片N1、N2及N3與閘極線160之間。閘極介電膜152可包括覆蓋所述多個奈米片N1、N2及N3中的每一者的表面的部分、覆蓋主閘極部分160M的側壁的部分、覆蓋所述多個鰭型主動區域F1及F2中的每一者的鰭上表面FT的部分、覆蓋裝置隔離膜112的上表面的部分以及覆蓋裝置間隔離絕緣膜113的上表面的部分。
在一些示例性實施例中，閘極介電膜152可包括高介電膜。高介電膜可由具有較氧化矽膜的介電常數高的介電常數的材料製成。舉例而言，高介電膜可具有為約10至約25的介電常數。高介電膜可由氧化鉿製成，但不限於此。
所述多個奈米片N1、N2及N3可由相同元素製成的半導體層形成。在一個實例中，所述多個奈米片N1、N2及N3中的每一者可包括Si層。在第一裝置區域RX1中，所述多個奈米片N1、N2及N3可摻雜有具有與第一源極/汲極區SD1的導電類型相同的導電類型的摻雜劑。在第二裝置區域RX2中，所述多個奈米片N1、N2及N3可摻雜有具有與第二源極/汲極區SD2的導電類型相同的導電類型的摻雜劑。舉例而言，所述多個奈米片N1、N2及N3可在第一裝置區域RX1中包括摻雜有n型摻雜劑的Si層，且所述多個奈米片N1、N2及N3可在第二裝置區域RX2中包括摻雜有p型摻雜劑的Si層。
第一裝置區域RX1、第二裝置區域RX2及裝置間隔離區域DTA中的閘極線160的側壁（在下文中，稱為閘極側壁）可覆蓋絕緣間隔件結構118。如圖1中所示，絕緣間隔件結構118可以閉環形狀環繞閘極線160，以在第一水平方向（X方向）及第二水平方向（Y方向）上面對閘極側壁。
如圖2A、圖2B及圖2D中所示，絕緣間隔件結構118可分別在奈米片堆疊NSS、裝置隔離膜112及裝置間隔離絕緣膜113的上表面上覆蓋閘極線160的閘極側壁。絕緣間隔件結構118可在所述多個奈米片堆疊NSS的上表面上覆蓋主閘極部分160M在第一水平方向（X方向）上的兩個側壁。絕緣間隔件結構118可與閘極線160間隔開，閘極介電膜152位於絕緣間隔件結構118與閘極線160之間。
絕緣間隔件結構118可在裝置隔離膜112上覆蓋所述多個奈米片堆疊NSS在第二水平方向（Y方向）上的兩個側壁。因此，在第二水平方向（Y方向）上構成奈米片通道區域的所述多個奈米片N1、N2及N3中的每一者的兩個側壁可被絕緣間隔件結構118覆蓋。
絕緣間隔件結構118可包括依序覆蓋閘極線160的側壁的內絕緣襯墊118A、空氣間隔件AS1及外絕緣襯墊118C。本說明書中所使用的用語「空氣」可指代可能存在於大氣中或者可能在製造製程期間引入的其他氣體。
在一些示例性實施例中，內絕緣襯墊118A、空氣間隔件AS1及外絕緣襯墊118C可在第一水平方向（X方向）上具有相同的寬度。在一些其他示例性實施例中，內絕緣襯墊118A、空氣間隔件AS1及外絕緣襯墊118C中的至少一些可在第一水平方向（X方向）上具有不同的寬度。
內絕緣襯墊118A可面對閘極線160的側壁，閘極介電膜152位於內絕緣襯墊118A與閘極線160的所述側壁之間。外絕緣襯墊118C可在第一水平方向（X方向）及第二水平方向（Y方向）上與內絕緣襯墊118A間隔開，空氣間隔件AS1位於外絕緣襯墊118C與內絕緣襯墊118A之間。內絕緣襯墊118A及外絕緣襯墊118C可分別由氮化矽（SiN）、SiCN、SiBN、SiON、SiOCN、SiBCN或其組合形成。本說明書中所使用的用語「SiN」、「SiCN」、「SiBN」、「SiON」、「SiOCN」及「SiBCN」指代由每一用語中所包含的元素構成的材料，且並非表示化學計量關係的化學式。
如圖1中所示，空氣間隔件AS1可以閉環形狀環繞閘極線160，以面對閘極線160在第一水平方向（X方向）及第二水平方向（Y方向）上的側壁。如圖1、圖2A及圖2B中所示，空氣間隔件AS1可包括面對閘極線160在第一水平方向（X方向）上的兩個側壁的部分。
如圖2D中所示，空氣間隔件AS1可包括面對所述多個奈米片N1、N2及N3中的每一者在第二水平方向（Y方向）上的兩個側壁的部分。奈米片堆疊NSS的頂表面NT、所述多個奈米片N1、N2及N3中的每一者的兩個側壁以及裝置隔離膜112的上表面可暴露至空氣間隔件AS1。
如圖2A及圖2B中所示，所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2各自可不包括在垂直方向（Z方向）上與閘極線160的主閘極部分160M以及絕緣間隔件結構118交疊的部分。
如圖2A中所示，多個內絕緣間隔件120可在第一裝置區域RX1中位於所述多個奈米片N1、N2及N3中的每一者之間且位於第一鰭型主動區域F1的鰭上表面FT與最下部的奈米片N1之間。所述多個內絕緣間隔件120可在第一水平方向（X方向）上位於所述多個子閘極部分160S與第一源極/汲極區SD1之間。
如圖2D中所示，在第一裝置區域RX1中，所述多個內絕緣間隔件120及所述多個奈米片N1、N2及N3可各自具有暴露至空氣間隔件AS1的表面。所述多個內絕緣間隔件120中的每一者的兩個側壁可在第二水平方向（Y方向）上暴露至空氣間隔件AS1。另外，所述多個奈米片N1、N2及N3之中與所述多個內絕緣間隔件120垂直交疊的部分的兩個側壁可在第二水平方向（Y方向）上暴露至空氣間隔件AS1。
如圖2A中所示，在第一水平方向（X方向）上，第一裝置區域RX1中的所述多個子閘極部分160S中的每一者的兩個側壁可被內絕緣間隔件120覆蓋，閘極介電膜152位於所述兩個側壁與內絕緣間隔件120之間。第一裝置區域RX1中的所述多個子閘極部分160S可與第一源極/汲極區SD1間隔開，閘極介電膜152及內絕緣間隔件120位於所述多個子閘極部分160S與第一源極/汲極區SD1之間。所述多個內絕緣間隔件120中的每一者可接觸第一源極/汲極區SD1。所述多個內絕緣間隔件120的至少部分可在垂直方向（Z方向）上與絕緣間隔件結構118交疊。
內絕緣間隔件120可由氮化矽、氧化矽、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC或其組合形成。內絕緣間隔件120可更包括空氣間隙。在一些示例性實施例中，內絕緣間隔件120可由與絕緣間隔件結構118中所包括的內絕緣襯墊118A及外絕緣襯墊118C中的至少一者相同的材料製成。在一些其他示例性實施例中，內絕緣間隔件120可由與構成絕緣間隔件結構118中所包括的內絕緣襯墊118A及外絕緣襯墊118C中的每一者的材料不同的材料製成。
在第一水平方向（X方向）上，第一裝置區域RX1中的所述多個第一源極/汲極區SD1可各自面對多個子閘極部分160S，內絕緣間隔件120位於所述多個第一源極/汲極區SD1與所述多個子閘極部分160S之間。所述多個第一源極/汲極區SD1可不包括與閘極介電膜152接觸的部分。
如圖2B中所示，第二裝置區域RX2中的所述多個子閘極部分160S中的每一者在第一水平方向（X方向）上的兩個側壁可與第二源極/汲極區SD2間隔開，閘極介電膜152位於所述兩個側壁與第二源極/汲極區SD2之間。在第二裝置區域RX2中，閘極介電膜152可包括與第二源極/汲極區SD2接觸的部分。在第一水平方向（X方向）上，所述多個第二源極/汲極區SD2可分別面對奈米片堆疊NSS及所述多個子閘極部分160S。在第二裝置區域RX2中，閘極介電膜152可位於所述多個奈米片N1、N2及N3中的每一者之間以及第二鰭型主動區域F2與最下部的奈米片N1之間，且可包括與所述多個奈米片N1、N2及N3垂直交疊的部分。
如圖2D中所示，在第二水平方向（Y方向）上，第二裝置區域RX2中的閘極介電膜152及所述多個奈米片N1、N2及N3可具有暴露至空氣間隔件AS1的表面。
如圖2A至圖2C中所示，閘極線160及閘極介電膜152可被頂蓋絕緣圖案164覆蓋。頂蓋絕緣圖案164可包括氮化矽層。
在第一裝置區域RX1中，閘極線160的主閘極部分160M可與第一源極/汲極區SD1間隔開，絕緣間隔件結構118位於主閘極部分160M與第一源極/汲極區SD1之間。在第二裝置區域RX2中，閘極線160的主閘極部分160M可與第二源極/汲極區SD2間隔開，絕緣間隔件結構118位於主閘極部分160M與第二源極/汲極區SD2之間。
當第一裝置區域RX1是NMOS電晶體區域且第二裝置區域RX2是PMOS電晶體區域時，第一裝置區域RX1中的所述多個第一源極/汲極區SD1可包括摻雜有n型摻雜劑的Si層或者摻雜有n型摻雜劑的SiC層，且第二裝置區域RX2中的所述多個第二源極/汲極區SD2可包括摻雜有p型摻雜劑的SiGe層。n型摻雜劑可選自磷（P）、砷（As）及銻（Sb）。p型摻雜劑可選自硼（B）及鎵（Ga）。
第一裝置區域RX1中的所述多個第一源極/汲極區SD1及第二裝置區域RX2中的所述多個第二源極/汲極區SD2可具有不同的形狀及大小。所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2的形狀不限於圖2A及圖2B中所示的形狀，且第一裝置區域RX1及第二裝置區域RX2中可形成有具有各種形狀及大小的多個第一源極/汲極區SD1及多個第二源極/汲極區SD2。
如圖2A及圖2B中所示，所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2可被絕緣襯墊142覆蓋。絕緣襯墊142可共形地覆蓋所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2中的每一者的表面以及絕緣間隔件結構118的側壁的一部分。絕緣襯墊142可由氧化矽、氮化矽、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC或其組合形成。在一些示例性實施例中，可省略絕緣襯墊142。
第一裝置區域RX1及第二裝置區域RX2中的第一源極/汲極區SD1及第二源極/汲極區SD2可被閘極間絕緣膜144覆蓋。絕緣襯墊142可位於閘極間絕緣膜144與第一源極/汲極區SD1及第二源極/汲極區SD2之間。如圖2A及圖2B中所示，閘極間絕緣膜144的上表面的水平高度可低於頂蓋絕緣圖案164的上表面的水平高度。閘極間絕緣膜144可由氧化矽、氮化矽、SiON、SiOCN或其組合形成。在一些示例性實施例中，絕緣襯墊142及閘極間絕緣膜144可包括氧化矽層。
絕緣間隔件結構118、絕緣襯墊142、閘極間絕緣膜144及所述多個頂蓋絕緣圖案164可被層間絕緣膜190覆蓋。層間絕緣膜190可包括氧化物層、氮化物層、具有為約2.2至約2.4的超低介電常數K的超低k（ultra low-k，ULK）層或其組合。舉例而言，層間絕緣膜190可包括正矽酸四乙酯（tetraethylorthosilicate，TEOS）膜、高密度電漿（high density plasma，HDP）膜、硼-磷-矽酸鹽玻璃（boro-phospho-silicate glass，BPSG）膜、SiON膜、SiN膜、SiOC膜、SiCOH膜或其組合。
在一些示例性實施例中，閘極間絕緣膜144及層間絕緣膜190各自包括氧化物膜，但可具有不同的密度。舉例而言，閘極間絕緣膜144可包括使用可流動化學氣相沈積（flowable chemical vapor deposition，FCVD）製程或旋塗製程形成的氧化矽膜，且層間絕緣膜190可包括藉由電漿沈積方法形成的氧化矽膜。在此種情形中，構成層間絕緣膜190的氧化矽膜的密度可大於構成閘極間絕緣膜144的氧化矽膜的密度。
層間絕緣膜190可包括在垂直方向（Z方向）上朝向絕緣間隔件結構118中所包括的空氣間隔件AS1向下突出的突出絕緣部分190P。突出絕緣部分190P的最低水平高度可低於絕緣間隔件結構118中所包括的內絕緣襯墊118A及外絕緣襯墊118C中的每一者的最上部水平高度。
如圖2A及圖2B中所示，在第一裝置區域RX1及第二裝置區域RX2中在所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2上可形成有多個源極/汲極接觸件174及多個源極/汲極通孔接觸件192。所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2可藉由所述多個源極/汲極接觸件174及所述多個源極/汲極通孔接觸件192連接至上部導電線（未示出）。
在第一源極/汲極區SD1及第二源極/汲極區SD2與源極/汲極接觸件174之間可形成有金屬矽化物膜172。在一些示例性實施例中，金屬矽化物膜172可包含Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er或Pd。舉例而言，金屬矽化物膜172可由矽化鈦製成。
所述多個源極/汲極接觸件174可在垂直方向（Z方向）上穿透閘極間絕緣膜144及絕緣襯墊142，以接觸金屬矽化物膜172。所述多個源極/汲極通孔接觸件192可在垂直方向（Z方向）上穿透層間絕緣膜190，以接觸源極/汲極接觸件174的上表面。可省略金屬矽化物膜172。在此種情形中，所述多個源極/汲極接觸件174可分別直接接觸第一源極/汲極區SD1及第二源極/汲極區SD2的對應區。
如圖2C中所示，在閘極線160上可形成有閘極接觸件184及閘極通孔接觸件194。閘極線160可藉由閘極接觸件184及閘極通孔接觸件194連接至上部導電線（未示出）。
閘極接觸件184及閘極通孔接觸件194可設置於裝置間隔離區域DTA中且被配置成連接至閘極線160的主閘極部分160M。然而，本發明概念不限於此。舉例而言，閘極接觸件184及閘極通孔接觸件194設置於第一裝置區域RX1或第二裝置區域RX2中的至少一者中，且可被配置成連接至閘極線160的主閘極部分160M。
閘極接觸件184可在垂直方向（Z方向）上穿透頂蓋絕緣圖案164，以接觸閘極線160的上表面。閘極通孔接觸件194可在垂直方向（Z方向）上穿透層間絕緣膜190，以接觸閘極接觸件184的上表面。
在一些示例性實施例中，所述多個源極/汲極接觸件174、閘極接觸件184、所述多個源極/汲極通孔接觸件192及閘極通孔接觸件194可各自包括金屬插塞及環繞所述金屬插塞的導電障壁層。所述金屬插塞可由W、Co、Cu、Ru、Mn或其組合製成，且所述導電障壁層可由Ti、Ta、TiN、TaN或其組合形成，但不限於此。
在一些示例性實施例中，所述多個源極/汲極接觸件174、閘極接觸件184、所述多個源極/汲極通孔接觸件192及閘極通孔接觸件194中的每一者的側壁可由接觸絕緣間隔件（未示出）環繞。所述接觸絕緣間隔件可由氮化矽、SiCN、SiCON或其組合形成，但不限於此。
圖1及圖2A至圖2D中所示的積體電路裝置100包括絕緣間隔件結構118，絕緣間隔件結構118在奈米片堆疊NSS、裝置隔離膜112及裝置間隔離絕緣膜113中的每一者的上表面上覆蓋閘極線160的閘極側壁，且絕緣間隔件結構118包括空氣間隔件AS1。因此，在第一裝置區域RX1、第二裝置區域RX2及裝置間隔離區域DTA中的每一者中，可減小由相對相鄰設置的多個導電區之間（例如，閘極線160與所述多個源極/汲極接觸件174之間）的耦合引起的寄生電容。此外，絕緣間隔件結構118在分別設置於奈米片堆疊NSS、裝置隔離膜112及裝置間隔離絕緣膜113上的部分處包括空氣間隔件AS1，以使得可減小由所述多個鰭型主動區域F1及F2與閘極線160之間的耦合產生的寄生電容。因此，形成於第一裝置區域RX1及第二裝置區域RX2中的所述多個電晶體中的每一者的導通（ON）電流特性及關斷（OFF）電流特性得到改善而有助於改善電晶體的效能及可靠性，且積體電路裝置100的可靠性可得到改善。
圖3A及圖3B是示出根據本發明概念的根據其他示例性實施例的積體電路裝置200的剖視圖，且圖3A是示出與圖1所示的線X1-X1'的橫截面對應的區的局部配置的剖視圖，且圖3B是示出與圖1所示的線X2-X2'的橫截面對應的區的局部配置的剖視圖。
參照圖3A及圖3B，積體電路裝置200具有與參照圖1及圖2A至圖2D闡述的積體電路裝置100實質上相同的配置。然而，積體電路裝置200包括多個第一源極/汲極區SD21及多個第二源極/汲極區SD22，而非參照圖2A及圖2B所示的所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2。
第一凹陷R21中的每一者上可形成有多個第一源極/汲極區SD21，且第二凹陷R22中的每一者上可形成有多個第二源極/汲極區SD22。與圖2A及圖2B中所示的所述多個第一凹陷R1及所述多個第二凹陷R2不同，所述多個第一凹陷R21及所述多個第二凹陷R22可具有在第一水平方向（X方向）上進一步延伸的寬度，以包括在垂直方向（Z方向）上與絕緣間隔件結構118交疊的部分。此外，在積體電路裝置200中，包括於一個奈米片堆疊NSS中的所述多個奈米片N1、N2及N3在第一水平方向（X方向）上可具有不同的大小。第一凹陷R21及第二凹陷R22以及第一源極/汲極區SD21及第二源極/汲極區SD22的其他詳細配置可與參照圖2A及圖2B針對第一凹陷R1及第二凹陷R2以及第一源極/汲極區SD1及第二源極/汲極區SD2闡述的詳細配置實質上相同。
圖4是示出根據本發明概念技術理念的根據又一些其他示例性實施例的積體電路裝置300的剖視圖。圖4示出與圖1所示的線Y2-Y2'的橫截面對應的區域的局部配置。
參照圖4，積體電路裝置300可具有與參照圖1及圖2A至圖2D闡述的積體電路裝置100實質上相同的配置。然而，積體電路裝置300包括絕緣間隔件結構318，而非積體電路裝置100中所包括的絕緣間隔件結構118。
相似於參照圖1及圖2A、圖2B及圖2D對絕緣間隔件結構118的說明，絕緣間隔件結構318可包括依序覆蓋閘極線160的側壁的內絕緣襯墊118A、空氣間隔件AS3及外絕緣襯墊118C（參見圖1、圖2A及圖2B）。然而，絕緣間隔件結構318更包括位於內絕緣襯墊118A與外絕緣襯墊118C之間的底部絕緣間隔件318R。底部絕緣間隔件318R可設置於第一裝置區域RX1及第二裝置區域RX2以及其間的裝置間隔離區域DTA中。底部絕緣間隔件318R的下表面可具有與裝置隔離膜112接觸的表面及與裝置間隔離絕緣膜113接觸的表面。底部絕緣間隔件318R的上表面可在第二水平方向（Y方向）上非線性地延伸。在第一裝置區域RX1、第二裝置區域RX2及裝置間隔離區域DTA中，底部絕緣間隔件318R的上表面可暴露至空氣間隔件AS3。
在第一裝置區域RX1及第二裝置區域RX2中，底部絕緣間隔件318R可包括與包括於奈米片堆疊NSS中的所述多個奈米片N1、N2及N3中的至少一者接觸的表面。在第一裝置區域RX1中，底部絕緣間隔件318R可具有與所述多個內絕緣間隔件120接觸的表面。在第二裝置區域RX2中，底部絕緣間隔件318R可具有與閘極介電膜152接觸的表面。
空氣間隔件AS3可具有與參照圖2A、圖2B及圖2D針對空氣間隔件AS1所述者實質上相同的配置。然而，空氣間隔件AS3的面對基板102的底部水平高度可能受底部絕緣間隔件318R所限制。因此，裝置隔離膜112及裝置間隔離絕緣膜113可不暴露至空氣間隔件AS3。在其他示例性實施例中，與圖4中所示者不同，裝置隔離膜112或裝置間隔離絕緣膜113的至少一個上表面可包括未被底部絕緣間隔件318R覆蓋且暴露至空氣間隔件AS3的局部區域。
圖5是根據本發明概念的根據又一些其他示例性實施例的積體電路裝置400的方塊圖。
參照圖5，積體電路裝置400包括具有第一區域I及第二區域II的基板102。基板102的第一區域I及第二區域II指代基板102的不同區域，且第一區域I與第二區域II可為在水平方向上彼此間隔開的區域。
在一些示例性實施例中，第一區域I與第二區域II可為執行不同操作的區域。在其他示例性實施例中，第一區域I與第二區域II可為執行彼此相同或相似操作的區域。
在一些示例性實施例中，第一區域I可為其中形成以低功率模式操作的裝置的區域，且第二區域II可為其中形成以高功率模式操作的裝置的區域。在其他示例性實施例中，第一區域I可為其中形成記憶體裝置或非記憶體裝置的區域，且第二區域II可為其中形成例如輸入/輸出裝置（input/output device，I/O）等周邊電路的區域。
在一些示例性實施例中，第一區域I或第二區域II中的至少一者可為構成以下的區域：揮發性記憶體裝置，例如動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、靜態RAM（Static RAM，SRAM）及類似物；或者非揮發性記憶體裝置，例如唯讀記憶體（Read Only Memory，ROM）、遮罩ROM（Mask ROM，MROM）、可程式化ROM（Programmable ROM，PROM）、可抹除ROM（Erasable ROM，EPROM）、電性可抹除ROM（Electrically Erasable ROM，EEPROM）、鐵磁ROM（Ferromagnetic ROM，FRAM）、相變RAM（Phase change RAM，PRAM）、磁性RAM（Magnetic RAM，MRAM）、電阻式RAM（Resistive RAM，RRAM）、快閃記憶體及類似物。
在其他示例性實施例中，第一區域I或第二區域II中的至少一者可為其中形成例如邏輯裝置等非記憶體裝置的區域。邏輯裝置可包括執行所期望邏輯功能的標準胞元，例如計數器及緩衝器。標準胞元可包括各種類型的邏輯胞元，所述各種類型的邏輯胞元包括多個電路元件，例如電晶體及電阻器。邏輯胞元可構成例如及（AND）、反及（NAND）、或（OR）、反或（NOR）、互斥或（exclusive OR，XOR）、互斥反或（exclusive NOR，XNOR）、反相器（inverter，INV）、加法器（adder，ADD）、緩衝器（buffer，BUF）、延遲器（delay，DLY）、濾波器（filter，FIL）、多工器（multiplexer，MXT/MXIT）、或/及/反相器（OR/AND/INVERTER，OAI）、及/或（AND/OR，AO）、及/或/反相器（AND/OR/INVERTER，AOI）、D正反器、複位正反器、主從正反器、鎖存器及類似物。
在一些示例性實施例中，在積體電路裝置400中，第二區域II中的圖案形成密度可小於第一區域I中的圖案形成密度。
在一些示例性實施例中，第一區域I或第二區域II中的任一者可包括選自參照圖1至圖4針對積體電路裝置100、200及300闡述的結構的至少一個結構。
圖6A及圖6B是示出根據本發明概念的根據又一些其他示例性實施例的積體電路裝置400A的剖視圖，且圖6A是示出與圖1所示的線X1-X1'的橫截面對應的區域的局部配置的剖視圖，且圖6B是示出與圖1所示的線X2-X2'的橫截面對應的區域的局部配置的剖視圖。
如參照圖5所述，積體電路裝置400A可包括具有第一區域I及第二區域II的基板102。參照圖1至圖4，選自針對積體電路裝置100、200及300闡述的結構之中的至少一個結構可設置於積體電路裝置400A的第一區域I中。圖6A及圖6B中所示的結構可設置於積體電路裝置400A的第二區域II中。
參照圖6A及圖6B，積體電路裝置400A的第二區域II中可設置有與參照圖2A至圖2D針對積體電路裝置100闡述的結構實質上相同的結構。然而，在積體電路裝置400A的第二區域II中，可包括絕緣間隔件結構418來代替圖1、圖2A、圖2B及圖2D中所示的絕緣間隔件結構118。
絕緣間隔件結構418可具有與絕緣間隔件結構118不同的結構。在一些示例性實施例中，絕緣間隔件結構418可不包括與絕緣間隔件結構118中所包括的空氣間隔件AS1對應的空氣間隔件。
絕緣間隔件結構418可由覆蓋閘極線160的側壁的至少一個含矽絕緣膜形成。在一些示例性實施例中，所述至少一個含矽絕緣膜可由氮化矽、氧化矽、SiCN、SiBN、SiON、SiOCN、SiBCN或其組合形成。舉例而言，絕緣間隔件結構418可包括多層，所述多層包括依序覆蓋閘極線160的側壁的第一氮化矽層、氧化矽層及第二氮化矽層，但本發明概念不限於此。絕緣間隔件結構418的其他詳細配置可與以上參照圖1、圖2A、圖2B及圖2D針對絕緣間隔件結構118闡述的詳細配置實質上相同。
圖7A及圖7B分別是用於闡述根據本發明概念的根據又一些其他示例性實施例的積體電路裝置500的平面佈局圖。
參照圖7A及圖7B，積體電路裝置500可包括如參照圖5闡述的具有第一區域I及第二區域II的基板102。圖7A示出設置於第一區域I中的積體電路裝置500的配置，且圖7B示出設置於第二區域II中的積體電路裝置500的配置。
在積體電路裝置500的第一區域I及第二區域II中，所述多個鰭型主動區域F1及F2中的每一者在垂直方向（Z方向）上自基板102突出，且所述多個鰭型主動區域F1及F2中的每一者的側壁可被絕緣膜512覆蓋。參照圖2C及圖2D，絕緣膜512可具有與由裝置隔離膜112及裝置間隔離絕緣膜113構成的組合結構對應的配置。
儘管在圖7A及圖7B中未示出，然而參照圖2A、圖2B及圖2D闡述的包括多個奈米片N1、N2及N3的奈米片堆疊NSS可設置於所述多個鰭型主動區域F1及F2上。
多個閘極線160可在所述多個鰭型主動區域F1及F2上環繞所述多個奈米片N1、N2及N3，且在第二水平方向（Y方向）上延伸。
儘管在圖7A及圖7B中未示出，然而在積體電路裝置500的第一區域I及第二區域II中，所述多個鰭型主動區域F1及F2上可設置有如參照圖2A及圖2B闡述的多個第一源極/汲極區SD1及多個第二源極/汲極區SD2。所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2可設置於所述多個閘極線160中的每一者的兩側上。
積體電路裝置500可包括在第一區域I中以閉環形狀環繞所述多個閘極線160的多個絕緣間隔件結構118。所述多個絕緣間隔件結構118可在第一區域I中分別覆蓋閘極線160在第一水平方向（X方向）及第二水平方向（Y方向）上的側壁。絕緣間隔件結構118的其他詳細配置可與以上參照圖1、圖2A、圖2B及圖2D闡述的詳細配置實質上相同。
積體電路裝置500可包括在第二區域II中以閉環形狀環繞所述多個閘極線160的多個絕緣間隔件結構418。所述多個絕緣間隔件結構418可在第二區域II中分別覆蓋閘極線160在第一水平方向（X方向）及第二水平方向（Y方向）上的側壁。絕緣間隔件結構418的其他詳細配置可與以上參照圖6A及圖6B闡述的詳細配置實質上相同。
在一些示例性實施例中，在積體電路裝置500的圖7A中所示第一區域I的配置中，線X1A-X1A'的橫截面的配置可具有如圖2A中所示的配置，且線X2A-X2A'的橫截面的配置可具有如圖2B中所示的配置。此外，在積體電路裝置500的圖7B中所示第二區域II的配置中，線X1B-X1B'的橫截面的配置可具有如圖6A中所示的配置，且線X2B-X2B'的橫截面的配置可具有如圖6B中所示的配置。
圖8A及圖8B分別是用於闡述根據本發明概念的根據又一些其他示例性實施例的積體電路裝置600的平面佈局圖。
參照圖8A及圖8B，積體電路裝置600可包括如參照圖5闡述的具有第一區域I及第二區域II的基板102。圖8A示出設置於第一區域I中的積體電路裝置600的配置，且圖8B示出設置於第二區域II中的積體電路裝置600的配置。
在積體電路裝置600的第一區域I及第二區域II中，所述多個鰭型主動區域F6中的每一者在垂直方向（Z方向）上自基板102突出，且所述多個鰭型主動區域F6中的每一者的側壁可被絕緣膜612覆蓋。參照圖2C及圖2D，絕緣膜612可具有與由裝置隔離膜112及裝置間隔離絕緣膜113構成的組合結構對應的配置。
儘管在圖8A及圖8B中未示出，然而參照圖2A至圖2D闡述的包括多個奈米片N1、N2及N3的奈米片堆疊NSS可設置於所述多個鰭型主動區域F6上。
在所述多個鰭型主動區域F6上，多個閘極線660可環繞所述多個奈米片N1、N2及N3中的每一者，且可在第二水平方向（Y方向）上延伸。所述多個鰭型主動區域F6及所述多個閘極線660各自可具有與參照圖1及圖2A至圖2D針對所述多個鰭型主動區域F1及F2以及閘極線160所述者實質上相同的配置。
在積體電路裝置600的第一區域I及第二區域II中，所述多個鰭型主動區域F6可沿第二水平方向（Y方向）以可變的節距（pitch）佈置。因此，在第二水平方向（Y方向）上所述多個鰭型主動區域F6中的每一者之間的分隔距離可依據位置而變化。在第一水平方向（X方向）上，所述多個鰭型主動區域F6中的每一者的長度可根據位置而變化。
儘管在圖8A及圖8B中未示出，然而在積體電路裝置600的第一區域I及第二區域II中，所述多個鰭型主動區域F6上可設置有如參照圖2A及圖2B闡述的多個第一源極/汲極區SD1及多個第二源極/汲極區SD2。所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2可分別設置於所述多個閘極線660中的每一者的兩側上。
積體電路裝置600可包括在第一區域I中以閉環形狀環繞所述多個閘極線660的多個絕緣間隔件結構118。所述多個絕緣間隔件結構118可在第一區域I中分別覆蓋閘極線660在第一水平方向（X方向）及第二水平方向（Y方向）上的側壁。絕緣間隔件結構118的其他詳細配置可與以上參照圖1、圖2A、圖2B及圖2D闡述的詳細配置實質上相同。
積體電路裝置600可包括在第二區域II中以閉環形狀環繞所述多個閘極線660的多個絕緣間隔件結構418。所述多個絕緣間隔件結構418可在第二區域II中分別覆蓋閘極線660在第一水平方向（X方向）及第二水平方向（Y方向）上的側壁。絕緣間隔件結構418的其他詳細配置可與以上參照圖6A及圖6B闡述的詳細配置實質上相同。
在一些示例性實施例中，在積體電路裝置600的圖8A中所示第一區域I的配置中，線X1A-X1A'的橫截面的配置可具有與圖2A中所示配置中的至少一些配置相同的配置，且線X2A-X2A'的橫截面的配置可具有與圖2B中所示配置中的至少一些配置相同的配置。此外，在積體電路裝置600的圖8B中所示第二區域II的配置中，線X1B-X1B'的橫截面的配置可具有與圖6A中所示配置中的至少一些配置相同的配置，且線X2B-X2B'的橫截面的配置可具有與圖6B中所示配置中的至少一些配置相同的配置。
在積體電路裝置600的第一區域I中在其中所述多個鰭型主動區域F6與所述多個閘極線660交叉的多個位置處可形成有多個電晶體TR61，且在第二區域II中在其中所述多個鰭型主動區域F6與所述多個閘極線660彼此交叉的多個位置處可形成有多個電晶體TR62。所述多個電晶體TR61及所述多個電晶體TR62可各自構成上拉電晶體（pull-up transistor）、下拉電晶體（pull-down transistor）或傳輸電晶體（pass transistor），以配置多個SRAM胞元。上拉電晶體可由PMOS電晶體形成，且下拉電晶體及傳輸電晶體各自可由NMOS電晶體形成。
圖9A是用於闡釋根據本發明概念的根據又一些其他示例性實施例的積體電路裝置700的平面佈局圖，圖9B是示出圖9A所示的線X7-X7'的橫截面的局部配置的剖視圖，圖9C是示出沿圖9A所示的線Y71-Y71'截取的橫截面的局部配置的剖視圖，且圖9D是示出沿圖9A所示的線Y72-Y72'截取的橫截面的局部配置的剖視圖。
積體電路裝置700可包括如參照圖5闡述的具有第一區域I及第二區域II的基板102。在積體電路裝置700中，第一區域I包括選自參照圖1至圖4針對積體電路裝置100、200及300闡述的結構的至少一個結構，且第二區域II中可包括參照圖9A至圖9D闡述的結構。
參照圖9A至圖9D，積體電路裝置700可包括在第二區域II中自基板102在垂直方向（Z方向）上突出的多個鰭型主動區域F7。所述多個鰭型主動區域F7可在第一水平方向（X方向）上彼此平行延伸。所述多個鰭型主動區域F7中的每一者可由形成於基板102中的裝置隔離溝槽STR7界定。裝置隔離溝槽STR7可利用裝置隔離膜712填充。所述多個鰭型主動區域F7中的每一者的側壁可被裝置隔離膜712覆蓋。
所述多個鰭型主動區域F7中的每一者上可設置有突出於裝置隔離膜712上方的鰭通道區域FC。鰭通道區域FC可一體地連接至鰭型主動區域F7。在所述多個鰭型主動區域F7上，閘極線760可環繞鰭通道區域FC，且在第二水平方向（Y方向）上伸長。在圖9A中，示出設置於所述兩個鰭型主動區域F7上的兩個鰭型主動區域F7及一個閘極線760，但鰭型主動區域F7及閘極線760中的每一者的數目不限於所示實例，且可以各種方式來選擇。裝置隔離膜712可設置於基板102與閘極線760之間，且可覆蓋鰭型主動區域F7的側壁。
如圖9B中所示，在鰭型主動區域F7上方在鰭通道區域FC的兩側上可形成有多個凹陷R7，且所述多個凹陷R7上可形成有多個源極/汲極區SD7。
多個鰭型主動區域F7、鰭通道區域FC、閘極線760、多個源極/汲極區SD7及裝置隔離膜712中的每一者的構成材料與針對參照圖1及圖2A至圖2D闡述的所述多個鰭型主動區域F1及F2、所述多個奈米片N1、N2及N3、閘極線160、所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2以及裝置隔離膜112的構成材料所作的闡述實質上相同。
其中所述多個鰭型主動區域F7與閘極線760彼此交叉的部分中可形成有多個電晶體TR7。所述多個電晶體TR7中的每一者可為NMOS電晶體或PMOS電晶體。
閘極介電膜752可位於鰭通道區域FC與閘極線760之間。閘極介電膜752可包括覆蓋鰭通道區域FC的表面的部分、覆蓋閘極線760的側壁的部分以及覆蓋裝置隔離膜712的上表面的部分。閘極介電膜752的構成材料與參照圖2A至圖2D闡述的閘極介電膜152的構成材料相同。
在積體電路裝置700中，第二區域II中的閘極線760（參見圖9A）在第一水平方向（X方向）上的寬度可大於第一區域I中的閘極線160（參見圖1）在第一水平方向（X方向）上的寬度，但本發明概念不限於此。
在第二區域II中，閘極線760的側壁（在下文中，稱為閘極側壁）可被絕緣間隔件結構718覆蓋。如圖9A中所示，絕緣間隔件結構718可以閉環形狀環繞閘極線760，以在第一水平方向（X方向）及第二水平方向（Y方向）上面對閘極側壁。
如圖9B及圖9D中所示，絕緣間隔件結構718可在鰭通道區域FC的頂表面FCT及裝置隔離膜712的上表面上覆蓋閘極線760的閘極側壁。絕緣間隔件結構718可在鰭通道區域FC的頂表面FCT上覆蓋閘極線760在第一水平方向（X方向）上的兩個側壁。絕緣間隔件結構718可在裝置隔離膜712上覆蓋鰭通道區域FC的頂表面FCT及鰭通道區域FC在第二水平方向（Y方向）上的兩個側壁。絕緣間隔件結構718可與閘極線760間隔開，閘極介電膜752位於絕緣間隔件結構718與閘極線760之間。
絕緣間隔件結構718可包括依序覆蓋閘極線760的側壁的內絕緣襯墊118A、空氣間隔件AS1及外絕緣襯墊118C。
如圖9A中所示，空氣間隔件AS1可以閉環形狀環繞閘極線760，以面對閘極線760在第一水平方向（X方向）及第二水平方向（Y方向）上的側壁。空氣間隔件AS1可面對閘極線760的側壁，閘極介電膜752及內絕緣襯墊118A位於空氣間隔件AS1與閘極線760的所述側壁之間。
如圖9D中所示，在裝置隔離膜712上，鰭通道區域FC在第二水平方向（Y方向）上的兩個側壁可面對空氣間隔件AS1。鰭通道區域FC的頂表面FCT及兩個側壁以及裝置隔離膜712的上表面可各自包括暴露至空氣間隔件AS1的部分。鰭通道區域FC的暴露至空氣間隔件AS1的部分可與裝置隔離膜712垂直交疊。
對內絕緣襯墊118A、空氣間隔件AS1及外絕緣襯墊118C的詳細說明與參照圖1、圖2A、圖2B及圖2D闡述的詳細說明實質上相同。
如圖9B及圖9C中所示，閘極線760及閘極介電膜752可被頂蓋絕緣圖案164覆蓋。閘極線760可與源極/汲極區SD7間隔開，絕緣間隔件結構718位於閘極線760與源極/汲極區SD7之間。
在第二區域II中，源極/汲極區SD7可被閘極間絕緣膜144覆蓋。絕緣間隔件結構718、閘極間絕緣膜144及頂蓋絕緣圖案164可被層間絕緣膜190覆蓋。層間絕緣膜190可包括在垂直方向（Z方向）上朝向絕緣間隔件結構718中所包括的空氣間隔件AS1向下突出的突出絕緣部分190P。閘極間絕緣膜144、頂蓋絕緣圖案164及層間絕緣膜190的其他詳細配置可與以上參照圖2A至圖2D闡述的詳細配置實質上相同。
儘管在圖9A及圖9B中未示出，然而在第二區域II中，所述多個源極/汲極區SD7上可設置有具有與圖1、圖2A及圖2B中所示源極/汲極接觸件174及源極/汲極通孔接觸件192相似的結構的源極/汲極接觸件及源極/汲極通孔接觸件。所述多個源極/汲極區SD7可藉由多個源極/汲極接觸件174及多個源極/汲極通孔接觸件192連接至上部導電線（未示出）。此外，閘極線760上可設置有具有與圖1及圖2C中所示閘極接觸件184及閘極通孔接觸件194的結構相似的結構的閘極接觸件及閘極通孔接觸件。閘極線760可藉由閘極接觸件184及閘極通孔接觸件194連接至上部導電線（未示出）。
參照圖9A至圖9D闡述的積體電路裝置700包括在鰭通道區域FC及裝置隔離膜712上覆蓋閘極線760的側壁的絕緣間隔件結構718，且絕緣間隔件結構718包括空氣間隔件AS1。因此，當源極/汲極接觸件在第二區域II中與閘極線760相鄰設置時，由閘極線760與源極/汲極接觸件之間的耦合產生的寄生電容可減小。此外，由所述多個鰭型主動區域F7與閘極線760之間的耦合產生的寄生電容可減小。因此，形成於第二區域II中的所述多個電晶體中的每一者的導通電流特性及關斷電流特性可得到改善，藉此改善電晶體的效能及可靠性以及積體電路裝置700的可靠性。
圖9E是示出根據本發明概念的根據又一些其他示例性實施例的積體電路裝置700A的剖視圖。在圖9E中，示出與圖9A所示的線Y72-Y72'的橫截面對應的區域的局部配置。
參照圖9E，積體電路裝置700A可具有與參照圖9A至圖9D闡述的積體電路裝置700實質上相同的配置。然而，積體電路裝置700A包括絕緣間隔件結構728，而非積體電路裝置700的第二區域II中所包括的絕緣間隔件結構718。
相似於參照圖9A及圖9D對絕緣間隔件結構718的說明，絕緣間隔件結構728可包括依序覆蓋閘極線760（參見圖9A及圖9B）的側壁的內絕緣襯墊118A、空氣間隔件AS7及外絕緣襯墊118C。然而，絕緣間隔件結構728更包括夾置於內絕緣襯墊118A與外絕緣襯墊118C之間的底部絕緣間隔件728R。底部絕緣間隔件728R可具有與裝置隔離膜712接觸的表面及與鰭通道區域FC接觸的表面。底部絕緣間隔件728R的上表面可在第二水平方向（Y方向）上非線性延伸。底部絕緣間隔件728R的上表面可暴露至空氣間隔件AS7。
空氣間隔件AS7可具有與參照圖9A、圖9B及圖9D針對空氣間隔件AS1所述者實質上相同的配置。然而，空氣間隔件AS7的面對基板102的底部水平高度可能受底部絕緣間隔件728R所限制。因此，裝置隔離膜712可不暴露至空氣間隔件AS7。在其他示例性實施例中，與圖9E中所示者不同，裝置隔離膜712的上表面可包括未被底部絕緣間隔件728R覆蓋的局部區域，且因此所述局部區域可暴露至空氣間隔件AS7。
圖10A是根據本發明概念的根據又一些其他示例性實施例的積體電路裝置800A的局部區域的立體圖。
參照圖10A，積體電路裝置800A包括堆疊於基板102上以便在垂直方向（Z方向）上彼此交疊的多個電路區域CCA。裝置隔離膜812可位於基板102與所述多個電路區域CCA之間。裝置隔離膜812可具有與參照圖2C及圖2D針對裝置隔離膜112所述者實質上相同的配置。
所述多個電路區域CCA可各自包括參照圖1及圖2A至圖2D闡述的積體電路裝置100中所包括的組件。舉例而言，多個電路區域CCA可各自包括：奈米片堆疊NSS，包含多個奈米片N1、N2及N3；閘極線160，在覆蓋所述多個奈米片堆疊NSS的同時覆蓋所述多個奈米片N1、N2及N3中的每一者；絕緣間隔件結構118，覆蓋閘極線160及所述多個奈米片N1、N2及N3；以及多個源極/汲極區SD，與所述多個奈米片N1、N2及N3接觸。絕緣間隔件結構118可包括依序覆蓋閘極線160的側壁的內絕緣襯墊118A、空氣間隔件AS1及外絕緣襯墊118C。所述多個源極/汲極區SD中的每一者可具有如關於圖2A中所示第一源極/汲極區SD1所闡述的配置。在圖10A中，沿線X8A-X8A'由「C1」指示的局部區域的剖視配置可與圖2A中所示剖視配置實質上相同。
在所述多個電路區域CCA中的每一者中，包括多個奈米片N1、N2及N3的奈米片堆疊NSS、閘極線160、絕緣間隔件結構118及多個源極/汲極區SD可被絕緣結構814覆蓋。絕緣結構814可包括氧化物膜、氮化物膜或其組合，但不限於此。
所述多個電路區域CCA中在垂直方向（Z方向）上彼此相鄰的所述兩個電路區域CCA中的每一者中所包括的閘極線160可在垂直方向（Z方向）上彼此間隔開，絕緣結構814位於其間，且閘極線160可在垂直方向（Z方向）上彼此交疊。所述多個電路區域CCA中在垂直方向（Z方向）上彼此相鄰的所述兩個電路區域CCA中的每一者中所包括的源極/汲極區SD可在垂直方向（Z方向）上彼此間隔開，絕緣結構814位於其間，且源極/汲極區SD可在垂直方向（Z方向）上彼此交疊。
圖10A示出其中基板102上的兩個電路區域CCA在垂直方向（Z方向）上彼此交疊的結構，但本發明概念不限於此。舉例而言，在基板102上，至少三個電路區域CCA可在垂直方向（Z方向）上彼此交疊。
圖10B是根據本發明概念的根據又一些其他示例性實施例的積體電路裝置800B的局部區域的立體圖。
參照圖10B，積體電路裝置800B可具有與參照圖10A針對積體電路裝置800A所述者實質上相同的配置。然而，在積體電路裝置800B中，所述多個源極/汲極區SD中的每一者可具有與針對圖2B中所示第二源極/汲極區SD2所述者相同的配置。在圖10B中，沿線X8B-X8B'由「C2」指示的局部區域的剖視配置可與圖2B中所示剖視配置實質上相同。
圖10C是根據本發明概念的根據又一些其他示例性實施例的積體電路裝置800C的局部區域的立體圖。
參照圖10C，積體電路裝置800C可具有與參照圖10A針對積體電路裝置800A所述者實質上相同的配置。然而，積體電路裝置800C包括在基板102上在垂直方向（Z方向）上彼此交疊的四個電路區域CCA。
在積體電路裝置800C中，所述四個電路區域CCA各自包括覆蓋閘極線160以及多個奈米片N1、N2及N3的絕緣間隔件結構118，且絕緣間隔件結構118可包括依序覆蓋閘極線160的側壁的內絕緣襯墊118A、空氣間隔件AS1及外絕緣襯墊118C。積體電路裝置800C中所包括的所述多個源極/汲極區SD中的每一者可具有與針對圖2A中所示第一源極/汲極區SD1或圖2B中所示第二源極/汲極區SD2所述者相同的配置。
參照圖10A至圖10C闡述的積體電路裝置800A、800B及800C各自包括在垂直方向（Z方向）上交疊的多個電路區域CCA，且所述多個電路區域CCA中的每一者中所包括的閘極線160的側壁被包括空氣間隔件AS1的絕緣間隔件結構118覆蓋。因此，閘極線160與在所述多個電路區域CCA中的每一者中與閘極線160相對相鄰設置的導電區域之間的不需要的寄生電容可減小。因此，積體電路裝置800A、800B及800C的可靠性可得到改善。
圖11A至圖19D是示出根據製程順序的根據本發明概念一些示例性實施例的製造積體電路裝置的方法的剖視圖，且圖11A、圖12A、...及圖19A是示出與圖1所示的線X1-X1'的橫截面對應的部分根據製程順序的局部配置的剖視圖，且圖11B、圖12B、...及圖19B是示出與圖1所示的線X2-X2'的橫截面對應的部分根據製程順序的局部配置的剖視圖，且圖11C、圖12C、...及圖19C是示出與圖1所示的線Y1-Y1'的橫截面對應的部分根據製程順序的局部配置的剖視圖，且圖12D、圖14D、圖15D、圖16D、圖18D及圖19D是示出與圖1所示的線Y2-Y2'的橫截面對應的部分根據製程順序的局部配置的剖視圖。將參照圖11A至圖19D闡述參照圖1及圖2A至圖2D示出的積體電路裝置100的示例性製造方法。在圖11A至圖19D中，與圖1及圖2A至圖2D中相同的參考編號表示相同的構件，且此處不再對其予以贅述。
參照圖11A至圖11C，在基板102上逐一地交替堆疊多個犧牲半導體層104與多個奈米片半導體層NS之後，藉由蝕刻所述多個犧牲半導體層104、所述多個奈米片半導體層NS及基板102中的每一者的部分，在基板102中形成裝置隔離溝槽STR。因此，形成在垂直方向（Z方向）上自基板102向上突出的多個鰭型主動區域F1及F2，且所述多個犧牲半導體層104及所述多個奈米片半導體層NS可在所述多個鰭型主動區域F1及F2中的每一者的鰭上表面FT上沿第一水平方向（X方向）保持伸長。
所述多個犧牲半導體層104及所述多個奈米片半導體層NS可由具有不同蝕刻選擇性的半導體材料形成。在一些示例性實施例中，所述多個奈米片半導體層NS可包括Si層，且所述多個犧牲半導體層104可由SiGe層形成。在一些示例性實施例中，所述多個犧牲半導體層104中的Ge含量可為恆定的。構成所述多個犧牲半導體層104的SiGe層可具有在為約5原子%至約60原子%（例如，約10原子%至約40原子%）的範圍內選擇的恆定Ge含量。可根據需要以不同方式選擇構成所述多個犧牲半導體層104的SiGe層中的Ge含量。
此後，形成填充裝置隔離溝槽STR的裝置隔離膜112，且在裝置間隔離區域DTA中蝕刻裝置隔離膜112的部分，且因此，可蝕刻被暴露出的基板102的部分以形成界定第一裝置區域RX1及第二裝置區域RX2的深溝槽DTR，且可利用裝置間隔離絕緣膜113填充深溝槽DTR。此後，回蝕裝置隔離膜112及裝置間隔離絕緣膜113，以使得所述多個犧牲半導體層104及所述多個奈米片半導體層NS中的每一者的側壁可在第一裝置區域RX1及第二裝置區域RX2中暴露出。在回蝕裝置隔離膜112及裝置間隔離絕緣膜113之後獲得的結果中，裝置隔離膜112及裝置間隔離絕緣膜113中的每一者的上表面的水平高度可低於所述多個鰭型主動區域F1及F2中的每一者的鰭上表面FT的水平高度。
參照圖12A至圖12D，可在圖11A至圖11C所示所得結構上形成包括絕緣襯墊114、虛設閘極圖案DP及虛設頂蓋圖案DC的堆疊圖案。可將所述堆疊圖案形成為在圖11A至圖11C中所示所述多個犧牲半導體層104、所述多個奈米片半導體層NS、裝置隔離膜112及裝置間隔離絕緣膜113上在第二水平方向（Y方向）上延伸。
此後，在所述多個犧牲半導體層104、所述多個奈米片半導體層NS、裝置隔離膜112及裝置間隔離絕緣膜113上，可形成初步間隔件結構P118以覆蓋虛設閘極圖案DP的側壁。初步間隔件結構P118可覆蓋包括虛設閘極圖案DP的堆疊圖案在第一水平方向（X方向）上的兩個側壁及在第二水平方向（Y方向）上的兩個側壁。當自平面（例如，X-Y平面）觀察時，初步間隔件結構P118可以閉環形狀環繞包括虛設閘極圖案DP的堆疊圖案。
在一些示例性實施例中，絕緣襯墊114可包括藉由電漿沈積方法形成的氧化矽膜，虛設閘極圖案DP可由多晶矽膜形成，且虛設頂蓋圖案DC可由氮化矽膜形成。
初步間隔件結構P118可包括依序覆蓋虛設閘極圖案DP的側壁的內絕緣襯墊118A、犧牲襯墊118B及外絕緣襯墊118C。犧牲襯墊118B可由與內絕緣襯墊118A及外絕緣襯墊118C中的每一者的材料不同的材料製成。在一些示例性實施例中，當內絕緣襯墊118A及外絕緣襯墊118C由氮化矽膜製成時，犧牲襯墊118B可包括氧化矽膜，但本發明概念不限於此。
在形成初步間隔件結構P118之後，藉由選擇性地移除所述多個犧牲半導體層104及所述多個奈米片半導體層NS中的每一者的位於第一裝置區域RX1中的部分，自所述多個奈米片半導體層NS形成包括多個奈米片N1、N2及N3的奈米片堆疊NSS，且藉由在奈米片堆疊NSS的兩側上蝕刻第一鰭型主動區域F1的一些區域，在第一鰭型主動區域F1的上部部分上形成多個第一凹陷R1，且藉由選擇性地移除所述多個犧牲半導體層104的經由所述多個第一凹陷R1自奈米片堆疊NSS的兩側暴露出的部分，形成多個凹進空間ID，且形成填充所述多個凹進空間ID的多個內絕緣間隔件120，且在奈米片堆疊NSS的兩側上形成填充所述多個第一凹陷R1的多個第一源極/汲極區SD1。所述多個第一源極/汲極區SD1可分別形成於與虛設閘極圖案DP間隔開的位置處，初步間隔件結構P118位於所述多個第一源極/汲極區SD1與虛設閘極圖案DP之間。
為形成多個第一源極/汲極區SD1，在第一裝置區域RX1中，可自從所述多個第一凹陷R1的底部及所述多個奈米片N1、N2及N3中的每一者的側壁暴露出的第一鰭型主動區域F1的表面磊晶生長半導體材料。在一些示例性實施例中，為形成多個第一源極/汲極區SD1，可使用包含元素半導體前驅物的原材料來執行低壓化學氣相沈積（low-pressure chemical vapor deposition，LPCVD）製程、選擇性磊晶生長（selective epitaxial growth，SEG）製程或循環沈積及蝕刻（cyclic deposition and etching，CDE）製程。在一些示例性實施例中，所述多個第一源極/汲極區SD1可包括摻雜有n型摻雜劑的Si層。為形成所述多個第一源極/汲極區SD1，可使用矽烷（SiH 4）、二矽烷（Si 2H 6）、三矽烷（Si 3H 8）及二氯矽烷（SiH 2Cl 2）作為Si源。可自磷（P）、砷（As）及銻（Sb）選擇n型摻雜劑。
藉由選擇性地移除所述多個犧牲半導體層104及所述多個奈米片半導體層NS中的每一者的位於第二裝置區域RX2中的部分，可形成包括來自所述多個奈米片半導體層NS的多個奈米片N1、N2及N3的奈米片堆疊NSS，且藉由蝕刻自奈米片堆疊NSS的兩側暴露出的第二鰭型主動區域F2，可在第二鰭型主動區域F2上形成多個第二凹陷R2，且可在奈米片堆疊NSS的兩側上形成填充所述多個第二凹陷R2的多個第二源極/汲極區SD2。所述多個第二源極/汲極區SD2可分別形成於與虛設閘極圖案DP間隔開的位置處，初步間隔件結構P118位於所述多個第二源極/汲極區SD2與虛設閘極圖案DP之間。
為形成多個第二源極/汲極區SD2，在第二裝置區域RX2中，可自從所述多個第二凹陷R2的底部及所述多個奈米片N1、N2及N3中的每一者的側壁暴露出的第二鰭型主動區域F2的表面磊晶生長半導體材料。在一些示例性實施例中，所述多個第二源極/汲極區SD2可包括摻雜有p型摻雜劑的SiGe層。Si源及Ge源可用於形成多個第二源極/汲極區SD2。作為Si源，可使用矽烷（SiH 4）、二矽烷（Si 2H 6）、三矽烷（Si 3H 8）、二氯矽烷（SiH 2Cl 2）或類似物。作為Ge源，可使用鍺烷（GeH 4）、二鍺烷（Ge 2H 6）、三鍺烷（Ge 3H 8）、四鍺烷（Ge 4H 10）、二氯鍺烷（Ge 2H 2Cl 2）及類似物。可自硼（B）及鎵（Ga）選擇p型摻雜劑。
此後，在第一裝置區域RX1及第二裝置區域RX2中，可形成覆蓋所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2中的每一者的表面以及所述多個初步間隔件結構P118中的每一者的表面的絕緣襯墊142，且可在絕緣襯墊142上形成閘極間絕緣膜144。
參照圖13A至圖13C，可藉由自圖12A至圖12D的結果移除虛設頂蓋圖案DC來暴露出虛設閘極圖案DP的上表面。
當虛設頂蓋圖案DC的材料與內絕緣襯墊118A及外絕緣襯墊118C中的每一者的材料相同或相似時，在移除虛設頂蓋圖案DC的同時，內絕緣襯墊118A及外絕緣襯墊118C中的每一者的上側的一些區域被一起移除，以使得內絕緣襯墊118A及外絕緣襯墊118C中的每一者的上表面水平高度可低於犧牲襯墊118B的上表面水平高度。
參照圖14A至圖14D，藉由自圖13A至圖13C的結果選擇性地移除虛設閘極圖案DP及絕緣襯墊114，可在所述多個奈米片堆疊NSS、裝置隔離膜112及裝置間隔離絕緣膜113中的每一者上提供閘極空間GS，且藉由經由閘極空間GS選擇性地移除保留於所述多個鰭型主動區域F1及F2上的所述多個犧牲半導體層104，閘極空間GS可延伸至所述多個奈米片N1、N2及N3中的每一者之間的空間以及所述最下部的奈米片N1與鰭上表面FT之間的空間。
當自X-Y平面觀察時，初步間隔件結構P118可以閉環形狀界定閘極空間GS。可經由閘極空間GS暴露出構成初步間隔件結構P118的內絕緣襯墊118A。
在一些示例性實施例中，為選擇性地移除所述多個犧牲半導體層104，可使用所述多個奈米片N1、N2及N3與所述多個犧牲半導體層104之間的蝕刻選擇性差異。可使用濕法或乾法蝕刻製程來選擇性地移除所述多個犧牲半導體層104。
參照圖15A至圖15D，藉由在圖14A至圖14D的結果上形成高介電膜，在閘極空間GS中，可形成閘極介電膜152以覆蓋所述多個奈米片N1、N2及N3中的每一者的被暴露出的表面以及所述多個鰭型主動區域F1及F2中的每一者的被暴露出的表面。
參照圖16A至圖16D，在圖15A至圖15D的結果中形成覆蓋閘極介電膜152的導電層且填充閘極空間GS之後，可回蝕導電層及閘極介電膜152，以使得導電層及閘極介電膜152僅填充閘極空間GS的局部區域。因此，可在閘極空間GS中形成覆蓋閘極介電膜152的閘極線160。此後，可在閘極線160上形成填充閘極空間GS的頂蓋絕緣圖案164。
參照圖17A至圖17C，在第一裝置區域RX1及第二裝置區域RX2中的每一者中，在藉由在垂直方向（Z方向）上穿透閘極間絕緣膜144及絕緣襯墊142形成暴露出所述多個第一源極/汲極區SD1及所述多個第二源極/汲極區SD2的多個源極/汲極接觸孔174H之後，可形成在所述多個源極/汲極接觸孔174H下方覆蓋第一源極/汲極區SD1及第二源極/汲極區SD2的多個金屬矽化物膜172以及填充所述多個源極/汲極接觸孔174H的多個源極/汲極接觸件174。此外，可藉由在垂直方向（Z方向）上穿透頂蓋絕緣圖案164來形成連接至閘極線160的閘極接觸件184。可將第一裝置區域RX1及第二裝置區域RX2中的所述多個源極/汲極接觸件174形成為在第一水平方向（X方向）上面對閘極線160。
參照圖18A至圖18D，可藉由自圖17A至圖17C的所得結構選擇性地移除犧牲襯墊118B來形成空氣間隔件AS1，使得可形成包括內絕緣襯墊118A、空氣間隔件AS1及外絕緣襯墊118C的絕緣間隔件結構118。可使用各向同性乾法蝕刻製程（isotropic dry etching process）來選擇性地移除犧牲襯墊118B，但不限於此。
如圖18D中所示，可將空氣間隔件AS1形成為在第一裝置區域RX1、裝置間隔離區域DTA及第二裝置區域RX2之上連續延伸。
在一些示例性實施例中，當絕緣襯墊142及閘極間絕緣膜144由與犧牲襯墊118B的構成材料相同的材料或具有相似蝕刻選擇性的材料製成時，在選擇性地移除犧牲襯墊118B的同時，如圖8A及圖18B中所示，可將絕緣襯墊142及閘極間絕緣膜144中的每一者的上側的部分與犧牲襯墊118B一起移除。
在一些其他示例性實施例中，絕緣襯墊142可由與犧牲襯墊118B的材料不同的材料或具有不同蝕刻選擇性的材料形成。舉例而言，犧牲襯墊118B及閘極間絕緣膜144可包括氧化矽膜，且絕緣襯墊142可由氮化矽膜製成。在此種情形中，與圖18A及圖18B中所示者不同，在選擇性地移除犧牲襯墊118B的同時，幾乎不移除絕緣襯墊142，且可維持圖17A及圖17B中所示形狀。
在第一裝置區域RX1中，空氣間隔件AS1可包括夾置於閘極線160與第一源極/汲極區SD1之間的部分以及在裝置隔離膜112上暴露出所述多個奈米片N1、N2及N3以及所述多個內絕緣間隔件120的部分。在第二裝置區域RX2中，空氣間隔件AS1可包括夾置於閘極線160與第二源極/汲極區SD2之間的部分以及在裝置隔離膜112上暴露出所述多個奈米片N1、N2及N3以及閘極介電膜152的部分。
如圖18A及圖18B中所示，在形成空氣間隔件AS1之後，可暴露出所述多個源極/汲極接觸件174中的每一者的上側壁。如圖18D中所示，在形成空氣間隔件AS1之後，可將裝置隔離膜112及裝置間隔離絕緣膜113中的每一者的上表面的一些區域暴露至空氣間隔件AS1。
參照圖19A至圖19D，可形成覆蓋圖18A至圖18D的結果的層間絕緣膜190。可使用化學氣相沈積（chemical vapor deposition，CVD）製程來形成層間絕緣膜190。
在一些示例性實施例中，在形成層間絕緣膜190的沈積製程期間，可控制絕緣材料的台階覆蓋特性，使得可減輕或防止層間絕緣膜190所期望的絕緣材料經由內絕緣襯墊118A與外絕緣襯墊118C之間的空間沈積於空氣間隔件AS1中。在形成層間絕緣膜190之後，相對於層間絕緣膜190中的一些層間絕緣膜190，填充內絕緣襯墊118A與外絕緣襯墊118C之間的上部空間的突出絕緣部分190P可保持形狀。空氣間隔件AS1的頂部水平高度可由突出絕緣部分190P限制。
可將層間絕緣膜190形成為環繞所述多個源極/汲極接觸件174中的每一者的上側壁。層間絕緣膜190可包括在第一水平方向（X方向）上夾置於所述多個源極/汲極接觸件174中的每一者的上側壁與空氣間隔件AS1之間的部分。
此後，如圖2A至圖2C中所示，可形成藉由層間絕緣膜190連接至所述多個源極/汲極接觸件174的多個源極/汲極通孔接觸件192以及藉由層間絕緣膜190連接至閘極接觸件184的閘極通孔接觸件194。
在以上內容中，已參照圖11A至圖19D闡述圖1及圖2A至圖2D中所示積體電路裝置100的一些示例性製造方法，但在本發明概念的範圍內作出了各種修改及改變。因此，對於熟習此項技術者而言將顯而易見，可製造自圖3A至圖10C中所述的積體電路裝置200、300、400、400A、500、600、700、700A、800A、800B、800C經過修改及改變的各種結構。
在一些示例性實施例中，為製造參照圖3A及圖3B示出的積體電路裝置200，可執行參照圖11A至圖19D闡述的製程。然而，在執行參照圖12A至圖12D闡述的製程的同時，可形成具有圖3A及圖3B中所示形狀的第一凹陷R21及第二凹陷R22，而非形成多個第一凹陷R1及多個第二凹陷R2。為形成圖3A及圖3B所示形狀的第一凹陷R21及第二凹陷R22，當選擇性地蝕刻所述多個犧牲半導體層104及所述多個奈米片半導體層NS中的每一者的部分時，可適宜地控制例如蝕刻選擇性等蝕刻條件。
在其他示例性實施例中，為製造圖4中所示積體電路裝置300，可執行參照圖11A至圖19D所闡述的製程。然而，在如參照圖18A至圖18D所闡述的自圖17A至圖17C的結果選擇性地移除犧牲襯墊118B的製程中，可僅移除犧牲襯墊118B的一部分，以使得犧牲襯墊118B的與裝置隔離膜112及裝置間隔離絕緣膜113相鄰的一些區域保留。因此，犧牲襯墊118B的其餘區域可保持為圖4中所示底部絕緣間隔件318R的形式。
在再一些其他示例性實施例中，為製造圖10A至圖10C中所示積體電路裝置800A、800B及800C，可包括藉由執行參照圖11A至圖19D闡述的製程在形成於基板102上的裝置隔離膜812上依序形成多個電路區域CCA的步驟。依據欲形成於基板102上的堆疊電路區域CCA的數目，可重複執行參照圖11A至圖19D所闡述的製程。
儘管已參照本發明概念的一些示例性實施例具體示出及闡述本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可在本文中在形式及細節上進行各種改變。
100、200、300、400、400A、500、600、700、700A、800A、800B、800C:積體電路裝置 102:基板 104:犧牲半導體層 112:裝置隔離膜 113:裝置間隔離絕緣膜 114、142:絕緣襯墊 118、318、418、718、728:絕緣間隔件結構 118A:內絕緣襯墊 118B:犧牲襯墊 118C:外絕緣襯墊 120:內絕緣間隔件 144:閘極間絕緣膜 152、752:閘極介電膜 160、660、760:閘極線 160M:主閘極部分 160S:子閘極部分 164:頂蓋絕緣圖案 172:金屬矽化物膜 174:源極/汲極接觸件 174H:源極/汲極接觸孔 184:閘極接觸件 190:層間絕緣膜 190P:突出絕緣部分 192:源極/汲極通孔接觸件 194:閘極通孔接觸件 318R、728R:底部絕緣間隔件 512、612:絕緣膜 712、812:裝置隔離膜 814:絕緣結構 AS1、AS3、AS7:空氣間隔件 C1、C2:局部區域 CCA:電路區域 DC:虛設頂蓋圖案 DP:虛設閘極圖案 DTA:裝置間隔離區域 DTR:深溝槽 F1:第一鰭型主動區域/鰭型主動區域 F2:第二鰭型主動區域/鰭型主動區域 F6、F7:鰭型主動區域 FC:鰭通道區域 FCT、NT:頂表面 FT:鰭上表面 GS:閘極空間 I:第一區域 ID:凹進空間 II:第二區域 N1、N2、N3:奈米片 NS:奈米片半導體層 NSS:奈米片堆疊 P118:初步間隔件結構 R1、R21:第一凹陷 R2、R22:第二凹陷 R7:凹陷 RX1:第一裝置區域 RX2:第二裝置區域 SD、SD7:源極/汲極區 SD1、SD21:第一源極/汲極區 SD2、SD22:第二源極/汲極區 STR、STR7:裝置隔離溝槽 TR1:NMOS電晶體 TR2:PMOS電晶體 TR7、TR61、TR62:電晶體 X、Y、Z:方向 X1-X1'、X1A-X1A'、X1B-X1B'、X2-X2'、X2A-X2A'、X2B-X2B'、X7-X7'、X8A-X8A'、X8B-X8B'、Y1-Y1'、Y2-Y2'、Y71-Y71'、Y72-Y72':線
根據以下結合附圖的詳細說明，將更清楚地理解本發明概念的示例性實施例，在附圖中： 圖1是根據本發明概念一些示例性實施例的積體電路裝置的一些組件的平面佈局圖。 圖2A是示出圖1所示的線X1-X1'的橫截面的局部配置的剖視圖，圖2B是示出沿圖1所示的線X2-X2'截取的剖視圖的局部配置的剖視圖，圖2C是示出沿圖1所示的線Y1-Y1'截取的剖視圖的局部配置的剖視圖，且圖2D是示出沿圖1所示的線Y2-Y2'截取的剖視圖的局部配置的剖視圖。 圖3A及圖3B是示出根據本發明概念的根據其他示例性實施例的積體電路裝置的剖視圖。 圖4是示出根據本發明概念的又一些其他示例性實施例的積體電路裝置的剖視圖。 圖5是根據本發明概念的根據又一些其他示例性實施例的積體電路裝置的方塊圖。 圖6A及圖6B是示出根據本發明概念其他示例性實施例的積體電路裝置的剖視圖。 圖7A及圖7B分別是用於闡述根據本發明概念又一些其他示例性實施例的積體電路裝置的平面佈局圖。 圖8A及圖8B分別是用於闡述根據本發明概念又一些其他示例性實施例的積體電路裝置的平面佈局圖。 圖9A是用於闡釋根據本發明概念又一些其他示例性實施例的積體電路裝置的平面佈局圖，圖9B是示出圖9A所示的線X7-X7'的橫截面的局部配置的剖視圖，圖9C是示出沿圖9A所示的線Y71-Y71'截取的橫截面的局部配置的剖視圖，且圖9D是示出沿圖9A所示的線Y72-Y72'截取的剖視圖的局部配置的剖視圖；圖9E是示出根據本發明概念又一些其他示例性實施例的積體電路裝置的剖視圖。 圖10A至圖10C是根據本發明概念的根據又一些其他示例性實施例的積體電路裝置的局部區域的立體圖。 圖11A至圖19D是示出根據製程順序的根據本發明概念一些示例性實施例的製造積體電路裝置的方法的剖視圖，且圖11A、圖12A、...及圖19A是示出與圖1所示的線X1-X1'的橫截面對應的部分根據製程順序的局部配置的剖視圖，且圖11B、圖12B、...及圖19B是示出與圖1所示的線X2-X2'的橫截面對應的部分根據製程順序的局部配置的剖視圖，且圖11C、圖12C、...及圖19C是示出與圖1所示的線Y1-Y1'的橫截面對應的部分根據製程順序的局部配置的剖視圖，且圖12D、圖14D、圖15D、圖16D、圖18D及圖19D是示出與圖1所示的線Y2-Y2'的橫截面對應的部分根據製程順序的局部配置的剖視圖。
100:積體電路裝置
118:絕緣間隔件結構
118A:內絕緣襯墊
118C:外絕緣襯墊
160M:主閘極部分
174:源極/汲極接觸件
192:源極/汲極通孔接觸件
194:閘極通孔接觸件
AS1:空氣間隔件
DTA:裝置間隔離區域
F1:第一鰭型主動區域/鰭型主動區域
F2:第二鰭型主動區域/鰭型主動區域
RX1:第一裝置區域
RX2:第二裝置區域
X、Y、Z:方向
X1-X1'、X2-X2'、Y1-Y1'、Y2-Y2':線

Claims (19)

  1. 一種積體電路裝置，包括：鰭型主動區域，在基板上在第一水平方向上延伸；通道區域，位於所述鰭型主動區域上；閘極線，在所述鰭型主動區域上環繞所述通道區域，且所述閘極線在與所述第一水平方向交叉的第二水平方向上延伸；絕緣間隔件結構，覆蓋所述閘極線的閘極側壁及所述通道區域的通道側壁；以及裝置隔離膜，位於所述基板與所述閘極線之間且覆蓋所述鰭型主動區域的側壁，其中所述絕緣間隔件結構包括空氣間隔件，所述空氣間隔件具有在所述第一水平方向上面對所述閘極側壁的第一部分及在所述第二水平方向上面對所述通道側壁的第二部分，其中所述絕緣間隔件結構更包括：內絕緣襯墊，面對所述閘極側壁，外絕緣襯墊，與所述內絕緣襯墊間隔開，所述空氣間隔件位於所述外絕緣襯墊與所述內絕緣襯墊之間，以及底部絕緣間隔件，位於所述內絕緣襯墊與所述外絕緣襯墊之間及位於所述空氣間隔件與所述裝置隔離膜之間，且所述底部絕緣間隔件具有與所述裝置隔離膜接觸的第一表面及暴露至所述空氣間隔件的第二表面。
  2. 如請求項1所述的積體電路裝置，其中所述通道區域 的頂表面及所述通道側壁各自包括暴露至所述空氣間隔件的部分。
  3. 如請求項1所述的積體電路裝置，其中所述空氣間隔件以閉環形狀環繞所述閘極線，且所述空氣間隔件在所述第一水平方向及所述第二水平方向上面對所述閘極側壁。
  4. 如請求項1所述的積體電路裝置，其中所述裝置隔離膜的上表面暴露至所述空氣間隔件。
  5. 如請求項1所述的積體電路裝置，其中所述通道區域包括奈米片通道區域，所述奈米片通道區域包括多個奈米片，所述多個奈米片面對所述鰭型主動區域的鰭上表面，所述多個奈米片分別位於在垂直方向上與所述鰭上表面間隔開的位置處，且所述多個奈米片分別與所述鰭上表面具有不同的垂直距離，且所述多個奈米片中的至少一者具有暴露至所述空氣間隔件的側壁。
  6. 如請求項1所述的積體電路裝置，更包括：奈米片，構成所述通道區域的部分且面對所述鰭型主動區域的鰭上表面，所述奈米片位於在垂直方向上與所述鰭上表面間隔開的位置處；以及內絕緣間隔件，在所述垂直方向上位於所述鰭上表面與所述奈米片之間，其中所述奈米片及所述內絕緣間隔件中的每一者具有暴露至 所述空氣間隔件的表面。
  7. 如請求項1所述的積體電路裝置，更包括：奈米片，構成所述通道區域的部分且面對所述鰭型主動區域的鰭上表面，所述奈米片位於在垂直方向上與所述鰭上表面間隔開的位置處；以及閘極介電膜，包括在所述垂直方向上位於所述鰭上表面與所述奈米片之間且與所述閘極線接觸的部分，其中所述奈米片及所述閘極介電膜中的每一者具有暴露至所述空氣間隔件的表面。
  8. 如請求項1所述的積體電路裝置，其中所述通道區域包括一體地連接至所述鰭型主動區域的鰭通道區域，且所述鰭通道區域具有暴露至所述空氣間隔件的頂表面及側壁。
  9. 一種積體電路裝置，包括：第一鰭型主動區域，在基板上的第一區域中在第一水平方向上延伸，所述第一鰭型主動區域具有第一鰭上表面；第一奈米片堆疊，包括多個第一奈米片，所述多個第一奈米片面對所述第一鰭上表面，所述多個第一奈米片在垂直方向上分別位於與所述第一鰭上表面間隔開的位置處，且所述多個第一奈米片分別與所述第一鰭上表面具有不同的垂直距離；第一閘極線，在所述第一鰭型主動區域上環繞所述多個第一 奈米片，且所述第一閘極線在所述第一區域中在與所述第一水平方向交叉的第二水平方向上延伸；第一絕緣間隔件結構，覆蓋所述第一閘極線及所述第一奈米片堆疊；以及裝置隔離膜，位於所述基板與所述第一閘極線之間且覆蓋所述第一鰭型主動區域的側壁，其中所述第一絕緣間隔件結構包括第一空氣間隔件，所述第一空氣間隔件具有面對所述第一閘極線在所述第一水平方向上的閘極側壁的第一部分及面對所述第一奈米片堆疊在所述第二水平方向上的側壁的第二部分，其中所述第一絕緣間隔件結構更包括：內絕緣襯墊，面對所述閘極側壁，外絕緣襯墊，與所述內絕緣襯墊間隔開，所述第一空氣間隔件位於所述外絕緣襯墊與所述內絕緣襯墊之間，以及底部絕緣間隔件，位於所述內絕緣襯墊與所述外絕緣襯墊之間及位於所述第一空氣間隔件與所述裝置隔離膜之間，且所述底部絕緣間隔件具有與所述裝置隔離膜接觸的第一表面及暴露至所述第一空氣間隔件的第二表面。
  10. 如請求項9所述的積體電路裝置，更包括：第二鰭型主動區域，在所述基板上的第二區域中在所述第一水平方向上延伸，所述第二鰭型主動區域具有第二鰭上表面；第二奈米片堆疊，包括多個第二奈米片，所述多個第二奈米 片分別在所述垂直方向上與所述第二鰭上表面間隔開的位置處面對所述第二鰭上表面，且所述多個第二奈米片分別與所述第二鰭上表面具有不同的垂直距離；第二閘極線，在所述第二鰭型主動區域上環繞所述多個第二奈米片，且所述第二閘極線在所述第二區域中在所述第二水平方向上延伸；以及第二絕緣間隔件結構，覆蓋所述第二閘極線及所述第二奈米片堆疊，其中所述第二絕緣間隔件結構包括至少一個含矽絕緣膜，且不包括空氣間隔件。
  11. 如請求項9所述的積體電路裝置，更包括：第二鰭型主動區域，在所述基板上的第二區域中在所述第一水平方向上延伸；通道區域，位於所述第二鰭型主動區域上且一體地連接至所述第二鰭型主動區域；第二閘極線，在所述第二鰭型主動區域上覆蓋所述通道區域，且所述第二閘極線在所述第二區域中在所述第二水平方向上延伸；以及第二絕緣間隔件結構，覆蓋所述第二閘極線及所述通道區域，其中所述第二絕緣間隔件結構包括第二空氣間隔件，所述第二空氣間隔件具有面對所述第二閘極線在所述第一水平方向上的 側壁的第三部分及面對所述通道區域在所述第二水平方向上的側壁的第四部分。
  12. 如請求項9所述的積體電路裝置，更包括：多個內絕緣間隔件，在所述垂直方向上位於所述多個第一奈米片中的每一者之間，其中所述多個第一奈米片與所述多個內絕緣間隔件中的每一者具有暴露至所述第一空氣間隔件的表面。
  13. 如請求項9所述的積體電路裝置，更包括：閘極介電膜，在所述垂直方向上位於所述多個第一奈米片中的每一者之間，所述閘極介電膜與所述第一閘極線接觸，其中所述多個第一奈米片及所述閘極介電膜中的每一者具有暴露至所述第一空氣間隔件的表面。
  14. 一種積體電路裝置，包括：多個電路區域，在基板上在垂直方向上堆疊成彼此交疊，所述多個電路區域中的每一者包括：鰭型主動區域，在第一水平方向上延伸且具有鰭上表面，奈米片堆疊，包括多個奈米片，所述多個奈米片面對所述鰭上表面，所述多個奈米片分別位於在所述垂直方向上與所述鰭上表面間隔開的位置處，閘極線，在所述鰭型主動區域上環繞所述多個奈米片，且所述閘極線在與所述第一水平方向交叉的第二水平方向上延伸， 絕緣間隔件結構，覆蓋所述閘極線及所述奈米片堆疊，以及裝置隔離膜，位於所述基板與所述閘極線之間且覆蓋所述鰭型主動區域的側壁，且所述絕緣間隔件結構包括空氣間隔件，所述空氣間隔件具有面對所述閘極線在所述第一水平方向上的閘極側壁的第一部分及面對所述奈米片堆疊在所述第二水平方向上的側壁的第二部分，其中所述絕緣間隔件結構更包括：內絕緣襯墊，面對所述閘極側壁，外絕緣襯墊，與所述內絕緣襯墊間隔開，所述空氣間隔件位於所述外絕緣襯墊與所述內絕緣襯墊之間，以及底部絕緣間隔件，位於所述內絕緣襯墊與所述外絕緣襯墊之間及位於所述空氣間隔件與所述裝置隔離膜之間，且所述底部絕緣間隔件具有與所述裝置隔離膜接觸的第一表面及暴露至所述空氣間隔件的第二表面。
  15. 一種製造積體電路裝置的方法，所述方法包括：在基板上形成鰭型主動區域；形成覆蓋所述鰭型主動區域的側壁的裝置隔離膜；形成包括多個奈米片的奈米片堆疊，使得所述多個奈米片面對所述鰭型主動區域的鰭上表面，且所述多個奈米片位於與所述鰭型主動區域的所述鰭上表面間隔開的位置處； 在所述奈米片堆疊及所述裝置隔離膜上形成初步間隔件結構，使得所述初步間隔件結構具有界定閘極空間的閉環形狀，且所述初步間隔件結構包括自所述閘極空間依序設置的內絕緣襯墊、犧牲襯墊及外絕緣襯墊；在所述閘極空間中形成覆蓋所述多個奈米片中的每一者的表面的閘極介電膜；在所述閘極空間中形成閘極線，使得所述閘極線在所述閘極介電膜上環繞所述多個奈米片；以及自所述初步間隔件結構對所述犧牲襯墊進行選擇性地移除以形成空氣間隔件，所述空氣間隔件包括在所述鰭型主動區域上暴露出所述奈米片堆疊的上表面的第一部分及在所述裝置隔離膜上暴露出所述奈米片中的至少一些奈米片的側壁的第二部分。
  16. 如請求項15所述的方法，其中所述選擇性地移除形成所述空氣間隔件，使得所述裝置隔離膜的上表面暴露至所述空氣間隔件。
  17. 如請求項15所述的方法，其中所述選擇性地移除形成來自所述犧牲襯墊的部分的底部絕緣間隔件，使得所述底部絕緣間隔件的第一表面覆蓋所述裝置隔離膜的上表面，且所述底部絕緣間隔件的第二表面在所述空氣間隔件中界定面對所述基板的底部水平高度。
  18. 如請求項15所述的方法，其中所述選擇性地移除在所述裝置隔離膜上將所述閘極介電膜的局部區域暴露至所述空氣 間隔件。
  19. 如請求項15所述的方法，更包括：在形成所述初步間隔件結構之後，在形成所述閘極介電膜之前，在所述多個奈米片中的每一者之間形成凹進空間，且形成填充所述凹進空間的內絕緣間隔件，其中所述選擇性地移除形成來自所述犧牲襯墊的部分的底部絕緣間隔件，使得所述底部絕緣間隔件的第一表面接觸所述裝置隔離膜的上表面，且所述底部絕緣間隔件的第二表面接觸所述內絕緣間隔件的側壁。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220107847A (ko) * 2021-01-26 2022-08-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US12324202B2 (en) * 2021-05-11 2025-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US12438041B2 (en) * 2022-04-14 2025-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming the same
US20230361191A1 (en) * 2022-05-05 2023-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of formation
US20240072046A1 (en) * 2022-08-31 2024-02-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with reduced parasitic capacitance and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201227934A (en) * 2010-12-21 2012-07-01 Sandisk Technologies Inc Stacked metal fin cell
TW201428976A (zh) * 2013-01-14 2014-07-16 Taiwan Semiconductor Mfg 半導體元件與其製造方法
TW202036904A (zh) * 2019-03-20 2020-10-01 南韓商三星電子股份有限公司 積體電路裝置及其製造方法
TW202044358A (zh) * 2019-05-30 2020-12-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6884712B2 (en) * 2003-02-07 2005-04-26 Chartered Semiconductor Manufacturing, Ltd. Method of manufacturing semiconductor local interconnect and contact
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US8455334B2 (en) * 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8836016B2 (en) * 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
KR101887414B1 (ko) 2012-03-20 2018-08-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8815659B2 (en) * 2012-12-17 2014-08-26 Globalfoundries Inc. Methods of forming a FinFET semiconductor device by performing an epitaxial growth process
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US9305835B2 (en) * 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
US9362355B1 (en) * 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer
US10026840B2 (en) * 2016-10-13 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure of semiconductor device with source/drain structures
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
US10276691B2 (en) * 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
US10510762B2 (en) * 2016-12-15 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain formation technique for fin-like field effect transistor
US10128334B1 (en) 2017-08-09 2018-11-13 Globalfoundries Inc. Field effect transistor having an air-gap gate sidewall spacer and method
KR102399071B1 (ko) * 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치
US10553696B2 (en) 2017-11-21 2020-02-04 International Business Machines Corporation Full air-gap spacers for gate-all-around nanosheet field effect transistors
US10497628B2 (en) * 2017-11-22 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming epitaxial structures in fin-like field effect transistors
US10388770B1 (en) * 2018-03-19 2019-08-20 Globalfoundries Inc. Gate and source/drain contact structures positioned above an active region of a transistor device
US10861953B2 (en) 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US10608096B2 (en) 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10679906B2 (en) * 2018-07-17 2020-06-09 International Business Machines Corporation Method of forming nanosheet transistor structures with reduced parasitic capacitance and improved junction sharpness
US10700180B2 (en) 2018-07-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10608083B2 (en) 2018-08-31 2020-03-31 International Business Machines Corporation Non-planar field effect transistor devices with low-resistance metallic gate structures
US10580692B1 (en) 2018-09-12 2020-03-03 International Business Machines Corporation Integration of air spacer with self-aligned contact in transistor
US11101385B2 (en) 2018-09-19 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with air gap and method for forming the same
US11367722B2 (en) * 2018-09-21 2022-06-21 Intel Corporation Stacked nanowire transistor structure with different channel geometries for stress
US11637186B2 (en) 2018-11-20 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor having gate contact and source/drain contact separated by a gap
US10840351B2 (en) * 2019-01-03 2020-11-17 International Business Machines Corporation Transistor with airgap spacer and tight gate pitch
KR20220107847A (ko) * 2021-01-26 2022-08-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11876114B2 (en) * 2021-09-07 2024-01-16 International Business Machines Corporation Airgap gate spacer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201227934A (en) * 2010-12-21 2012-07-01 Sandisk Technologies Inc Stacked metal fin cell
TW201428976A (zh) * 2013-01-14 2014-07-16 Taiwan Semiconductor Mfg 半導體元件與其製造方法
TW202036904A (zh) * 2019-03-20 2020-10-01 南韓商三星電子股份有限公司 積體電路裝置及其製造方法
TW202044358A (zh) * 2019-05-30 2020-12-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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