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TW201428976A - 半導體元件與其製造方法 - Google Patents

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TW201428976A
TW201428976A TW102147391A TW102147391A TW201428976A TW 201428976 A TW201428976 A TW 201428976A TW 102147391 A TW102147391 A TW 102147391A TW 102147391 A TW102147391 A TW 102147391A TW 201428976 A TW201428976 A TW 201428976A
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Chih-Hao Wang
Kuo-Cheng Ching
Gwan-Sin Chang
zhi-qiang Wu
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Taiwan Semiconductor Mfg
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Abstract

本發明有關於一種半導體元件與其製造方法，元件包括：基板，基板具有N型場效電晶體區域(N-FET)、閘極區域位於N-FET之中、源極及汲極區域受到位於N-FET中之閘極區域的分隔而彼此隔離，以及第一鰭狀結構位於N-FET的一閘極區域之中。第一鰭狀結構包括第一半導體材料層作為下方部份、半導體氧化物層作為中間部份以及第二半導體材料層作為上方部份。第二鰭狀結構位於N-FET的源極/汲極區域之中。第二鰭狀結構包括第一半導體材料層作為下方部份，以及第一半導體氧化物層作為第一中間部份並且直接接觸位於閘極區域中之第一鰭狀結構的中間部份。

Description

半導體元件與其製造方法
本發明係有關於一種半導體結構，且特別有關於一種鰭式場效電晶體。
半導體積體電路(IC)產業經歷高速的成長。積體電路之材料及設計方面的技術進步已創造數個世代的積體電路，每一代的積體電路都具有比前一代更小且更複雜的電路。在積體電路演進的過程中，特徵結構密度(亦即，每晶片面積中相互連接的元件之數目)通常隨著幾何尺寸(亦即，所使用之製造方法可產生的最小組件(或線))的縮小而增加。這種尺寸縮減的製程將的優點在於提高生產效率以及降低相關成本。
尺寸的縮減同時也提升加工及製造積體電路的複雜性，為了實現這些進步，在積體電路加工及製造方面需要類似的發展。舉例而言，一種三維電晶體，例如鰭式場效電晶體(fin-like field-effect transistor,FinFET)，已被導入用以取代平面電晶體(planar transistor)。雖然現有的鰭式場效電晶體元件及其製造方法已普遍足以達成預期的目標，然而卻無法完全滿足所有需求。舉例而言，如何將應力導入閘極通道中成為鰭式場效電晶體製程發展的一大挑戰。在這方面的問題亟待改進。
本發明提供一種半導體元件，包括：一基板，其中該基板具有一N型場效電晶體(N-FET)區域、一閘極區域位於該N型場效電晶體(N-FET)區域之中、一源極及汲極(source and drain,S/D)區域受到位於該N型場效電晶體(N-FET)區域中之該閘極區域的分隔而彼此隔離，以及一第一鰭狀結構位於N型場效電晶體(N-FET)區域該的一閘極區域之中。該第一鰭狀結構包括一第一半導體材料層作為一下方部份、一半導體氧化物層作為一中間部份以及一第二半導體材料層作為一上方部份。該半導體元件尚包括一第二鰭狀結構位於該N型場效電晶體(N-FET)區域的源極/汲極(source/drain)區域之中。該第二鰭狀結構包括一第一半導體材料層作為一下方部份，以及該第一半導體氧化物層作為一第一中間部份並且直接接觸位於該閘極區域中之該第一鰭狀結構的該中間部份。該第二鰭狀結構尚包括該第一半導體材料層作為一第二中間部份且相鄰於該第一中間部份，以及該第二半導體材料層作為一上方部份。該半導體元件尚包括一源極/汲極特徵結構位於該第二鰭狀結構之上方部份的頂部之上，其中該第二鰭狀結構係位於該源極/汲極區域之中。
本發明另提供一種鰭式場效電晶體(FinFET)元件，包括：一基板，其中該基板具有一N型場效電晶體(N-FET)區域、一閘極區域位於該N型場效電晶體(N-FET)區域之中、一源極及汲極(source and drain,S/D)區域受到位於該N型場效電晶體(N-FET)區域中之該閘極區域的分隔而彼此隔離，以及一 第一鰭狀結構位於N型場效電晶體(N-FET)區域該的一閘極區域之中。該第一鰭狀結構包括一矽鍺化合物(SiGex)層作為一下方部份、一矽鍺氧化物(SiGeOy)層作為一中間部份以及一矽(Si)層作為一上方部份。該鰭式場效電晶體(FinFET)元件尚包括一第二鰭狀結構位於該N型場效電晶體(N-FET)區域的源極/汲極(source and drain,S/D)區域之中。該第二鰭狀結構包括該矽鍺化合物(SiGex)層作為一下方部份、該矽鍺氧化物(SiGeOy)層作為一第一中間部份並且直接接觸位於該閘極區域中之該第一鰭狀結構的該中間部份。該第二鰭狀結構尚包括該矽鍺化合物(SiGex)層作為一第二中間部份且相鄰於該第一中間部份，以及該矽(Si)層作為一上方部份。該鰭式場效電晶體(FinFET)元件尚包括一源極/汲極特徵結構位於該第二鰭狀結構之上方部份的頂部之上，其中該第二鰭狀結構係位於該源極/汲極區域之中，以及一高介電常數介電層/金屬閘極層位於該基板之上，其中該高介電常數介電層/金屬閘極層包覆於該第一鰭狀結構的一部份之上。
本發明又提供一種鰭式場效電晶體(FinFET)元件的製造方法，該方法包括提供一基板。該基板具有複數個第一鰭狀結構位於一N型場效電晶體(N-FET)區域之中以及複數個隔離區域介於該些第一鰭狀結構之間。該方法尚包括凹陷化該些第一鰭狀結構，磊晶成長一第一半導體材料層於已凹陷化的該些第一鰭狀結構之上，磊晶成長一第二半導體材料層於該第一半導體材料層之上，凹陷化該些隔離區域以橫向地暴露該第二半導體材料層的上方部份，進而形成複數個第二鰭狀結構， 形成一虛設閘極堆疊於該基板之上，其中該虛設閘極堆疊包覆於該第二鰭狀結構的一部份之上，凹陷化該些第二鰭狀結構相鄰於該虛設閘極堆疊的另一部份，磊晶成長一第三半導體材料於已凹陷化的該些第二鰭狀結構之上以形成一源極/汲極特徵結構，移除該虛設閘極以形成一閘極溝槽，凹陷化位於該閘極溝槽中的該隔離區域以橫向地暴露該些第二鰭狀結構的一部份，對位於該閘極溝槽中的該第二鰭狀結構之該第一半導體材料層及第二半導體材料層實施一熱氧化製程，藉以將該第一半導體材料層的一部份轉換為一第一半導體氧化物，並且將該第二半導體材料的外層部份轉換為一第二半導體氧化物。該方法尚包括移除該第二半導體氧化物，以露出作為該閘極溝槽中之該第二鰭狀結構的該上方部份之該第二半導體材料，並且形成一高介電常數介電層/金屬閘極堆疊包覆於該第二鰭狀結構的一部份之上。
100‧‧‧鰭式場效電晶體(FinFET)之製造方法
102‧‧‧提供具有第一鰭狀結構(first fin)及隔離區域的基板
104‧‧‧凹陷化(recessing)位於N型場效電晶體(N-type FET)區域中的第一鰭狀結構
106‧‧‧沉積第一半導體材料及一第二半導體材料層於凹陷化的第一鰭狀結構之上
108‧‧‧凹陷化隔離區域
110‧‧‧形成閘極堆疊(gate stack)於閘極區域之中
112‧‧‧形成源極/汲極(source/drain,S/D)特徵結構
114‧‧‧移除虛設閘極堆疊並且凹陷化隔離區域
116‧‧‧實施熱氧化製程以形成第一半導體氧化物及第二半導體氧化物
118‧‧‧移除第二半導體氧化物
120‧‧‧形成高介電常數(high-k)介電層/金屬閘極
200‧‧‧鰭式場效電晶體(FinFET)元件
210‧‧‧基板
212‧‧‧第一硬罩幕層
220‧‧‧第一鰭狀結構(first fin)
230‧‧‧隔離區域
310‧‧‧凹陷化溝槽
315‧‧‧N型場效電晶體(N-type FET)區域
320‧‧‧第二硬罩幕
325‧‧‧P型場效電晶體(P-type FET)區域
410‧‧‧第一半導體材料層
420‧‧‧第二半導體材料層
510‧‧‧第二鰭狀結構
520‧‧‧第三鰭狀結構
530‧‧‧源極/汲極區域
540‧‧‧閘極區域
610‧‧‧閘極堆疊
612‧‧‧介電層
614‧‧‧多晶矽層(polysilicon layer)
616‧‧‧第三硬罩幕
620‧‧‧側壁間隔層(sidewall spacers)
710‧‧‧源極/汲極特徵結構
720‧‧‧層間介電(ILD)層
810‧‧‧閘極溝槽
815‧‧‧第一半導體氧化物層
820‧‧‧第二半導體氧化物
910‧‧‧第四鰭狀結構
912‧‧‧第五鰭狀結構
915‧‧‧第六鰭狀結構
918‧‧‧Ω形鰭狀結構
920‧‧‧高介電常數介電層/金屬閘極層
922‧‧‧界面層(interfacial layer,IL)
924‧‧‧高介電常數(high-k)介電層
930‧‧‧金屬閘極層
950‧‧‧Ω形高介電常數介電層/金屬閘極層
d‧‧‧轉換現象在N型場效電晶體(N-FET)區域之延伸深度
D‧‧‧半導體氧化物層之深度
W1‧‧‧第一半導體氧化物層之上方部份的第一寬度
W2‧‧‧第二半導體氧化物層的第二寬度
第1圖為一流程圖，用以顯示本發明實施例之鰭式場效電晶體(FinFET)的製造方法。
第2圖為一側向透視圖，用以顯示依據本發明實施例的製造方法所製造之鰭式場效電晶體(FinFET)元件。
第3圖至第6圖皆為剖視圖，用以顯示依據第1圖的製造方法所製造之鰭式場效電晶體(FinFET)元件在製程各個階段的狀態。
第7圖為一側向透視圖，用以顯示依據本發明實施例的製 造方法所製造之鰭式場效電晶體(FinFET)元件。
第8A圖、第9A圖、第10A圖、第11A圖、第12圖、第13A圖及第14圖皆為剖視圖，係沿著第7圖中A-A線所繪製。
第8B圖、第9B圖、第10B圖、第11B圖及第13B圖皆為剖視圖，係沿著第7圖中B-B線所繪製。
以下特舉出本發明之實施例，並配合所附圖式作詳細說明。以下實施例的元件和設計係為了簡化所揭露之發明，並非用以限定本發明。本發明於各個實施例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述結構之間的關係。此外，說明書中提及形成第一結構特徵位於第二結構特徵之上，其包括第一結構特徵與第二結構特徵是直接接觸的實施例，另外也包括於第一結構特徵與第二結構特徵之間另外有其他結構特徵的實施例，亦即，第一結構特徵與第二結構特徵並非直接接觸。
本發明係有關於，但不限定於，鰭式場效電晶體元件。舉例而言，鰭式場效電晶體元件可以是互補式金屬-氧化物-半導體(complementary metal-oxide-semiconductor,CMOS)元件，其中互補式金屬-氧化物-半導體(CMOS)元件包括一P型金屬氧化物半導體(P-type metal-oxide-semiconductor,PMOS)鰭式場效電晶體元件以及一N型金屬氧化物半導體(N-type metal-oxide-semiconductor,NMOS)鰭式場效電晶體元件。下文將繼續揭露鰭式場效電晶體元件的示範例，用以說明 本發明的各種實施例。然而，應可了解的是，除了作為具體請求項之外，本發明之應用範圍不應該受限於特定類型的元件。
依據本發明之各種實施例，第1圖為一流程圖，用以顯示鰭式場效電晶體(FinFET)的製造方法100。第2圖為一側向透視圖，用以顯示依據第1圖的製造方法100所製造之鰭式場效電晶體(FinFET)元件。第3圖至第6圖皆為剖視圖，用以顯示依據第1圖的製造方法100所製造之鰭式場效電晶體(FinFET)元件在製程各個階段的狀態。第7圖為一側向透視圖，用以顯示依據第1圖的製造方法100所製造之鰭式場效電晶體(FinFET)元件。第8A圖、第9A圖、第10A圖、第11A圖、第12圖、第13A圖及第14圖皆為剖視圖，係沿著第7圖中A-A線所繪製。第8B圖、第9B圖、第10B圖、第11B圖及第13B圖皆為剖視圖，係沿著第7圖中B-B線所繪製，且B-B線之方向係與A-A線的方向相互垂直。應可了解的是，在本方法的其他實施例中，實施該方法之前、實施該方法期間及實施該方法之後，可提供額外的步驟，並且部份在本文中所描述的步驟可以被取代或省略。
請參照第1圖、第2圖及第3圖，方法100開始於步驟102，在步驟102中，提供一基板210。在本實施例中，在基板210是塊材矽基板(bulk silicon substrate)。此外，基板210可包括元素半導體、化合物半導體或其組合，其中元素半導體包括，例如，結晶結構的矽或鍺；化合物半導體包括，例如，矽鍺(silicon germanium)、碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)。基板210亦可能包括絕緣體上覆矽(silicon-on-insulator,SOI)基板。絕緣體上覆矽(SOI)基板的製造方法包括：氧離子佈植隔離矽晶(separation by implantation of oxygen,SIMOX)、晶圓接合(wafer bonding)及/或其他合適的方法。
一些示範性的基板210尚包括一絕緣層。絕緣層包括任何合適的材料，包括氧化矽(silicon oxide)、藍寶石(sapphire)及/或上述材料之組合。舉例而言，絕緣層可以是埋藏氧化物層(buried oxide layer,BOX)。可利用任何合適的製程形成絕緣層，例如，佈植製程(例如，氧離子佈植隔離矽晶，SIMOX)、氧化製程、沉積製程及/或其他合適的製程。在部份示範性鰭式場效電晶體(FinFET)的前驅物(precursors)中，絕緣層是絕緣體上覆矽(SOI)基板的一組件(例如，層狀結構)。
如同本發明所屬技術領域所周知，基板210可包括各種摻雜區域，取決於其設計需求。摻雜區域可以摻雜有p型摻雜質、n型摻雜質或其組合，其中p型摻雜質包括，例如，硼(boron)或二氟化硼(BF2)；n型摻雜質包括，例如，磷(phosphorus)或砷(arsenic)。摻雜區域可以直接形成於基板210上、於一P型井結構(P-well structure)之中、於N型井結構(N-well structure)之中、於一雙重井結構(dual-well structure)之中或是使用一凸起結構(raised structure)。基板210亦可包括各種主動區域(active regions)，例如，配置為一N型金屬-氧化物-半導體電晶體(N-type metal-oxide-semiconductor transistor)元件的區域以及配置為一P型金屬-氧化物-半導體電晶體(P-type metal-oxide-semiconductor transistor)元件的區域。
第一鰭狀結構(first fin)220形成於基板210之上。在一些實施例中，基板210包括多於一個以上的第一鰭狀結構220。第一鰭狀結構220可藉由任何合適的製程而形成，包括各種沉積製程、微影製程(photolithography)及/或蝕刻製程。一示範性的微影製程包括：形成光阻層(光阻)覆蓋於基板(舉例而言，矽層)之上，曝光該光阻以進行圖案化，實施曝光後烘烤製程(post-exposure bake process)，以及顯影該光阻以形成包括該光阻的罩幕組件。接著利用罩幕組件蝕刻鰭狀結構結構到基板210之中。使用反應離子蝕刻(reactive ion etching,RIE)製程及/或其他合適的方法蝕刻未受到罩幕元件保護的區域。在一實施例中，藉由圖案化並且蝕刻一部份的矽基板210而形成第一鰭狀結構220。在另一實施例中，藉由圖案化並且蝕刻覆蓋於一絕緣層之上的矽層(例如，絕緣層上覆矽(SOI)基板的矽-絕緣體-矽堆疊之上方部份矽層)而形成第一鰭狀結構220。此外，在實施圖案化及蝕刻製程之前，沉積第一硬罩幕層212於基板210之上。第一硬罩幕層212包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或任何其他合適的介電材料。第一硬罩幕層212可以是單層結構或多層結構。可藉由熱氧化法(thermal oxidation)、化學氧化法(chemical oxidation)、原子層沉積法(atomic layer deposition,ALD)或任何其他合適的方法形成第一硬罩幕層212。應可了解的是，可利用類似的方法形成多個平行的第一鰭狀結構220。
各種隔離區域230形成於基板210之上，用以隔離 主動區域。舉例而言，隔離區域230將第一鰭狀結構220分隔開。可使用傳統的隔離技術，例如淺溝槽隔離(shallow trench isolation,STI)，形成隔離區域230，藉以定義並且電性隔離各個區域。隔離區域230包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、空氣間隙(air gap)、其他合適的材料，或上述材料之組合。可利用任何合適的方法形成隔離區域230。舉例而言，一淺溝槽隔離(STI)的形成包括一微影製程，於基板之中蝕刻溝槽(例如，藉由乾式蝕刻法及/或濕式蝕刻法)，以及利用一種或多種介電材料填充溝槽(例如，藉由化學氣相沉積法)。可部份地填充溝槽，例如在本實施例中，溝槽之間剩餘的基板形成一鰭狀結構。在部份實施例中，已填充的溝槽可具有多層結構，例如填充氮化矽(silicon nitride)或氧化矽(silicon oxide)的熱氧化物襯層(thermal oxide liner layer)。在一實施例中，實施化學機械研磨(chemical mechanical polishing,CMP)製程，以移除過量的介電材料，並且平坦化第一鰭狀結構220的頂部表面，使其與隔離區域230的頂部表面等高。此外，化學機械研磨(CMP)製程同時也移除第一硬罩幕。
請參照第1圖及第4圖，方法100持續進行步驟104，凹陷化(recessing)第一鰭狀結構220以形成凹陷化溝槽310於N型場效電晶體(N-type FET)區域315之中。在實施凹陷化製程之前，形成第二硬罩幕320以保護預定區域，例如P型場效電晶體(P-type FET)區域325。第二硬罩幕320的形成在很多方面相似於與第3圖的第一硬罩幕212，其中第一硬罩幕212已在上
文中進行討論。凹陷化製程可包括乾式蝕刻製程、濕式蝕刻製程及/或上述製程之組合。凹陷化製程尚可包括選擇性濕式蝕刻(selective wet etch)製程或選擇性乾式蝕刻(selective dry etch)製程。濕式蝕刻溶液包括四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)中、氫氟酸/硝酸/乙酸溶液(HF/HNO3/CH3COOH)或其他合適的溶液。乾式及濕式蝕刻製程具有的可調整之蝕刻參數包括：使用之蝕刻劑(etchants)、蝕刻溫度、蝕刻溶液之濃度、蝕刻壓力、電源功率、RF偏壓電壓(RF bias voltage)、RF偏壓功率、蝕刻劑之流速以及其他合適的參數。舉例而言，濕式蝕刻溶液中可包括氫氧化銨(NH4OH)、氫氧化鉀(KOH)、氫氟酸(HF)、四甲基氫氧化銨(TMAH)、其他合適的濕蝕刻溶液或上述溶液之組合。乾式蝕刻製程包括使用氯基(chlorine-based)化合物的偏壓電漿蝕刻製程(biased plasma etching process)。其他乾式蝕刻劑氣體包括四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)及氦氣(He)。亦可使用，例如，深反應離子蝕刻(deep reactive-ion etching,DRIE)的反應機制進行非等向性(anisotropically)的乾式蝕刻製程。
請參照第1圖及第5圖，方法100持續進行步驟106，沉積第一半導體材料層410於凹陷化溝槽310之中，並且沉積第二半導體材料層420於第一半導體材料410的頂部之上。可藉由磊晶成長製程沉積第一半導體材料層410及第二半導體材料層420。磊晶製程包括化學氣相沉積(CVD)技術(例如，氣相磊晶法(vapor-phase epitaxy,VPE)及/或超高真空化學 氣相沉積法(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶(molecular beam epitaxy)及/或其他合適的方法。第一半導體材料層410及第二半導體材料層420可包括鍺(germanium,Ge)、矽(silicon,Si)、砷化鎵(gallium arsenide,GaAs)、砷化鋁鎵(aluminum gallium arsenide,AlGaAs)、矽鍺(silicon germanium,SiGe)、磷砷化鎵(gallium arsenide phosphide,GaAsP)或其他合適的材料。此外，可實施化學機械研磨(CMP)製程，以移除過量的半導體材料層410及420、第二硬罩幕320，並且平坦化半導體材料層420與隔離區域230的頂部表面。
請參照第1圖及第6圖，方法100持續進行步驟108，凹陷化第二半導體材料層420周圍的隔離區域230，藉以橫向地暴露第二半導體材料層420的上方部份，進而形成第二鰭狀結構510於N型場效電晶體(N-type FET)區域315之中，並且形成第三鰭狀結構520於P型場效電晶體(P-type FET)區域325之中。在本實施例中，第二鰭狀結構510由層狀結構420、410及210(依照從頂部到底部的順序)的堆疊所形成。第三鰭狀結構520由基板材料210所形成。凹陷化製程可包括乾式蝕刻製程、濕式蝕刻製程及/或上述製程之組合。
請參照第7圖，在一些實施例中，第二鰭狀結構510及第三鰭狀結構520具有源極/汲極區域530及閘極區域540。在一些實施例中，一源極/汲極區域530是源極區域，而另一源極/汲極區域530是汲極區域。源極/汲極區域530受到閘極區域540的分隔而彼此隔離。
請參照第1圖及第8A圖到第8B圖，方法100持續進 行步驟110，形成閘極堆疊(gate stack)610，並且沿著閘極堆疊610形成側壁間隔層(sidewall spacers)620。在閘極先行製程(gate first process)中，閘極堆疊610可以是功能性閘極(functional gate)的全部或部份。反過來說，在閘極後行製程(gate last process)中，閘極堆疊610可能是一虛設閘極(dummy gate)。在本實施例中，閘極堆疊610為一虛設閘極。在實施高熱加溫製程(例如，源極/汲極形成期間之加熱製程)之後，利用高介電常數(high-k,HK)介電層及金屬閘極(metal gate,MG)取代虛設閘極堆疊610。虛設閘極堆疊610形成於基板210上，其中基板210包括圍繞覆蓋於第二鰭狀結構510及第三鰭狀結構520的一部份。虛設閘極堆疊610可包括介電層612、多晶矽層(polysilicon layer)614以及第三硬罩幕616。可利用任何合適的一個或多個製程形成虛設閘極堆疊610。舉例而言，可利用下列程序形成閘極堆疊610，包括沉積、微影製程圖案化以及蝕刻處理。沉積製程包括化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、其他合適的方法及/或上述方法之組合。微影製程圖案化包括光阻塗佈(例如，旋轉塗佈法(spin-on coating))、軟烘烤(soft baking)、罩幕對準、曝光、曝光後烘烤(post-exposure baking)、光阻顯影、沖洗、乾燥(例如，硬烘烤(hard baking))、其他合適的製程及/或上述製程之組合。蝕刻製程包括乾式蝕刻、濕式蝕刻、及/或其他蝕刻方法(例如，反應離子蝕刻(reactive ion etching))。介電層612包括氧化矽(silicon oxide)、氮化矽(silicon nitride)或任何其他合適的材料。第三硬罩幕616包括任何合適的材料，舉例而言，氮化矽 (silicon nitride)、氮氧化矽(silicon oxynitride)以及碳化矽(silicon carbide)。
側壁間隔層620可包括介電材料，例如，氧化矽(silicon oxide)、氮化矽(silicon nitride)、碳化矽(silicon carbide)、氮氧化矽(silicon oxynitride)或上述材料之組合。側壁間隔層620可包括多個層狀結構。側壁間隔件620的形成方法包括：沉積介電材料於閘極堆疊610之上，接著非等向性地回蝕刻(etching back)該介電材料。回蝕刻製程可包括多步驟蝕刻，藉以獲得蝕刻選擇性(selectivity)、蝕刻靈活性(flexibility)及所需的過度蝕刻控制性(overetch control)。
請再次參照第1圖及第8A圖到第8B圖，該方法100持續進行步驟112，形成源極/汲極特徵結構710於源極/汲極區域530之中。可藉由下列步驟形成源極/汲極特徵結構710，包括凹陷化位於源極/汲極區域530中的第二鰭狀結構510及第三鰭狀結構520之一部份，以形成源極/汲極凹陷化溝槽，並且磊晶成長第三半導體材料層於源極/汲極凹陷化溝槽之中。第三半導體材料層包括包括鍺(germanium,Ge)、矽(silicon,Si)、砷化鎵(gallium arsenide,GaAs)、砷化鋁鎵(aluminum gallium arsenide,AlGaAs)、矽鍺(silicon germanium,SiGe)、磷砷化鎵(gallium arsenide phosphide,GaAsP)或其他合適的材料。可利用一個或多個磊晶製程形成源極/汲極特徵結構710。可在磊晶製程中進行源極/汲極特徵結構710的原位摻雜(in-situ doped)。舉例而言，可摻雜硼(boron)於磊晶成長的矽鍺(SiGe)源極/汲極特徵結構710之中；並且可摻雜碳(carbon)於磊晶成 長的矽磊晶(Si epi)源極/汲極特徵結構710之中，以形成矽：碳(Si：C)源極/汲極特徵結構；摻雜磷(phosphorous)於磊晶成長的矽磊晶(Si epi)源極/汲極特徵結構710之中，以形成矽：磷(Si：P)源極/汲極特徵結構；或者摻雜碳及磷於磊晶成長的矽磊晶(Si epi)源極/汲極特徵結構710之中，以形成碳磷化矽(SiCP)源極/汲極特徵結構。在一實施例中，源極/汲極特徵結構710不進行原位摻雜，而是採取佈植製程(亦即，接面佈植製程(junction implant process))進行源極/汲極特徵結構710的摻雜。此外，層間介電(interlayer dielectric,ILD)層720形成於基板210之上並且位於虛設閘極堆疊610之間。層間介電層720包括氧化矽(silicon oxide)、氧氮化物或其他合適的材料。層間介電層720包括單一層狀結構或多重層狀結構。可藉由一合適的技術，例如，化學氣相沉積法(CVD)、原子層沉積法(ALD)及旋轉塗佈(SOG)形成層間介電層720。可實施化學機械研磨(CMP)製程以移除過量的層間介電層720，並且平坦化層間介電層720的頂部表面，使其與虛設閘極堆疊610的頂部表面。
請參照第1圖及第9A圖到第9B圖，方法100持續進行步驟114，移除虛設閘極堆疊610，以形成閘極溝槽810，並且凹陷化位於閘極溝槽810中的隔離區域230，藉以橫向地暴露至少一部份的第二鰭狀結構510之半導體材料層410，同時也橫向地暴露第三鰭狀結構520。蝕刻製程可包括選擇性濕式蝕刻或選擇性乾式蝕刻，其中對於第一半導體材料層410、第二半導體材料層420及側壁間隔層620，蝕刻製程需具有足夠的蝕刻選擇性。此外，可藉由一系列的步驟凹陷化虛設閘極堆疊610 及隔離區域230，包括微影製程圖案化以及回蝕刻。
請參照第1圖及第10A圖到第10B圖，方法100持續進行步驟116，對位於閘極區810中之第二鰭狀結構510中已暴露的第一半導體材料層410及第二半導體材料層420實施熱氧化製程。在一實施例中，熱氧化製程是在氧氣環境下進行。在另一實施例中，熱氧化製程係在蒸氣環境及氧氣環境的組合環境中進行。在熱氧化製程中，位於第二鰭狀結構510中的第一半導體材料層410之一上方部份(具有一深度D)轉換為第一半導體氧化物層815，且此轉換現象自閘極區域540延伸到位於相鄰源極/汲極區域530中的第一半導體材料層410，此轉換現象在N型場效電晶體(N-FET)區域315中具有一延伸深度d。在一實施例中，僅位於第二鰭狀結構510中之第一半導體材料層410上方部份的外側部份(outer portion)被轉換為第一半導體氧化物層815，並非整個上方部份皆被轉換。
在熱氧化製程中，同時將位於閘極溝槽810中之暴露的第二半導體材料層420的至少一外側部份轉換為第二半導體氧化物820。在熱氧化製程中，第一半導體材料層410得到第一體積膨脹(first volume expansion)，且第二半導體材料層420得到第二體積膨脹(second volume expansion)。在本實施例中，選擇第一半導體材料層410使其在熱氧化製程中具有比第二半導體材料層420更大的膨脹體積。由於具有較大的體積膨脹，第一半導體氧化物層815施加應力到位於第二鰭狀結構510中的第二半導體材料層420，其中此位置將形成閘極通道。
舉例而言，第一半導體材料層410是矽鍺化合物 (SiGex)且第二半導體材料層420是矽(Si)，其中x是鍺的組成比例(以原子百分比表示)，並且可進行調整，以滿足預定的體積膨脹目標。在一實施例中，x介於40-70%的範圍內。在熱氧化製程中，上方部份的矽鍺化合物(SiGex)層410轉換為矽鍺氧化物(SiGeOy)層815，矽鍺氧化物(SiGeOy)層815在第二鰭狀結構510中具有一深度D，其中，y是氧的組成比例(以原子百分比表示)，且矽鍺氧化物(SiGeOy)層815延伸到位於N型場效電晶體(N-FET)區域315中之源極/汲極區域530的矽鍺(SiGe)層410中之上方部份的一部份，並具有一延伸深度d。同時矽(Si)層420的外層轉化為矽氧化物(SiOz)820，其中，z為氧的組成比例(以原子百分比表示)。可藉由矽鍺氧化物(SiGeOy)層815的體積膨脹對位於第二鰭狀結構510中的矽(Si)層420導入一拉伸應力(tensile strain)。
請參照第1圖及第11A圖到第11B圖，方法100持續進行步驟118，移除第二半導體氧化物層820以及第一半導體氧化物層815之外層的一部份，以露出第四鰭狀結構910、第五鰭狀結構912及第六鰭狀結構915，其中第四鰭狀結構910位於N型場效電晶體(N-FET)區域315的閘極區域540之中，第五鰭狀結構912位於N型場效電晶體(N-FET)區域315的源極/汲極區域530之中，第六鰭狀結構915位於P型場效電晶體(P-FET)區域325之中。因此，配置第四鰭狀結構910使其具有第二半導體材料層420作為上方部份、第一半導體氧化物層815作為中間部份以及第一半導體材料層410作為下方部份。配置第五鰭狀結構912使其具有第二半導體材料層420作為上方部份、第一半導體 氧化物層815作為第一中間部份(寬度為d)、第一半導體材料層410作為第二中間部份以及第一半導體材料層410作為下方部份，其中第五鰭狀結構912的第一中間部份直接接觸第四鰭狀結構910的中間部份，而第二中間部份相鄰於第一中間部份。第六鰭狀結構915是由基板210所形成。
可利用選擇性濕式蝕刻或選擇性乾式蝕刻移除第二半導體氧化物層820以及第一半導體氧化物層815之外層的一部份，其中對於第一半導體材料層410及第二半導體材料層420，蝕刻製程需具有足夠的蝕刻選擇性。舉例而言，移除矽氧化物(SiOz)820及矽鍺氧化物(SiGeOy)的外層，露出位於N型場效電晶體(N-FET)區域315中的矽/矽鍺氧化物/矽鍺(Si/SiGeOy/SiGex)鰭狀結構910及912，以及位於P型場效電晶體(P-FET)區域325中的矽(Si)鰭狀結構915。
請參照第12圖，在一實施例中，利用底部切除蝕刻製程(undercut etching)蝕刻第一半導體氧化物層815的上方部份，藉以形成一Ω形鰭狀結構918於N型場效電晶體(N-FET)區域315中。第一半導體氧化物層815的上方部份進行蝕刻到第一寬度w1，其中第一寬度w1基本上小於第二半導體氧化物層420的第二寬度w2。舉例而言，實施等向性蝕刻藉以削薄第一半導體氧化物層815的上方部份，形成Ω形鰭狀結構918，如此一來，具有第二寬度w2的第二半導體層420直接連接到具有第一寬度w1的第一半導體氧化物層815之上方部份。
請參照第1圖及第13A圖到第13B圖，方法100持續進行步驟120，形成高介電常數(high-k)介電層/金屬閘極(metal gate,MG)層920於基板210之上，高介電常數介電層/金屬閘極層包覆住一部份的第四部份鰭狀結構910、第五鰭狀結構912及第六鰭狀結構915，其中第四鰭狀結構及第六鰭狀結構作為閘極通道區域。可利用由任何合適的方法，例如原子層沉積法(ALD)，化學氣相沉積法及臭氧氧化法(ozone oxidation)沉積界面層(interfacial layer,IL)922。界面層922包括氧化物(oxide)、矽氧化鉿(HfSiO)及氮氧化物(oxynitride)。可利用合適的技術沉積高介電常數介電層924於界面層922之上，例如：原子層沉積法(ALD)、化學氣相沉積法(CVD)、金屬有機物化學氣相沉積法(metal-organic CVD,MOCVD)、物理氣相沉積法(PVD)、熱氧化法、上述方法之組合或其他合適的技術。高介電常數介電層924可包括氧化鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3,STO)、鈦酸鋇(BaTiO3,BTO)、氧化鋯鋇(BaZrO)、氧化鋯鉿(HfZrO)、氧化鑭鉿(HfLaO)、氧化矽鉿(HfSiO)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鉭鉿(HfTaO)氧化鈦鉿(HfTiO)、(HfTiO)、鈦酸(鋇、鍶)((Ba,Sr)TiO3(BST))、三氧化二鋁(Al2O3)、氮化矽(Si3N4)、氧氮化物(oxynitrides(氧氮化矽，SiON))或其他合適的材料。
金屬閘極層930可包括單層結構或多層結構，例如金屬層、襯層(liner layer)、濕潤層(wetting layer)以及黏接層(adhesion layer)。金屬閘極層930可包括下列材料：鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、 氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、銅(Cu)、鎢(W)或任何合適的材料。可藉由下列方法形成金屬閘極層930，包括：原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)或其他合適的製程。金屬閘極層930可利用與N型場效電晶體(N-FET)及P型場效電晶體(P-FFET)不同的金屬層個別獨立形成。可實施化學機械研磨(CMP)製程以移除過量的金屬閘極層930。化學機械研磨(CMP)製程提供金屬閘極層930與層間介電層720大致上平坦的頂部表面。
請參照第14圖，在一實施例中，藉由沉積界面層922、高介電常數介電層924以及金屬閘極層930於N型場效電晶體(N-FET)區域315中的Ω形鰭狀結構918之上，形成一Ω形高介電常數介電層/金屬閘極層950。
鰭式場效電晶體(FinFET)元件200尚可實施進一步的CMOS或MOS技術製程，以形成本領域中所周知的各種特徵結構及區域。舉例而言，後續製程可形成各種接觸/通孔/導線(contacts/vias/lines)及多層互連特徵結構(例如，金屬層與層間介電層)於基板210之上，並且配置上述結構以連接鰭式場效電晶體(FinFET)元件200的各種特徵結構或結構。舉例而言，多層互連包括垂直互連結構(vertical interconnects)，例如習知的通孔(vias)或接觸(contacts)，以及水平互連結構(horizontal interconnects)，例如金屬線(metal lines)。互連特徵結構可由導電性材料所形成，包括銅(copper)、鎢(tungsten)、及/或矽化物(silicide)。在一實施例中，利用鑲嵌製程(damascene)及/或雙鑲嵌製程(damascene)形成與銅相關的多層互連結構。
在其他實施例中，可在方法100中所描述的步驟實施之前、實施期間及實施之後，實施額外的步驟，且方法100的部份步驟可以被取代或省略。
基於上文所述，本發明提供一種具有應力閘極通道(strain gate channel)於N型場效電晶體(N-FET)中的半導體元件，此應力閘極通道係利用體積膨脹技術而形成。此體積膨脹技術係採用在熱氧化製程中具有不同體積膨脹程度的兩種半導體材料，藉以對閘極通道誘發有效的應力，進而提升元件的性能。
本發明提供關於一種半導體元件的許多不同實施例。該半導體元件包括：一基板，其中該基板具有一N型場效電晶體(N-FET)區域、一閘極區域位於該N型場效電晶體(N-FET)區域之中、一源極及汲極(source and drain,S/D)區域受到位於該N型場效電晶體(N-FET)區域中之該閘極區域的分隔而彼此隔離，以及一第一鰭狀結構位於N型場效電晶體(N-FET)區域該的一閘極區域之中。該第一鰭狀結構包括一第一半導體材料層作為一下方部份、一半導體氧化物層作為一中間部份以及一第二半導體材料層作為一上方部份。該半導體元件尚包括一第二鰭狀結構位於該N型場效電晶體(N-FET)區域的源極/汲極(source/drain)區域之中。該第二鰭狀結構包括一第一半導體材料層作為一下方部份，以及該第一半導體氧化物層作為一第一中間部份並且直接接觸位於該閘極區域中之該第一鰭狀結構的該中間部份。該第二鰭狀結構尚包括該第一半導體材料層作為一第二中間部份且相鄰於該第一中間部份，以及 該第二半導體材料層作為一上方部份。該半導體元件尚包括一源極/汲極特徵結構位於該第二鰭狀結構之上方部份的頂部之上，其中該第二鰭狀結構係位於該源極/汲極區域之中。
在另一實施例中，提供一種鰭式場效電晶體(FinFET)元件，包括：一基板，其中該基板具有一N型場效電晶體(N-FET)區域、一閘極區域位於該N型場效電晶體(N-FET)區域之中、一源極及汲極(source and drain,S/D)區域受到位於該N型場效電晶體(N-FET)區域中之該閘極區域的分隔而彼此隔離，以及一第一鰭狀結構位於N型場效電晶體(N-FET)區域該的一閘極區域之中。該第一鰭狀結構包括一矽鍺化合物(SiGex)層作為一下方部份、一矽鍺氧化物(SiGeOy)層作為一中間部份以及一矽(Si)層作為一上方部份。該鰭式場效電晶體(FinFET)元件尚包括一第二鰭狀結構位於該N型場效電晶體(N-FET)區域的源極/汲極(source and drain,S/D)區域之中。該第二鰭狀結構包括該矽鍺化合物(SiGex)層作為一下方部份、該矽鍺氧化物(SiGeOy)層作為一第一中間部份並且直接接觸位於該閘極區域中之該第一鰭狀結構的該中間部份。該第二鰭狀結構尚包括該矽鍺化合物(SiGex)層作為一第二中間部份且相鄰於該第一中間部份，以及該矽(Si)層作為一上方部份。該鰭式場效電晶體(FinFET)元件尚包括一源極/汲極特徵結構位於該第二鰭狀結構之上方部份的頂部之上，其中該第二鰭狀結構係位於該源極/汲極區域之中，以及一高介電常數介電層/金屬閘極層位於該基板之上，其中該高介電常數介電層/金屬閘極層包覆於該第一鰭狀結構的一部份之上。
在另一實施例中，提供一種鰭式場效電晶體(FinFET)元件的製造方法，該方法包括提供一基板。該基板具有複數個第一鰭狀結構位於一N型場效電晶體(N-FET)區域之中以及複數個隔離區域介於該些第一鰭狀結構之間。該方法尚包括凹陷化該些第一鰭狀結構，磊晶成長一第一半導體材料層於已凹陷化的該些第一鰭狀結構之上，磊晶成長一第二半導體材料層於該第一半導體材料層之上，凹陷化該些隔離區域以橫向地暴露該第二半導體材料層的上方部份，進而形成複數個第二鰭狀結構，形成一虛設閘極堆疊於該基板之上，其中該虛設閘極堆疊包覆於該第二鰭狀結構的一部份之上，凹陷化該些第二鰭狀結構相鄰於該虛設閘極堆疊的另一部份，磊晶成長一第三半導體材料於已凹陷化的該些第二鰭狀結構之上以形成一源極/汲極特徵結構，移除該虛設閘極以形成一閘極溝槽，凹陷化位於該閘極溝槽中的該隔離區域以橫向地暴露該些第二鰭狀結構的一部份，對位於該閘極溝槽中的該第二鰭狀結構之該第一半導體材料層及第二半導體材料層實施一熱氧化製程，藉以將該第一半導體材料層的一部份轉換為一第一半導體氧化物，並且將該第二半導體材料的外層部份轉換為一第二半導體氧化物。該方法尚包括移除該第二半導體氧化物，以露出作為該閘極溝槽中之該第二鰭狀結構的該上方部份之該第二半導體材料，並且形成一高介電常數介電層/金屬閘極堆疊包覆於該第二鰭狀結構的一部份之上。
200‧‧‧鰭式場效電晶體(FinFET)元件
210‧‧‧基板
230‧‧‧隔離區域
315‧‧‧N型場效電晶體(N-type FET)區域
410‧‧‧第一半導體材料層
420‧‧‧第二半導體材料層
620‧‧‧側壁間隔層(sidewall spacers)
720‧‧‧層間介電(ILD)層
810‧‧‧閘極溝槽
815‧‧‧第一半導體氧化物層
930‧‧‧金屬閘極層
950‧‧‧Ω形高介電常數介電層/金屬閘極層
W1‧‧‧第一半導體氧化物層之上方部份的第一寬度
W2‧‧‧第二半導體氧化物層的第二寬度

Claims (10)

  1. 一種半導體元件，包括：一基板，其中該基板具有一N型場效電晶體(N-FET)區域；一閘極區域位於該N型場效電晶體(N-FET)區域之中；一源極及汲極(source and drain,S/D)區域受到位於該N型場效電晶體(N-FET)區域中之該閘極區域的分隔而彼此隔離；以及一第一鰭狀結構位於N型場效電晶體(N-FET)區域該的一閘極區域之中，其中該第一鰭狀結構包括：一第一半導體材料層作為該第一鰭狀結構之一下方部份；一半導體氧化物層作為該第一鰭狀結構之一中間部份；一第二半導體材料層作為該第一鰭狀結構之一上方部份；以及一第二鰭狀結構位於該N型場效電晶體(N-FET)區域的源極/汲極(source/drain)區域之中，其中該第二鰭狀結構包括：一第一半導體材料層作為該第二鰭狀結構之一下方部份；該半導體氧化物層作為該第二鰭狀結構之一第一中間部份，其中該半導體氧化物層直接接觸位於該閘極區域中之該第一鰭狀結構的該中間部份；該第一半導體材料層作為一第二中間部份且相鄰於該第二鰭狀結構之該第一中間部份；該第二半導體材料層作為該第二鰭狀結構之一上方部份；一源極/汲極特徵結構位於該第二鰭狀結構之上方部份的頂部之上，其中該第二鰭狀結構係位於該源極/汲極區域之 中；以及一高介電常數介電層/金屬閘極堆疊位於該基板之上，其中該高介電常數介電層/金屬閘極堆疊包覆於該閘極區域中之該第一鰭狀結構的一部份之上。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一半導體材料在氧氣環境下進行的熱氧化製程中具有比該第二半導體材料層更大的體積膨脹。
  3. 如申請專利範圍第2項所述之半導體元件，其中該第一半導體材料包括一磊晶成長之矽鍺化合物(SiGex)，其中x為鍺的組成比例，以原子百分比表示。
  4. 如申請專利範圍第1項所述之半導體元件，其中該半導體氧化物材料為該第一半導體材料的氧化物且具有一深度D。
  5. 如申請專利範圍第1項所述之半導體元件，其中該第二鰭狀結構之該第一中間部份為位於該閘極區域中之該第一鰭狀結構的該中間部份的延伸，並且具有一延伸深度d。
  6. 如申請專利範圍第1項所述之半導體元件，其中該第一鰭狀結構之該中間部份包括被該半導體氧化物所包圍的該第一半導體材料。
  7. 如申請專利範圍第1項所述之半導體元件，其中該第一鰭狀結構為Ω形，其中該第一鰭狀結構包括：一第一半導體材料層作為該第一鰭狀結構之一下方部份；一半導體氧化物層作為該第一鰭狀結構之一中間部份且具有一第一寬度；以及一第二半導體材料層作為該第一鰭狀結構之一上方部份且 具有一第二寬度，其中該第二寬度第基本上小於該第一寬度。
  8. 一種半導體元件，包括：一基板，其中該基板具有一N型場效電晶體(N-FET)區域；一閘極區域位於該N型場效電晶體(N-FET)區域之中；一源極及汲極區域受到位於該N型場效電晶體(N-FET)區域中之該閘極區域的分隔而彼此隔離；以及一第一鰭狀結構位於N型場效電晶體(N-FET)區域該的一閘極區域之中，其中該第一鰭狀結構包括：一矽鍺化合物(SiGex)層作為一下方部份，其中x為鍺的組成比例，以原子百分比表示；一矽鍺氧化物(SiGeOy)層作為一中間部份，其中y為氧的組成比例，以原子百分比表示；一矽(Si)層作為一上方部份；以及一第二鰭狀結構位於該N型場效電晶體(N-FET)區域的源極/汲極區域之中，其中該第二鰭狀結構包括：該矽鍺化合物(SiGex)層作為一下方部份；該矽鍺氧化物(SiGeOy)層作為一第一中間部份，其中該第一中間部份直接接觸位於該閘極區域中之該第一鰭狀結構的該中間部份；該矽鍺化合物(SiGex)層作為一第二中間部份且相鄰於該第一中間部份；該矽(Si)層作為一上方部份；一源極/汲極特徵結構位於該第二鰭狀結構之上方部份的頂 部之上，其中該第二鰭狀結構係位於該源極/汲極區域之中；以及一高介電常數介電層/金屬閘極層位於該基板之上，其中該高介電常數介電層/金屬閘極層包覆於該第一鰭狀結構的一部份之上。
  9. 一種半導體元件之製造方法，包括：提供一基板，其中該基板具有複數個第一鰭狀結構位於一N型場效電晶體(N-FET)區域之中以及複數個隔離區域介於該些第一鰭狀結構之間；凹陷化該些第一鰭狀結構；磊晶成長一第一半導體材料層於已凹陷化的該些第一鰭狀結構之上；磊晶成長一第二半導體材料層於該第一半導體材料層的頂端部份之上；凹陷化該些隔離區域以橫向地暴露該第二半導體材料層的上方部份，進而形成複數個第二鰭狀結構；形成一虛設閘極堆疊於該基板之上，其中該虛設閘極堆疊包覆於該第二鰭狀結構的一部份之上；凹陷化該些第二鰭狀結構相鄰於該虛設閘極堆疊的另一部份；磊晶成長一第三半導體材料於已凹陷化的該些第二鰭狀結構之上以形成一源極/汲極特徵結構；移除該虛設閘極以形成一閘極溝槽；凹陷化位於該閘極溝槽中的該隔離區域以橫向地暴露位於 該些第二鰭狀結構中之第一半導體材料的一部份；對位於該閘極溝槽中的該第二鰭狀結構之該第一半導體材料層及第二半導體材料層實施一熱氧化製程，藉以將該第一半導體材料層的一部份轉換為一第一半導體氧化物，並且將該第二半導體材料的外層部份轉換為一第二半導體氧化物；移除該第二半導體氧化物，以露出作為該閘極溝槽中之該第二鰭狀結構的該上方部份之該第二半導體材料；以及形成一高介電常數介電層/金屬閘極堆疊包覆於該第二鰭狀結構的一部份之上。
  10. 如申請專利範圍第9項所述之半導體元件之製造方法，其中選擇該第一半導體材料，使該第一半導體材料在熱氧化製程中具有比該第二半導體材料更大的體積膨脹。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI552229B (zh) * 2014-10-17 2016-10-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TWI570785B (zh) * 2014-07-18 2017-02-11 台灣積體電路製造股份有限公司 半導體裝置與其形成方法及鰭狀場效電晶體裝置
TWI573267B (zh) * 2014-09-29 2017-03-01 台灣積體電路製造股份有限公司 半導體裝置與製作非平面電路裝置的方法
US10050030B2 (en) 2015-09-04 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating method thereof
TWI668840B (zh) * 2014-09-18 2019-08-11 法商梭意泰科公司 用於製造包括具有不同應變狀態之鰭式結構之半導體結構的方法及相關半導體結構
CN112750820A (zh) * 2019-10-31 2021-05-04 台湾积体电路制造股份有限公司 半导体装置结构及其形成方法
TWI729035B (zh) * 2015-12-24 2021-06-01 美商英特爾股份有限公司 在閘極下具有子鰭介電區的電晶體、半導體裝置及製造其之程序以及運算裝置
TWI740869B (zh) * 2016-02-25 2021-10-01 台灣積體電路製造股份有限公司 鰭式場效應電晶體及其製造方法
TWI873395B (zh) * 2021-01-26 2025-02-21 南韓商三星電子股份有限公司 積體電路裝置以及製造其的方法

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US9224849B2 (en) * 2012-12-28 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with wrapped-around gates and methods for forming the same
US9257559B2 (en) 2014-01-15 2016-02-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9559181B2 (en) * 2013-11-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device with buried sige oxide
US8901607B2 (en) 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9859429B2 (en) 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9006786B2 (en) * 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
JP6251604B2 (ja) * 2013-03-11 2017-12-20 ルネサスエレクトロニクス株式会社 フィンｆｅｔ構造を有する半導体装置及びその製造方法
US9006842B2 (en) 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9093533B2 (en) * 2013-07-24 2015-07-28 International Business Machines Corporation FinFET structures having silicon germanium and silicon channels
US10037991B2 (en) 2014-01-09 2018-07-31 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for fabricating FinFETs with different threshold voltages
US9219116B2 (en) 2014-01-15 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9406778B2 (en) 2014-01-15 2016-08-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9431523B2 (en) * 2014-01-16 2016-08-30 Globalfoundries Inc. Local thinning of semiconductor fins
US9837537B2 (en) 2014-02-17 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9634122B2 (en) * 2014-03-12 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Device boost by quasi-FinFET
US9520498B2 (en) * 2014-03-17 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure and method for fabricating the same
US9887196B2 (en) * 2014-04-07 2018-02-06 International Business Machines Corporation FinFET including tunable fin height and tunable fin width ratio
US10468528B2 (en) 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9209185B2 (en) * 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9472446B2 (en) * 2014-06-18 2016-10-18 Globalfoundries Inc. Methods of forming a FinFET semiconductor device with a unique gate configuration, and the resulting FinFET device
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9406782B2 (en) 2014-06-27 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9263555B2 (en) * 2014-07-03 2016-02-16 Globalfoundries Inc. Methods of forming a channel region for a semiconductor device by performing a triple cladding process
US9257558B2 (en) * 2014-07-10 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with gate oxide layer
US9941406B2 (en) 2014-08-05 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with source/drain cladding
US9306067B2 (en) 2014-08-05 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Nonplanar device and strain-generating channel dielectric
US10297673B2 (en) * 2014-10-08 2019-05-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices including conductive contacts on source/drains
US9735256B2 (en) 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
WO2016105377A1 (en) * 2014-12-23 2016-06-30 Intel Corporation Apparatus and methods of forming fin structures with sidewall liner
US9620643B2 (en) * 2015-01-27 2017-04-11 International Business Machines Corporation Reducing parasitic capacitance and resistance in finFET
US9711535B2 (en) * 2015-03-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming FinFET channel
KR102351659B1 (ko) 2015-04-03 2022-01-17 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9954107B2 (en) 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
KR102395071B1 (ko) * 2015-05-14 2022-05-10 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9911806B2 (en) * 2015-05-22 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Solvent-based oxidation on germanium and III-V compound semiconductor materials
KR102374108B1 (ko) * 2015-06-02 2022-03-14 삼성전자주식회사 스트레서를 갖는 반도체 장치 및 그 제조 방법
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9601378B2 (en) * 2015-06-15 2017-03-21 International Business Machines Corporation Semiconductor fins for FinFET devices and sidewall image transfer (SIT) processes for manufacturing the same
WO2016209206A1 (en) * 2015-06-22 2016-12-29 Intel Corporation Dual height glass for finfet doping
WO2016209220A1 (en) 2015-06-24 2016-12-29 Intel Corporation Replacement channel etch for high quality interface
US9818761B2 (en) * 2015-06-25 2017-11-14 International Business Machines Corporation Selective oxidation for making relaxed silicon germanium on insulator structures
US10170608B2 (en) * 2015-06-30 2019-01-01 International Business Machines Corporation Internal spacer formation from selective oxidation for fin-first wire-last replacement gate-all-around nanowire FET
US9666581B2 (en) * 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
US10164096B2 (en) 2015-08-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
KR102480447B1 (ko) 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9570590B1 (en) * 2015-12-10 2017-02-14 International Business Machines Corporation Selective oxidation of buried silicon-germanium to form tensile strained silicon FinFETs
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
WO2017111873A1 (en) * 2015-12-26 2017-06-29 Intel Corporation A method to achieve a uniform group iv material layer in an aspect ratio trapping trench
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US9865504B2 (en) * 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9837538B2 (en) * 2016-03-25 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10163898B2 (en) 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
TWI729457B (zh) 2016-06-14 2021-06-01 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
US9711511B1 (en) 2016-06-27 2017-07-18 Globalfoundries Inc. Vertical channel transistor-based semiconductor memory structure
JP2019530242A (ja) 2016-09-30 2019-10-17 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 自己整合ビアの形成方法
US10002868B2 (en) * 2016-09-30 2018-06-19 International Business Machines Corporation Vertical fin resistor devices
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
TWI687978B (zh) 2016-11-08 2020-03-11 美商應用材料股份有限公司 用於圖案化應用之由下而上的柱體之幾何控制
US10770349B2 (en) 2017-02-22 2020-09-08 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
US10424507B2 (en) 2017-04-04 2019-09-24 Mirocmaterials LLC Fully self-aligned via
US10636659B2 (en) 2017-04-25 2020-04-28 Applied Materials, Inc. Selective deposition for simplified process flow of pillar formation
US10354997B2 (en) 2017-04-28 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor device with replacement gates
US10355134B2 (en) * 2017-05-23 2019-07-16 Qualcomm Incorporated Metal-oxide semiconductor (MOS) device with thick oxide
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
WO2019005106A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PROHIBITED WIDE BAND CHANNEL TRANSISTOR AND SOURCE / BAND DRAIN PROHIBITED NARROW
US10573555B2 (en) 2017-08-31 2020-02-25 Micromaterials Llc Methods of producing self-aligned grown via
US10510602B2 (en) 2017-08-31 2019-12-17 Mirocmaterials LLC Methods of producing self-aligned vias
WO2019050735A1 (en) 2017-09-06 2019-03-14 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
US10325912B2 (en) 2017-10-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
CN110034017A (zh) 2017-12-07 2019-07-19 微材料有限责任公司 用于使金属和阻挡层-衬垫可控凹陷的方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
US10720527B2 (en) * 2018-01-03 2020-07-21 International Business Machines Corporation Transistor having an oxide-isolated strained channel fin on a bulk substrate
US10727323B2 (en) * 2018-01-08 2020-07-28 International Business Machines Corporation Three-dimensional (3D) tunneling field-effect transistor (FET)
TW201939628A (zh) 2018-03-02 2019-10-01 美商微材料有限責任公司 移除金屬氧化物的方法
TW202002219A (zh) 2018-05-08 2020-01-01 美商微材料有限責任公司 用來產生高的深寬比的完全自對準的通孔的選擇性移除過程
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
US10699953B2 (en) 2018-06-08 2020-06-30 Micromaterials Llc Method for creating a fully self-aligned via
US11437497B2 (en) * 2018-06-29 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11107810B2 (en) * 2018-09-17 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US11222980B2 (en) 2019-07-18 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11437274B2 (en) 2019-09-25 2022-09-06 Micromaterials Llc Fully self-aligned via
KR102840198B1 (ko) 2019-09-30 2025-08-01 삼성전자주식회사 반도체 장치
DE102021106802A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Reduktion von parasitärkapazität inhalbleiterbauelementen
KR102825818B1 (ko) 2020-10-13 2025-06-30 삼성전자주식회사 반도체 장치
US12100766B2 (en) * 2021-11-03 2024-09-24 International Business Machines Corporation Integrated short channel omega gate FinFET and long channel FinFET
US12484296B2 (en) 2022-12-21 2025-11-25 International Business Machines Corporation Fork sheet device with wrapped source and drain contact to prevent NFET to PFET contact shortage in a tight space

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359311B1 (en) * 2001-01-17 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US6911697B1 (en) * 2003-08-04 2005-06-28 Advanced Micro Devices, Inc. Semiconductor device having a thin fin and raised source/drain areas
US7705345B2 (en) * 2004-01-07 2010-04-27 International Business Machines Corporation High performance strained silicon FinFETs device and method for forming same
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7485520B2 (en) * 2007-07-05 2009-02-03 International Business Machines Corporation Method of manufacturing a body-contacted finfet
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8482073B2 (en) * 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8395195B2 (en) * 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
CN102290352B (zh) * 2011-09-09 2013-02-06 电子科技大学 一种mos晶体管局部应力的引入技术
US20130200455A1 (en) * 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
US8901607B2 (en) 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264385B2 (en) 2014-07-18 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based device having an isolation gate in physical contact with a source/drain
TWI570785B (zh) * 2014-07-18 2017-02-11 台灣積體電路製造股份有限公司 半導體裝置與其形成方法及鰭狀場效電晶體裝置
US9793273B2 (en) 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
US12034007B2 (en) 2014-07-18 2024-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based device having an isolation gate interfacing with a source/drain
US10170480B2 (en) 2014-07-18 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for manufacturing a fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
US10748902B2 (en) 2014-07-18 2020-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based device having an isolation gate comprising a conformal dielectric layer and a metal gate
TWI668840B (zh) * 2014-09-18 2019-08-11 法商梭意泰科公司 用於製造包括具有不同應變狀態之鰭式結構之半導體結構的方法及相關半導體結構
TWI573267B (zh) * 2014-09-29 2017-03-01 台灣積體電路製造股份有限公司 半導體裝置與製作非平面電路裝置的方法
TWI552229B (zh) * 2014-10-17 2016-10-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US10050030B2 (en) 2015-09-04 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating method thereof
US11018131B2 (en) 2015-09-04 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method thereof
TWI643258B (zh) * 2015-09-04 2018-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. 半導體元件與其製造方法
TWI729035B (zh) * 2015-12-24 2021-06-01 美商英特爾股份有限公司 在閘極下具有子鰭介電區的電晶體、半導體裝置及製造其之程序以及運算裝置
TWI740869B (zh) * 2016-02-25 2021-10-01 台灣積體電路製造股份有限公司 鰭式場效應電晶體及其製造方法
CN112750820A (zh) * 2019-10-31 2021-05-04 台湾积体电路制造股份有限公司 半导体装置结构及其形成方法
TWI873395B (zh) * 2021-01-26 2025-02-21 南韓商三星電子股份有限公司 積體電路裝置以及製造其的方法
US12356697B2 (en) 2021-01-26 2025-07-08 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

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