[go: up one dir, main page]

TWI873355B - 半導體記憶裝置及其製造方法 - Google Patents

半導體記憶裝置及其製造方法 Download PDF

Info

Publication number
TWI873355B
TWI873355B TW110121906A TW110121906A TWI873355B TW I873355 B TWI873355 B TW I873355B TW 110121906 A TW110121906 A TW 110121906A TW 110121906 A TW110121906 A TW 110121906A TW I873355 B TWI873355 B TW I873355B
Authority
TW
Taiwan
Prior art keywords
layers
plate
insulating
laminated body
memory device
Prior art date
Application number
TW110121906A
Other languages
English (en)
Other versions
TW202211387A (zh
Inventor
那波恭介
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202211387A publication Critical patent/TW202211387A/zh
Application granted granted Critical
Publication of TWI873355B publication Critical patent/TWI873355B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10W42/121—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H10W20/056—
    • H10W20/089—
    • H10W20/42—
    • H10W20/435—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Geometry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

實施形態提供一種可減少因構造或材料不同可能產生之變形的半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置具備：積層體，其交替一層一層地積層複數個導電層與複數個絕緣層而成；複數個第1板狀部，其等係將上述積層體於其積層方向貫通，且於與該積層方向交叉之第1方向橫切上述積層體者，空開間隙沿第1方向排列。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
例如，於具有3維構造之半導體記憶裝置，具有交替一層一層地積層有複數個導電層與複數個絕緣層之積層體、及貫通積層體，沿積層體之積層方向設置有複數個記憶胞之記憶體柱。此種半導體記憶裝置中，複數個導電層作為記憶胞之字元線發揮功能。且，積層體之端部形成為以各導電層為台階面之階梯形狀，對作為該台階面之導電層連接接點。由於此種階梯形狀會將字元線之電阻降低，故為了將半導體記憶裝置之動作高速化，有將其設置於形成記憶體柱之記憶胞區域之中央部而非積層體之端部之傾向。 另一方面，有控制各記憶胞之周邊電路設置於記憶胞區域之下方之傾向。其係為了避免記憶容量降低，且減小晶片面積之故。該情形時，連接周邊電路與記憶胞區域上方之配線之貫通接點以貫通設置於記憶胞區域內之絕緣部之方式設置。 因此，於記憶胞區域內導電層與絕緣層之積層體、及無導電層之絕緣部混存。此種絕緣部與積層體混存之情形時，有因源自材料之不同之應力，導致各者變形之情形。
本發明欲解決之問題在於提供一種可減少因構造或材料不同可能產生之變形的半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備：積層體，其交替一層一層地積層複數個導電層與複數個絕緣層而成；複數個第1板狀部，其等係將上述積層體於其積層方向貫通，且於與該積層方向交叉之第1方向橫切上述積層體者，空開間隙沿第1方向排列。
實施形態之半導體記憶裝置具備：積層體，其交替一層一層地積層複數個導電層與複數個絕緣層而成；複數個第1板狀部，其等係將上述積層體於其積層方向貫通，且於與該積層方向交叉之第1方向橫切上述積層體者，空開間隙沿第1方向排列。
以下，一面參照隨附圖式，一面針對本發明之非限定之例示實施形態進行說明。隨附之所有圖式中，對相同或對應之構件或零件，標註相同或對應之參照符號，省略重複說明。又，圖式並非以顯示構件或零件間，或各層之厚度間之相對比為目的，因此，具體之厚度或尺寸應參照以下之非限定之實施形態，由相關領域技術人員決定。
圖1係顯示實施形態之半導體記憶裝置之一例之俯視圖。如圖所示，半導體記憶裝置1具有記憶體區域11、及包圍其周圍之周邊區域12。又，如下文所說明，至少於記憶體區域11之下方，設置有例如列解碼器電路及感測放大器等控制各記憶胞之周邊電路。
記憶體區域11具有貫通接觸區域AC4X、AC4Y、胞區域CA及階梯區域FSA。貫通接觸區域AC4X沿半導體記憶裝置1之長邊方向(第1方向)即X軸方向延伸，貫通接觸區域AC4Y沿短邊方向(第2方向)即Y軸方向延伸。又，階梯區域FSA位於記憶體區域11之X軸方向之大致中央，沿Y軸方向延伸。
胞區域CA由貫通接觸區域AC4X、AC4Y與階梯區域FSA包圍。於胞區域CA，3維配置有複數個記憶胞。詳細而言，胞區域CA具有：積層體SK(參照圖4A等)，其交替一層一層地積層有複數個導電層與複數個絕緣層；及複數個記憶體柱，其等沿積層體SK之積層方向即Z軸方向貫通積層體SK。如後所述，於記憶體柱沿積層方向形成有複數個記憶胞。又，積層體SK之導電層作為記憶胞之字元線發揮功能。
接著，一面參照圖2A及圖2B，一面針對貫通接觸區域AC4X、AC4Y進行說明。圖2A係模式性顯示記憶體區域11之貫通接觸區域AC4X之俯視圖，例如與圖1中之區域R1對應。圖2B係模式性顯示記憶體區域11之貫通接觸區域AC4Y之俯視圖，例如與圖1中之區域R2對應。
若參照圖2A，則貫通接觸區域AC4X由第1縫隙(第3板狀部)ST1與胞區域CA劃分開。又，貫通接觸區域AC4X具有：積層體ON，其交替一層一層地於圖中之Z軸方向積層有不同之絕緣層彼此；及貫通接點(導電體部)C4，其於Z軸方向貫通該積層體ON。貫通接點C4由例如鎢或鉬等金屬形成。貫通接點C4係為了將設置於胞區域CA下方之周邊電路、與例如胞區域CA之記憶胞電性連接而設置。
另，第1縫隙ST1遍及記憶體區域11全體，於Y軸方向空開特定間隔沿X軸方向延伸，將胞區域CA之記憶胞分割成記憶體塊。又，第1縫隙ST1於半導體記憶裝置1之製造過程中，藉由蝕刻積層體ON而形成，之後由氧化矽等絕緣材料嵌埋。以下之說明中，為方便起見，將內部為空腔之情形，內部具有絕緣材料之情形皆稱為第1縫隙ST1。另，亦可不於第1縫隙ST1嵌埋導電材料。藉此，可使用第1縫隙ST1作為配線。該情形時，於第1縫隙ST1之內表面利用絕緣材料形成襯墊層後，進而於其內側嵌埋導電材料。
接著，若參照圖2B，則貫通接觸區域AC4Y由2個胞區域CA劃分，以橫切第1縫隙ST1之方式沿Y軸方向延伸。貫通接觸區域AC4Y亦具有積層體ON與貫通該積層體ON之貫通接點C4。另，貫通接觸區域AC4X、AC4Y之貫通接點C4之配置不限定於圖示例，而可適當決定。
接著，一面參照圖3，一面針對階梯區域FSA進行說明。圖3係模式性顯示階梯區域FSA之俯視圖，例如與圖1所示之區域R3對應。階梯區域FSA與貫通接觸區域AC4Y同樣，由2個胞區域CA劃分，於Y軸方向延伸。但，階梯區域FSA與貫通接觸區域AC4X、AC4Y不同，除貫通接點C4外還具有接點CC。再者，階梯區域FSA具有階梯形狀之階梯部FS、及具有積層構造之絕緣部OX，上述接點CC配置於階梯部FS，貫通接點C4配置於絕緣部OX。階梯部FS與絕緣部OX於由2個相鄰之第1縫隙ST1所夾之稱為區塊之區域中，於X軸方向排列配置。又，階梯部FS與絕緣部OX於Y軸方向上交替配置。
階梯部FS具有自胞區域CA延伸之積層體SK之導電層成為與階面部分抵碰之台階面之階梯形狀。於階梯部FS之各級台階面連接接點CC。如上所述，由於導電層作為胞區域CA之記憶胞之字元線發揮功能，故接點CC作為字元線之引出線發揮功能。
又，於階梯區域FSA，於第1縫隙ST1之Y軸方向之大致中央，設置有空開間隙G沿X軸方向排列之複數個第2縫隙(第1板狀部)ST2。第2縫隙ST2之各者短於第1縫隙ST1。第2縫隙ST2由例如氧化矽等絕緣材料嵌埋。
以下，一面參照圖4A至圖6，一面針對第2縫隙ST2及其周圍之構造進行說明。圖4A係沿圖3中之L1-L1線之剖視圖，圖4B係沿圖3中之L2-L2線之剖視圖，圖5係沿圖3中之L3-L3線之剖視圖，圖6係沿圖3中之L4-L4線之剖視圖。
若參照圖4A，則於例如由矽等半導體或導電體形成之基底層SB之上，形成有積層體(第2積層體)SK。積層體SK具有互相交替一層一層地積層之複數個絕緣層(第2絕緣層)OL與複數個導電層WL。絕緣層OL以絕緣材料形成，本實施形態中，例如以氧化矽形成。以下之說明中，將絕緣層OL稱為氧化矽層OL。又，導電層WL由例如鎢或鉬等金屬形成。圖4A中，階梯部FS具有導電層WL2、WL4、WL6、……WL16作為台階面。另，未提及個別導電層之情形時，總稱為導電層WL。階梯部FS之上方形成有例如以氧化矽等絕緣材料形成之層間絕緣膜SO。且，於導電層WL2、WL4、WL6、……WL16，連接有貫通層間絕緣膜SO之接點CC。接點CC之上端與後述之插塞連接，插塞連接於上層配線。上層配線可與例如貫通接點C4連接。藉此，經由作為字元線發揮功能之導電層WL、接點CC、插塞、上層配線及貫通接點C4，將記憶胞與周邊電路電性連接。
又，如圖4A所示，與階梯區域FSA相鄰之胞區域CA中，設置有貫通積層體SK，到達基底層SB之記憶體柱PL。該點於圖4B中亦相同。記憶體柱PL具有柱狀形狀，具有自外周朝向中心依序形成之記憶體膜M、通道層CH及核心層C。於積層體SK之導電層WL與記憶體膜M接觸之部分形成記憶胞MC。
圖4B係與圖4A所示之階梯部FS相同之階梯部FS之隔著第2縫隙ST2之相反側之沿X軸方向的剖視圖，積層體SK設為以導電層WL為台階面之階梯形狀。但，此處，導電層WL1、WL3、WL5、……、WL15成為台階面，此處連接有貫通層間絕緣膜SO之接點CC。即，本實施形態之半導體記憶裝置1中，階梯部FS之台階面於第2縫隙ST2之兩側各相差1級。且，連接於各導電層WL之接點CC於第2縫隙ST2之兩側於X軸方向排列。換言之，接點CC隔著第2縫隙ST2排列成2行。
若參照圖5，則於例如以矽等半導體形成之基板10之上，形成有多層配線部ML。於基板10，形成由元件分離層EI分離之電晶體Tr，於多層配線部ML，設置有形成於氧化矽膜SOP內之配線L或通孔V。由形成於多層配線部ML與基板10之邊界區域之電晶體Tr、多層配線部ML內之配線L及通孔V，構成周邊電路部PER。又，於多層配線部ML之上形成有基底層SB，於基底層SB之上形成有積層體SK。
第1縫隙ST1及第2縫隙ST2貫通積層體SK，到達基底層SB。圖中之中央之第2縫隙ST2之兩側為階梯部FS，圖示之例中，於第2縫隙ST2之左側，導電層WL11成為台階面，於此處連接有接點CC。另一方面，於第2縫隙ST2之右側，導電層WL12成為台階面，於此處連接有接點CC。
又，隔著第1縫隙ST1於階梯部FS之相反側，配置有絕緣部OX。絕緣部OX由2個相鄰之第3縫隙(第2板狀部)ST3劃分，由積層體(第1積層體)ON構成。積層體ON由交替一層一層地積層之不同之2個絕緣層形成。本實施形態中，不同之2個絕緣層之一者由氧化矽層OL形成，另一者由氮化矽層(第1絕緣層)SN形成。
以貫通構成絕緣部OX之積層體ON之方式設置有貫通接點C4。貫通接點C4之下端電性連接於周邊電路部PER之配線L，進而通過通孔V等電性連接於周邊電路部PER之電晶體Tr。由於積層體ON全體絕緣，故貫通接點C4藉由積層體ON與周圍之積層體SK之導電層WL絕緣。又，貫通接點C4之上端通過插塞C4P連接於上部配線UL，上部配線UL經由插塞C4P與接點CC電性連接。由於接點CC通過導電層WL與記憶胞電性連接，故藉由此種構成，將周邊電路部PER之電晶體Tr與記憶胞電性連接。
如上所述，圖6係沿圖3中之L4-L4線之剖視圖。由於L4-L4線通過第2縫隙ST2之間隙G，故圖6中，未圖示第2縫隙ST2。即，第2縫隙ST2之間隙G中，積層體SK連續於XY平面內延伸。因此，積層體SK內之導電層WL於2個第1縫隙ST1間之區域即區塊內亦電性連續。因此，例如連接於圖5所示之導電層WL11之接點CC於第2縫隙ST2之左側亦與導電層WL11電性導通。導電層WL如上述，相當於胞區域CA之記憶胞之字元線。即，相鄰之2個第1縫隙ST1間之區域內之記憶胞由設置於第2縫隙ST2之任一側之接點CC控制。
接著，一面參照圖7A至圖7D，一面針對在第2縫隙ST2之間隙G，於第2縫隙ST2之兩側連接之導電層WL之形成方法進行說明。另，至形成導電層WL為止之半導體記憶裝置1之製造過程之概要如下所述。
首先，於例如矽晶圓等半導體晶圓上形成上述周邊電路部PER。接著，於周邊電路部PER之上形成基底層SB，於其上形成交替一層一層地積層有複數個氧化矽層OL與複數個氮化矽層(犧牲層)SN且具有與上述積層體ON相同構成之積層體。接著，於積層體之上表面，設置於應形成階梯部FS之位置具有開口之抗蝕劑遮罩，經過包含蝕刻、抗蝕劑遮罩之薄化、再次蝕刻之步驟，使該積層體具有階梯形狀。接著，以覆蓋該階梯形狀之各級之大致一半，餘下一半露出之方式設置蝕刻遮罩，使用該蝕刻遮罩進行蝕刻，藉此獲得各相差1級之臨時階梯部。其後，以覆蓋臨時階梯部與積層體之方式堆積例如氧化矽膜。接著，將該氧化矽膜平坦化，可獲得層間絕緣膜SO(圖4A及圖4B)。接著，於胞區域CA(圖1)，形成貫通積層體之複數個記憶體柱(第1柱狀體)PL(圖3)。記憶體柱PL藉由例如形成貫通積層體到達基底層SB之記憶體孔，於記憶體孔之內表面依序形成記憶體膜、通道層及核心層而形成。
接著，藉由光微影步驟與蝕刻步驟，於各個預先確定之位置形成第1縫隙ST1、第2縫隙ST2及第3縫隙ST3。接著，於第1縫隙ST1至第3縫隙ST3之內表面形成例如氧化矽膜後，藉由光微影步驟與蝕刻步驟，將第1縫隙ST1與第2縫隙ST2之內表面之氧化矽膜去除。藉此，於第1縫隙ST1與第2縫隙ST2之內表面，積層體ON及層間絕緣膜SO露出。另一方面，於第3縫隙ST3之內表面，保留氧化矽膜。
接著，對第1縫隙ST1至第3縫隙ST3，注入可溶解氮化矽之蝕刻液。作為此種蝕刻液，例示磷酸(H3 PO4 )。
圖7A係模式性顯示上述臨時階梯部中之一個氮化矽層SN與第2縫隙ST2之俯視圖。若自第2縫隙ST2注入蝕刻液，則於第2縫隙ST2之內表面露出之氮化矽層SN暴露於蝕刻液中，而如圖7B所示被蝕刻，產生空間SP。若蝕刻進一步發展，則將氮化矽層SN全體去除，空間SP擴大。此處，因位於第2縫隙ST2之間隙G之氮化矽層SN亦被蝕刻，故空間SP如圖7C所示，不僅擴大至第2縫隙ST2之一側與另一側，亦通過間隙G於兩側連續。其後，藉由例如原子層沈積(ALD(Atomic layer Deposition))法，通過第2縫隙ST2將空間SP由例如鎢或鉬等金屬嵌埋，藉此如圖7D所示，形成導電層WL。根據以上，可獲得一面參照圖5及圖6一面說明之於第2縫隙ST2之兩側各相差1級之階梯部FS。
另，由於向第1縫隙ST1注入之蝕刻液亦將於其內表面露出之氮化矽層去除，故於第1縫隙ST1之兩側產生空間。該空間亦由金屬嵌埋，成為與階梯部FS中對應之導電層WL連續之導電層。但，與第2縫隙ST2不同，第1縫隙ST1中無間隙G，故於第1縫隙ST1之兩側，導電層WL不連續。即，由相鄰之2個第1縫隙ST1規定一個記憶體塊。
又，亦向第3縫隙ST3注入蝕刻液。但，於第3縫隙ST3之內表面，如上所述，形成有例如如氧化矽般對該蝕刻液具有耐性之膜，故氮化矽層SN未被去除。因此，如圖5及圖6所示，於相鄰之2個第3縫隙ST3間，保留交替一層一層地積層有氧化矽層OL與氮化矽層SN之積層體ON。
以下，針對由空開間隙G沿X軸方向排列之第2縫隙ST2發揮之效果進行說明。如上所述，導電層WL於第2縫隙ST2之兩側，通過間隙G連續。即，於第2縫隙ST2之間隙G，形成有交替一層一層地積層有氧化矽層OL與導電層WL之積層體SK。
此處，例如如圖5所示，第2縫隙ST2存在之部分中，第2縫隙ST2被夾於積層體SK間。第2縫隙ST2如上所述，於去除氮化矽層SN而形成之空間SP嵌埋金屬時使用，於金屬嵌埋完成時仍保持空腔狀態。於是，有積層體SK朝向該空腔傾斜之虞。又，對第2縫隙ST2嵌埋例如氧化矽等絕緣材料後，應力亦作用於該第2縫隙ST2與兩側之積層體SK間，有產生變形之虞。再者，如圖5所示，於作為接點CC所連接之台階面之導電層WL之上方，形成有層間絕緣膜SO。該層間絕緣膜SO之厚度根據階梯部FS之級高度不同，於第2縫隙ST2之兩側亦不同。亦因此種差異亦會產生應力，而有產生變形之虞。
然而，本實施形態之半導體記憶裝置1中，可降低間隙G中於第2縫隙ST2之兩側連接之積層體SK朝向作為空腔之第2縫隙ST2傾斜，或對由絕緣材料嵌埋之第2縫隙ST2施加應力。換言之，間隙G之積層體SK可作為支撐第2縫隙ST2兩側之積層體SK之樑發揮功能。
另，一面參照圖3及圖6，一面說明第2縫隙ST2之間隙G位於積層體SK之最上層至最下層之導電層WL之例。該例中，由於積層體SK佔據間隙G之高度方向即Z軸方向之大致全體，故進一步發揮作為樑之功能。但，不限於該位置，以對應於其他層之方式設置亦可發揮作為樑之功能。
又，由於積層體SK之導電層WL通過第2縫隙ST2之間隙G，於第2縫隙ST2之兩側連續，故若於第2縫隙ST2之兩側以各相差1級之方式形成階梯部FS之各級後，於第2縫隙ST2之一側於台階面連接接點CC，則於第2縫隙ST2之另一側亦與導電層WL電性連接。
假設無間隙G，導電層WL於第2縫隙ST2之兩側不連續之情形時，無法形成於兩側各相差1級之階梯部。於是，階梯之級數增加，不得不將接點配置成一行。假設導電層WL有16層，則階梯部亦為16級，而需要將16根接點排成一行。
另一方面，根據本實施形態之半導體記憶裝置1，由於在第2縫隙ST2之兩側，形成各相差1級之階梯部FS，故可以8根接點CC為一行，排成2行。即，可縮短階梯部FS，將半導體記憶裝置1小型化。
但，導電層WL之數量，即積層體SK之積層數不限於圖示例，亦可任意決定。又，藉由將隨附圖式所圖示之積層體SK疊加複數層，形成更高之記憶體柱PL，亦可增大記憶胞之數量，即增大記憶容量。例如，可形成48層或64層導電層。
(變化例1) 接著，針對本實施形態之變化例1之半導體記憶裝置進行說明。該變化例1中，一面主要參照圖2B一面說明之貫通接觸區域AC4Y中，設置可防止因應力所致之變形之構成。其他構造與實施形態之半導體記憶裝置1相同。另，以下說明之構成亦可應用於一面參照圖2A一面說明之貫通接觸區域AC4X。
圖8A係模式性顯示本實施形態之變化例1之半導體記憶裝置之貫通接觸區域AC4Y之俯視圖。圖8A中，與圖2B不同，省略胞區域CA。又，圖8A中圖示出複數個柱狀體(第2柱狀體)HR。柱狀體HR將積層體SK於其積層方向貫通，內部由例如氧化矽等絕緣材料嵌埋。柱狀體HR如上所述，用以於去除積層體ON之氮化矽層SN時支持氧化矽層OL，維持空間SP。因此，可於積層體SK以特定之圖案配置特定數量之柱狀體HR。又，柱狀體HR不僅於本變化例中形成，於第1實施形態之半導體記憶裝置1中亦形成，但省略圖示。
如圖8A所示，本變化例中，貫通接觸區域AC4Y具有積層體SK、與由2個短縫隙OST所夾之積層體ON。於積層體ON，配置有將積層體ON沿其積層方向貫通之貫通接點C4。又，第1縫隙ST1之寬度於面對短縫隙OST之一部分處變厚。以下之說明中，為方便起見，將該寬度較厚之部分稱為加寬縫隙(加寬部)TST。
圖8B係沿圖8A中之L5-L5線之剖視圖。於2個短縫隙OST間，即2個短縫隙OST之內側，形成有積層體ON，以貫通積層體ON之方式設有貫通接點C4。貫通接點C4之下端與形成於氧化矽膜SOP內之多層配線部ML之配線L連接。又，雖於圖8B中省略，但貫通接點C4之上端如圖5所示，經由插塞C4P連接於上層配線UL。
於短縫隙OST之外側，形成有積層體SK，以貫通積層體SK到達基底層SB之方式，形成有柱狀體HR與第1縫隙ST1。另，如上所述，貫通接點C4以鎢或鉬等金屬形成，柱狀體HR及第1縫隙ST1以氧化矽等絕緣材料形成。又，短縫隙OST亦以氧化矽等絕緣材料形成，但如下文所說明，於具有襯墊層之點上與柱狀體HR及第1縫隙ST1不同。
圖8C係沿圖8A中之L6-L6線之剖視圖。L6-L6線橫切加寬縫隙TST，因此圖8C中，顯示加寬縫隙TST之剖面。如與圖8B比較而明確，加寬縫隙TST具有大於第1縫隙ST1之寬度。由加寬縫隙TST發揮之效果於下文敘述。
又，圖示例中，基底層SB具有分離部CL，分離部CL中，氧化矽膜SOP之上表面與基底層SB之上表面一致。貫通接點C4以穿過分離部CL之方式配置，藉此，貫通接點C4不僅與積層體SK絕緣，亦與基底層SB絕緣。
接著，一面參照圖9A至圖11，一面針對本實施形態之變化例1之半導體記憶裝置之貫通接觸區域AC4Y之形成方法進行說明。圖9A至圖11係說明本實施形態之變化例1之半導體記憶裝置之貫通接觸區域AC4Y之形成方法之說明圖。另，圖9A至圖11中，左側為俯視圖，與圖8A對應，右側為剖視圖，與圖8B對應。為方便起見，圖9B至圖11與圖8A同樣，顯示出L5-L5線。
若參照圖9A，則於形成有周邊電路部PER之氧化矽膜SOP之上形成基底層SB，於其之上，形成有交替一層一層地積層有複數個氧化矽層OL與複數個氮化矽層SN之積層體ON。對於積層體ON之形成使用例如化學汽相沈積(CVD(Chemical Vapor Deposition))法。
接著，藉由光微影、蝕刻及薄膜堆積等一連串步驟，如圖9B所示，形成柱狀體HR及加寬縫隙TST。具體而言，形成於應形成柱狀體HR及加寬縫隙TST之位置具有開口部之蝕刻遮罩，藉由利用該蝕刻遮罩之例如反應性離子蝕刻(RIE：Reactive Ion Etching)法，形成柱狀體HR用孔與加寬縫隙TST用孔。該等孔貫通積層體ON，到達基礎層即基底層SB。其後，將該等孔藉由例如CVD法由氧化矽等絕緣材料嵌埋，形成柱狀體HR與加寬縫隙TST。此處，加寬縫隙TST形成於面對後續步驟中形成之短縫隙(第2板狀部)OST之位置。
接著，如圖9C所示，形成第1縫隙ST1與短縫隙OST。此處，第1縫隙ST1以與之前形成之加寬縫隙TST連續之方式形成。接著，如圖10A所示，於第1縫隙ST1之內表面與短縫隙OST之內表面，形成襯墊層IL。襯墊層IL如下文所說明，以對氮化矽用蝕刻液具有耐性之絕緣體，例如氧化矽形成。其後，如圖10B所示，由抗蝕劑遮罩RM覆蓋短縫隙OST，藉由利用抗蝕劑遮罩RM之RIE法進行蝕刻。藉此，於由抗蝕劑遮罩RM覆蓋之短縫隙OST保留襯墊層IL，於第1縫隙ST1之內表面，積層體ON露出。
接著，若對第1縫隙ST1注入例如磷酸等蝕刻液，則如圖10C所示，於第1縫隙ST1之內表面露出之氮化矽層SN被蝕刻，形成空間SP。此處，氧化矽層OL由柱狀體HR支持，而維持空間SP。另，雖亦將蝕刻液注入於短縫隙OST內，但由於在短縫隙OST之內表面形成有襯墊層IL，故氮化矽層SN未被蝕刻。藉此，於短縫隙OST間保留積層體ON。
接著，藉由例如原子層沈積(ALD)法，通過第1縫隙ST1，對空間SP填充鎢或鉬等金屬時，如圖11所示，2個短縫隙OST之外側區域成為積層體SK。其後，形成貫通積層體ON與氧化矽膜SOP之一部分，到達配線L之貫通接點C4，可獲得參照圖8A至圖8C下說明之構造。
上述構造中，積層體ON與短縫隙OST由積層體SK包圍。積層體ON以氧化矽層OL與氮化矽層SN形成，另一方面，其周圍之積層體SK以氧化矽層OL與導電層WL形成。因此，應力可作用於積層體ON與積層體SK間。尤其，剛形成積層體SK後，短縫隙OST為空腔，故朝向積層體ON傾斜之力可能作用於積層體SK。然而，本變化例中，由於在積層體ON之兩側，形成了具有較第1縫隙ST1之寬度寬的寬度之加寬縫隙TST，故可降低此種力。因此，亦可減少積層體SK、ON之變形。因此，根據變化例1，貫通接觸區域AC4Y中，亦可防止因應力所致之變形。
(變化例2) 接著，針對本實施形態之變化例2之半導體記憶裝置進行說明。圖12係模式性顯示變化例2之半導體記憶裝置之貫通接觸區域AC4X之俯視圖。
變化例2中，沿劃分胞區域CA與貫通接觸區域AC4X之第1縫隙ST1，於貫通接觸區域AC4X設置有第4縫隙(第2板狀部)ST4。第4縫隙ST4具有與變化例1之短縫隙OST相同之功能。即，於由2個第4縫隙ST4所夾之區域，即2個第4縫隙ST4之內側，保留有積層體ON。又，於第4縫隙ST4，以特定之間隔設置有加寬縫隙TST。因此，可藉由加寬縫隙TST而降低如使胞區域CA之積層體SK朝向積層體ON傾斜之應力。因此，根據變化例2，貫通接觸區域AC4X中，亦可防止因應力所致之變形。
(其他變化例) 上述實施形態、變化例1及變化例2中，階梯部FS藉由以導電層WL成為台階面之方式，將自胞區域CA延伸之積層體SK之端部加工成階梯形狀而形成。但，階梯部FS可具有以積層體SK中之例如氧化矽層等即絕緣層OL為台階面之階梯形狀。該情形時，接點CC可貫通層間絕緣膜SO與作為台階面之絕緣層OL，連接於導電層WL。
雖已說明本發明之若干實施形態，但該等實施形態係作為例而提出者，未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2020-153342號(申請日：2020年9月11日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置 10:基板 11:記憶體部 12:周邊區域 AC4X:貫通接觸區域 AC4Y:貫通接觸區域 C:核心層 C4:貫通接點 C4P:插塞 CA:胞區域 CC:接點 CH:通道層 CL:分離部 EI:元件分離層 FS:階梯部 FSA:階梯區域 G:間隙 HR:柱狀體 IL:襯墊層 L:配線 M:記憶體膜 MC:記憶胞 ML:多層配線部 OL:氧化矽層 ON:積層體 OST:短縫隙 OX:絕緣部 ON:積層體 PER:周邊電路部 PL:記憶體柱 R1:區域 R2:區域 R3:區域 RM:抗蝕劑遮罩 SB:基底層 SK:積層體 SN:氮化矽層 SO:層間絕緣膜 SOP:氧化矽膜 ST1:第1縫隙 ST2:第2縫隙 ST3:第3縫隙 ST4:第4縫隙 Tr:電晶體 TST:加寬縫隙 UL:上部配線 V:通孔 WL:導電層 WL1~WL16:導電層
圖1係顯示實施形態之半導體記憶裝置之一例之俯視圖。 圖2A係模式性顯示於實施形態之半導體記憶裝置之記憶體區域之長邊方向延伸之貫通接觸區域之俯視圖。 圖2B係模式性顯示於記憶體區域之短邊方向延伸之貫通接觸區域之俯視圖。 圖3係模式性顯示實施形態之半導體記憶裝置之階梯區域之俯視圖。 圖4A係沿圖3中之L1-L1線之剖視圖。 圖4B係沿圖3中之L2-L2線之剖視圖。 圖5係沿圖3中之L3-L3線之剖視圖。 圖6係沿圖3中之L4-L4線之剖視圖。 圖7A～圖7D係用以說明將氮化矽層置換為導電層之步驟之俯視圖。 圖8A係模式性顯示本實施形態之變化例1之半導體記憶裝置之貫通接觸區域之俯視圖。 圖8B係沿圖8A中之L5-L5線之剖視圖。 圖8C係沿圖8A中之L6-L6線之剖視圖。 圖9A～圖9C係說明本實施形態之變化例1之半導體記憶裝置之貫通接觸區域之形成方法之圖。 圖10A～圖10C係繼圖9C後，說明本實施形態之變化例1之半導體記憶裝置之貫通接觸區域之形成方法之圖。 圖11係繼圖10C後，說明本實施形態之變化例1之半導體記憶裝置之貫通接觸區域之形成方法之圖。 圖12係模式性顯示本實施形態之變化例2之半導體記憶裝置之貫通接觸區域之俯視圖。
C4:貫通接點
CA:胞區域
CC:接點
FS:階梯部
FSA:階梯區域
OX:絕緣部
PL:記憶體柱
SK:積層體
ST1:第1縫隙
ST2:第2縫隙
ST3:第3縫隙

Claims (7)

  1. 一種半導體記憶裝置，其具備：積層體，其交替一層一層地積層複數個導電層與複數個絕緣層而成；複數個第1板狀部，其等係將上述積層體於其積層方向貫通，且於與該積層方向交叉之第1方向上橫切上述積層體者，且空開間隙沿第1方向排列；絕緣部，其由上述積層體包圍周圍；導電體部，其於上述積層方向貫通上述絕緣部；及第2板狀部，其於上述積層方向貫通與上述複數個第1板狀部對向之側之上述積層體與上述絕緣部之邊界部分，且於上述第1方向上橫切上述邊界部分。
  2. 如請求項1之半導體記憶裝置，其中上述複數個導電層各者於上述積層方向及與上述第1方向交叉之第2方向上，經由上述間隙於上述複數個第1板狀部之兩側相連。
  3. 如請求項1之半導體記憶裝置，其於上述複數個第1板狀部之至少一者之兩側進而具備：階梯構造，上述階梯構造於上述第1方向延伸，上述複數個導電層及上述複數個絕緣層之任一者之各者成為台階面，該階梯構造之上述台階面於上述至少一個之第1板狀部之兩側，各相差1級。
  4. 如請求項1之半導體記憶裝置，其進而具備：第1柱狀體，其係將上述積層體於其積層方向貫通者，且於該第1柱狀體與上述導電層之接觸部具有記憶胞。
  5. 一種半導體記憶裝置之製造方法，其包含：形成交替一層一層地積層複數個導電層與複數個絕緣層而成之積層體；以空開間隙沿第1方向排列之方式，形成將上述積層體於其積層方向貫通，且於與上述積層方向交叉之第1方向橫切上述積層體之複數個第1板狀部；形成由上述積層體包圍周圍之絕緣部；形成於上述積層方向貫通上述絕緣部之導電體部；形成第2板狀部，該第2板狀部於上述積層方向貫通與上述複數個第1板狀部對向之側之上述積層體與上述絕緣部之邊界部分，且於上述第1方向橫切上述邊界部分；上述積層體之形成包含：交替一層一層地積層複數個犧牲層與上述複數個絕緣層，將上述複數個犧牲層置換成上述複數個導電層；上述絕緣部之形成包含：形成上述絕緣部，該絕緣部於一部分區域中藉由上述第2板狀部阻礙將上述複數個犧牲層置換成上述複數個導電層，而交替一層一層地積層有上述複數個犧牲層與上述複數個絕緣層。
  6. 如請求項5之半導體記憶裝置之製造方法，其中上述複數個第1板狀部之形成包含：形成貫通上述複數個犧牲層與上述複數個絕緣層之複數個縫隙；於上述縫隙形成絕緣體，形成上述複數個第1板狀部；上述積層體之形成包含：經由上述複數個縫隙，將上述複數個犧牲層置換成上述複數個導電層。
  7. 如請求項5之半導體記憶裝置之製造方法，其進而包含：於上述複數個第1板狀部之至少一者之兩側，形成於上述第1方向延伸，上述複數個導電層及上述複數個絕緣層之任一者之各者成為台階面的階梯構造，且使該階梯構造之上述台階面於上述至少一個之第1板狀部之兩側各相差1級。
TW110121906A 2020-09-11 2021-06-16 半導體記憶裝置及其製造方法 TWI873355B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020153342A JP2022047428A (ja) 2020-09-11 2020-09-11 半導体記憶装置及びその製造方法
JP2020-153342 2020-09-11

Publications (2)

Publication Number Publication Date
TW202211387A TW202211387A (zh) 2022-03-16
TWI873355B true TWI873355B (zh) 2025-02-21

Family

ID=80476402

Family Applications (2)

Application Number Title Priority Date Filing Date
TW113127872A TWI874260B (zh) 2020-09-11 2021-06-16 半導體記憶裝置及其製造方法
TW110121906A TWI873355B (zh) 2020-09-11 2021-06-16 半導體記憶裝置及其製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW113127872A TWI874260B (zh) 2020-09-11 2021-06-16 半導體記憶裝置及其製造方法

Country Status (4)

Country Link
US (2) US12308328B2 (zh)
JP (1) JP2022047428A (zh)
CN (2) CN121038281A (zh)
TW (2) TWI874260B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220013819A (ko) * 2020-07-27 2022-02-04 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP2022050148A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
CN114175251B (zh) * 2021-02-22 2023-05-02 长江存储科技有限责任公司 三维存储器装置的接触部结构及其形成方法
JP2023177065A (ja) * 2022-06-01 2023-12-13 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法と半導体ウエハ
CN119855154B (zh) * 2023-10-16 2025-11-18 长江存储科技有限责任公司 半导体器件及其制作方法、存储系统、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150303214A1 (en) * 2014-04-17 2015-10-22 Samsung Electronics Co., Ltd. Vertical memory devices
TW201717321A (zh) * 2015-09-09 2017-05-16 東芝股份有限公司 半導體記憶裝置
US20180061850A1 (en) * 2016-08-30 2018-03-01 Sandisk Technologies Llc Three-dimensional memory device with angled word lines and method of making thereof
JP2018157103A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶措置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6832764B2 (ja) 2017-03-22 2021-02-24 キオクシア株式会社 半導体記憶装置及びその製造方法
KR102385564B1 (ko) * 2017-06-13 2022-04-12 삼성전자주식회사 반도체 소자
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2019212689A (ja) 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2019220612A (ja) * 2018-06-21 2019-12-26 キオクシア株式会社 半導体記憶装置
KR102618309B1 (ko) * 2018-07-25 2023-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150303214A1 (en) * 2014-04-17 2015-10-22 Samsung Electronics Co., Ltd. Vertical memory devices
TW201717321A (zh) * 2015-09-09 2017-05-16 東芝股份有限公司 半導體記憶裝置
US20180061850A1 (en) * 2016-08-30 2018-03-01 Sandisk Technologies Llc Three-dimensional memory device with angled word lines and method of making thereof
JP2018157103A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶措置

Also Published As

Publication number Publication date
TW202448298A (zh) 2024-12-01
TW202211387A (zh) 2022-03-16
US20250233084A1 (en) 2025-07-17
CN114171528A (zh) 2022-03-11
JP2022047428A (ja) 2022-03-24
US20220084957A1 (en) 2022-03-17
TWI874260B (zh) 2025-02-21
CN121038281A (zh) 2025-11-28
US12308328B2 (en) 2025-05-20

Similar Documents

Publication Publication Date Title
TWI873355B (zh) 半導體記憶裝置及其製造方法
TWI761066B (zh) 半導體記憶裝置
TWI784610B (zh) 半導體記憶裝置及其製造方法
JP6863864B2 (ja) 記憶装置
JP6798730B2 (ja) 半導体モジュール及びその製造方法
CN108630662B (zh) 半导体存储装置及其制造方法
JP2022190482A (ja) 半導体記憶装置
TWI864411B (zh) 半導體記憶裝置
US11956956B2 (en) Semiconductor storage device and manufacturing method of the same
CN114203714B (zh) 半导体存储装置
TWI801969B (zh) 半導體記憶裝置
JP2022144676A (ja) 半導体記憶装置
US20230402314A1 (en) Method for manufacturing semiconductor device, and semiconductor device
TWI844048B (zh) 半導體記憶裝置以及半導體記憶裝置的製造方法
CN115116940A (zh) 半导体存储装置
JP2024130073A (ja) 半導体記憶装置
JP2024179091A (ja) 半導体記憶装置および半導体記憶装置の製造方法
CN119031702A (zh) 半导体装置
JP2021150328A (ja) 半導体記憶装置および半導体記憶装置の製造方法