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TWI873171B - 延遲鎖定環電路 - Google Patents

延遲鎖定環電路 Download PDF

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TWI873171B
TWI873171B TW109128426A TW109128426A TWI873171B TW I873171 B TWI873171 B TW I873171B TW 109128426 A TW109128426 A TW 109128426A TW 109128426 A TW109128426 A TW 109128426A TW I873171 B TWI873171 B TW I873171B
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TW
Taiwan
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signal
delay
clock signal
generate
output
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TW109128426A
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TW202112071A (zh
Inventor
韓允澤
金經旻
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Priority claimed from KR1020190110563A external-priority patent/KR20210029400A/ko
Priority claimed from KR1020190110569A external-priority patent/KR20210029402A/ko
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW202112071A publication Critical patent/TW202112071A/zh
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Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
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Abstract

延遲鎖定環電路包括具有不同特性的第一延遲鎖定環和第二延遲鎖定環。第一延遲鎖定環對參考時脈信號執行延遲鎖定操作，以生成延遲鎖定時脈信號。第二延遲鎖定環對延遲鎖定時脈信號執行延遲鎖定操作以生成內部時脈信號。

Description

延遲鎖定環電路
各個實施例總體上係關於集成電路技術，並且更具體而言，係關於延遲線、延遲鎖定環電路以及使用該延遲線和延遲鎖定環的半導體裝置。
電子設備包括許多電子元件，並且計算機系統可以包括許多半導體裝置，每個半導體裝置由半導體構成。構成計算機系統的半導體裝置可以透過發送和接收時脈信號和資料來彼此通信。半導體裝置可以與時脈信號同步地操作。半導體裝置可以向外部裝置(即，另一半導體裝置)發送和/或從外部裝置接收系統時脈信號，並且可以與系統時脈同步地向外部裝置發送和/或從外部裝置接收資料。半導體裝置可以包括時脈緩衝器和/或接收器，以接收系統時脈信號，並且可以將接收到的系統時脈信號傳送到與資料輸入/輸出操作有關的內部電路以及與時脈信號同步地操作的內部電路。因此，由於在半導體裝置內發生延遲時間，所以在系統時脈信號和內部電路接收的時脈信號之間可能會發生相位差。因此，半導體裝置包括延遲鎖定環電路以補償上述相位差。通常，延遲鎖定環電路的示例是利用數位控制延遲線的數位延遲鎖定環和利用電壓控制延遲線的類比延遲鎖定環。
本申請請求於2019年9月6日在韓國知識產權局提交的韓國專利申請10-2019-0110563和10-2019-0110569的優先權，其全部內容透過引用合併於此。
根據實施例，延遲鎖定環電路可以包括第一延遲鎖定環和第二延遲鎖定環。第一延遲鎖定環可以基於參考時脈信號和內部時脈信號對參考時脈信號執行延遲鎖定操作，以生成延遲鎖定時脈信號。第二延遲鎖定環可以基於延遲鎖定時脈信號和內部時脈信號對延遲鎖定時脈信號執行延遲鎖定操作，以生成內部時脈信號。
根據實施例，一種半導體裝置可以包括時脈接收器、分頻電路、第一延遲鎖定環、第二延遲鎖定環和時脈生成電路。時脈接收器可以緩衝外部時脈信號以輸出經緩衝的時脈信號。分頻電路可以對經緩衝的時脈信號進行分頻以生成參考時脈信號，並基於頻率資訊信號選擇性地輸出經緩衝的時脈信號。第一延遲鎖定環可以基於參考時脈信號和基於在第一輸出時脈信號和第二輸出時脈信號之間的頻率資訊信號所選擇的一個信號來執行延遲鎖定操作，以從參考時脈信號生成第一延遲鎖定時脈信號以及從經緩衝的時脈信號生成第二延遲鎖定時脈信號。第二延遲鎖定環可以基於第一延遲鎖定時脈信號和第一輸出時脈信號對第一延遲鎖定時脈信號執行延遲鎖定操作，以生成第一輸出時脈信號。時脈生成電路可以基於第二延遲鎖定時脈信號生成第二輸出時脈信號。
根據實施例，延遲鎖定環電路可以包括電壓控制延遲線、校準電路、相位檢測器和電荷泵。電壓控制延遲線可以基於延遲控制電壓來延遲參 考時脈信號，以生成內部時脈信號和反饋時脈信號。校準電路可以基於內部時脈信號和反饋時脈信號來延遲內部時脈信號和反饋時脈信號，以生成延遲的參考時脈信號和延遲的反饋時脈信號。相位檢測器被配置為比較延遲的參考時脈信號和延遲的反饋時脈信號之間的相位以生成相位檢測信號。電荷泵可以基於相位檢測信號來生成延遲控制電壓。
根據實施例，延遲線可以包括第一延遲單元和第二延遲單元。所述第一延遲單元可以被配置為將輸入信號反相，以生成第一輸出信號。第二延遲單元可以被配置為將第一輸出信號反相，以生成第二輸出信號。可以基於延遲控制電壓和第二輸出信號來調節第一延遲單元用來下拉第一輸出信號的下拉驅動力。
根據實施例，延遲線可以包括第一延遲單元和第二延遲單元。所述第一延遲單元可以被配置為將輸入信號反相，以生成第一輸出信號。第二延遲單元可以被配置為將第一輸出信號反相，以生成第二輸出信號。可以基於延遲控制電壓和第二輸出信號來調節第一延遲單元用來上拉第一輸出信號的上拉驅動力。
根據實施例，延遲線可以包括第一延遲單元和第二延遲單元。所述第一延遲單元可以被配置為將輸入信號反相，以生成第一輸出信號。第二延遲單元可以被配置為將第一輸出信號反相，以生成第二輸出信號。可以基於上拉延遲控制電壓和第二輸出信號來調節第一延遲單元用來上拉第一輸出信號的上拉驅動力。可以基於下拉延遲控制電壓和第二輸出信號來調節第一延遲單元用來下拉第一輸出信號的下拉驅動力。
100:半導體裝置
110:時脈接收器
120:延遲鎖定環電路
121:第一延遲鎖定環
122:第二延遲鎖定環
130:分頻電路
200:延遲鎖定環電路
210:第一延遲鎖定環
211:第一延遲線
212:複製器
213:第一相位檢測器
214:延遲控制器
220:第二延遲鎖定環
221:第二延遲線
222:第二相位檢測器
223:電荷泵
311:第一組多個驅動器
312:第二組多個驅動器
321:上拉電流源
322:下拉電流源
323:電容器
324:第一開關
325:第二開關
400:類比延遲鎖定環
410:延遲線
420:校準電路
421:時序偏移檢測器
422:校準信號生成器
423:延遲調節器
430:相位檢測器
440:電荷泵
510:偏移檢測器
511:第一觸發器
512:第二觸發器
520:濾波器
521:第一觸發器
522:第二觸發器
523:第三觸發器
524:第四觸發器
525:第一閘控電路
526:第二閘控電路
530:相位調節信號生成器
531:第一閘控電路
532:第二閘控電路
533:第三閘控電路
540:時脈生成器
541:第一分頻器
542:第一反相器
543:第二分頻器
544:第三分頻器
545:第二反相器
610:第一可變延遲器
620:第二可變延遲器
800:延遲線
810:第一延遲單元
811:第一反相器
812:第一電流源
813:第二反相器
820:第二延遲單元
821:第三反相器
822:第二電流源
823:第四反相器
900:延遲線
910:第一延遲單元
911:第一反相器
912:第一電流源
913:第一反饋電流源
914:第二反相器
920:第二延遲單元
921:第三反相器
922:第二電流源
923:第二反饋電流源
924:第四反相器
1000A:延遲線
10A:第一延遲單元
11A:第一反相器
12A:第一電流源
13A:第一反饋電流源
14A:第二反相器
15A:第一輔助電流源
20A:第二延遲單元
21A:第三反相器
22A:第二電流源
23A:第二反饋電流源
24A:第四反相器
25A:第二輔助電流源
1000B:延遲線
10B:第一延遲單元
11B:第一反相器
12B:第一電流源
13B:第一反饋電流源
14B:第二反相器
15B:第一輔助電流源
20B:第二延遲單元
21B:第三反相器
22B:第二電流源
23B:第二反饋電流源
24B:第四反相器
25B:第二輔助電流源
1000C:延遲線
11C:第一反相器
12C:第一電流源
13C:第二電流源
14C:第一反饋電流源
15C:第二反饋電流源
16C:第二反相器
17C:第一輔助電流源
18C:第二輔助電流源
20C:第二延遲單元
21C:第三反相器
22C:第三電流源
23C:第四電流源
24C:第三反饋電流源
25C:第四反饋電流源
26C:第四反相器
27C:第三輔助電流源
28C:第四輔助電流源
1100:半導體裝置
1110:時脈接收器
1120:分頻電路
1121:時脈分頻器
1122:閘控電路
1130:第一延遲鎖定環
1131:高頻延遲線
1132:低頻延遲線
1133:複製器
1134:第一相位檢測器
1135:延遲控制器
1136:時脈選擇器
1140:第二延遲鎖定環
1141:電壓控制延遲線
1142:校準電路
1143:第二相位檢測器
1144:電荷泵
1150:時脈生成電路
1151:多相時脈生成器
1152:時脈選擇器
1210:命令接收器
1220:命令解碼器
1230:命令延遲線
1240:時脈生成複製器
1250:延遲單元複製器
1260:命令選擇器
1270:同步電路
ASCMD:異步命令信號
CALON:校準賦能信號
CAL<1：2N>:校準信號
CAL<1：N>:校準信號CAL<1：2N>的第一至第N位
CAL<N+1：2N>:校準信號CAL<1：2N>的第(N+1)至第2N位
CLK:時脈信號
CLKB:互補信號
CLKDLL:延遲鎖定時脈信號
CLKDLL1:第一延遲鎖定時脈信號
CLKDLL2:第二延遲鎖定時脈信號
CLKR:經緩衝的時脈信號
CLK4:延遲時脈信號
CMD:命令信號
D:輸入節點
DC:延遲控制信號
DCLK1:第一延遲時脈信號
DCLK2:第二延遲時脈信號
DCMD:延遲的命令信號
DC1:延遲單元
DC2:延遲單元
DC3:延遲單元
DC4:延遲單元
DC5:延遲單元
DC6:延遲單元
DC7:延遲單元
DC8:延遲單元
DC9:延遲單元
DN:下降信號
EN:頻率資訊信號
ENB:頻率資訊信號EN的互補信號
EV1:第一偶數信號
EV2:第二偶數信號
FAST:第二相位資訊信號
FBCLK:反饋時脈信號
FBCLK1:第一反饋時脈信號
FBCLK2:第二反饋時脈信號
FEBD:延遲的反饋時脈信號
FEBINC:第一相位調節信號
IBCLK:第三經分頻的時脈信號
IBCLKD:第三內部時脈信號
IBCLKD1:輸出時脈信號
ICLK:第一經分頻的時脈信號
ICLKD:第一內部時脈信號
ICLKD1:第一輸出時脈信號
ICLKD2:第二輸出時脈信號
ICMD:內部命令信號
IDN:下拉電流
IN:輸入信號
IUP:上拉電流
M1:第一電晶體
M2:第二電晶體
M3:第三電晶體
M4:第四電晶體
M5:第五電晶體
M6:第六電晶體
ODCLK:第二時脈信號
ODCLKB:第三時脈信號
OD1:第一奇數信號
OD2:第二奇數信號
ON:輸出節點
ON1:第一輸出節點
ON2:第二輸出節點
OUT1:第一輸出信號
OUT2:第二輸出信號
OUT3:從後續的延遲單元輸出的輸出信號
PD:相位檢測信號
PD1:第一相位檢測信號
PD2:第二相位檢測信號
Q:輸出節點
QBCLK:第四經分頻的時脈信號
QBCLKD:第四內部時脈信號
QBCLKD1:輸出時脈信號
QBCLKD2:輸出時脈信號
QCLK:第二經分頻的時脈信號
QCLKD:第二內部時脈信號
QCLKD1:輸出時脈信號
QCLKD2:輸出時脈信號
REFCLK:參考時脈信號
REFD:延遲的參考時脈信號
REFINC:第二相位調節信號
RX:時脈接收器
SW1:第一開關信號
SW2:第二開關信號
SW1B:第一開關信號SW1的互補信號
SW2B:第二開關信號SW2的互補信號
S1:時序
S2:時序
S3:時序
T1:第一電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
T6:第六電晶體
T7:第七電晶體
T8:第八電晶體
T11:第一電晶體
T12:第二電晶體
T13:第三電晶體
T14:第四電晶體
T15:第五電晶體
T16:第六電晶體
T17:第七電晶體
T21:第一電晶體
T22:第二電晶體
T23:第三電晶體
T24:第四電晶體
T25:第五電晶體
T26:第六電晶體
T27:第七電晶體
T31:第一電晶體
T32:第二電晶體
T33:第三電晶體
T34:第四電晶體
T35:第五電晶體
T36:第六電晶體
T37:第七電晶體
T41:第一電晶體
T42:第二電晶體
T43:第三電晶體
T44:第四電晶體
T45:第五電晶體
T46:第六電晶體
T47:第七電晶體
VC:延遲控制電壓
VH:高電壓
VL:低電壓
VREF:參考電壓
SCMD:同步命令信號
SKW1:第一偏移檢測信號
SKW2:第二偏移檢測信號
SLOW:第一相位資訊信號
UP:上升信號
△t2:相位誤差
△t3:校準相位
〔圖1〕是示出根據實施例的半導體裝置的配置的圖；〔圖2〕是示出根據實施例的延遲鎖定環電路的配置的圖；〔圖3〕是示意性地示出圖2中示出的第二相位檢測器和電荷泵的配置的圖；〔圖4〕是示出根據實施例的類比延遲鎖定環的配置的圖；〔圖5〕是示出圖4中示出的時序偏移檢測器的配置的圖；〔圖6〕是示出圖4中所示的延遲調節器的配置的圖；〔圖7〕是示出根據實施例的校準電路和類比延遲鎖定環的操作的時序圖；〔圖8A〕是示出根據實施例的延遲線的配置的圖；〔圖8B〕是示出圖8A所示的延遲線的操作的時序圖；〔圖9A〕是示出根據實施例的延遲線的配置的圖；〔圖9B〕是示出圖9A中所示的延遲線的操作的時序圖；〔圖10A、10B和10C〕是示出根據實施例的延遲線的配置的圖；以及〔圖11〕是示出根據實施例的半導體裝置的配置的圖。
圖1是示出根據實施例的半導體裝置100的配置的圖。參照圖1，半導體裝置100可以接收時脈信號CLK以生成多個內部時脈信號。時脈信號CLK可以是從耦接至半導體裝置100的外部裝置提供的外部時脈信號。在一個實施例中，時脈信號CLK可以是從諸如振盪器的時脈生成器生成的週期性信號。半導體裝置100可以對時脈信號CLK執行延遲鎖定操作以生成多個內部時脈信號。半導體裝置100可以包括延遲鎖定環電路，該延遲鎖定環電路包括具 有彼此不同的特性的至少兩個延遲鎖定環。延遲鎖定環電路可以透過兩個延遲鎖定環之間的至少一個對時脈信號CLK執行延遲鎖定操作。所述兩個延遲鎖定環可以包括數位延遲鎖定環和類比延遲鎖定環。
半導體裝置100可以包括時脈接收器110和延遲鎖定環電路120。時脈接收器110可以接收時脈信號CLK。時脈接收器110可以接收時脈信號CLK以輸出經緩衝的時脈信號CLKR。時脈信號CLK可以與互補信號CLKB一起作為差分信號被發送。時脈信號CLK可以作為單端信號發送。當時脈信號CLK作為差分信號被發送時，時脈接收器110可以差分地放大時脈信號CLK和互補信號CLKB，以輸出經緩衝的時脈信號CLKR。當時脈信號CLK作為單端信號被發送時，時脈接收器110可以差分地放大時脈信號CLK和參考電壓VREF，以輸出經緩衝的時脈信號CLKR。參考電壓VREF可以具有與時脈信號CLK的振幅的中值(middle)相對應的電壓位準。
延遲鎖定環電路120可以接收參考時脈信號並且可以對參考時脈信號執行延遲鎖定操作。從時脈接收器110生成的經緩衝的時脈信號CLKR可以提供作為參考時脈信號。半導體裝置100可以進一步包括分頻電路130。分頻電路130可以接收經緩衝的時脈信號CLKR，並且可以對經緩衝的時脈信號CLKR的頻率進行分頻，以提供經分頻的時脈信號作為參考時脈信號。當半導體裝置100以相對低的頻率操作時，延遲鎖定環電路120可以接收經緩衝的時脈信號CLKR作為參考時脈信號以執行延遲鎖定操作。當半導體裝置100以相對高的頻率操作時，延遲鎖定環電路120可以接收由分頻電路130分頻的時脈信號作為參考時脈信號以執行延遲鎖定操作。分頻電路130可以對經緩衝的時脈信號CLKR 進行分頻以生成第一經分頻的時脈信號ICLK、第二經分頻的時脈信號QCLK、第三經分頻的時脈信號IBCLK和第四經分頻的時脈信號QBCLK。
第一至第四經分頻的時脈信號ICLK、QCLK、IBCLK和QBCLK可以具有比經緩衝的時脈信號CLKR更低的頻率或更長的週期。第一經分頻的時脈信號ICLK可以具有與經緩衝的時脈信號CLKR相同的相位，並且可以具有相對於第二經分頻的時脈信號QCLK超前90度的相位。第二經分頻的時脈信號QCLK可以具有相對於第三經分頻的時脈信號IBCLK超前90度的相位。第三經分頻的時脈信號IBCLK可以具有相對於第四經分頻的時脈信號QBCLK超前90度的相位。第四經分頻的時脈信號QBCLK可以具有相對於第一經分頻的時脈信號ICLK超前90度的相位。延遲鎖定環電路120可以接收第一經分頻的時脈信號ICLK作為參考時脈信號，並且可以對第一經分頻的時脈信號ICLK執行延遲鎖定操作。在一個實施例中，延遲鎖定環電路120可以接收第二經分頻的時脈信號QCLK作為參考時脈信號，並且可以對第二經分頻的時脈信號QCLK執行延遲鎖定操作。
延遲鎖定環電路120可以包括第一延遲鎖定環121和第二延遲鎖定環122。第一延遲鎖定環121可以是數位延遲鎖定環。第二延遲鎖定環122可以是類比延遲鎖定環。第一延遲鎖定環121可以接收參考時脈信號和內部參考時脈信號。第一延遲鎖定環121可以基於參考時脈信號和內部參考時脈信號對參考時脈信號執行延遲鎖定操作，以生成延遲鎖定時脈信號CLKDLL。第二延遲鎖定環122可以接收延遲鎖定時脈信號CLKDLL和內部參考時脈信號。第二延遲鎖定環122可以接收延遲鎖定時脈信號CLKDLL和內部參考時脈信號，並 且可以對延遲鎖定時脈信號CLKDLL執行延遲鎖定操作以生成內部參考時脈信號。
為了補償建模的延遲時間，第一延遲鎖定環121可以延遲參考時脈信號以生成延遲鎖定時脈信號CLKDLL。第二延遲鎖定環122可以調節延遲鎖定時脈信號CLKDLL的相位，並且可以從延遲鎖定時脈信號CLKDLL生成彼此具有不同相位的多個內部時脈信號。多個內部時脈信號可以包括第一內部時脈信號ICLKD、第二內部時脈信號QCLKD、第三內部時脈信號IBCLKD和第四內部時脈信號QBCLKD。可以提供第一內部時脈信號ICLKD作為內部參考時脈信號。第一內部時脈信號ICLKD可以具有相對於第二內部時脈信號QCLKD超前90度的相位。第二內部時脈信號QCLKD可以具有相對於第三內部時脈信號IBCLKD超前90度的相位。第三內部時脈信號IBCLKD可以具有相對於第四內部時脈信號QBCLKD超前90度的相位。第四內部時脈信號QBCLKD可以具有相對於第一內部時脈信號ICLKD超前90度的相位。第一至第四內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD可以被提供給內部電路，該內部電路與半導體裝置100中包括的各種內部電路之間的時脈信號同步地操作。在下文中，除非另有明確說明，否則術語“內部參考時脈信號”和“內部時脈信號”可以指示相同的時脈信號。
通常，數位延遲鎖定環可以能夠執行快速延遲鎖定操作，並且可以對具有比類比延遲鎖定環更寬頻帶的時脈信號執行延遲鎖定操作。然而，具有一條延遲線的延遲鎖定環可能難以對具有特定頻率或更高頻率的時脈信號執行延遲鎖定操作。雙延遲鎖定環被設計為具有兩條延遲線以解決該困難。然而，由於兩條延遲線之間的過程差異(process variation)，在由雙延遲鎖定環 生成的多個內部時脈信號的相位上可能容易出現偏移(skew)。因此，根據一個實施例，半導體裝置100採用具有數位延遲鎖定環和類比延遲鎖定環兩者的延遲鎖定環電路120，這使得可以對具有高頻的時脈信號執行延遲鎖定操作並生成具有精確相位差的多個內部時脈信號。
圖2是示出根據實施例的延遲鎖定環電路200的配置的圖。延遲鎖定環電路200可以被應用為圖1所示的延遲鎖定環電路120。參照圖2，延遲鎖定環電路200可以包括第一延遲鎖定環210和第二延遲鎖定環220。第一延遲鎖定環210可以是數位延遲鎖定環。第二延遲鎖定環220可以是類比延遲鎖定環。第一延遲鎖定環210可以接收參考時脈信號REFCLK和內部時脈信號ICLKD。第一延遲鎖定環210可以基於參考時脈信號REFCLK和內部時脈信號ICLKD對參考時脈信號REFCLK執行延遲鎖定操作，以生成延遲鎖定時脈信號CLKDLL。第二延遲鎖定環220可以接收延遲鎖定時脈信號CLKDLL。第二延遲鎖定環220可以對延遲鎖定時脈信號CLKDLL執行延遲鎖定操作，以生成第一至第四內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD。可以提供第一至第四內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD中的任何一個作為內部參考時脈信號。例如，第一內部時脈信號ICLKD可以被用作內部參考時脈信號。
第一延遲鎖定環210可以包括第一延遲線211、複製器212、第一相位檢測器213和延遲控制器214。第一延遲線211可以接收參考時脈信號REFCLK和延遲控制信號DC。第一延遲線211可以基於延遲控制信號DC來延遲參考時脈信號REFCLK，以生成延遲鎖定時脈信號CLKDLL。第一延遲線211可以是數位控制延遲線。可以基於延遲控制信號DC來設置第一延遲線211的延遲 量。第一延遲線211可以將參考時脈信號REFCLK延遲由延遲控制信號DC設置的延遲量，以生成延遲鎖定時脈信號CLKDLL。
複製器212可以接收內部時脈信號ICLKD作為內部參考時脈信號。複製器212可以延遲內部時脈信號ICLKD以生成第一反饋時脈信號FBCLK1。可以透過對傳輸路徑建模來設計複製器212，時脈信號CLK透過該傳輸路徑在圖1所示的半導體裝置100內傳輸。因此，複製器212可以具有與由於傳輸路徑而發生的延遲時間相對應的延遲量，時脈信號CLK將透過該傳輸路徑得以傳輸。複製器212可以將內部參考時脈信號延遲建模的延遲時間的量，以生成第一反饋時脈信號FBCLK1。
第一相位檢測器213可以接收參考時脈信號REFCLK和第一反饋時脈信號FBCLK1。第一相位檢測器213可以比較參考時脈信號REFCLK和第一反饋時脈信號FBCLK1之間的相位，以生成第一相位檢測信號PD1。第一相位檢測器213可以根據參考時脈信號REFCLK相對於第一反饋時脈信號FBCLK1具有超前相位、還是滯後相位來改變第一相位檢測信號PD1的邏輯位準。例如，當參考時脈信號REFCLK具有相對於第一反饋時脈信號FBCLK1的超前相位時，第一相位檢測器213可以生成具有邏輯高位準的第一相位檢測信號PD1。例如，當參考時脈信號REFCLK具有相對於第一反饋時脈信號FBCLK1的滯後相位時，第一相位檢測器213可以生成具有邏輯低位準的第一相位檢測信號PD1。
延遲控制器214可以接收第一相位檢測信號PD1，以生成延遲控制信號DC。延遲控制信號DC可以是具有多個位元的數位碼(digital code)信號。延遲控制器214可以基於第一相位檢測信號PD1來改變延遲控制信號DC的碼值。第一延遲線211的延遲量可以根據延遲控制信號DC的碼值而增加或減 少。第一延遲鎖定環210可以透過改變延遲控制信號DC的碼值來執行延遲鎖定操作，直到參考時脈信號REFCLK和第一反饋時脈信號FBCLK1具有相同的相位為止。當參考時脈信號REFCLK和第一反饋時脈信號FBCLK1具有相同的相位時，可以透過固定和/或保持延遲控制信號DC的碼值來鎖定第一延遲鎖定環210。在實施例中，當第一反饋時脈信號FBCLK1具有與參考時脈信號REFCLK相同的相位時，第一延遲鎖定環210可以透過對參考時脈信號REFCLK執行延遲鎖定操作以設置參考時脈信號REFCLK的延遲來生成延遲鎖定時脈信號CLKDLL。
第二延遲鎖定環220可以包括第二延遲線221、第二相位檢測器222和電荷泵223。第二延遲線221可以接收從第一延遲鎖定環210輸出的延遲鎖定時脈信號CLKDLL。第二延遲線221可以接收延遲控制電壓VC，並且可以基於延遲控制電壓VC來延遲延遲鎖定時脈信號CLKDLL，以生成多個延遲時脈信號。第二延遲線221可以是電壓控制延遲線。可以基於作為類比信號的延遲控制電壓VC來設置第二延遲線221的延遲量。第二延遲線221可以將延遲鎖定時脈信號CLKDLL延遲由延遲控制電壓VC設置的延遲量，以生成多個延遲時脈信號。第二延遲線221可以輸出多個延遲時脈信號中的四個作為第一至第四內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD，並且可以輸出多個延遲時脈信號中的另一個作為第二反饋時脈信號FBCLK2。
第二延遲線221可以包括多個延遲單元。儘管圖2例示了具有九個延遲單元DC1、DC2、DC3、DC4、DC5、DC6、DC7、DC8和DC9的第二延遲線221，但是實施例不限於此。第二延遲線221中包括的延遲單元的數量可以大於或小於九。參照圖1和圖2，可以將一個延遲單元設置為具有與時脈信號 CLK的週期的四分之一相對應的延遲時間。當從分頻電路130輸出的第一經分頻的時脈信號ICLK和第二經分頻的時脈信號QCLK之間的任何一個被提供作為參考時脈信號REFCLK時，一個延遲單元可以被設置為具有與參考時脈信號REFCLK的週期的八分之一相對應的延遲時間。第二延遲線221可以提供從第一延遲單元DC1輸出的延遲時脈信號作為第一內部時脈信號ICLKD。可以提供第一內部時脈信號ICLKD作為內部參考時脈信號。第二延遲線221可以提供從第三延遲單元DC3輸出的延遲時脈信號作為第二內部時脈信號QCLKD。第二延遲線221可以提供從第五延遲單元DC5輸出的延遲時脈信號作為第三內部時脈信號IBCLKD。第二延遲線221可以提供從第七延遲單元DC7輸出的延遲時脈信號作為第四內部時脈信號QBCLKD。第二延遲線221可以提供從最後一個延遲單元DC9輸出的延遲時脈信號作為第二反饋時脈信號FBCLK2。
第二相位檢測器222可以接收內部參考時脈信號和第二反饋時脈信號FBCLK2。第二相位檢測器222可以基於內部時脈信號ICLKD和第二反饋時脈信號FBCLK2的相位來生成第二相位檢測信號PD2，內部時脈信號ICLKD作為內部參考時脈信號被提供。例如，第二相位檢測信號PD2可以包括上升信號UP和下降信號DN。第二相位檢測器222可以基於內部時脈信號ICLKD的相位來賦能上升信號UP。第二相位檢測器222可以基於第二反饋時脈信號FBCLK2的相位來賦能下降信號DN。當內部時脈信號ICLKD的相位從邏輯低位準轉變為邏輯高位準時，第二相位檢測器222可以賦能上升信號UP。當第二反饋時脈信號FBCLK2的相位從邏輯低位準轉變為邏輯高位準時，第二相位檢測器222可以賦能下降信號DN。當經過預定時間時，第二相位檢測器222可以複位上升信號UP和下降信號DN。當從某個時間點開始經過預定時間時，第二相位檢測器222 可以去能上升信號UP和下降信號DN兩者，在該某個時間點，上升信號UP和下降信號DN中的相對較晚被賦能的信號被賦能。預定時間可以小於與參考時脈信號REFCLK和/或第二反饋時脈信號FBCLK2的週期的一半相對應的時間。如本文中針對參數(諸如預定的時間和預定的量)所使用的詞“預定”是指在該參數被用於過程或算法之前確定該參數的值。對於一些實施例，在過程或算法開始之前確定參數的值。在其他實施例中，在過程或算法期間但在該過程或算法中使用參數之前確定參數的值。
電荷泵223可以接收第二相位檢測信號PD2，並且可以基於第二相位檢測信號PD2生成延遲控制電壓VC。電荷泵223可以基於上升信號UP來升高延遲控制電壓VC的電壓位準，並且可以基於下降信號DN來降低延遲控制電壓VC的電壓位準。當延遲控制電壓VC的電壓位準升高時，配置第二相位檢測器222的延遲單元DC1至DC9的延遲時間可以減少。當延遲控制電壓VC的電壓位準降低時，配置第二相位檢測器222的延遲單元DC1至DC9的延遲時間會增加。第二延遲鎖定環220可以透過改變延遲控制電壓VC的值來執行延遲鎖定操作，直到內部參考時脈信號和第二反饋時脈信號FBCLK2具有相同的相位為止。當內部參考時脈信號和第二反饋時脈信號FBCLK2具有相同的相位時，可以透過固定並保持延遲控制電壓VC的電壓位準來鎖定第二延遲鎖定環220。在一個實施例中，當第二反饋時脈信號FBCLK2與內部參考時脈信號具有相同相位時，第二延遲鎖定環220可以透過對延遲鎖定時脈信號CLKDLL執行延遲鎖定操作以設置延遲鎖定時脈信號CLKDLL的延遲來生成內部參考時脈信號。
圖3是示意性示出圖2所示的第二相位檢測器222和電荷泵223的配置的圖。第二相位檢測器222可以包括第一組多個驅動器311和第二組多個驅 動器312。第一組多個驅動器311可以接收第一內部時脈信號ICLKD，並且可以透過驅動第一內部時脈信號ICLKD來生成上升信號UP。第二組多個驅動器312可以接收第二反饋時脈信號FBCLK2，並且可以透過驅動第二反饋時脈信號FBCLK2來生成下降信號DN。
電荷泵223可以包括上拉電流源321、下拉電流源322、電容器323、第一開關324和第二開關325。上拉電流源321可以耦接在從其提供高電壓VH的節點和輸出節點ON之間。上拉電流源321可以生成上拉電流IUP。延遲控制電壓VC可以從輸出節點ON生成。上拉電流源321可以由至少一個配置為接收偏置電壓或電流控制信號的P通道MOS電晶體來實現。下拉電流源322可以耦接在輸出節點ON和從其提供低電壓VL的節點之間。下拉電流源322可以生成下拉電流IDN。低電壓VL可以具有比高電壓VH低的電壓位準。下拉電流源322可以由至少一個配置為偏置電壓或電流控制信號的N通道MOS電晶體來實現。電容器323可以在一端耦接至輸出節點ON，並且可以在另一節點耦接至從其提供低電壓VL的節點。輸出節點ON的電壓位準和延遲控制電壓VC可以根據充入電容器323的電荷量而改變。
第一開關324可以接收上升信號UP。第一開關324可以基於上升信號UP將上拉電流源321耦接至輸出節點ON。當根據上升信號UP導通第一開關324時，上拉電流IUP可以被提供給輸出節點ON，並且電容器323可以被充電。因此，輸出節點ON的電壓位準和延遲控制電壓VC可能上升。第二開關325可以接收下降信號DN。第二開關325可以基於下降信號DN將下拉電流源322耦接至輸出節點ON。當根據下降信號DN導通第二開關325時，下拉電流IDN可以 從輸出節點ON流向從其提供低電壓VL的節點，並且電容器323可以被放電。因此，輸出節點ON的電壓位準和延遲控制電壓VC可能降低。
由於第一組多個驅動器311和第二組多個驅動器312之間的局部過程差異，第二相位檢測器222中可能存在延遲失配。因此，在根據第一內部時脈信號ICLKD的上升沿賦能上升信號UP的時間和根據第二反饋時脈信號FBCLK2的上升沿賦能下降信號DN的時間之間可能出現誤差。此外，由於在電荷泵223中，上拉電流源321由P通道MOS電晶體配置，而下拉電流源322由N通道MOS電晶體配置，因此儘管在設計時對電晶體進行了尺寸調節，在上拉電流IUP和下拉電流IDN之間仍然可以出現尺寸誤差。因此，即使當圖2中所示的第二延遲鎖定環220完成延遲鎖定操作時，在第一內部時脈信號ICLKD和第二反饋時脈信號FBCLK2之間也應該出現相位誤差。相位誤差可以由以下等式表示。
△t2=△tMIS+tRESET *(1-IUP/IDN)
在以上等式中，“△t2”可以表示當第二延遲鎖定環220被鎖定時第一內部時脈信號ICLKD與第二反饋時脈信號FBCLK2之間的相位誤差，“△tMIS”可以表示第二相位檢測器222的延遲失配，且“tRESET”可以表示當上升信號UP和下降信號DN被複位時的預定時間。通常，為了改善“△t2”，可以調節為電荷泵223生成延遲控制電壓VC而提供的上拉電流IUP和下拉電流IDN的量。然而，透過調節電荷泵223的電流量的方案可能難以實現高分辨率，並且在調節後的上拉電流IUP和下拉電流IDN之間可能再次出現失配。因此，可能難以從根本上解決第一內部時脈信號ICLKD與第二反饋時脈信號FBCLK2之間的相位誤差。
圖4是示出根據實施例的類比延遲鎖定環400的配置的圖。類比延遲鎖定環400可以被應用作為圖1所示的第二延遲鎖定環122。類比延遲鎖定環400可以代替圖2所示的第二延遲鎖定環220。類比延遲鎖定環400可以包括延遲線410、校準電路420、相位檢測器430和電荷泵440。延遲線410接收參考時脈信號REFCLK和延遲控制電壓VC。當類比延遲鎖定環400代替圖2中所示的第二延遲鎖定環220時，參考時脈信號REFCLK可以對應於延遲鎖定時脈信號CLKDLL。延遲線410可以基於延遲控制電壓VC來延遲參考時脈信號REFCLK，以生成多個延遲時脈信號。延遲線410可以輸出多個延遲時脈信號中的一個作為內部參考時脈信號，並且可以輸出多個延遲時脈信號中的另一個作為反饋時脈信號FBCLK。延遲線410可以在多個延遲時脈信號中生成四個延遲時脈信號，作為第一內部時脈信號ICLKD、第二內部時脈信號QCLKD、第三內部時脈信號IBCLKD和第四內部時脈信號QBCLKD。延遲線410可以提供第一內部時脈信號ICLKD作為內部參考時脈信號。延遲線410可以包括分別被配置為輸出多個延遲時脈信號的多個延遲單元DC1至DC9。延遲線410的配置可以與第二延遲線221的配置相同，因此，關於相同元件將不再贅述。
校準電路420可以接收第一內部時脈信號ICLKD和反饋時脈信號FBCLK。校準電路420可以基於第一內部時脈信號ICLKD和反饋時脈信號FBCLK的相位從參考時脈信號生成延遲的參考時脈信號REFD。校準電路420可以從反饋時脈信號FBCLK生成延遲的反饋時脈信號FEBD。校準電路420可以根據第一內部時脈信號ICLKD和反饋時脈信號FBCLK的相對相位來改變第一內部時脈信號ICLKD的延遲量和反饋時脈信號FBCLK的延遲量。校準電路420可以將第一內部時脈信號ICLKD和反饋時脈信號FBCLK中的具有相對滯後相位的時 脈信號延遲更長的時間。例如，當第一內部時脈信號ICLKD具有相對於反饋時脈信號FBCLK的超前相位時，校準電路420可以將第一內部時脈信號ICLKD延遲第一時間以生成延遲的參考時脈信號REFD並且可以將反饋時脈信號FBCLK延遲第二時間以生成延遲的反饋時脈信號FEBD。第二時間可比第一時間長。例如，當第一內部時脈信號ICLKD具有相對於反饋時脈信號FBCLK的滯後相位時，校準電路420可以將第一內部時脈信號ICLKD延遲第二時間以生成延遲的參考時脈信號REFD並且可以將反饋時脈信號FBCLK延遲第一時間以生成延遲的反饋時脈信號FEBD。
相位檢測器430可以接收延遲的參考時脈信號REFD和延遲的反饋時脈信號FEBD。相位檢測器430可以檢測延遲的參考時脈信號REFD和延遲的反饋時脈信號FEBD的相位，以生成相位檢測信號PD。相位檢測信號PD可以包括上升信號UP和下降信號DN。電荷泵440可以基於相位檢測信號PD來生成延遲控制電壓VC。相位檢測器430和電荷泵440可以具有與圖2和圖3所示的第二相位檢測器222和電荷泵223相同的配置並且可以執行相同的操作。關於相同配置將不再贅述。
校準電路420可以包括時序偏移檢測器421、校準信號生成器422和延遲調節器423。時序偏移檢測器421可以檢測第一內部時脈信號ICLKD和反饋時脈信號FBCLK之間的相位差。時序偏移檢測器421可以檢測第一內部時脈信號ICLKD和反饋時脈信號FBCLK之間的相位差，以生成第一相位調節信號FEBINC和第二相位調節信號REFINC。時序偏移檢測器421可以檢測第一內部時脈信號ICLKD和反饋時脈信號FBCLK之間的相位差，以生成第一偏移檢測信號和第二偏移檢測信號。時序偏移檢測器421可以根據第一偏移檢測信號和第 二偏移檢測信號的邏輯位準是否保持了與對應於至少兩倍單位循環的時間而生成第一相位調節信號FEBINC和第二相位調節信號REFINC。對應於至少兩倍單位循環的時間可以是校準電路420的環路帶寬，並且可以表示校準電路420更新的週期。校準電路420的環路帶寬可以小於類比延遲鎖定環400的環路帶寬。更新校準電路420的週期可以大於更新類比延遲鎖定環400的週期。在一個實施例中，可以將校準電路420的環路帶寬設置為單位循環的三倍或更大。可以基於從延遲線410生成的多個延遲時脈信號來確定單位循環。稍後將描述單位循環。
校準信號生成器422可以接收第一相位調節信號FEBINC和第二相位調節信號REFINC，以生成校準信號CAL<1：2N>。校準信號CAL<1：2N>可以是具有多個位元的數位碼信號。校準信號生成器422可以基於第一相位調節信號FEBINC來改變校準信號CAL<1：2N>的部分的值。校準信號生成器422可以基於第二相位調節信號REFINC來改變校準信號CAL<1：2N>的剩餘部分的值。例如，校準信號CAL<1：2N>可以具有2N個位元。這裡，N是等於或大於2的整數。校準信號生成器422可以基於第一相位調節信號FEBINC來改變校準信號CAL<1：2N>的第一至第N位CAL<1：N>的值。校準信號生成器422可以基於第二相位調節信號REFINC來改變校準信號CAL<1：2N>的第(N+1)至第2N位CAL<N+1：2N>。校準信號生成器422可以包括諸如解碼電路、移位寄存器電路等的配置，使得校準信號生成器422對第一相位調節信號FEBINC和第二相位調節信號REFINC進行解碼並且根據解碼結果改變校準信號CAL<1：2N>的第一至第2N位CAL<1：2N>。
延遲調節器423可以接收校準信號CAL<1：2N>。延遲調節器423可以基於校準信號CAL<1：2N>的部分來延遲第一內部時脈信號ICLKD，以生成延遲的參考時脈信號REFD。延遲調節器423可以基於校準信號CAL<1：2N>的剩餘部分來延遲反饋時脈信號FBCLK，以生成延遲的反饋時脈信號FEBD。延遲調節器423可以基於校準信號CAL<1：2N>的第一至第N位CAL<1：N>將第一內部時脈信號ICLKD延遲預定量，以生成延遲的參考時脈信號REFD。延遲調節器423可以基於校準信號CAL<1：2N>的第(N+1)至第2N位CAL<N+1：2N>將反饋時脈信號FBCLK延遲預定量，以生成延遲的反饋時脈信號FEBD。
圖5是示出圖4中示出的時序偏移檢測器421的配置的圖。參照圖5，時序偏移檢測器421可以包括偏移檢測器510、濾波器520和相位調節信號生成器530。偏移檢測器510可以檢測第一內部時脈信號ICLKD和反饋時脈信號FBCLK的相位，以生成第一偏移檢測信號SKW1和第二偏移檢測信號SKW2。第一偏移檢測信號SKW1可以包括關於第一內部時脈信號ICLKD相對於反饋時脈信號FBCLK具有超前相位、還是滯後相位的資訊。第二偏移檢測信號SKW2可以包括關於反饋時脈信號FBCLK相對於第一內部時脈信號ICLKD具有超前相位、還是滯後相位的資訊。
濾波器520可以接收第一偏移檢測信號SKW1和第二偏移檢測信號SKW2。濾波器520可以基於第一偏移檢測信號SKW1和第二偏移檢測信號SKW2生成第一相位資訊信號SLOW和第二相位資訊信號FAST。當反饋時脈信號FBCLK具有相對於第一內部時脈信號ICLKD的滯後相位時，可以賦能第一相位資訊信號SLOW。第二相位資訊信號FAST可以以具有相對於第一內部時脈信號ICLKD的超前相位的反饋時脈信號FBCLK予以賦能。濾波器520可以基於多 個延遲時脈信號之一來定義校準電路420的環路帶寬。濾波器520可以基於第一偏移檢測信號SKW1和第二偏移檢測信號SKW2的邏輯位準是否在對應於環路帶寬的時間上保持相同的邏輯位準來生成第一相位資訊信號SLOW和第二相位資訊信號FAST。
相位調節信號生成器530可以接收第一相位資訊信號SLOW和第二相位資訊信號FAST。相位調節信號生成器530可以基於第一相位資訊信號SLOW生成第一相位調節信號FEBINC。相位調節信號生成器530可以基於第二相位資訊信號FAST來生成第二相位調節信號REFINC。
偏移檢測器510可以包括第一觸發器511和第二觸發器512。第一觸發器511和第二觸發器512中的每個可以是D觸發器。第一觸發器511可以在其輸入節點D接收第一內部時脈信號ICLKD，可以在其時脈節點接收反饋時脈信號FBCLK，並且可以在其輸出節點Q輸出第一偏移檢測信號SKW1。第二觸發器512可以在其輸入節點D接收反饋時脈信號FBCLK，可以在其時脈節點接收第一內部時脈信號ICLKD，並且可以在其輸出節點Q輸出第二偏移檢測信號SKW2。為了減少由於第一觸發器511和第二觸發器512的建立時間和保持時間的差異而發生的故障，偏移檢測器510可以在雙模式下檢測第一內部時脈信號ICLKD和反饋時脈信號FBCLK的相位之間的偏移。
濾波器520可以包括第一觸發器521、第二觸發器522、第三觸發器523、第四觸發器524、第一閘控(gating)電路525和第二閘控電路526。第一至第四觸發器521、522、523和524的每個可以是D觸發器。第一觸發器521可以在其輸入節點D接收第一偏移檢測信號SKW1，可以在其時脈節點接收第一時脈信號EVCLK，並且可以在其輸出節點Q輸出第一偶數信號EV1。第二觸發 器522可以在其輸入節點D接收第二偏移檢測信號SKW2，可以在其時脈節點接收第一時脈信號EVCLK，並且可以在其輸出節點Q輸出第二偶數信號EV2。第三觸發器523可以在其輸入節點D接收第一偏移檢測信號SKW1，可以在其時脈節點接收第二時脈信號ODCLK，並且可以在其輸出節點Q輸出第一奇數信號OD1。第二時脈信號ODCLK可以具有相對於第一時脈信號EVCLK的滯後相位。第四觸發器524可以在其輸入節點D接收第二偏移檢測信號SKW2，可以在其時脈節點接收第二時脈信號ODCLK，並且可以在其輸出節點Q輸出第二奇數信號OD2。
第一閘控電路525可以接收第一偶數信號EV1、第一奇數信號OD1、第二偶數信號EV2和第二奇數信號OD2。第一閘控電路525可以對接收到的信號執行與運算以生成第一相位資訊信號SLOW。第一閘控電路525可以包括及閘。第一閘控電路525可以接收第一偶數信號EV1、第一奇數信號OD1、第二偶數信號EV2的反相信號和第二奇數信號OD2的反相信號以生成第一相位資訊信號SLOW。第二閘控電路526可以接收第一偶數信號EV1、第一奇數信號OD1、第二偶數信號EV2和第二奇數信號OD2。第二閘控電路526可以對接收到的信號執行與運算，以生成第二相位資訊信號FAST。第二閘控電路526可以包括及閘。第二閘控電路526可以接收第一偶數信號EV1的反相信號、第一奇數信號OD1的反相信號、第二偶數信號EV2和第二奇數信號OD2，以生成第二相位資訊信號FAST。為了減小校準電路420的環路帶寬並增加校準電路420的更新週期，濾波器520可以進一步包括附加的觸發器。附加的觸發器可以接收具有相對於第二時脈信號ODCLK的滯後相位的時脈信號。可以修改閘控電路以進一步接收從附加的觸發器輸出的信號。
當第一偶數信號EV1和第一奇數信號OD1為邏輯高位準、並且第二偶數信號EV2和第二奇數信號OD2為邏輯低位準時，第一閘控電路525可以輸出邏輯高位準的第一相位資訊信號SLOW。當第一偶數信號EV1和第一奇數信號OD1為邏輯低位準、並且第二偶數信號EV2和第二奇數信號OD2為邏輯高位準時，第二閘控電路526可以輸出邏輯的高位準的第二相位資訊信號FAST。可以與第一時脈信號EVCLK同步地生成第一偶數信號EV1和第二偶數信號EV2。可以與第二時脈信號ODCLK同步地生成第一奇數信號OD1和第二奇數信號OD2。因此，僅當第一偏移檢測信號SKW1和第二偏移檢測信號SKW2的邏輯位準保持在邏輯高位準直到生成第一時脈信號EVCLK和第二時脈信號ODCLK的轉變為止時，濾波器520才可以將第一相位資訊信號SLOW和第二相位資訊信號FAST賦能為邏輯高位準。通常，延遲鎖定環可能會引起砰砰抖動(bang-bang jitter)，因此，在直接從第一偏移檢測信號SKW1和第二偏移檢測信號SKW2生成相位資訊信號的情況下，可能會執行不正確的校準操作。根據一個實施例，僅當第一偏移檢測信號SKW1和第二偏移檢測信號SKW2的邏輯位準在預定時間上保持相同的邏輯位準時，校準信號的值才可以根據相位資訊信號改變。因此，精確的校準操作得以執行。
相位調節信號生成器530可以包括第一閘控電路531、第二閘控電路532和第三閘控電路533。第一閘控電路531可以接收第一相位資訊信號SLOW和第二相位資訊信號FAST來生成校準賦能信號CALON。第一閘控電路531可以對第一相位資訊信號SLOW和第二相位資訊信號FAST執行或運算，以生成校準賦能信號CALON。第一閘控電路531可以包括或閘。當第一相位資訊信號SLOW和第二相位資訊信號FAST中的至少一個被賦能為邏輯高位準時，第 一閘控電路531可以將校準賦能信號CALON賦能為邏輯高位準。第二閘控電路532可以接收第一相位資訊信號SLOW、校準賦能信號CALON和第三時脈信號ODCLKB。第三時脈信號ODCLKB可以具有相對於第二時脈信號ODCLK的滯後相位。第二閘控電路532可以對第一相位資訊信號SLOW、校準賦能信號CALON和第三時脈信號ODCLKB執行與運算，以生成第一相位調節信號FEBINC。第二閘控電路532可以包括及閘。當第一相位資訊信號SLOW和校準賦能信號CALON都為邏輯高位準、而第三時脈信號ODCLKB為邏輯高位準時，第二閘控電路532可以將第一相位調節信號FEBINC賦能為邏輯高位準。第三閘控電路533可以接收第二相位資訊信號FAST、校準賦能信號CALON和第三時脈信號ODCLKB。第三閘控電路533可以對第二相位資訊信號FAST、校準賦能信號CALON和第三時脈信號ODCLKB執行與運算，以生成第二相位調節信號REFINC。第三閘控電路533可以包括及閘。當第二相位資訊信號FAST和校準賦能信號CALON均為邏輯高位準、而第三時脈信號ODCLKB為邏輯高位準時，第三閘控電路533可以將第二相位調節信號REFINC賦能為邏輯高位準。
時序偏移檢測器421可以進一步包括控制時脈生成器540。控制時脈生成器540可以接收從圖4所示的電壓控制延遲線410生成的多個延遲時脈信號中的一個。例如，控制時脈生成器540可以接收從電壓控制延遲線410的第四延遲單元DC4輸出的延遲時脈信號CLK4。控制時脈生成器540可以從延遲時脈信號CLK4生成第一時脈信號EVCLK、第二時脈信號ODCLK和第三時脈信號ODCLKB。控制時脈生成器540可以包括第一分頻器541、第一反相器542、第二分頻器543、第三分頻器544和第二反相器545。第一分頻器541可以對延遲時脈信號CLK4進行分頻。第一反相器542可以將第一分頻器541的輸出反相。第 二分頻器543可以將第一反相器542的輸出分頻，以生成第一時脈信號EVCLK。第三分頻器544可以對第一分頻器541的輸出進行分頻，以生成第二時脈信號ODCLK。第二反相器545可以將第二時脈信號ODCLK反相，以生成第三時脈信號ODCLKB。
圖6是示出圖4示的延遲調節器423的配置的圖。參照圖6，延遲調節器423可以包括第一可變延遲器610和第二可變延遲器620。第一可變延遲器610可以接收第一內部時脈信號ICLKD和校準信號CAL<1：2N>的第一至第N位CAL<1：N>，來生成延遲的參考時脈信號REFD。可以基於校準信號CAL<1：2N>的第一至第N位CAL<1：N>設置第一可變延遲器610的延遲量。第一可變延遲器610可以將第一內部時脈信號ICLKD延遲所設置的延遲時間，以生成延遲的參考時脈信號REFD。第二可變延遲器620可以接收反饋時脈信號FBCLK和校準信號CAL<1：2N>的第(N+1)至第2N位CALN<N+1：2N>，以生成延遲的反饋時脈信號FEBD。可以基於校準信號CAL<1：2N>的第(N+1)至第2N位CAL<N+1：2N>設置第二可變延遲器620的延遲量。第二可變延遲器620可以將反饋時脈信號FBCLK延遲所設置的延遲時間，以生成延遲的反饋時脈信號FEBD。
圖7是示出根據實施例的校準電路420和類比延遲鎖定環400的操作的時序圖。在下文中，將參考圖3至圖6描述校準電路420和類比延遲鎖定環400的操作。在S1中，時序偏移檢測器421的偏移檢測器510可以檢測第一內部時脈信號ICLKD和反饋時脈信號FBCLK的相位，以生成第一偏移檢測信號SKW1和第二偏移檢測信號SKW2。如圖7所示，當第一內部時脈信號ICLKD由於由相位檢測器430和電荷泵440引起的相位誤差“△t2”而具有相對於反饋時 脈信號FBCLK的滯後相位時，偏移檢測器510可以生成具有邏輯低位準的第一偏移檢測信號SKW1和具有邏輯高位準的第二偏移檢測信號SKW2。校準信號CAL<1：2N>可以在更新之前保持默認值。延遲調節器423可以將第一內部時脈信號ICLKD和反饋時脈信號FBCLK延遲相同的時間，以生成延遲的參考時脈信號REFD和延遲的反饋時脈信號FEBD。當延遲的反饋時脈信號FEBD從邏輯低位準轉變為邏輯高位準時，相位檢測器430可以賦能下降信號DN。當第一內部時脈信號ICLKD從邏輯低位準轉變為邏輯高位準時，相位檢測器430可以賦能上升信號UP。上升信號UP和下降信號DN可以保持賦能直到複位。下降信號DN的脈衝寬度可以比上升信號UP的脈衝寬度寬。在理想情況下，電荷泵440應基於上升信號UP和下降信號DN而生成具有較低位準的延遲控制電壓VC。然而，當由於電荷泵440的上拉電流IUP和下拉電流IDN之間的失配而導致上拉電流IUP大於下拉電流IDN時，可能會出現延遲控制電壓VC的電壓位準不能降低並且保持在先前的電壓位準的故障。因此，僅靠相位檢測器430和電荷泵440就不可能使第一內部時脈信號ICLKD和反饋時脈信號FBCLK的相位匹配。當第一偏移檢測信號SKW1和第二偏移檢測信號SKW2的邏輯位準保持相同的邏輯位準達預定時間時，校準電路420的濾波器520可以使第一相位資訊信號SLOW保持去能並可以賦能第二相位資訊信號FAST為邏輯高位準。
在S2中，相位調節信號生成器530可以根據第二相位資訊信號FAST賦能第二相位調節信號REFINC。校準信號生成器422可以增加校準信號CAL<1：2N>的第(N+1)到第2N位CAL<N+1：2N>的值。延遲調節器423可以將反饋時脈信號FBCLK延遲相對較長的時間，以生成延遲的反饋時脈信號FEBD。延遲調節器423可以將第一內部時脈信號ICLKD延遲相對較短的時間， 以生成延遲的參考時脈信號REFD。因此，延遲的參考時脈信號REFD和延遲的反饋時脈信號FEBD之間的相位差可以變得大於第一內部時脈信號ICLKD和反饋時脈信號FBCLK之間的相位差。延遲的參考時脈信號REFD可以比延遲的反饋時脈信號FEBD進一步延遲由校準操作設置的校準相位“△t3”。當延遲的反饋時脈信號FEBD從邏輯低位準轉變為邏輯高位準時，相位檢測器430可以賦能下降信號DN。當延遲的參考時脈信號REFD從邏輯低位準轉變為邏輯高位準時，相位檢測器430可以賦能上升信號UP。上升信號UP和下降信號DN可以保持賦能直到複位。上升信號UP可以具有與在S1中生成的上升信號UP相同的脈衝寬度。下降信號DN可以具有比在S1中生成的下降信號DN大的脈衝寬度。電荷泵440可以根據下降信號DN將延遲控制電壓VC下拉更長的時間。因此，即使上拉電流IUP大於下拉電流IDN，延遲控制電壓VC的電壓位準也可以降低。
在S3中，當延遲控制電壓VC的電壓位準降低時，從延遲線410生成的第一內部時脈信號ICLKD和反饋時脈信號FBCLK的相位可以匹配。延遲的參考時脈信號REFD和延遲的反饋時脈信號FEBD可以具有相對於S2中所示的延遲的參考時脈信號REFD和延遲的反饋時脈信號FEBD的滯後相位。因此，延遲控制電壓VC的電壓位準可以變得低於S2中所示的延遲控制電壓VC的電壓位準。由於第一內部時脈信號ICLKD和反饋時脈信號FBCLK的相位匹配，因此校準電路420可以終止校準操作並且可以保持校準信號CAL<1：2N>的值。延遲調節器423可以進一步將第一內部時脈信號ICLKD相對反饋時脈信號FBCLK延遲由校準操作設置的延遲時間，以生成延遲的參考時脈信號REFD。因此，延遲基準時脈信號REFD可以具有相對於延遲的反饋時脈信號FEBD的滯後相位，該滯後相位的量是由校準操作設置的校準相位“△t3”的量。延遲的參考時脈信 號REFD和延遲的反饋時脈信號FEBD之間的相位差可以補償由相位檢測器430的局部過程差異、以及電荷泵440的上拉電流IUP和下降電流IDN之間的失配引起的相位誤差“△t2”。從電荷泵440生成的延遲控制電壓VC可以保持具有特定位準。因此，類比延遲鎖定環400可以生成第一內部時脈信號ICLKD和反饋時脈信號FBCLK，它們的相位由校準電路420匹配。
圖8A是示出根據實施例的延遲線800的配置的圖。圖8B是示出圖8A所示的延遲線800的操作的時序圖。延遲線800可以被應用作為分別在圖2和圖4中示出的第二延遲線221和延遲線410中的每個的一部分。參照圖8A，延遲線800可以包括第一延遲單元810和第二延遲單元820。第一延遲單元810可以將輸入信號IN反相，以生成第一輸出信號OUT1。第一延遲單元810可以反相驅動第一輸出信號OUT1，以輸出第一延遲時脈信號DCLK1。第二延遲單元820可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第二延遲單元820可以反相驅動第二輸出信號OUT2，以輸出第二延遲時脈信號DCLK2。第一延遲單元810用以根據輸入信號IN來下拉第一輸出信號OUT1的下拉驅動力可以基於延遲控制電壓VC而改變。當第一延遲單元810的下拉驅動力改變時，第一延遲單元810的延遲量可以改變。第二延遲單元820用以根據第一輸出信號OUT1來下拉第二輸出信號OUT2下拉驅動力可以基於延遲控制電壓VC而改變。當第二延遲單元820的下拉驅動力改變時，第二延遲單元820的延遲量可以改變。在實施例中，隨著延遲單元的下拉驅動力增加，從延遲單元輸出的電壓位準可以被快速改變並且延遲單元的延遲量可以減小。隨著延遲單元的下拉驅動力減小，從延遲單元輸出的電壓位準可以緩慢地改變並且延遲單元的延遲量可以增加。
第一延遲單元810可以包括第一反相器811和第一電流源812。第一反相器811可以接收輸入信號IN並且可以將輸入信號IN反相，以生成第一輸出信號OUT1。第一反相器811可以耦接在從其提供高電壓VH的節點和從其提供低電壓VL的節點之間。第一反相器811可以將輸入信號IN反相。高電壓VH可以具有比低電壓VL高的電壓位準。第一電流源812可以耦接在第一反相器811和從其提供低電壓VL的節點之間。第一電流源812可以接收延遲控制電壓VC。第一電流源812可以基於延遲控制電壓VC來改變第一反相器811的下拉驅動力，以改變第一延遲單元810的延遲量。第一延遲單元810可以進一步包括第二反相器813。第二反相器813可以反相驅動第一輸出信號OUT1，以輸出第一延遲時脈信號DCLK1。
第二延遲單元820可以包括第三反相器821和第二電流源822。第三反相器821可以接收第一輸出信號OUT1並且可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第三反相器821可以耦接在從其提供高電壓VH的節點和從其提供低電壓VL的節點之間。第三反相器821可以將第一輸出信號OUT1反相。第二電流源822可以耦接在第三反相器821和從其提供低電壓VL的節點之間。第二電流源822可以接收延遲控制電壓VC。第二電流源822可以基於延遲控制電壓VC來改變第三反相器821的下拉驅動力，以改變第二延遲單元820的延遲量。第二延遲單元820可以進一步包括第四反相器823。第四反相器823可以反相驅動第二輸出信號OUT2，以輸出第二延遲時脈信號DCLK2。
第一反相器811可以包括第一電晶體M1和第二電晶體M2。第一電晶體M1可以是P通道MOS電晶體。第二電晶體M2可以是N通道MOS電晶體。第一電流源812可以包括第三電晶體M3。第三電晶體M3可以是N通道MOS電晶 體。第一電晶體M1可以在其閘極處接收輸入信號IN，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第一輸出節點ON1。第一輸出信號OUT1可以透過第一輸出節點ON1輸出。第二電晶體M2可以在其閘極處接收輸入信號IN，並且可以在其汲極處耦接至第一輸出節點ON1。第三電晶體M3可以在其閘極處接收延遲控制電壓VC，可以在其汲極處耦接至第二電晶體M2的源極，並且可以在其源極處耦接至從其提供低電壓VL的節點。第三電晶體M3可以基於延遲控制電壓VC來改變從第二電晶體M2的源極流向從其提供低電壓VL的節點的電流量。
第三反相器821可以包括第四電晶體M4和第五電晶體M5。第四電晶體M4可以是P通道MOS電晶體。第五電晶體M5可以是N通道MOS電晶體。第二電流源822可以包括第六電晶體M6。第六電晶體M6可以是N通道MOS電晶體。第四電晶體M4可以在其閘極處接收第一輸出信號OUT1，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第二輸出節點ON2。第二輸出信號OUT2可以透過第二輸出節點ON2輸出。第五電晶體M5可以在其閘極處接收第一輸出信號OUT1，並且可以在其汲極處耦接至第二輸出節點ON2。第六電晶體M6可以在其閘極處接收延遲控制電壓VC，可以在其汲極處耦接至第五電晶體M5的源極，並且可以在其源極處耦接至從其提供低電壓VL的節點。第六電晶體M6可以基於延遲控制電壓VC來改變從第五電晶體M5的源極流向從其提供低電壓VL的節點的電流量。
延遲線800的優點在於，第一延遲單元810和第二延遲單元820的延遲量可以基於為類比信號的延遲控制電壓VC而改變，因此儘管輸入到延遲線800的輸入信號IN的頻率很高，但延遲變化減小且相位偏移減小。但是，由於N 通道MOS電晶體的特性，即閾值電壓會出現損耗以及電壓位準變化(電壓位準的高邊界上升)，如圖8B所示，存在第一輸出信號OUT1和第二輸出信號OUT2不能完全擺動(swing)到低電壓VL的電壓位準的問題。當第一輸出信號OUT1和第二輸出信號OUT2不能完全擺動時，隨著延遲單元的數量變大，最終輸出信號的波形變得更加失真，並且不能在高速操作下生成精確的輸出信號。
圖9A是示出根據實施例的延遲線900的配置的圖。圖9B是示出圖9A所示的延遲線900的操作的時序圖。延遲線900可以被應用為分別在圖2和圖4中示出的第二延遲線221和延遲線410中的每個的一部分。參照圖9A，延遲線900可以包括第一延遲單元910和第二延遲單元920。第一延遲單元910可以將輸入信號IN反相，以生成第一輸出信號OUT1。第一延遲單元910可以反相驅動第一輸出信號OUT1，以輸出第一延遲時脈信號DCLK1。第二延遲單元920可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第二延遲單元920可以反相驅動第二輸出信號OUT2，以輸出第二延遲時脈信號DCLK2。第一延遲單元910用以根據輸入信號IN來下拉第一輸出信號OUT1的下拉驅動力可以基於延遲控制電壓VC和第二輸出信號OUT2而改變。當第一延遲單元910的下拉驅動力改變時，第一延遲單元910的延遲量可以改變。第二延遲單元920用以根據第一輸出信號OUT1來下拉第二輸出信號OUT2的下拉驅動力可以基於延遲控制電壓VC而改變。當第二延遲單元920的下拉驅動力改變時，第二延遲單元920的延遲量可以改變。在實施例中，第二延遲單元920可以進一步接收從後續的延遲單元輸出的輸出信號OUT3，該後續的輸出延遲單元被佈置在第二延遲單元920之後並且被配置為接收第二輸出信號OUT2。第二延遲單元920的下拉驅動力和 延遲量可以基於延遲控制電壓VC和從後續的延遲單元輸出的輸出信號OUT3而改變。
第一延遲單元910可以包括第一反相器911、第一電流源912和第一反饋電流源913。第一反相器911可以接收輸入信號IN並且可以將輸入信號IN反相，以生成第一輸出信號OUT1。第一反相器911可以耦接在從其提供高電壓VH的節點與從其提供低電壓VL的節點之間。第一反相器911可以將輸入信號IN反相。第一電流源912可以耦接在第一反相器911和從其提供低電壓VL的節點之間。第一電流源912可以接收延遲控制電壓VC。第一電流源912可以基於延遲控制電壓VC來改變第一反相器911的下拉驅動力，以改變第一延遲單元910的延遲量。第一反饋電流源913可以耦接在第一反相器911和提供低電壓VL的節點之間。第一反饋電流源913可以接收第二輸出信號OUT2。第一反饋電流源913可以基於第二輸出信號OUT2進一步改變第一反相器911的下拉驅動力。第一延遲單元910可以進一步包括第二反相器914。第二反相器914可以反相驅動第一輸出信號OUT1以輸出第一延遲時脈信號DCLK1。
第二延遲單元920可以包括第三反相器921、第二電流源922和第二反饋電流源923。第三反相器921可以接收第一輸出信號OUT1並且可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第三反相器921可以耦接在從其提供高電壓VH的節點和從其提供低電壓VL的節點之間。第三反相器921可以將第一輸出信號OUT1反相。第二電流源922可以耦接在第三反相器921和從其提供低電壓VL的節點之間。第二電流源922可以接收延遲控制電壓VC。第二電流源922可以基於延遲控制電壓VC改變第三反相器921的下拉驅動力，以改變第二延遲單元920的延遲量。第二反饋電流源923可以耦接在第三反相器921 和從其提供低電壓VL的節點之間。第二反饋電流源923可以接收從後續的延遲單元輸出的輸出信號OUT3。第二反饋電流源923可以基於從後續的延遲單元輸出的輸出信號OUT3進一步改變第三反相器921的下拉驅動力。第二延遲單元920可以進一步包括第四反相器924。第四反相器924可以反相驅動第二輸出信號OUT2以輸出第二延遲時脈信號DCLK2。
第一反相器911可以包括第一電晶體T1和第二電晶體T2。第一電晶體T1可以是P通道MOS電晶體。第二電晶體T2可以是N通道MOS電晶體。第一電流源912可以包括第三電晶體T3。第三電晶體T3可以是N通道MOS電晶體。第一反饋電流源913可以包括第四電晶體T4。第四電晶體T4可以是N通道MOS電晶體。第一電晶體T1可以在其閘極處接收輸入信號IN，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第一輸出節點ON1。第一輸出信號OUT1可以透過第一輸出節點ON1輸出。第二電晶體T2可以在其閘極處接收輸入信號IN，並且可以在其汲極處耦接至第一輸出節點ON1。第三電晶體T3可以在其閘極處接收延遲控制電壓VC，可以在其汲極處耦接至第二電晶體T2的源極，並且可以在其源極處耦接至從其提供低電壓VL的節點。第三電晶體T3可以基於延遲控制電壓VC來改變從第二電晶體T2的源極流向從其提供低電壓VL的節點的電流量。第四電晶體T4可以在其閘極處接收第二輸出信號OUT2，可以在其汲極處耦接至第二電晶體T2的源極，並且可以在其源極處耦接至從其提供低電壓VL的節點。第四電晶體T4可以基於第二輸出信號OUT2進一步改變從第二電晶體T2的源極流向從其提供低電壓VL的節點的電流量。
第三反相器921可以包括第五電晶體T5和第六電晶體T6。第五電晶體T5可以是P通道MOS電晶體。第六電晶體T6可以是N通道MOS電晶體。第二電流源922可以包括第七電晶體T7。第七電晶體T7可以是N通道MOS電晶體。第二反饋電流源923可以包括第八電晶體T8。第八電晶體T8可以是N通道MOS電晶體。第五電晶體T5可以在其閘極處接收第一輸出信號OUT1，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第二輸出節點ON2。第二輸出信號OUT2可以透過第二輸出節點ON2輸出。第六電晶體T6可以在其閘極處接收第一輸出信號OUT1，並且可以在其汲極處耦接至第二輸出節點ON2。第七電晶體T7可以在其閘極處接收延遲控制電壓VC，可以在其汲極處耦接至第六電晶體T6的源極，並且可以在其源極處耦接至從其提供低電壓VL的節點。第七電晶體T7可以基於延遲控制電壓VC來改變從第六電晶體T6的源極流向從其提供低電壓VL的節點的電流量。第八電晶體T8可以在其閘極處接收從後續的延遲單元輸出的輸出信號OUT3，可以在其汲極處耦接至第六電晶體T6的源極，並且可以在其源極處耦接至從其提供低電壓VL的節點。第八電晶體T8還可基於從後續的延遲單元輸出的輸出信號OUT3來改變從第六電晶體T6的源極流向從其提供低電壓VL的節點的電流量。
如圖8B所示，延遲線900可以解決第一輸出信號OUT1和第二輸出信號OUT2不能完全擺動的問題。第一反饋電流源913和第二反饋電流源923可以進一步增加分別從第一反相器911和第三反相器921流向從其提供低電壓VL的節點的電流量，以進一步改變第一延遲單元910和第二延遲單元920的下拉驅動力。如圖9B所示，第一反饋電流源913和第二反饋電流源923可以分別接收從其後續佈置的延遲單元反饋的輸出信號，並且因此可以進一步改變第一延遲單 元910和第二延遲單元920的下拉驅動力。因此，第一反饋電流源913和第二反饋電流源923可以允許第一輸出信號OUT1和第二輸出信號OUT2完全擺動到低電壓VL的位準。第一反饋電流源913和第二反饋電流源923可以在反饋的輸出信號的邏輯位準轉變之後操作。因此，第一反饋電流源913和第二反饋電流源923可以將第一輸出信號OUT1和第二輸出信號OUT2下拉到低電壓VL的位準，但是延遲單元910和第二延遲單元920的延遲量可以實質上不改變。
圖10A至圖10C是示出根據實施例的延遲線1000A、1000B和1000C的配置的圖。延遲線1000A、1000B和1000C中的每個可以被應用為分別在圖2和圖4中示出的第二延遲線221和延遲線410中的每個的一部分。參照圖10A，延遲線1000A可以包括第一延遲單元10A和第二延遲單元20A。第一延遲單元10A可以將輸入信號IN反相，以生成第一輸出信號OUT1。第一延遲單元10A可以反相驅動第一輸出信號OUT1，以輸出第一延遲時脈信號DCLK1。第二延遲單元20A可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第二延遲單元20A可以反相驅動第二輸出信號OUT2，以輸出第二延遲時脈信號DCLK2。第一延遲單元10A用以根據輸入信號IN來下拉第一輸出信號OUT1的下拉驅動力可以基於延遲控制電壓VC和第二輸出信號OUT2而改變。第二延遲單元20A用以根據第一輸出信號OUT1來下拉第二輸出信號OUT2的下拉驅動力可以基於延遲控制電壓VC和從後續的延遲單元輸出的輸出信號OUT3而改變，該後續的延遲單元佈置在第二延遲單元20A之後並被配置為接收第二輸出信號OUT2。
第一延遲單元10A可以包括第一反相器11A、第一電流源12A和第一反饋電流源13A。第一反相器11A可以接收輸入信號IN並且可以將輸入信 號IN反相，以生成第一輸出信號OUT1。第一反相器11A可以耦接在從其提供高電壓VH的節點與從其提供低電壓VL的節點之間。第一反相器11A可以將輸入信號IN反相。第一電流源12A可以耦接在第一反相器11A和從其提供低電壓VL的節點之間。第一電流源12A可以接收延遲控制電壓VC。第一電流源12A可以基於延遲控制電壓VC來改變第一反相器11A的下拉驅動力，以改變第一延遲單元10A的延遲量。第一反饋電流源13A可以耦接在第一反相器11A和從其提供低電壓VL的節點之間。第一反饋電流源13A可以接收第二輸出信號OUT2。第一反饋電流源13A可以基於第二輸出信號OUT2進一步改變第一反相器11A的下拉驅動力。在實施例中，第一反饋電流源13A可以進一步接收第一開關信號SW1。第一反饋電流源13A可以根據第一開關信號SW1選擇性地耦接至第一反相器11A。第一延遲單元10A可以進一步包括第二反相器14A。第二反相器14A可以反相驅動第一輸出信號OUT1，以輸出第一延遲時脈信號DCLK1。
在一個實施例中，第一延遲單元10A可以進一步包括第一輔助電流源15A。第一輔助電流源15A可以耦接在第一反相器11A和從其提供低電壓VL的節點之間。第一輔助電流源15A可以接收延遲控制電壓VC。第一輔助電流源15A可以基於延遲控制電壓VC進一步改變第一反相器11A的下拉驅動力。在實施例中，第一輔助電流源15A可以進一步接收第二開關信號SW2。第一輔助電流源15A可以根據第二開關信號SW2選擇性地耦接至第一反相器11A。
第二延遲單元20A可以包括第三反相器21A、第二電流源22A和第二反饋電流源23A。第三反相器21A可以接收第一輸出信號OUT1，並且可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第三反相器21A可以耦接在從其提供高電壓VH的節點與從其提供低電壓VL的節點之間。第三反相 器21A可以將第一輸出信號OUT1反相。第二電流源22A可以耦接在第三反相器21A與從其提供低電壓VL的節點之間。第二電流源22A可以接收延遲控制電壓VC。第二電流源22A可以基於延遲控制電壓VC來改變第三反相器21A的下拉驅動力，以改變第二延遲單元20A的延遲量。第二反饋電流源23A可以耦接在第三反相器21A和從其提供低電壓VL的節點之間。第二反饋電流源23A可以接收從後續的延遲單元輸出的輸出信號OUT3。第二反饋電流源23A可以基於從後續的延遲單元輸出的輸出信號OUT3進一步改變第三反相器21A的下拉驅動力。在實施例中，第二反饋電流源23A可以進一步接收第一開關信號SW1。第二反饋電流源23A可以根據第一開關信號SW1選擇性地耦接至第三反相器21A。第二延遲單元20A可以進一步包括第四反相器24A。第四反相器24A可以反相驅動第二輸出信號OUT2，以輸出第二延遲時脈信號DCLK2。
在一個實施例中，第二延遲單元20A可以進一步包括第二輔助電流源25A。第二輔助電流源25A可以耦接在第三反相器21A與從其提供低電壓VL的節點之間。第二輔助電流源25A可以接收延遲控制電壓VC。第二輔助電流源25A可以基於延遲控制電壓VC進一步改變第三反相器21A的下拉驅動力。在實施例中，第二輔助電流源25A可以進一步接收第二開關信號SW2。第二輔助電流源25A可以根據第二開關信號SW2選擇性地耦接至第三反相器21A。
第一反相器11A可以包括第一電晶體T11和第二電晶體T12。第一電晶體T11可以是P通道MOS電晶體。第二電晶體T12可以是N通道MOS電晶體。第一電流源12A可以包括第三電晶體T13。第三電晶體T13可以是N通道MOS電晶體。第一反饋電流源13A可以包括第四電晶體T14和第五電晶體T15。第四電晶體T14和第五電晶體T15中的每個可以是N通道MOS電晶體。第一輔助 電流源15A可以包括第六電晶體T16和第七電晶體T17。第六電晶體T16和第七電晶體T17中的每個可以是N通道MOS電晶體。第一電晶體T11可以在其閘極處接收輸入信號IN，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第一輸出節點ON1。第一輸出信號OUT1可以透過第一輸出節點ON1輸出。第二電晶體T12可以在其閘極處接收輸入信號IN，並且可以在其汲極處耦接至第一輸出節點ON1。第三電晶體T13可以在其閘極處接收延遲控制電壓VC，可以在其汲極處耦接至第二電晶體T12的源極，並且可以在其源極處耦接至從其提供低電壓VL的節點。第三電晶體T13可以基於延遲控制電壓VC來改變從第二電晶體T12的源極流向從其提供低電壓VL的節點的電流量。 第四電晶體T14可以在其閘極處接收第二輸出信號OUT2，並且可以在其源極處耦接至從其提供低電壓VL的節點。第五電晶體T15可以在其閘極處接收第一開關信號SW1，可以在其汲極處耦接至第二電晶體T12的源極，並且可以在其源極處耦接至第四電晶體T14的汲極。第四電晶體T14可以基於第二輸出信號OUT2進一步改變從第二電晶體T12的源極流向從其提供低電壓VL的節點的電流量。第五電晶體T15可以基於第一開關信號SW1將第四電晶體T14選擇性地耦接至第二電晶體T12的源極。第六電晶體T16可以在其閘極處接收延遲控制電壓VC，並且可以在其源極處耦接至從其提供低電壓VL的節點。第七電晶體T17可以在其閘極處接收第二開關信號SW2，可以在其汲極處耦接至第二電晶體T12的源極，並且可以在其源極處耦接至第六電晶體T16的汲極。第六電晶體T16還可以基於延遲控制電壓VC來改變從第二電晶體T12的源極流向從其提供低電壓VL的節點的電流量。第七電晶體T17可以基於第二開關信號SW2將第六電晶體T16選擇性地耦接至第二電晶體T12的源極。
第三反相器21A可以包括第一電晶體T21和第二電晶體T22。第一電晶體T21可以是P通道MOS電晶體。第二電晶體T22可以是N通道MOS電晶體。第二電流源22A可以包括第三電晶體T23。第三電晶體T23可以是N通道MOS電晶體。第二反饋電流源23A可以包括第四電晶體T24和第五電晶體T25。第四電晶體T24和第五電晶體T25中的每個可以是N通道MOS電晶體。第二輔助電流源25A可以包括第六電晶體T26和第七電晶體T27。第六電晶體T26和第七電晶體T27中的每個可以是N通道MOS電晶體。第一電晶體T21可以在其閘極處接收第一輸出信號OUT1，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第二輸出節點ON2。第二輸出信號OUT2可以透過第二輸出節點ON2輸出。第二電晶體T22可以在其閘極處接收第一輸出信號OUT1，並且可以在其汲極處耦接至第二輸出節點ON2。第三電晶體T23可以在其閘極處接收延遲控制電壓VC，可以在其汲極處耦接至第二電晶體T22的源極，並且可以在其源極處耦接至從其提供低電壓VL的節點。第三電晶體T23可以基於延遲控制電壓VC來改變從第二電晶體T22的源極流向從其提供低電壓VL的節點的電流量。第四電晶體T24可以在其閘極處接收從後續的延遲單元輸出的輸出信號OUT3，並且可以在其源極處耦接至從其提供低電壓VL的節點。第五電晶體T25可以在其閘極處接收第一開關信號SW1，可以在其汲極處耦接至第二電晶體T22的源極，並且可以在其源極處耦接至第四電晶體T24的汲極。第四電晶體T24可以基於從後續的延遲單元輸出的輸出信號OUT3進一步改變從第二電晶體T22的源極流向從其提供低電壓VL的節點的電流量。第五電晶體T25可以基於第一開關信號SW1將第四電晶體T24選擇性地耦接至第二電晶體T22的源極。第六電晶體T26可以在其閘極處接收延遲控制電壓VC，並且可以在其源 極處耦接至從其提供低電壓VL的節點。第七電晶體T27可以在其閘極處接收第二開關信號SW2，可以在其汲極處耦接至第二電晶體T22的源極，並且可以在其源極處耦接至第六電晶體T26的汲極。第六電晶體T26可以基於延遲控制電壓VC進一步改變從第二電晶體T22的源極流向從其提供低電壓VL的節點的電流量。第七電晶體T27可以基於第二開關信號SW2將第六電晶體T26選擇性地耦接至第二電晶體T22的源極。
參照圖10B，延遲線1000B可以包括第一延遲單元10B和第二延遲單元20B。第一延遲單元10B可以將輸入信號IN反相，以生成第一輸出信號OUT1。第一延遲單元10B可以反相驅動第一輸出信號OUT1，以輸出第一延遲時脈信號DCLK1。第二延遲單元20B可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第二延遲單元20B可以反相驅動第二輸出信號OUT2，以輸出第二延遲時脈信號DCLK2。第一延遲單元10B用於根據輸入信號IN來上拉第一輸出信號OUT1的上拉驅動力可以基於延遲控制電壓VC和第二輸出信號OUT2而改變。第二延遲單元20B用以根據第一輸出信號OUT1來上拉第二輸出信號OUT2的上拉驅動力可以基於延遲控制電壓VC和從後續的延遲單元輸出的輸出信號OUT3而改變，該後續的延遲單元被佈置在第二延遲單元20B之後並且配置為接收第二輸出信號OUT2。在實施例中，隨著延遲單元的上拉驅動力增加，從延遲單元輸出的電壓位準可以被快速改變並且延遲單元的延遲量可以減小。隨著延遲單元的上拉驅動力減小，從延遲單元輸出的電壓位準可以緩慢變化，並且延遲單元的延遲量可以增加。
第一延遲單元10B可以包括第一反相器11B、第一電流源12B和第一反饋電流源13B。第一反相器11B可以接收輸入信號IN，並且可以將輸入信 號IN反相，以生成第一輸出信號OUT1。第一反相器11B可以耦接在從其提供高電壓VH的節點與從其提供低電壓VL的節點之間。第一反相器11B可以將輸入信號IN反相。第一電流源12B可以耦接在第一反相器11B與從其提供高電壓VH的節點之間。第一電流源12B可以接收延遲控制電壓VC。第一電流源12B可以基於延遲控制電壓VC來改變第一反相器11B的上拉驅動力，以改變第一延遲單元10B的延遲量。第一反饋電流源13B可以耦接在第一反相器11B與從其提供高電壓VH的節點之間。第一反饋電流源13B可以接收第二輸出信號OUT2。第一反饋電流源13B可以基於第二輸出信號OUT2進一步改變第一反相器11B的上拉驅動力。在實施例中，第一反饋電流源13B可以進一步接收第一開關信號SW1。第一反饋電流源13B可以根據第一開關信號SW1選擇性地耦接至第一反相器11B。第一延遲單元10B可以進一步包括第二反相器14B。第二反相器14B可以反相驅動第一輸出信號OUT1以輸出第一延遲時脈信號DCLK1。
在一個實施例中，第一延遲單元10B可以進一步包括第一輔助電流源15B。第一輔助電流源15B可以耦接在第一反相器11B和從其提供高電壓VH的節點之間。第一輔助電流源15B可以接收延遲控制電壓VC。第一輔助電流源15B可以基於延遲控制電壓VC進一步改變第一反相器11B的上拉驅動力。在實施例中，第一輔助電流源15B可以進一步接收第二開關信號SW2。第一輔助電流源15B可以根據第二開關信號SW2選擇性地耦接至第一反相器11B。
第二延遲單元20B可以包括第三反相器21B、第二電流源22B和第二反饋電流源23B。第三反相器21B可以接收第一輸出信號OUT1並且可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第三反相器21B可以耦接在從其提供高電壓VH的節點與從其提供低電壓VL的節點之間。第三反相器 21B可以將第一輸出信號OUT1反相。第二電流源22B可以耦接在第三反相器21B與從其提供高電壓VH的節點之間。第二電流源22B可以接收延遲控制電壓VC。第二電流源22B可以基於延遲控制電壓VC來改變第三反相器21B的上拉驅動力，以改變第二延遲單元20B的延遲量。第二反饋電流源23B可以耦接在第三反相器21B與從其提供高電壓VH的節點之間。第二反饋電流源23B可以接收從後續的延遲單元輸出的輸出信號OUT3。第二反饋電流源23B可以基於從後續的延遲單元輸出的輸出信號OUT3進一步改變第三反相器21B的上拉驅動力。在實施例中，第二反饋電流源23B可以進一步接收第一開關信號SW1。第二反饋電流源23B可以根據第一開關信號SW1選擇性地耦接至第三反相器21B。第二延遲單元20B可以進一步包括第四反相器24B。第四反相器24B可以反相驅動第二輸出信號OUT2以輸出第二延遲時脈信號DCLK2。
在一個實施例中，第二延遲單元20B可以進一步包括第二輔助電流源25B。第二輔助電流源25B可以耦接在第三反相器21B與從其提供高電壓VH的節點之間。第二輔助電流源25B可以接收延遲控制電壓VC。第二輔助電流源25B可以基於延遲控制電壓VC進一步改變第三反相器21B的上拉驅動力。在實施例中，第二輔助電流源25B可以進一步接收第二開關信號SW2。第二輔助電流源25B可以根據第二開關信號SW2選擇性地耦接至第三反相器21B。
第一反相器11B可以包括第一電晶體T31和第二電晶體T32。第一電晶體T31可以是P通道MOS電晶體。第二電晶體T32可以是N通道MOS電晶體。第一電流源12B可以包括第三電晶體T33。第三電晶體T33可以是P通道MOS電晶體。第一反饋電流源13B可以包括第四電晶體T34和第五電晶體T35。第四電晶體T34和第五電晶體T35中的每個可以是P通道MOS電晶體。第一輔助 電流源15B可以包括第六電晶體T36和第七電晶體T37。第六電晶體T36和第七電晶體T37中的每個可以是P通道MOS電晶體。第一電晶體T31可以在其閘極處接收輸入信號IN，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第一輸出節點ON1。第一輸出信號OUT1可以透過第一輸出節點ON1輸出。第二電晶體T32可以在其閘極處接收輸入信號IN，並且可以在其汲極處耦接至第一輸出節點ON1。第三電晶體T33可以在其閘極處接收延遲控制電壓VC，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第一電晶體T31的源極。第三電晶體T33可以基於延遲控制電壓VC來改變從其提供高電壓VH的節點流向第一電晶體T31的源極的電流量。第四電晶體T34可以在其閘極處接收第二輸出信號OUT2，並且可以在其源極處耦接至從其提供高電壓VH的節點。第五電晶體T35可以在其閘極處接收第一開關信號SW1，可以在其源極處耦接至第四電晶體T34的汲極，並且可以在其汲極處耦接至第一電晶體T31的源極。第四電晶體T34可以基於第二輸出信號OUT2進一步改變從其提供高電壓VH的節點流向第一電晶體T31的源極的電流量。第五電晶體T35可以基於第一開關信號SW1將第四電晶體T34選擇性地耦接至第一電晶體T31的源極。第六電晶體T36可以在其閘極處接收延遲控制電壓VC，並且可以在其源極處耦接至從其提供高電壓VH的節點。第七電晶體T37可以在其閘極處接收第二開關信號SW2，可以在其源極處耦接至第六電晶體T36的汲極，並且可以在其汲極處耦接至第一電晶體T31的源極。第六電晶體T36可以基於延遲控制電壓VC進一步改變從其提供高電壓VH的節點流向第一電晶體T31的源極的電流量。第七電晶體T37可以基於第二開關信號SW2將第六電晶體T36選擇性地耦接至第一電晶體T31的源極。
第三反相器21B可以包括第一電晶體T41和第二電晶體T42。第一電晶體T41可以是P通道MOS電晶體。第二電晶體T42可以是N通道MOS電晶體。第二電流源22B可以包括第三電晶體T43。第三電晶體T43可以是P通道MOS電晶體。第二反饋電流源23B可以包括第四電晶體T44和第五電晶體T45。第四電晶體T44和第五電晶體T45中的每個可以是P通道MOS電晶體。第二輔助電流源25B可以包括第六電晶體T46和第七電晶體T47。第六電晶體T46和第七電晶體T47中的每個可以是P通道MOS電晶體。第一電晶體T41可以在其閘極處接收第一輸出信號OUT1，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第二輸出節點ON2。第二輸出信號OUT2可以透過第二輸出節點ON2輸出。第二電晶體T42可以在其閘極處接收第一輸出信號OUT1，並且可以在其汲極處耦接至第二輸出節點ON2。第三電晶體T43可以在其閘極處接收延遲控制電壓VC，可以在其源極處耦接至從其提供高電壓VH的節點，並且可以在其汲極處耦接至第一電晶體T41的源極。第三電晶體T43可以基於延遲控制電壓VC來改變從其提供高電壓VH的節點流向第一電晶體T41的源極的電流量。第四電晶體T44可以在其閘極處接收從後續的延遲單元輸出的輸出信號OUT3，並且可以在其源極處耦接至從其提供高電壓VH的節點。第五電晶體T45可以在其閘極處接收第一開關信號SW1，可以在其源極處耦接至第四電晶體T44的汲極，並且可以在其汲極處耦接至第一電晶體T41的源極。第四電晶體T44可以基於第二輸出信號OUT2進一步改變從其提供高電壓VH的節點流向第一電晶體T41的源極的電流量。第五電晶體T45可以基於第一開關信號SW1將第四電晶體T44選擇性地耦接至第一電晶體T41的源極。第六電晶體T46可以在其閘極處接收延遲控制電壓VC，並且可以在其源極處耦接至從其提供高 電壓VH的節點。第七電晶體T47可以在其閘極處接收第二開關信號SW2，可以在其源極處耦接至第六電晶體T46的汲極，並且可以在其汲極處耦接至第一電晶體T41的源極。第六電晶體T46可以基於延遲控制電壓VC進一步改變從其提供高電壓VH的節點流向第一電晶體T41的源極的電流量。第七電晶體T47可以基於第二開關信號SW2將第六電晶體T46選擇性地耦接至第一電晶體T41的源極。
參照圖10C，延遲線1000C可以包括第一延遲單元10C和第二延遲單元20C。第一延遲單元10C可以將輸入信號IN反相，以生成第一輸出信號OUT1。第一延遲單元10C可以反相驅動第一輸出信號OUT1，以輸出第一延遲時脈信號DCLK1。第二延遲單元20C可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第二延遲單元20C可以反相驅動第二輸出信號OUT2，以輸出第二延遲時脈信號DCLK2。第一延遲單元10C用以根據輸入信號IN來上拉第一輸出信號OUT1的上拉驅動力可以基於上拉延遲控制電壓VCP和第二輸出信號OUT2而改變。第一延遲單元10C用以根據輸入信號IN來下拉第一輸出信號OUT1的下拉驅動力可以基於下拉延遲控制電壓VCN和第二輸出信號OUT2而改變。第二延遲單元20C用以根據第一輸出信號OUT1來上拉第二輸出信號OUT2的上拉驅動力可以基於上拉延遲控制電壓VCP和從後續的延遲單元輸出的輸出信號OUT3而改變，該後續的延遲單元被佈置在第二延遲單元20C之後並且被配置為接收第二輸出信號OUT2。第二延遲單元20C用以根據第一輸出信號OUT1來下拉第二輸出信號OUT2的下拉驅動力可以基於下拉延遲控制電壓VCN和從後續的延遲單元輸出的輸出信號OUT3而改變。第一延遲單元10C可以包括第一反相器11C、第一電流源12C、第二電流源13C、第一反饋電流源14C和第二反 饋電流源15C。第一延遲單元10C可以進一步包括第二反相器16C、第一輔助電流源17C和第二輔助電流源18C。第二延遲單元20C可以包括第三反相器21C、第三電流源22C、第四電流源23C、第三反饋電流源24C和第四反饋電流源25C。第二延遲單元20C可以進一步包括第四反相器26C、第三輔助電流源27C和第四輔助電流源28C。可以透過合併分別在圖10A和圖10B中示出的延遲線1000A和1000B的配置來配置延遲線1000C。
第一反相器11C可以接收輸入信號IN並且可以將輸入信號IN反相，以生成第一輸出信號OUT1。第一電流源12C可以耦接在第一反相器11C和從其提供高電壓VH的節點之間。第一電流源12C可以接收上拉延遲控制電壓VCP。第一電流源12C可以基於上拉延遲控制電壓VCP來改變第一反相器11C的上拉驅動力，以改變第一延遲單元10C的延遲量。第二電流源13C可以耦接在第一反相器11C與從其提供低電壓VL的節點之間。第二電流源13C可以接收下拉延遲控制電壓VCN。第二電流源13C可以基於下拉延遲控制電壓VCN來改變第一反相器11C的下拉驅動力，以改變第一延遲單元10C的延遲量。第一反饋電流源14C可以耦接在第一反相器11C和從其提供高電壓VH的節點之間。第一反饋電流源14C可以接收第二輸出信號OUT2。第一反饋電流源14C可以基於第二輸出信號OUT2進一步改變第一反相器11C的上拉驅動力。在實施例中，第一反饋電流源14C可以進一步接收第一開關信號SW1的互補信號SW1B。第一反饋電流源14C可以根據互補信號SW1B選擇性地耦接至第一反相器11C。第二反饋電流源15C可以接收第二輸出信號OUT2。第二反饋電流源15C可以耦接在第一反相器11C與從其提供低電壓VL的節點之間。第二反饋電流源15C可以基於第二輸出信號OUT2進一步改變第一反相器11C的下拉驅動力。在實施例中，第二反饋 電流源15C可以進一步接收第一開關信號SW1。第二反饋電流源15C可以根據第一開關信號SW1選擇性地耦接至第一反相器11C。第二反相器16C可以反相驅動第一輸出信號OUT1以輸出第一延遲時脈信號DCLK1。第一輔助電流源17C可以耦接在第一反相器11C和從其提供高電壓VH的節點之間。第一輔助電流源17C可以接收上拉延遲控制電壓VCP。第一輔助電流源17C可以基於上拉延遲控制電壓VCP進一步改變第一反相器11C的上拉驅動力。在實施例中，第一輔助電流源17C可以進一步接收第二開關信號SW2的互補信號SW2B。第一輔助電流源17C可以根據互補信號SW2B選擇性地耦接至第一反相器11C。第二輔助電流源18C可以耦接在第一反相器11C和從其提供低電壓VL的節點之間。第二輔助電流源18C可以接收下拉延遲控制電壓VCN。第二輔助電流源18C可以基於下拉延遲控制電壓VCN進一步改變第一反相器11C的下拉驅動力。在實施例中，第二輔助電流源18C可以進一步接收第二開關信號SW2。第二輔助電流源18C可以根據第二開關信號SW2選擇性地耦接至第一反相器11C。
第三反相器21C可以接收第一輸出信號OUT1，並且可以將第一輸出信號OUT1反相，以生成第二輸出信號OUT2。第三電流源22C可以耦接在第二反相器21C與從其提供高電壓VH的節點之間。第三電流源22C可以接收上拉延遲控制電壓VCP。第三電流源22C可以基於上拉延遲控制電壓VCP來改變第二反相器21C的上拉驅動力，以改變第二延遲單元20C的延遲量。第四電流源23C可以耦接在第三反相器21C與從其提供低電壓VL的節點之間。第四電流源23C可以接收下拉延遲控制電壓VCN。第四電流源23C可以基於下拉延遲控制電壓VCN來改變第三反相器21C的下拉驅動力，以改變第二延遲單元20C的延遲量。第三反饋電流源24C可以耦接在第三反相器21C與從其提供高電壓VH的 節點之間。第三反饋電流源24C可以接收從後續的延遲單元輸出的輸出信號OUT3。第三反饋電流源24C可以基於從後續的延遲單元輸出的輸出信號OUT3進一步改變第三反相器21C的上拉驅動力。在實施例中，第三反饋電流源24C可以進一步接收第一開關信號SW1的互補信號SW1B。第三反饋電流源24C可以根據互補信號SW1B選擇性地耦接至第三反相器21C。第四反饋電流源25C可以接收從後續的延遲單元輸出的輸出信號OUT3。第四反饋電流源25C可以耦接在第三反相器21C與從其提供低電壓VL的節點之間。第四反饋電流源25C可以基於從後續的延遲單元輸出的輸出信號OUT3進一步改變第三反相器21C的下拉驅動力。在實施例中，第四反饋電流源25C可以進一步接收第一開關信號SW1。第四反饋電流源25C可以根據第一開關信號SW1選擇性地耦接至第三反相器21C。第四反相器26C可以反相驅動第二輸出信號OUT2以輸出第二延遲時脈信號DCLK2。第三輔助電流源27C可以耦接在第三反相器21C和從其提供高電壓VH的節點之間。第三輔助電流源27C可以接收上拉延遲控制電壓VCP。第三輔助電流源27C可以基於上拉延遲控制電壓VCP進一步改變第三反相器21C的上拉驅動力。在實施例中，第三輔助電流源27C可以進一步接收第二開關信號SW2的互補信號SW2B。第三輔助電流源27C可以根據互補信號SW2B選擇性地耦接至第三反相器21C。第四輔助電流源28C可以耦接在第三反相器21C與從其提供低電壓VL的節點之間。第四輔助電流源28C可以接收下拉延遲控制電壓VCN。第四輔助電流源28C可以基於下拉延遲控制電壓VCN進一步改變第三反相器21C的下拉驅動力。在實施例中，第四輔助電流源28C可以進一步接收第二開關信號SW2。第四輔助電流源28C可以根據第二開關信號SW2選擇性地耦接至第三反相器21C。
圖11是示出根據實施例的半導體裝置1100的配置的圖。參照圖11，半導體裝置1100可以接收時脈信號CLK，並且可以對時脈信號CLK執行延遲鎖定操作，以生成多個內部時脈信號。半導體裝置1100可以包括延遲鎖定環電路，以便從時脈信號CLK生成多個內部時脈信號。半導體裝置1100可以包括時脈接收器1110、分頻電路1120、第一延遲鎖定環1130、第二延遲鎖定環1140和時脈生成電路1150。時脈接收器1110可以接收從半導體裝置1100的外部提供的時脈信號CLK。時脈接收器1110可以緩衝時脈信號CLK以輸出經緩衝的時脈信號CLKR。分頻電路1120可以接收經緩衝的時脈信號CLKR和頻率資訊信號EN。頻率資訊信號EN可以具有關於半導體裝置1100是以相對高的頻率還是以相對低的頻率進行操作的資訊。例如，當半導體裝置1100以高頻操作時，可以賦能頻率資訊信號EN。例如，當半導體裝置1100以比所述高頻低的低頻工作時，頻率資訊信號EN可以被去能。分頻電路1120可以接收經緩衝的時脈信號CLKR，並且可以對經緩衝的時脈信號CLKR進行分頻，以生成經分頻的時脈信號ICLK。分頻電路1120可以提供經分頻的時脈信號ICLK作為參考時脈信號。分頻電路1120可以基於頻率資訊信號EN選擇性地輸出經緩衝的時脈信號CLKR。例如，當頻率資訊信號EN被去能時，分頻電路1120可以將經分頻的時脈信號ICLK以及經緩衝的時脈信號CLKR一起輸出給第一延遲鎖定環1130。
第一延遲鎖定環1130可以是包括至少一個數位控制延遲線的數位延遲鎖定環。第一延遲鎖定環1130可以接收參考時脈信號、頻率資訊信號EN、第一輸出時脈信號ICLKD1和第二輸出時脈信號ICLKD2。第一延遲鎖定環1130可以基於參考時脈信號以及基於頻率資訊信號EN在第一輸出時脈信號ICLKD1和第二輸出時脈信號ICLKD2之間選擇的一個信號來執行延遲鎖定操 作。第一延遲鎖定環1130可以接收從分頻電路1120生成的經分頻的時脈信號ICLK作為參考時脈信號。第一延遲鎖定環1130可以延遲參考時脈信號，以生成第一延遲鎖定時脈信號CLKDLL1。第一延遲鎖定環1130可以延遲經緩衝的時脈信號CLKR，以生成第二延遲鎖定時脈信號CLKDLL2。當頻率資訊信號EN被賦能時，第一延遲鎖定環1130可以基於第一輸出時脈信號ICLKD1和經分頻的時脈信號ICLK執行延遲鎖定操作，並且可以延遲經分頻的時脈信號ICLK，以生成第一延遲鎖定時脈信號CLKDLL1。當頻率資訊信號EN被去能時，第一延遲鎖定環1130可以基於第二輸出時脈信號ICLKD2和經分頻的時脈信號ICLK執行延遲鎖定操作，並且可以延遲經緩衝的時脈信號CLKR，以生成第二延遲鎖定時脈信號CLKDLL2。
第二延遲鎖定環1140可以是包括電壓控制延遲線的類比延遲鎖定環。第二延遲鎖定環1140可以接收第一延遲鎖定時脈信號CLKDLL1，以生成第一輸出時脈信號ICLKD1。第二延遲鎖定環1140可以基於第一延遲鎖定時脈信號CLKDLL1和第一輸出時脈信號ICLKD1對第一延遲鎖定時脈信號CLKDLL1執行延遲鎖定操作，以生成第一輸出時脈信號ICLKD1。第二延遲鎖定環1140可以延遲第一延遲鎖定時脈信號CLKDLL1，以生成第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1。可以提供第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1中的一個作為第一輸出時脈信號ICLKD1。
時脈生成電路1150可以接收第二延遲鎖定時脈信號CLKDLL2。時脈生成電路1150可以基於第二延遲鎖定時脈信號CLKDLL2來生成第二輸出時脈信號ICLKD2。時脈生成電路1150可以從第二延遲鎖定時脈信號CLKDLL2 生成第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。可以提供第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2中的一個作為第二輸出時脈信號ICLKD2。時脈生成電路1150可以進一步接收頻率資訊信號EN。基於頻率資訊信號EN，時脈生成電路1150可以輸出第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1與第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2之中的一組作為多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD。當頻率資訊信號EN被賦能時，時脈生成電路1150可以輸出第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1作為多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD。當頻率資訊信號EN被去能時，時脈生成電路1150可以輸出第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2作為多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD。
當半導體裝置1100以高頻操作時，頻率資訊信號EN可以被賦能，並且可以透過第一延遲鎖定環1130和第二延遲鎖定環1140執行延遲鎖定操作。分頻電路1120可以將經緩衝的時脈信號CLKR分頻，以輸出經分頻的時脈信號ICLK作為參考時脈信號。第一延遲鎖定環1130可以基於經分頻的時脈信號ICLK和第一輸出時脈信號ICLKD1執行延遲鎖定操作，以生成第一延遲鎖定時脈信號CLKDLL1。當第一延遲鎖定環1130的延遲鎖定操作完成時，第二延遲鎖定環1140可以對從第一延遲鎖定環1130提供的第一延遲鎖定時脈信號CLKDLL1執行延遲鎖定操作。第二延遲鎖定環1140可以對第一延遲鎖定時脈信號CLKDLL1執行延遲鎖定操作，以生成第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1。時脈生成電路1150可以輸出從第二延遲鎖 定環1140輸出的第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1作為多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD。
當半導體裝置1100以低頻操作時，可以去能頻率資訊信號EN，並且可以透過第一延遲鎖定環1130執行延遲鎖定操作。分頻電路1120可以輸出經分頻的時脈信號ICLK作為參考時脈信號，並且可以將經緩衝的時脈信號CLKR與經分頻的時脈信號ICLK一起輸出。第一延遲鎖定環1130可以基於經分頻的時脈信號ICLK和第二輸出時脈信號ICLKD2執行延遲鎖定操作，並且可以延遲經緩衝的時脈信號CLKR，以生成第二延遲鎖定時脈信號CLKDLL2。當第一延遲鎖定環1130的延遲鎖定操作完成時，時脈生成電路1150可以從第一延遲鎖定環1130接收第二延遲鎖定時脈信號CLKDLL2。時脈生成電路1150可以基於第二延遲鎖定時脈信號CLKDLL2生成第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。時脈生成電路1150可以輸出第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2作為多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD。
分頻電路1120可以包括時脈分頻器1121和閘控電路1122。時脈分頻器1121可以接收經緩衝的時脈信號CLKR，並且可以對經緩衝的時脈信號CLKR進行分頻。例如，時脈分頻器1121可以將經緩衝的時脈信號CLKR以2分頻，以生成四個經分頻的時脈信號。時脈分頻器1121可以輸出四個經分頻的時脈信號之一作為參考時脈信號。例如，時脈分頻器1121可以輸出一個經分頻的時脈信號ICLK作為參考時脈信號，該經分頻的時脈信號ICLK在四個經分頻的時脈信號之中具有與經緩衝的時脈信號CLKR的相位相對應的相位。閘控電路1122可以基於頻率資訊信號EN選擇性地輸出經緩衝的時脈信號CLKR。閘控電 路1122可以接收經緩衝的時脈信號CLKR以及頻率資訊信號EN的互補信號ENB。閘控電路1122可以透過頻率資訊信號EN的互補信號ENB來閘控經緩衝的時脈信號CLKR。閘控電路1122可以包括及閘。當去能頻率資訊信號EN或賦能頻率資訊信號EN的互補信號ENB時，閘控電路1122可以將經緩衝的時脈信號CLKR輸出到第一延遲鎖定環1130。
第一延遲鎖定環1130可以包括高頻延遲線1131、低頻延遲線1132、複製器1133、第一相位檢測器1134和延遲控制器1135。每個高頻延遲線1131和低頻延遲線1132可以是數位控制延遲線。高頻延遲線1131可被稱為高頻數位控制延遲線，低頻延遲線1132可被稱為低頻數位控制延遲線。高頻延遲線1131可以接收經分頻的時脈信號ICLK、延遲控制信號DC和頻率資訊信號EN。當賦能頻率資訊信號EN時，高頻延遲線1131可以基於延遲控制信號DC來延遲經分頻的時脈信號ICLK，以生成第一延遲鎖定時脈信號CLKDLL1。當去能頻率資訊信號EN時，高頻延遲線1131可以被停用(deactivated)。低頻延遲線1132可以接收經緩衝的時脈信號CLKR和延遲控制信號DC。低頻延遲線1132可以基於延遲控制信號DC來延遲經緩衝的時脈信號CLKR，以生成第二延遲鎖定時脈信號CLKDLL2。
複製器1133可以接收第一輸出時脈信號ICLKD1和第二輸出時脈信號ICLKD2之中的一個。當頻率資訊信號EN被賦能時，複製器1133可以接收第一輸出時脈信號ICLKD1，並且可以將第一輸出時脈信號ICLKD1延遲建模的延遲時間的量，以生成第一反饋時脈信號FBCLK1。當頻率資訊信號EN被去能時，複製器1133可以接收第二輸出時脈信號ICLKD2，並且可以將第二輸出時脈信號ICLKD2延遲建模的延遲時間的量，以生成第一反饋時脈信號FBCLK1。 在實施例中，複製器1133可以被修改為接收從內部時脈生成電路1150輸出的多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD中的一個，而不管頻率資訊信號EN如何。例如，可以修改複製器1133，以接收內部時脈信號ICLKD，該內部時脈信號ICLKD具有與多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD之中的第一輸出時脈信號ICLKD1和第二輸出時脈信號ICLKD2相對應的相位。
第一相位檢測器1134可以比較被提供作為參考時脈信號的經分頻的時脈信號ICLK與第一反饋時脈信號FBCLK1之間的相位，以生成第一相位檢測信號PD1。延遲控制器1135可以基於第一相位檢測信號PD1來生成延遲控制信號DC。延遲控制器1135可以根據第一相位檢測信號PD1的邏輯位準來增大或減小延遲控制信號DC的值。延遲控制信號DC可以被共同地提供給高頻延遲線1131和低頻延遲線1132。高頻延遲線1131和低頻延遲線1132的延遲量可以基於延遲控制信號DC而設置。
第一延遲鎖定環1130可以進一步包括時脈選擇器1136。時脈選擇器1136可以接收第一輸出時脈信號ICLKD1、第二輸出時脈信號ICLKD2和頻率資訊信號EN。時脈選擇器1136可以基於頻率資訊信號EN來接收第一輸出時脈信號ICLKD1和第二輸出時脈信號ICLKD2之中的一個。時脈選擇器1136可以耦接至複製器1133。從時脈選擇器1136輸出的時脈信號可以被輸入到複製器1133。當頻率資訊信號EN被賦能時，時脈選擇器1136可以輸出第一輸出時脈信號ICLKD1到複製器1133。當頻率資訊信號EN被去能時，時脈選擇器1136可以將第二輸出時脈信號ICLKD2輸出到複製器1133。
第二延遲鎖定環1140可以包括電壓控制延遲線1141、校準電路1142、第二相位檢測器1143和電荷泵1144。電壓控制延遲線1141可以接收第一延遲鎖定時脈信號CLKDLL1和延遲控制電壓VC。電壓控制延遲線1141可以基於延遲控制電壓VC來延遲第一延遲鎖定時脈信號CLKDLL1，以生成第一輸出時脈信號ICLKD1和第二反饋時脈信號FBCLK2。電壓控制延遲線1141可以延遲第一延遲鎖定時脈信號CLKDLL1，以生成除第一輸出時脈信號ICLKD1之外的第一組多個輸出時脈信號QCLKD1、IBCLKD1和QBCLKD1。校準電路1142可以接收第一輸出時脈信號ICLKD1和第二反饋時脈信號FBCLK2。校準電路1142可以檢測第一輸出時脈信號ICLKD1和第二反饋時脈信號FBCLK2的相位。校準電路1142可以延遲第一輸出時脈信號ICLKD1，以生成延遲的參考時脈信號REFD。校準電路1142可以延遲第二反饋時脈信號FBCLK2，以生成延遲的反饋時脈信號FEBD。校準電路1142可以補償第一輸出時脈信號ICLKD1和第二反饋時脈信號FBCLK2之間的相位誤差，該相位誤差可以由於第二延遲鎖定環1140的配置而發生。因此，第二延遲鎖定環1140執行精確的延遲鎖定操作。圖4所示的校準電路420可以被應用為校準電路1142。第二相位檢測器1143可以接收延遲的參考時脈信號REFD和延遲的反饋時脈信號FEBD。第二相位檢測器1143可以檢測延遲的參考時脈信號REFD和延遲的反饋時脈信號FEBD的相位，以生成第二相位檢測信號PD2。第二相位檢測信號PD2可以包括上升信號UP和下降信號DN。電荷泵1144可以接收第二相位檢測信號PD2。電荷泵1144可以基於第二相位檢測信號PD2生成延遲控制電壓VC。電荷泵1144可以基於上升信號UP來升高延遲控制電壓VC的電壓位準，並且可以基於下降信號DN來降低延遲控制電壓VC的電壓位準。
時脈生成電路1150可以包括多相時脈生成器1151和時脈選擇器1152。多相時脈生成器1151可以接收第二延遲鎖定時脈信號CLKDLL2。多相時脈生成器1151可以從第二延遲鎖定時脈信號CLKDLL2生成第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。多相時脈生成器1151可以對第二延遲鎖定時脈信號CLKDLL2的相位進行分頻，並且對第二延遲鎖定時脈信號CLKDLL2的頻率進行分頻，以生成其間具有預定相位差的第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。儘管未示出，但是多相時脈生成器1151可以包括諸如分相器、分頻器等的配置。時脈選擇器1152可以接收頻率資訊信號EN、第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1以及第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。基於頻率資訊信號EN，時脈選擇器1152可以輸出第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1以及第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2之中的一組作為多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD。當頻率資訊信號EN被賦能時，時脈選擇器1152可以輸出第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1作為多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD。當頻率資訊信號EN被去能時，時脈選擇器1152可輸出第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2作為多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD。
半導體裝置1100可以包括命令接收器1210、命令解碼器1220、命令延遲線1230、時脈生成複製器1240、延遲單元複製器1250、命令選擇器1260和同步電路1270。命令接收器1210可以接收從半導體裝置1100的外部提供 的命令信號CMD。命令信號CMD可以是用於控制半導體裝置1100執行各種操作的控制信號。命令信號CMD可以包括不同種類的多個信號。命令解碼器1220可以對透過命令接收器1210提供的命令信號CMD進行解碼，以生成內部命令信號ICMD。命令解碼器1220可以基於命令信號CMD生成各種內部命令信號ICMD。例如，內部命令信號ICMD可以包括但不限於啟動命令信號(active command signal)、預充電命令信號、讀取命令信號、寫入命令信號、片上終止命令信號、刷新命令信號等等。命令解碼器1220可以基於經緩衝的時脈信號CLKR來鎖存透過命令接收器1210提供的命令信號CMD。命令解碼器1220可以解碼鎖存的命令信號，以生成內部命令信號ICMD。
命令延遲線1230可以接收內部命令信號ICMD和延遲控制信號DC。命令延遲線1230可以基於延遲控制信號DC來延遲內部命令信號ICMD，以生成延遲的命令信號DCMD。可以基於延遲控制信號DC來設置命令延遲線1230的延遲量。命令延遲線1230可以具有與高頻延遲線1131和/或低頻延遲線1132基本相同的配置。由於命令延遲線1230、頻率延遲線1131和低頻延遲線1132共同接收延遲控制信號DC，命令延遲線1230的延遲量可以被設置為與高頻延遲線1131的延遲量和/或低頻延遲線1132的延遲量基本相同。內部命令信號ICMD可以透過命令延遲線1230被延遲與透過高頻延遲線1131或低頻延遲線1132來延遲經分頻的時脈信號ICLK或經緩衝的時脈信號CLKR的時間同樣的時間。
時脈生成複製器1240可以延遲所述延遲的命令信號DCMD，以生成額外延遲的命令信號。時脈生成複製器1240可以是時脈生成電路1150所建模成的電路。時脈生成複製器1240可以將延遲的命令信號DCMD進一步延遲如下時間：該時間是時脈生成電路1150生成第二組多個輸出時脈信號ICLKD2、 QCLKD2、IBCLKD2和QBCLKD2所花費的時間。時脈生成電路1150可以從透過低頻延遲線1132延遲的第二延遲鎖定時脈信號CLKDLL2來生成第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2。因此，時脈生成複製器1240可以將延遲的命令信號DCMD延遲如下時間：該時間是從第二延遲鎖定時脈信號CLKDLL2生成第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2所花費的時間，從而將從時脈生成複製器1240輸出的命令信號的時序匹配於該第二組多個輸出時脈信號ICLKD2、QCLKD2、IBCLKD2和QBCLKD2的相位。
延遲單元複製器1250可以是配置電壓控制延遲線1141的多個延遲單元中的至少一個所建模成的電路。延遲單元複製器1250中包括的多個延遲單元可以對應於用於從第一延遲鎖定時脈信號CLKDLL1生成第一輸出時脈信號ICLKD1的多個延遲單元。例如，當第一延遲鎖定時脈信號CLKDLL1透過一個延遲單元被延遲以被生成作為電壓控制延遲線1141內的第一輸出時脈信號ICLKD1時，延遲單元複製器1250可以被配置為包括一個延遲單元。延遲單元複製器1250可以接收延遲的命令信號DCMD和延遲控制信號DC，並且可以基於延遲控制電壓VC將延遲的命令信號DCMD延遲，以生成額外延遲的命令信號。透過高頻延遲線1131延遲的第一延遲鎖定時脈信號CLKDLL1可以透過第二延遲鎖定環1140的電壓控制延遲線1141進一步延遲。延遲單元複製器1250可以將延遲的命令信號DCMD延遲如下時間：該時間是從第一延遲鎖定時脈信號CLKDLL1生成第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1所花費的時間，從而使從延遲單元複製器1250輸出的命令信號的時 序匹配於該第一組多個輸出時脈信號ICLKD1、QCLKD1、IBCLKD1和QBCLKD1的相位。
命令選擇器1260可以接收來自時脈生成複製器1240的輸出信號、來自延遲單元複製器1250的輸出信號以及頻率資訊信號EN。基於頻率資訊信號EN，命令選擇器1260可以輸出時脈生成複製器1240的輸出信號與延遲單元複製器1250的輸出信號之中的一個作為異步命令信號ASCMD。當頻率資訊信號EN被賦能時，命令選擇器1260可以輸出來自延遲單元複製器1250的輸出信號作為異步命令信號ASCMD。當頻率資訊信號EN被去能時，命令選擇器1260可以輸出來自時脈生成複製器1240的輸出信號作為異步命令信號ASCMD。
同步電路1270可以接收異步命令信號ASCMD以及多個內部時脈信號ICLKD、QCLKD、IBCLKD和QBCLKD中的一個。例如，同步電路1270可以接收內部時脈信號ICLKD。同步電路1270可以改變異步命令信號ASCMD的域。同步電路1270可以將異步命令信號ASCMD與內部時脈信號ICLKD同步，以輸出同步命令信號SCMD。同步電路1270可以將異步命令信號ASCMD轉換為與內部時脈信號ICLKD同步的同步命令信號SCMD。半導體裝置1100的內部電路可以利用同步命令信號SCMD。在實施例中，可以修改同步電路1270，以生成與內部時脈信號QCLKD同步的同步命令信號SCMD。
儘管以上已經描述了特定實施例，但是本發明所屬技術領域中具有通常知識者將理解，所描述的實施例僅是示例性的。因此，不應基於所描述的實施例來限制延遲線、延遲鎖定環電路以及使用它們的半導體裝置。不同的是，當結合以上描述和附圖時，本文描述的延遲線、延遲鎖定環電路和使用它們的半導體裝置應當僅根據所附申請專利範圍來限制。
100:半導體裝置
110:時脈接收器
120:延遲鎖定環電路
121:第一延遲鎖定環
122:第二延遲鎖定環
130:分頻電路
CLK:時脈信號
CLKB:互補信號
CLKDLL:延遲鎖定時脈信號
CLKR:經緩衝的時脈信號
IBCLK:第三經分頻的時脈信號
IBCLKD:第三內部時脈信號
ICLK:第一經分頻的時脈信號
ICLKD:第一內部時脈信號
QBCLK:第四經分頻的時脈信號
QBCLKD:第四內部時脈信號
QCLK:第二經分頻的時脈信號
QCLKD:第二內部時脈信號
VREF:參考電壓

Claims (14)

  1. 一種延遲鎖定環電路，包括：第一延遲鎖定環，其被配置為透過基於參考時脈信號和由所述第一延遲鎖定環基於內部時脈信號生成的第一反饋時脈信號延遲所述參考時脈信號，來生成延遲鎖定時脈信號；和第二延遲鎖定環，其被配置為透過基於所述延遲鎖定時脈信號以及由所述第二延遲鎖定環基於所述內部時脈信號生成的第二反饋時脈信號，延遲所述延遲鎖定時脈信號，來生成所述內部時脈信號。
  2. 如請求項1所述的延遲鎖定環電路，其中，所述第一延遲鎖定環包括：第一延遲線，其被配置為基於延遲控制信號來延遲所述參考時脈信號，以生成所述延遲鎖定時脈信號；複製器，其被配置為將所述內部時脈信號延遲經建模的延遲時間，以生成所述第一反饋時脈信號；第一相位檢測器，其被配置為比較所述參考時脈信號和所述第一反饋時脈信號之間的相位以生成第一相位檢測信號；和延遲控制器，其被配置為基於所述第一相位檢測信號來生成所述延遲控制信號。
  3. 如請求項2所述的延遲鎖定環電路，其中，所述延遲控制信號是具有多個位元的數位碼信號。
  4. 如請求項1所述的延遲鎖定環電路，其中，所述第二延遲鎖定環包括： 第二延遲線，其被配置為基於延遲控制電壓來延遲所述延遲鎖定時脈信號，以生成所述內部時脈信號和所述第二反饋時脈信號；第二相位檢測器，其被配置為比較所述內部時脈信號和所述第二反饋時脈信號之間的相位，以生成第二相位檢測信號；和電荷泵，其被配置為基於所述第二相位檢測信號來生成所述延遲控制電壓。
  5. 如請求項4所述的延遲鎖定環電路，其中，所述延遲控制電壓是類比信號。
  6. 如請求項1所述的延遲鎖定環電路，其中，所述第二延遲鎖定環包括：第二延遲線，其被配置為基於延遲控制電壓來延遲所述延遲鎖定時脈信號，以生成所述內部時脈信號和所述第二反饋時脈信號；校準電路，其被配置為基於所述內部時脈信號和所述第二反饋時脈信號的相位，而從所述內部時脈信號生成延遲的參考時脈信號以及從所述第二反饋時脈信號生成延遲的反饋時脈信號；第二相位檢測器，其被配置為檢測所述內部時脈信號和所述延遲的反饋時脈信號的相位，以生成第二相位檢測信號；和電荷泵，其被配置為基於所述第二相位檢測信號來生成所述延遲控制電壓。
  7. 如請求項6所述的延遲鎖定環電路，其中，當所述第二反饋時脈信號具有相對於所述內部時脈信號的滯後相位時，所述校準電路將所述內部時脈信號延遲第一時間以生成所述延遲 的參考時脈信號，並且將所述第二反饋時脈信號延遲第二時間以生成所述延遲的反饋時脈信號，所述第二時間大於所述第一時間，以及其中，當所述第二反饋時脈信號具有相對於所述內部時脈信號的超前相位時，所述校準電路將所述內部時脈信號延遲所述第二時間以生成所述延遲的參考時脈信號，並且將所述第二反饋時脈信號延遲所述第一時間以生成所述延遲的反饋時脈信號。
  8. 如請求項6所述的延遲鎖定環電路，其中，所述校準電路包括：時序偏移檢測器，其被配置為檢測所述內部時脈信號和所述第二反饋時脈信號的相位，以生成第一相位調節信號和第二相位調節信號；校準信號生成器，其被配置為基於所述第一相位調節信號和所述第二相位調節信號來生成校準信號；和延遲調節器，其被配置為基於所述校準信號的部分來延遲所述內部時脈信號以生成所述延遲的參考時脈信號，並且基於所述校準信號的剩餘部分來延遲所述第二反饋時脈信號以生成所述延遲的反饋時脈信號。
  9. 如請求項8所述的延遲鎖定環電路，其中，所述時序偏移檢測器檢測所述內部時脈信號和所述第二反饋時脈信號的相位，以生成第一偏移檢測信號和第二偏移檢測信號，並根據所述第一偏移檢測信號和所述第二偏移檢測信號的邏輯位準是否在與單位循環的至少兩倍對應的時間上保持在相同的邏輯位準，來生成所述第一相位調節信號和所述第二相位調節信號。
  10. 如請求項8所述的延遲鎖定環電路，其中，所述時序偏移檢測器包括： 偏移檢測器，其被配置為檢測所述內部時脈信號和所述第二反饋時脈信號的相位，以生成第一偏移檢測信號和第二偏移檢測信號；濾波器，其被配置為：與第一時脈信號同步地從所述第一偏移檢測信號生成第一偶數信號以及從所述第二偏移檢測信號生成第二偶數信號，與具有相對於所述第一時脈信號的滯後相位的第二時脈信號同步地從所述第一偏移檢測信號生成第一奇數信號以及從所述第二偏移檢測信號生成第二奇數信號，以及基於所述第一偶數信號、所述第二偶數信號、所述第一奇數信號和所述第二奇數信號生成第一相位資訊信號和第二相位資訊信號；和相位調節信號生成器，其被配置為基於所述第一相位資訊信號生成所述第一相位調節信號並基於所述第二相位資訊信號生成所述第二相位調節信號。
  11. 如請求項8所述的延遲鎖定環電路，其中，所述延遲調節器包括：第一可變延遲器，其基於所述校準信號的一部分來設置延遲量，所述第一可變延遲器被配置為延遲所述內部時脈信號，以生成所述延遲的參考時脈信號；和第二可變延遲器，其基於所述校準信號的其餘部分來設置延遲量，所述第二可變延遲器被配置為延遲所述第二反饋時脈信號，以生成延遲的反饋時脈信號。
  12. 如請求項6所述的延遲鎖定環電路，其中所述第二延遲線包括至少第一延遲單元和第二延遲單元， 其中，所述第一延遲單元被配置為將輸入信號反相，以生成第一輸出信號，所述第二延遲單元被配置為將所述第一輸出信號反相，以生成第二輸出信號，以及其中，基於所述延遲控制電壓和所述第二輸出信號來調節所述第一延遲單元用以下拉所述第一輸出信號的驅動力。
  13. 如請求項6所述的延遲鎖定環電路，其中所述第二延遲線包括至少第一延遲單元和第二延遲單元，其中，所述第一延遲單元被配置為將輸入信號反相，以生成第一輸出信號，所述第二延遲單元被配置為將所述第一輸出信號反相，以生成第二輸出信號，以及其中，基於所述延遲控制電壓和所述第二輸出信號來調節所述第一延遲單元用以上拉所述第一輸出信號的驅動力。
  14. 如請求項6所述的延遲鎖定環電路，其中所述第二延遲線包括至少第一延遲單元和第二延遲單元，所述延遲控制電壓包括上拉控制電壓和下拉控制電壓，其中，所述第一延遲單元被配置為將輸入信號反相，以生成第一輸出信號，所述第二延遲單元被配置為將所述第一輸出信號反相，以生成第二輸出信號，以及其中，基於所述上拉控制電壓和所述第二輸出信號來調節所述第一延遲單元用以上拉所述第一輸出信號的驅動力，以及基於所述下拉控制電壓和所述第二輸出信號來調節所述第一延遲單元用以下拉所述第一輸出信號的驅動力。
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