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KR102815209B1 - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

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KR102815209B1
KR102815209B1 KR1020200140154A KR20200140154A KR102815209B1 KR 102815209 B1 KR102815209 B1 KR 102815209B1 KR 1020200140154 A KR1020200140154 A KR 1020200140154A KR 20200140154 A KR20200140154 A KR 20200140154A KR 102815209 B1 KR102815209 B1 KR 102815209B1
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Abstract

제안 발명의 실시예는 반도체 메모리 장치에 관한 것으로, 제 1 제어 신호에 따라 커맨드/어드레스 신호를 입력받아 제 1 버퍼드 신호를 출력하는 제 1 버퍼 회로; 제 2 제어 신호에 따라 상기 제 1 버퍼드 신호를 지연시켜 내부 커맨드/어드레스로 출력하는 제 1 셋업/홀드 회로; 제 3 제어 신호 및 내부 클럭에 따라 상기 내부 커맨드/어드레스를 디코딩하여 내부 신호들을 생성하는 커맨드 디코더; 및 클럭 인에이블 신호를 지연시켜 상기 제 1 내지 제 3 제어 신호를 생성하며, 파워다운 모드의 진입 시 상기 제 1 내지 제 3 제어 신호가 제 1 순서로 비활성화되도록 제어하고, 파워다운 모드의 탈출 시, 상기 제 1 내지 제 3 제어 신호가 상기 제 1 순서와는 다른 제 2 순서로 활성화되도록 제어하는 타이밍 컨트롤러를 포함할 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 비동기식 파워다운 모드를 지원하는 반도체 메모리 장치에 관한 것이다.
각종 반도체 장치들은 내부에서 소비되는 전류 소모를 줄이기 위한 파워다운 모드를 구비한다. 반도체 장치들은 항상 무언가의 기능을 수행하는 것이 아니라 아무런 기능을 수행하지 않는 경우도 많은데, 이러한 경우에 반도체 장치들은 파워다운 모드로 진입하여 자신의 전류 소모를 줄인다. 예를 들어, 반도체 장치는 데이터의 입/출력이 없는 구간 동안에는 파워다운 모드로 진입하여 내부의 특정 블록을 제외한 다른 블록들을 동작시키지 않을 수 있다.
한편, 반도체 장치 중 메모리 장치는 클럭 인에이블 신호를 이용하여 파워다운 모드의 진입/탈출(entry/exit) 동작을 수행하고 있다. 이러한 메모리 장치는 외부에서 제공되는 클럭 인에이블 신호를 입력받고, 입력받은 클럭 인에이블 신호를 내부 클럭에 동기시켜 내부 회로들(예를 들어, 버퍼들)을 제어하기 위한 내부 신호들(예를 들어, 버퍼 제어 신호)을 생성함으로써 파워다운 모드의 진입/탈출 동작을 수행하고 있다. 즉, 비동기적으로 입력되는 클럭 인에이블 신호를 내부 클럭에 동기시킴으로써 내부 신호들에 발생할 수 있는 비정상적인 글리치(glitch) 생성을 방지할 수 있다.
하지만, 이를 위해서는 내부 클럭를 항상 토글링시킬 필요가 있어 이로 인해 전류 소모가 커진다. 또한, 고속-저속 동작의 변경 시 버퍼를 변경하여 사용하는 경우, 버퍼 변경 동작은 클럭 인에이블 신호가 로직 로우 레벨이 되기 전에 수행되며, 주파수 변경 동작은 클럭 인에이블 신호가 로직 로우 레벨인 구간, 즉, 파워다운 모드에 진입한 후에 수행된다. 이 때. 버퍼 변경 후 주파수 변경이 발생하기 전까지의 구간 동안, 클럭 버퍼는 동작 주파수에 맞지 않는 버퍼로 동작하게 된다. 예를 들어, 클럭 버퍼는 고속 동작에서 저속 버퍼로 동작하거나 저속 동작에서 고속 버퍼로 동작하게 된다. 따라서, 클럭 버퍼는 정상적인 내부 클럭를 생성하지 못하며, 이로 인해 파워다운 모드의 진입/탈출 시 내부 클럭에 동기되어 생성되는 내부 신호들도 비정상적으로 생성됨에 따라 메모리 장치의 동작 불량을 발생할 가능성이 높다.
이에 따라, 파워다운 모드의 진입/탈출을 위한 다양한 방법들이 논의되고 있다.
미국 특허출원등록번호 US 6845055 B1호 등록특허공보 제10-0311115호
본 발명의 실시예들은, 외부에서 입력된 클럭 인에이블 신호를 내부 클럭에 동기하지 않고 비동기적으로 제어함으로써 파워다운 모드의 진입/탈출을 위한 내부 신호들을 생성할 수 있는 반도체 메모리 장치 및 그의 동작 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제 1 제어 신호에 따라 커맨드/어드레스 신호를 입력받아 제 1 버퍼드 신호를 출력하는 제 1 버퍼 회로; 제 2 제어 신호에 따라 상기 제 1 버퍼드 신호를 지연시켜 내부 커맨드/어드레스로 출력하는 제 1 셋업/홀드 회로; 제 3 제어 신호 및 내부 클럭에 따라 상기 내부 커맨드/어드레스를 디코딩하여 내부 신호들을 생성하는 커맨드 디코더; 및 클럭 인에이블 신호를 지연시켜 상기 제 1 내지 제 3 제어 신호를 생성하며, 파워다운 모드의 진입 시 상기 제 1 내지 제 3 제어 신호가 제 1 순서로 비활성화되도록 제어하고, 파워다운 모드의 탈출 시, 상기 제 1 내지 제 3 제어 신호가 상기 제 1 순서와는 다른 제 2 순서로 활성화되도록 제어하는 타이밍 컨트롤러를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은, 클럭 인에이블 신호를 지연시켜 상기 제 1 내지 제 3 제어 신호를 생성하는 단계; 상기 제 1 제어 신호에 따라 커맨드/어드레스 신호(를 입력받아 제 1 버퍼드 신호를 출력하는 단계; 상기 제 2 제어 신호에 따라 상기 제 1 버퍼드 신호를 타겟 셋업/홀드 시간만큼 지연시켜 내부 커맨드/어드레스 출력하는 단계; 상기 제 3 제어 신호 및 내부 클럭에 따라 상기 내부 커맨드/어드레스를 디코딩하여 내부 신호들을 생성하는 단계; 및 파워다운 모드의 진입 시 상기 제 1 내지 제 3 제어 신호가 제 1 순서로 비활성화되도록 제어하고, 파워다운 모드의 탈출 시, 상기 제 1 내지 제 3 제어 신호가 상기 제 1 순서와는 다른 제 2 순서로 활성화되도록 제어하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는, 내부 클럭에 동기되지 않는 비동기식 방식으로 파워다운 모드의 진입/탈출을 제어함으로써 내부 클럭의 토글링을 줄일 수 있어 전류 소모를 줄일 수 있다는 효과가 있다.
또한, 제안된 실시예에 따른 반도체 메모리 장치는, 비동기식으로 파워다운 모드의 진입/탈출을 제어함으로써 고속-저속 동작의 변경 시 내부 신호들의 비정상적인 생성을 방지함으로써 동작 불량을 줄일 수 있다는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도 이다.
도 2 는 도 1 의 타이밍 컨트롤러를 설명하는 회로도 이다.
도 3 은 도 2 의 타이밍 컨트롤러의 동작을 설명하기 위한 파형도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치(100)를 설명하기 위한 블록도 이다.
도 1 을 참조하면, 반도체 메모리 장치(100)는, 제 1 버퍼 회로(112), 제 2 버퍼 회로(114), 제 3 버퍼 회로(116), 제 4 버퍼 회로(118), 제 1 셋업/홀드 회로(122), 제 2 셋업/홀드 회로(124), 제 1 동기화 회로(132), 제 2 동기화 회로(134), 커맨드 디코더(140), 타이밍 컨트롤러(150) 및 내부 회로(160)를 포함할 수 있다.
제 1 버퍼 회로(112)는, 제 1 제어 신호(BUFEN)에 따라, 커맨드/어드레스 신호(CA<0:5>)를 입력받아 제 1 버퍼드 신호(CA_BUF<0:5>)를 출력할 수 있다. 제 1 버퍼 회로(112)는, 커맨드/어드레스 신호(CA<0:5>)의 비트 수에 대응되는 개수로 구비될 있다. 예를 들어, 커맨드/어드레스 신호(CA<0:5>)가 6 비트로 구성된 경우, 6 개의 제 1 버퍼 회로(112_0~112_5)가 구비될 수 있다. 제 1 버퍼 회로(112)는, 제 1 입력단(+)으로 대응되는 커맨드/어드레스 신호(CA<0:5>)를 입력받고, 제 2 입력단(-)으로 기준 전압(VREF)을 입력받는 차동 버퍼 회로로 구현될 수 있다.
제 2 버퍼 회로(114)는, 제 1 제어 신호(BUFEN)에 따라, 칩 선택 신호(CS)를 입력받아 제 2 버퍼드 신호(CS_BUF)를 출력할 수 있다. 제 2 버퍼 회로(114)는, 제 1 입력단(+)으로 칩 선택 신호(CS)를 입력받고, 제 2 입력단(-)으로 기준 전압(VREF)을 입력받는 차동 버퍼 회로로 구현될 수 있다.
제 3 버퍼 회로(116)는, 클럭 인에이블 신호(CKE)를 입력받아 제 3 버퍼드 신호(CKE_BUF)를 출력할 수 있다. 제 3 버퍼 회로(116)는, 제 1 입력단(+)으로 클럭 인에이블 신호(CKE)를 입력받고, 제 2 입력단(-)으로 기준 전압(VREF)을 입력받는 차동 버퍼 회로로 구현될 수 있다. 참고로, 제 1 내지 제 3 버퍼 회로(112, 114, 116)로 제공되는 기준 전압(VREF)은 서로 동일한 레벨일 수도 있고, 일부 서로 다른 레벨을 가질 수도 있다.
제 4 버퍼 회로(118)는, 제 3 버퍼드 신호(CKE_BUF)에 따라, 외부 차동 클럭(CK_t, CK_b)을 입력받아 내부 클럭(ICLK)을 출력할 수 있다. 실시예에 따라, 제 4 버퍼 회로(118)는 차동 클럭 대신에 싱글-엔디드 클럭을 입력받을 수 있다. 실시예에 따라, 제 4 버퍼 회로(118)의 출력을 토대로 내부 클럭(ICLK)을 생성하는 내부 클럭 생성 회로(미도시)가 추가로 구비될 수 있다. 내부 클럭 생성 회로는, 공지된 지연고정루프(DLL)와 위상고정루프(PLL)를 포함할 수 있다.
제 1 셋업/홀드 회로(122)는, 제 2 제어 신호(CA_ON)에 따라, 제 1 버퍼드 신호(CA_BUF<0:5>)를 지연시켜 내부 커맨드/어드레스(ICA<0:5>)로 출력할 수 있다. 제 1 셋업/홀드 회로(122)는, 커맨드/어드레스 신호(CA<0:5>)의 비트 수에 대응되는 개수로 구비될 있다. 예를 들어, 커맨드/어드레스 신호(CA<0:5>)가 6 비트로 구성된 경우, 6 개의 제 1 셋업/홀드 회로(122_0~122_5)가 구비될 수 있다.
제 2 셋업/홀드 회로(124)는, 제 2 제어 신호(CA_ON)에 따라 제 2 버퍼드 신호(CS_BUF)를 지연시켜 내부 칩 선택 신호(ICS)로 출력할 수 있다.
제 1 셋업/홀드 회로(122) 및 제 2 셋업/홀드 회로(124)는, 동일한 구성을 가지므로, 제 2 셋업/홀드 회로(124)를 예로 들어 설명한다. 제 2 셋업/홀드 회로(124)는, 지연 보상부(SH_D) 및 출력 제어부(124_0)를 포함할 수 있다.
지연 보상부(SH_D)는, 타겟 셋업/홀드 시간에 대응되는 지연량 만큼 제 2 버퍼드 신호(CS_BUF)를 지연시킬 수 있다. 출력 제어부(124_0)는, 제 2 제어 신호(CA_ON)에 따라 지연 보상부(SH_D)의 출력을 내부 칩 선택 신호(ICS)로 출력할 수 있다. 출력 제어부(124_0)는, 제 2 제어 신호(CA_ON)가 활성화되면 지연 보상부(SH_D)의 출력을 내부 칩 선택 신호(ICS)로 출력하고, 제 2 제어 신호(CA_ON)가 비활성화되면 지연 보상부(SH_D)의 출력을 마스킹하여 로직 로우 레벨의 내부 칩 선택 신호(ICS)을 출력할 수 있다. 즉, 제 2 제어 신호(CA_ON)는, 노멀 모드 시에 활성화되고, 파워다운 모드 시에 내부 칩 선택 신호(ICS)의 출력을 마스킹하기 위해 비활성화되는 신호이다. 출력 제어부(124_0)는, 낸드 게이트(ND1) 및 인버터(INV1)로 구성되어, 지연 보상부(SH_D)의 출력과 제 2 제어 신호(CA_ON)를 로직 앤드 연산하여 내부 칩 선택 신호(ICS)를 출력할 수 있다.
제 1 동기화 회로(132)는, 내부 커맨드/어드레스(ICA<0:5>)를 내부 클럭(ICLK)에 동기시켜 출력할 수 있다. 제 1 동기화 회로(132)는, 커맨드/어드레스 신호(CA<0:5>)의 비트 수에 대응되는 개수로 구비될 있다. 예를 들어, 커맨드/어드레스 신호(CA<0:5>)가 6 비트로 구성된 경우, 6 개의 제 1 동기화 회로(132_0~132_5)가 구비될 수 있다.
제 2 동기화 회로(134)는, 내부 칩 선택 신호(ICS)를 내부 클럭(ICLK)에 동기시켜 출력할 수 있다.
커맨드 디코더(140)는, 제 3 제어 신호(PWDDB) 및 내부 클럭(ICLK)에 따라, 내부 커맨드/어드레스(ICA<0:5>) 및 내부 칩 선택 신호(ICS)를 디코딩하여 내부 신호들을 생성할 수 있다. 내부 신호들은, 액티브 신호(ACT), 프리차지 신호(PCG), 리드 신호(RD), 라이트 신호(WT), 리프레쉬 신호(REF), 제 1 모드 레지스터(MR) 신호(MRR) 및 제 2 MR 신호(MRW)를 포함할 수 있다. 커맨드 디코더(140)는, 노멀 모드 시, 내부 클럭(ICLK)에 동기되어 내부 칩 선택 신호(ICS) 및 내부 커맨드/어드레스(ICA<0:5>)를 디코딩하여 내부 신호들을 생성할 수 있다. 커맨드 디코더(140)는, 파워다운 모드 시, 제 3 제어 신호(PWDDB)에 따라 내부 신호들을 초기화 또는 비활성화시킬 수 있다.
내부 회로(160)는, 내부 신호들에 응답하여 동작 할 수 있다. 반도체 장치가 메모리 장치인 경우, 내부 회로(160)는 메모리 셀들(미도시) 및 메모리 셀들에 억세스 하기 위한 로직 블록들(미도시)을 포함할 수 있다. 내부 회로(160)는, 노멀 모드 시에 리드 동작 라이트 동작 등의 노멀 동작을 수행할 수 있다. 예를 들어, 내부 회로(160)는, 라이트 동작 시 내부 신호들에 응답하여 라이트 데이터(DQ)를 내부 커맨드/어드레스(ICA<0:5>) 중 어드레스에 의해 지정된 메모리 셀들에 저장하고, 리드 동작 시 내부 신호들에 응답하여 어드레스에 의해 지정된 메모리 셀들로부터 리드 데이터(DQ)를 독출할 수 있다. 내부 회로(160)는, 파워다운 모드 시 내부 신호들에 응답하여 특정 블록을 제외한 나머지 로직 블록들이 동작하지 않도록 제어할 수 있다.
제안 발명의 실시예에서, 제 4 버퍼 회로(118)는, 제 1 동작용 클럭 버퍼(118_L) 및 제 2 동작용 클럭 버퍼(118_H)를 포함할 수 있다. 제 1 동작용 클럭 버퍼(118_L)는, 제 3 버퍼드 신호(CKE_BUF)가 활성화되면, 내부 신호들 중 적어도 하나(예를 들어, 제 2 MR 신호(MRW))에 따라 외부 차동 클럭(CK_t, CK_b)을 버퍼링하여 제 1 주파수를 가지는 내부 클럭(ICLK)을 생성할 수 있다. 제 2 동작용 클럭 버퍼(118_H)는, 제 1 동작용 클럭 버퍼(118_L)와 상호 배타적으로 동작할 수 있다. 제 2 동작용 클럭 버퍼(118_H)는, 제 3 버퍼드 신호(CKE_BUF)가 활성화되면, 제 2 MR 신호(MRW))에 따라 외부 차동 클럭(CK_t, CK_b)을 버퍼링하여 제 1 주파수보다 높은 제 2 주파수를 가지는 내부 클럭(ICLK)을 생성할 수 있다. 즉, 클럭 인에이블 신호(CKE)가 로직 하이 레벨인 구간에서 제 2 MR 신호(MRW)의 값에 따라 고속 주파수 또는 저속 주파수를 가지는 내부 클럭(ICLK)을 생성할 수 있다.
타이밍 컨트롤러(150)는, 클럭 인에이블 신호(CKE)를 지연시켜 제 1 내지 제 3 제어 신호(BUFEN, CA_ON, PWDDB)를 생성할 수 있다. 특히, 타이밍 컨트롤러(150)는, 내부 클럭(ICLK)을 입력받지 않으며, 내부 클럭(ICLK)과는 무관하게 비동기적으로 클럭 인에이블 신호(CKE)를 지연시켜 제 1 내지 제 3 제어 신호(BUFEN, CA_ON, PWDDB)를 생성할 수 있다. 타이밍 컨트롤러(150)는, 파워다운 모드의 진입 시 제 1 내지 제 3 제어 신호(BUFEN, CA_ON, PWDDB)가 제 1 순서로 비활성화되도록 제어하고, 파워다운 모드의 탈출 시, 제 1 내지 제 3 제어 신호(BUFEN, CA_ON, PWDDB)가 제 1 순서와는 다른 제 2 순서로 활성화되도록 제어할 수 있다. 예를 들어, 타이밍 컨트롤러(150)는, 파워다운 모드의 진입 시, 제 3 제어 신호(PWDDB), 제 2 제어 신호(CA_ON), 제 1 제어 신호(BUFEN)의 제 1 순서로 비활성화되도록 제어하고, 파워다운 모드의 탈출 시, 제 3 제어 신호(PWDDB), 제 1 제어 신호(BUFEN), 제 2 제어 신호(CA_ON)의 제 2 순서로 활성화되도록 제어할 수 있다.
참고로, 제 1 제어 신호(BUFEN)는, 커맨드/어드레스 신호(CA<0:5>) 및 칩 선택 신호(CS)를 입력받는 제 1 및 제 2 버퍼 회로(112, 114)의 동작을 제어하기 위한 버퍼 인에이블 신호이다. 즉, 제 1 제어 신호(BUFEN)가 파워다운 모드 시 로직 로우 레벨로 비활성화되면 제 1 및 제 2 버퍼 회로(112, 114)는 비활성화될 수 있다. 제 2 제어 신호(CA_ON)는, 제 1 및 제 2 셋업/홀드 회로(122, 124)에서 셋/업 홀드 마진을 확보한 신호가 출력되지 않도록 마스킹하기 위한 출력 제어 신호이다. 즉, 제 2 제어 신호(CA_ON)가 파워다운 모드 시 로직 로우 레벨로 비활성화되면 내부 커맨드/어드레스(ICA<0:5>) 및 내부 칩 선택 신호(ICS)는 로직 로우 레벨로 고정되어 출력될 수 있다. 제 3 제어 신호(PWDDB)는, 내부 회로(150)의 파워다운 모드를 설정하기 위한 파워다운 모드 신호이다. 즉, 파워다운 모드 시 제 3 제어 신호(PWDDB)가 로직 로우 레벨로 비활성화되면 커맨드 디코더(140)는 내부 신호들을 비활성화시켜 내부 회로(140)가 파워다운 모드에서 동작하도록 설정할 수 있다.
도 2 는 도 1 의 타이밍 컨트롤러(150)를 설명하는 회로도 이다.
도 2 를 참조하면, 타이밍 컨트롤러(150)는, 제 1 딜레이(DLY1), 제 2 딜레이(DLY2), 제 3 딜레이(DLY3), 제 1 로직 회로(151), 제 2 로직 회로(152) 및 제 3 로직 회로(153)를 포함할 수 있다.
제 1 딜레이(DLY1)는, 제 3 버퍼드 신호(CKE_BUF)를 제 1 지연 시간 만큼 지연시켜 제 1 지연 신호(CKED1)를 출력할 수 있다. 제 2 딜레이(DLY2)는, 제 1 지연 신호(CKED1)를 제 2 지연 시간 만큼 지연시켜 제 2 지연 신호(CKED2)를 출력할 수 있다. 제 3 딜레이(DLY3)는, 제 2 지연 신호(CKED2)를 제 3 지연 시간 만큼 지연시켜 제 3 지연 신호(CKED3)를 출력할 수 있다. 예를 들어, 제 1 내지 제 3 지연 시간은 동일한 시간일 수 있다. 하지만, 제안 발명은 이에 한정되지 않으며, 실시예에 따라 제 1 내지 제 3 지연 시간은 서로 다른 시간 또는 일부가 동일한 시간으로 조절될 수 있다.
제 1 로직 회로(151)는, 제 3 버퍼드 신호(CKE_BUF) 및 제 3 지연 신호(CKED3)를 토대로 제 1 제어 신호(BUFEN)를 생성할 수 있다. 예를 들어, 제 1 로직 회로(151)는, 제 3 버퍼드 신호(CKE_BUF)를 버퍼링하는 제 1 버퍼(BF1) 및 제 1 버퍼(BF1)의 출력 신호와 제 3 지연 신호(CKED3)를 로직 오아 연산하는 제 1 로직 게이트(OR1)를 포함할 수 있다. 바람직하게, 제 1 버퍼(BF1)는, 직렬 연결된 짝수개(예를 들어, 2개)의 인버터들을 포함할 수 있고, 제 1 로직 게이트(OR1)는, 오아 게이트로 구현될 수 있다. 이 때, 제 1 버퍼(BF1)에 의해 발생되는 지연량은 제 1 내지 제 3 지연 시간에 비해 작을 수 있다. 상기의 구성으로, 제 1 로직 회로(151)는, 제 3 지연 신호(CKED3)가 비활성화되면 로직 로우 레벨로 비활성화되고, 제 3 버퍼드 신호(CKE_BUF)가 활성화된 후 로직 하이 레벨로 활성화되는 제 1 제어 신호(BUFEN)를 생성할 수 있다.
제 2 로직 회로(152)는, 제 2 지연 신호(CKED2)를 버퍼링하여 제 2 제어 신호(CA_ON)를 생성할 수 있다. 제 2 로직 회로(152)는, 직렬 연결된 짝수개(예를 들어, 2개)의 인버터들을 포함할 수 있다. 상기의 구성으로, 제 2 로직 회로(152)는, 제 2 지연 신호(CKED2)가 비활성화된 후 로직 로우 레벨로 비활성화되고, 제 2 지연 신호(CKED2)가 활성화된 후 로직 하이 레벨로 활성화되는 제 2 제어 신호(CA_ON)를 생성할 수 있다.
제 3 로직 회로(153)는, 제 3 버퍼드 신호(CKE_BUF) 및 제 1 지연 신호(CKED1)를 토대로 제 3 제어 신호(PWDDB)를 생성할 수 있다. 예를 들어, 제 3 로직 회로(153)는, 제 3 버퍼드 신호(CKE_BUF) 및 제 1 지연 신호(CKED1)를 로직 오아 연산하는 제 2 로직 게이트(OR2)를 포함할 수 있다. 바람직하게, 제 2 로직 게이트(OR2)는, 오아 게이트로 구현될 수 있다. 상기의 구성으로, 제 3 로직 회로(153)는, 제 1 지연 신호(CKED1)가 비활성화되면 로직 로우 레벨로 비활성화되고, 제 3 버퍼드 신호(CKE_BUF)가 활성화되면 로직 하이 레벨로 활성화되는 제 1 제어 신호(PWDDB)를 생성할 수 있다.
도 3 은 도 2 의 타이밍 컨트롤러(150)의 동작을 설명하기 위한 파형도 이다.
도 3 을 참조하면, 제 1 내지 제 3 딜레이(DLY1~DLY3)는, 제 3 버퍼드 신호(CKE_BUF)를 순차적으로 지연시켜 제 1 내지 제 3 지연 신호(CKED1~CKED3)를 출력할 수 있다.
제 3 로직 회로(153)는, 제 1 지연 신호(CKED1)가 비활성화되면 제 1 제어 신호(PWDDB)를 로직 로우 레벨로 비활성화시킨다. 제 2 로직 회로(152)는, 제 2 지연 신호(CKED2)가 비활성화된 후 소정 시간 후에 제 2 제어 신호(CA_ON)를 로직 로우 레벨로 비활성화시킨다. 제 1 로직 회로(151)는, 제 3 지연 신호(CKED3)가 비활성화되면 제 1 제어 신호(BUFEN)를 비활성화시킨다. 결과적으로, 타이밍 컨트롤러(150)는, 파워다운 모드의 진입 시 제 3 제어 신호(PWDDB), 제 2 제어 신호(CA_ON), 제 1 제어 신호(BUFEN)의 제 1 순서로 비활성화되도록 제어할 수 있다.
이 후, 제 3 로직 회로(153)는, 제 3 버퍼드 신호(CKE_BUF)가 활성화되면 제 1 제어 신호(PWDDB)를 로직 하이 레벨로 활성화시킨다. 제 1 로직 회로(151)는, 제 3 버퍼드 신호(CKE_BUF)가 활성화된 후 소정 시간 후에 제 1 제어 신호(BUFEN)를 로직 하이 레벨로 활성화시킨다. 제 2 로직 회로(152)는, 제 2 지연 신호(CKED2)가 활성화된 후 소정 시간 후에 제 2 제어 신호(CA_ON)를 로직 하이 레벨로 활성화시킨다. 결과적으로, 타이밍 컨트롤러(150)는, 파워다운 모드의 탈출 시, 제 3 제어 신호(PWDDB), 제 1 제어 신호(BUFEN), 제 2 제어 신호(CA_ON)의 제 2 순서로 활성화되도록 제어할 수 있다
상기와 같이, 파워다운 모드의 진입 시, 제 2 제어 신호(CA_ON)가 제 1 제어 신호(BUFEN) 보다 먼저 비활성화되기 때문에, 제 1 및 제 2 버퍼 회로(112, 114)를 비활성화되기 전에 내부 커맨드/어드레스(ICA<0:5>) 및 내부 칩 선택 신호(ICS)가 로직 로우 레벨로 마스킹된다. 따라서, 제 1 및 제 2 버퍼 회로(112, 114)의 비활성화 시 발생할 수 있는 비정상적인 글리치(glitch) 생성을 방지할 수 있다. 또한, 제 3 제어 신호(PWDDB)가 제 2 제어 신호(CA_ON) 보다 먼저 비활성화된다. 따라서, 비정상적인 내부 커맨드/어드레스(ICA<0:5>) 및 내부 칩 선택 신호(ICS)에 의해 발생할 수 있는 커맨드 디코더(140)에 의한 의도하지 않은 내부 신호들의 생성을 방지할 수 있다.
또한, 파워다운 모드의 탈출 시, 제 3 제어 신호(PWDDB)가 가장 먼저 활성화되어 커맨드 디코더(140)를 동작 시킬 수 있다. 이 후, 제 1 제어 신호(BUFEN)가 제 2 제어 신호(CA_ON) 보다 먼저 활성화되기 때문에 제 1 및 제 2 버퍼 회로(112, 114)가 활성화 시 발생할 수 있는 비정상적인 글리치(glitch)가 제 2 제어 신호(CA_ON)에 의해 마스킹될 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는, 내부 클럭에 동기되지 않는 비동기식 방식으로 파워다운 모드의 진입/탈출을 제어함으로써 내부 클럭의 토글링을 줄일 수 있어 전류 소모를 줄일 수 있다. 또한, 제안된 실시예에 따른 반도체 메모리 장치는, 비동기식으로 파워다운 모드의 진입/탈출을 제어함으로써 내부 신호들의 비정상적인 생성을 방지함으로써 동작 불량을 줄일 수 있다.
본 발명은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (20)

  1. 제 1 제어 신호에 따라 커맨드/어드레스 신호를 입력받아 제 1 버퍼드 신호를 출력하는 제 1 버퍼 회로;
    제 2 제어 신호에 따라 상기 제 1 버퍼드 신호를 지연시켜 내부 커맨드/어드레스로 출력하는 제 1 셋업/홀드 회로;
    제 3 제어 신호 및 내부 클럭에 따라 상기 내부 커맨드/어드레스를 디코딩하여 내부 신호들을 생성하는 커맨드 디코더; 및
    클럭 인에이블 신호를 지연시켜 상기 제 1 내지 제 3 제어 신호를 생성하며, 파워다운 모드의 진입 시 상기 제 1 내지 제 3 제어 신호가 제 1 순서로 비활성화되도록 제어하고, 파워다운 모드의 탈출 시, 상기 제 1 내지 제 3 제어 신호가 상기 제 1 순서와는 다른 제 2 순서로 활성화되도록 제어하는 타이밍 컨트롤러
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 내부 클럭을 입력받지 않고, 상기 내부 클럭과는 비동기적으로 상기 클럭 인에이블 신호를 지연시켜 상기 제 1 내지 제 3 제어 신호를 생성하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 제어 신호에 따라 칩 선택 신호를 입력받아 제 2 버퍼드 신호를 출력하는 제 2 버퍼 회로; 및
    상기 제 2 제어 신호에 따라 상기 제 2 버퍼드 신호를 지연시켜 내부 칩 선택 신호로 출력하는 제 2 셋업/홀드 회로
    를 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 셋업/홀드 회로는 각각,
    타겟 셋업/홀드 시간에 대응되는 지연량 만큼 상기 제 1 버퍼드 신호 및 상기 제 2 버퍼드 신호 중 대응되는 버퍼드 신호를 지연시키는 지연 보상부; 및
    상기 제 2 제어 신호가 활성화되면 상기 지연 보상부의 출력을 상기 내부 커맨드/어드레스 및 상기 내부 칩 선택 신호 중 대응되는 신호로 출력하고, 상기 제 2 제어 신호가 비활성화되면 상기 지연 보상부의 출력을 마스킹하여 상기 대응되는 신호를 특정 로직 레벨로 고정하는 출력 제어부
    를 더 포함하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 커맨드 디코더는,
    노멀 모드 시, 상기 내부 클럭에 동기되어 상기 내부 칩 선택 신호를 추가로 디코딩하여 상기 내부 신호들을 생성하고,
    상기 파워다운 모드 시, 상기 제 3 제어 신호에 따라 상기 내부 신호들을 비활성화시키는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 내부 신호들에 응답하여 동작하는 내부 회로
    를 더 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 파워다운 모드의 진입 시, 상기 제 1 순서에 따라, 상기 제 3 제어 신호, 상기 제 2 제어 신호, 및 상기 제 1 제어 신호가 순차적으로 비활성화되도록 제어하고,
    상기 파워다운 모드의 탈출 시, 상기 제 2 순서에 따라, 상기 제 3 제어 신호, 상기 제 1 제어 신호, 및 상기 제 2 제어 신호가 순차적으로 활성화되도록 제어하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    기준 전압을 토대로 상기 클럭 인에이블 신호를 입력받아 제 3 버퍼드 신호를 출력하는 제 3 버퍼 회로
    를 더 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 3 버퍼드 신호가 활성화되면, 상기 내부 신호들 중 적어도 하나에 따라 외부 클럭을 버퍼링하여 제 1 주파수를 가지는 상기 내부 클럭을 출력하는 제 1 동작용 클럭 버퍼; 및
    상기 제 3 버퍼드 신호가 활성화되면, 상기 내부 신호들 중 적어도 하나에 따라 상기 외부 클럭을 버퍼링하여 상기 제 1 주파수 보다 높은 제 2 주파수를 가지는 상기 내부 클럭을 출력하는 제 2 동작용 클럭 버퍼
    를 더 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 제 3 버퍼드 신호를 입력받고, 상기 제 3 버퍼드 신호를 제 1 지연 시간 만큼 지연시켜 제 1 지연 신호를 출력하는 제 1 딜레이;
    상기 제 1 지연 신호를 제 2 지연 시간 만큼 지연시켜 제 2 지연 신호를 출력하는 제 2 딜레이;
    상기 제 2 지연 신호를 제 3 지연 시간 만큼 지연시켜 제 3 지연 신호를 출력하는 제 3 딜레이;
    상기 제 3 버퍼드 신호 및 상기 제 3 지연 신호를 토대로 상기 제 1 제어 신호를 생성하는 제 1 로직 회로;
    상기 제 2 지연 신호를 버퍼링하여 상기 제 2 제어 신호를 생성하는 제 2 로직 회로; 및
    상기 제 3 버퍼드 신호 및 상기 제 1 지연 신호를 토대로 상기 제 3 제어 신호를 생성하는 제 3 로직 회로
    를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 로직 회로는,
    상기 제 3 버퍼드 신호를 버퍼링하는 제 1 버퍼; 및
    상기 제 1 버퍼의 출력 신호와 제 3 지연 신호를 로직 오아 연산하는 제 1 로직 게이트
    를 포함하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 3 로직 회로는,
    상기 제 3 버퍼드 신호 및 상기 제 1 지연 신호를 로직 오아 연산하는 제 2 로직 게이트
    를 포함하는 반도체 메모리 장치.
  13. 클럭 인에이블 신호를 지연시켜 제 1 내지 제 3 제어 신호를 생성하는 단계;
    상기 제 1 제어 신호에 따라 커맨드/어드레스 신호를 입력받아 제 1 버퍼드 신호를 출력하는 단계;
    상기 제 2 제어 신호에 따라 상기 제 1 버퍼드 신호를 타겟 셋업/홀드 시간만큼 지연시켜 내부 커맨드/어드레스로 출력하는 단계;
    상기 제 3 제어 신호 및 내부 클럭에 따라 상기 내부 커맨드/어드레스를 디코딩하여 내부 신호들을 생성하는 단계; 및
    파워다운 모드의 진입 시 상기 제 1 내지 제 3 제어 신호가 제 1 순서로 비활성화되도록 제어하고, 파워다운 모드의 탈출 시, 상기 제 1 내지 제 3 제어 신호가 상기 제 1 순서와는 다른 제 2 순서로 활성화되도록 제어하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제 1 내지 제 3 제어 신호를 생성하는 단계는,
    상기 내부 클럭을 입력받지 않고, 상기 내부 클럭과는 비동기적으로 상기 클럭 인에이블 신호를 지연시켜 상기 제 1 내지 제 3 제어 신호를 생성하는 반도체 메모리 장치의 동작 방법.
  15. 제 13 항에 있어서,
    상기 제 1 제어 신호에 따라 칩 선택 신호를 입력받아 제 2 버퍼드 신호를 출력하는 단계; 및
    상기 제 2 제어 신호에 따라 상기 제 2 버퍼드 신호를 상기 타겟 셋업/홀드 시간만큼 지연시켜 내부 칩 선택 신호로 출력하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 내부 커맨드/어드레스를 디코딩하여 내부 신호들을 생성하는 단계는,
    노멀 모드 시, 상기 내부 클럭에 동기되어 상기 내부 칩 선택 신호를 추가로 디코딩하여 상기 내부 신호들을 생성하는 단계; 및
    상기 파워다운 모드 시, 상기 제 3 제어 신호에 따라 상기 내부 신호들을 비활성화시키는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 13 항에 있어서,
    상기 클럭 인에이블 신호가 활성화되면, 상기 내부 신호들 중 적어도 하나에 따라 외부 클럭을 버퍼링하여 제 1 주파수 또는 상기 제 1 주파수 보다 높은 제 2 주파수를 가지는 상기 내부 클럭을 출력하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 13 항에 있어서,
    상기 내부 신호들에 응답하여 내부 회로가 동작하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 13 항에 있어서,
    상기 파워다운 모드의 진입 시, 상기 제 1 순서에 따라, 상기 제 3 제어 신호, 상기 제 2 제어 신호, 및 상기 제 1 제어 신호가 순차적으로 비활성화되도록 제어하고,
    상기 파워다운 모드의 탈출 시, 상기 제 2 순서에 따라, 상기 제 3 제어 신호, 상기 제 1 제어 신호, 및 상기 제 2 제어 신호가 순차적으로 활성화되도록 제어하는 반도체 메모리 장치의 동작 방법.
  20. 제 13 항에 있어서,
    상기 클럭 인에이블 신호를 지연시키는 단계는,
    기준 전압을 토대로 상기 클럭 인에이블 신호를 입력받아 제 3 버퍼드 신호를 출력하는 단계;
    상기 제 3 버퍼드 신호를 제 1 지연 시간 만큼 지연시켜 제 1 지연 신호를 출력하는 단계;
    상기 제 1 지연 신호를 제 2 지연 시간 만큼 지연시켜 제 2 지연 신호를 출력하는 단계;
    상기 제 2 지연 신호를 제 3 지연 시간 만큼 지연시켜 제 3 지연 신호를 출력하는 단계;
    상기 제 3 버퍼드 신호 및 상기 제 3 지연 신호를 토대로 상기 제 1 제어 신호를 생성하는 단계;
    상기 제 2 지연 신호를 버퍼링하여 상기 제 2 제어 신호를 생성하는 단계; 및
    상기 제 3 버퍼드 신호 및 상기 제 1 지연 신호를 토대로 상기 제 3 제어 신호를 생성하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
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