TWI872761B

TWI872761B - 低腳位i2c序列傳輸的方法以及使用其之低腳位i2c傳輸系統

Info

Publication number: TWI872761B
Application number: TW112141400A
Authority: TW
Inventors: 鄭乃文
Original assignee: 新唐科技股份有限公司
Priority date: 2023-10-27
Filing date: 2023-10-27
Publication date: 2025-02-11
Also published as: CN119903009A; TW202518280A

Abstract

本發明關於一種低腳位I2C序列傳輸的方法以及使用其之低腳位I2C傳輸系統。此低腳位I2C序列傳輸的方法包括：提供多數個I2C序列傳輸從設備以及一I2C序列傳輸主設備，其中，該些I2C序列傳輸從設備以及該I2C序列傳輸主設備電性連接至一I2C序列傳輸排線；將每一該些I2C序列傳輸從設備之中斷要求腳位耦接至該I2C序列傳輸主設備的一中斷輸入腳位；當每一該些I2C序列傳輸從設備之中的一特定I2C序列傳輸從設備提出中斷要求時，該特定I2C序列傳輸從設備的中斷要求腳位輸出對應於該特定I2C序列傳輸從設備規範之電壓；根據該I2C序列傳輸主設備的中斷輸入腳位之電壓大小，判斷每一該些I2C序列傳輸從設備是否進行中斷要求。

Description

低腳位I2C序列傳輸的方法以及使用其之低腳位I2C傳輸系統

本發明涉及一種I2C傳輸的技術，且特別是一種低腳位I2C序列傳輸的方法以及使用其之低腳位I2C傳輸系統。

I2C（Inter-Integrated Circuit）是一種串列通訊協定，用於連接不同的數位電子元件，例如微控制器、感測器、顯示器等，以實現資料交換。I2C協定由飛利浦（現在的恩智浦）於1982年開發，主要特點是使用兩條線（一條資料線SDA和一條時脈線SCL）來進行通訊，並支援多個從屬設備連接到同一組線路上。

圖1繪示為先前技術的I2C傳輸方法之示意圖。請參考圖1，在圖1中，繪示了一I2C序列傳輸主（Master）控制器101以及多個I2C序列傳輸從（Slave）設備102。I2C通訊協定的基本運作方式是由I2C序列傳輸主（Master）控制器101發起通訊，選擇欲和其傳輸之I2C序列傳輸從（Slave）設備102。I2C序列傳輸主（Master）控制器101生成時脈信號，控制資料傳輸的節奏，資料傳輸以位元串的形式進行，I2C序列傳輸從（Slave）設備102在時脈的觸發下讀取或傳送資料。通訊的結束由主控制器產生停止條件（Stop Condition）來表示傳輸結束。

I2C序列傳輸從（Slave）設備102想要向I2C序列傳輸主（Master）控制器101發送中斷時，需要使用一個特定的腳位，通常稱為「中斷輸入腳位」，來通知I2C序列傳輸主（Master）控制器101。然而，這樣的設計存在以下缺點：

1、額外硬體腳位需求：I2C序列傳輸主（Master）控制器101需要額外的硬體腳位支援，這對於一些有限腳位的應用來說可能會造成不便。

2、中斷衝突：在多個從屬設備需要發送中斷時，可能會發生中斷衝突，需要額外的邏輯處理來管理這些中斷的優先順序。

本發明提供一種低腳位I2C序列傳輸的方法以及使用其之低腳位I2C傳輸系統，用以改變I2C序列傳輸主設備與I2C序列傳輸從設備之間的中斷設計，讓I2C序列傳輸主設備僅僅需要一個中斷輸入腳位，便可以連接多個I2C序列傳輸從設備。

本發明的實施例提供了一種低腳位I2C傳輸系統，此低腳位I2C傳輸系統包括一I2C序列傳輸資料排線、多數個I2C序列傳輸從設備以及一I2C序列傳輸主設備。I2C序列傳輸資料排線包括一I2C序列傳輸資料線以及I2C序列傳輸時脈線。每一該些I2C序列傳輸從設備包括一I2C序列傳輸資料腳位、I2C序列傳輸時脈腳位以及一中斷要求腳位，其中，每一該些I2C序列傳輸從設備的I2C序列傳輸資料腳位耦接該I2C序列傳輸資料排線的I2C序列傳輸資料線，且每一該些I2C序列傳輸從設備的I2C序列傳輸時脈腳位耦接該I2C序列傳輸資料排線的I2C序列傳輸時脈線。一I2C序列傳輸主設備，包括一I2C序列傳輸資料腳位、I2C序列傳輸時脈腳位以及一中斷輸入腳位，其中，I2C序列傳輸主設備的I2C序列傳輸資料腳位耦接該I2C序列傳輸資料排線的I2C序列傳輸資料線，且I2C序列傳輸主設備的I2C序列傳輸時脈腳位耦接I2C序列傳輸資料排線的I2C序列傳輸時脈線，其中，每一該些I2C序列傳輸從設備的中斷要求腳位耦接該I2C序列傳輸主設備的中斷輸入腳位，其中，每一該些I2C序列傳輸從設備的中斷要求腳位在進行中斷要求時，分別輸出不同的電壓，其中，該I2C序列傳輸主設備根據該I2C序列傳輸主設備的中斷輸入腳位所接收的電壓大小，判斷每一該些I2C序列傳輸從設備是否進行中斷要求。

依照本發明較佳實施例所述的低腳位I2C傳輸系統，更包括第一上拉電阻，第一上拉電阻的第一端耦接一電源電壓，第一上拉電阻的第二端耦接該I2C序列傳輸資料排線的I2C序列傳輸資料線。在另一較佳實施例中，所述之低腳位I2C傳輸系統更包括一第二上拉電阻，第二上拉電阻的第一端耦接一電源電壓，第二上拉電阻的第二端耦接該I2C序列傳輸資料排線的I2C序列傳輸時脈線。在另一較佳實施例中，每一該些I2C序列傳輸從設備在未進行中斷要求時，每一該些I2C序列傳輸從設備的中斷要求腳位為高阻抗狀態。在另一較佳實施例中，I2C序列傳輸主設備的中斷輸入腳位為一類比數位轉換輸入通道（Analog-to-Digital Conversion input Channel Pin）腳位。

本發明的實施例提供了一種低腳位I2C序列傳輸的方法，此低腳位I2C序列傳輸的方法包括：提供多數個I2C序列傳輸從設備；提供一I2C序列傳輸主設備，其中，該些I2C序列傳輸從設備以及該I2C序列傳輸主設備電性連接至一I2C序列傳輸排線；將每一該些I2C序列傳輸從設備之中斷要求腳位耦接至該I2C序列傳輸主設備的一中斷輸入腳位；當每一該些I2C序列傳輸從設備之中的一特定I2C序列傳輸從設備提出中斷要求時，該特定I2C序列傳輸從設備的中斷要求腳位輸出對應於該特定I2C序列傳輸從設備規範之電壓；根據該I2C序列傳輸主設備的中斷輸入腳位之電壓大小，判斷每一該些I2C序列傳輸從設備是否進行中斷要求。

綜上所述，本發明之實施例採用讓多個I2C序列傳輸從設備的中斷要求腳位耦接在I2C序列傳輸主設備的同一個中斷輸入腳位，並且，每一個I2C序列傳輸從設備的中斷要求腳位在要求中斷時，都輸出不同的電壓。因此，I2C序列傳輸主設備只要根據中斷輸入腳位所接收的電壓大小，便可以判斷從哪一個I2C序列傳輸從設備發出中斷要求。再者，在另一較佳實施例中，若多個設備同一期間送出中斷請求時，則I2C序列傳輸主設備先行處理較低中斷要求電壓的I2C序列傳輸從設備的中斷。

為了進一步理解本發明的技術、手段和效果，可以參考以下詳細描述和附圖，從而可以徹底和具體地理解本發明的目的、特徵和概念。然而，以下詳細描述和附圖僅用於參考和說明本發明的實現方式，其並非用於限制本發明。

現在將詳細參考本發明的示範實施例，其示範實施例會在附圖中被繪示出。在可能的情況下，在附圖和說明書中使用相同的元件符號來指代相同或相似的部件。另外，示範實施例的做法僅是本發明之設計概念的實現方式之一，下述的該等示範皆非用於限定本發明。

圖2繪示為本發明一較佳實施例的低腳位I2C傳輸系統之系統方塊圖。請參考圖2，此低腳位I2C傳輸系統包括一I2C序列傳輸主設備201多數個I2C序列傳輸從設備202、以及一I2C序列傳輸資料排線，I2C序列傳輸資料排線包含了一I2C序列傳輸資料線SDA以及一I2C序列傳輸時脈線SCK。每一個I2C序列傳輸從設備202以及I2C序列傳輸主設備201的I2C序列傳輸資料腳位耦接到I2C序列傳輸資料線SDA，且每一個I2C序列傳輸從設備202以及I2C序列傳輸主設備201的I2C序列傳輸時脈腳位耦接到I2C序列傳輸時脈線SCK。另外，在此實施例中，每一個I2C序列傳輸從設備202皆具有一個中斷要求腳位IRQ。較為特別的是，上述每一個I2C序列傳輸從設備202的中斷要求腳位IRQ皆耦接到I2C序列傳輸主設備201的同一個中斷輸入腳位IRI。另外，在此實施例中，I2C序列傳輸資料線SDA以及I2C序列傳輸時脈線SCK分別被耦接了第一電阻R1以及第二電阻R2，作為上拉電阻，用以將I2C序列傳輸資料線SDA以及I2C序列傳輸時脈線SCK上拉至電源電壓VDD。

當進行一般傳輸時，傳輸皆由I2C序列傳輸主設備201發起，並依照I2C的格式，對指定的I2C序列傳輸從設備202輸出或要求資料。另外，由於此實施例中，每一個I2C序列傳輸從設備202的中斷要求腳位IRQ皆耦接到I2C序列傳輸主設備201的同一個中斷輸入腳位IRI。先前技術中，每一個I2C序列傳輸從設備202的中斷要求腳位IRQ都耦接到I2C序列傳輸主設備201的不同腳位，一般是通用型之輸入輸出（General-Purpose Input/Output，GPIO）腳位。原因在於，先前技術中，從I2C序列傳輸從設備202送來的中斷（interrupt）要求皆是邏輯低電壓，若有多個I2C序列傳輸從設備202的中斷要求腳位IRQ都耦接到I2C序列傳輸主設備201的同一個腳位，無法判定是哪一個I2C序列傳輸從設備202發出的中斷要求，故會發生中斷衝突。

然而，在此實施例中，每一個I2C序列傳輸從設備202的中斷要求腳位IRQ皆耦接到I2C序列傳輸主設備201的同一個中斷輸入腳位IRI。且每一個I2C序列傳輸從設備202的中斷要求腳位IRQ在進行中斷要求時，會輸出不同的電壓。I2C序列傳輸主設備201的中斷輸入腳位IRI內部具有可以分辨電壓的電路，例如類比數位轉換器（Analog-to-Digital Converter，ADC）。

大多數I2C序列傳輸主設備201中的微處理器（MCU）都有內建類比數位轉換器，用以轉換類比數位轉換輸入通道腳位（ADC input channel pin）上的類比電壓成數位值，例如12-bit SAR-ADC，通常精確值約為10 bits。為了避免誤判，此10位元的精確值再分成 2^7 = 128的區間。舉例來說，類比數位轉換器的參考電壓是3.3V，分成128個區間，每個區間範圍大小約等於 3.3V/128 = 25.78mV。假設能夠讓輸入的類比數位轉換器電壓約落在每個區間的中間，如此I2C序列傳輸主設備201中的微處理器就容易識別出不同的各個區間的類比數位轉換器之轉換數值。

再者，假設每一個 I2C序列傳輸從設備202都有一個可以致能或禁能（Enable or Disable）控制輸出電壓的腳位，並可以輸出固定且唯一的電壓（每個I2C序列傳輸從設備202的輸出電壓值都不相同，但都約略落在上一段所述每個區間的中間值，例如: 25.78mV/2 * (2N+1)，N = 0, 1, 2, …, 127，亦即12.89mV, 38.67mV, 64.45mV, …, 3.287V)。一般情況下，此I2C序列傳輸從設備202若沒有偵測到任何的變化（例如手觸，方向軸或加減速的改變）而需要I2C序列傳輸主設備201來讀取資料時，此中斷要求腳位IRQ就輸出浮動電壓（floating，或高阻抗）。反之，若I2C序列傳輸從設備202有偵測到有任何的異動時，此中斷要求腳位IRQ就可以輸出此I2C序列傳輸從設備202對應的固定且唯一之電壓，當成特定的中斷需求給I2C序列傳輸主設備201，用以通知I2C序列傳輸主設備201來存取I2C序列傳輸從設備202。

因此，如圖2所示，只需利用I2C序列傳輸主設備201內的微處理器之一個類比數位轉換輸入通道腳位（ADC input channel pin），把各個I2C序列傳輸從設備202的輸出的電壓腳位共同耦接到I2C序列傳輸主設備201的同一個中斷輸入腳位IRI。當I2C序列傳輸主設備201發現類比數位轉換的數值是對應於某個I2C序列傳輸從設備202輸出的固定電壓值，此I2C序列傳輸主設備201就可以發送I2C的訊號（SCL and SDA）來對此I2C序列傳輸從設備202讀取資料。當此I2C序列傳輸從設備202的資料被讀取後，此I2C序列傳輸從設備202就禁能（Disable）中斷要求腳位IRQ上的電壓輸出，恢復成一般浮動電壓（floating）的輸出狀態。

在另一較佳實施例中，若同一期間有多個I2C序列傳輸從設備202從中斷要求腳位IRQ送出電壓，此時，由於，低電壓的中斷會被高電壓的中斷的電壓所拉升，I2C序列傳輸主設備201的中斷輸入腳位IRI會接收到輸出最高電壓的I2C序列傳輸從設備202之電壓，故，I2C序列傳輸主設備201會先進行對應於最高電壓的I2C序列傳輸從設備202之中斷存取處理，之後，才依照電壓從大到小，依序進行I2C序列傳輸從設備202的中斷存取處理。藉此，也解決了先前技術中的中斷衝突。

由上述實施例，可以看出，藉由上述實施例的中斷運作機制，I2C序列傳輸主設備201就不需有多根的通用型之輸入輸出（General-Purpose Input/Output，GPIO）腳位或者中斷輸入腳位來接收各個I2C序列傳輸從設備202發送過來的中斷需求，以節省I2C序列傳輸主設備201的通用型之輸入輸出（General-Purpose Input/Output，GPIO）腳位或中斷輸入腳位數（pin counts）。

根據上述的低腳位I2C傳輸系統之較佳實施例，可以歸納成一種低腳位I2C序列傳輸的方法。圖3繪示為本發明一較佳實施例的低腳位I2C序列傳輸的方法之流程圖。請參考圖3，此低腳位I2C序列傳輸的方法包括下列步驟：

步驟S301：開始。

步驟S302：提供多數個I2C序列傳輸從設備。

步驟S303：提供一I2C序列傳輸主設備，其中，上述I2C序列傳輸從設備以及上述I2C序列傳輸主設備電性連接至一I2C序列傳輸排線。並且，每一該些I2C序列傳輸從設備之中斷要求腳位耦接至該I2C序列傳輸主設備的一中斷輸入腳位。

步驟S304：判斷I2C序列傳輸主設備的IRI腳位之電壓大小。藉此，判斷上述多個I2C序列傳輸從設備之中是否發出中斷請求，並根據電壓大小，判斷上述多個I2C序列傳輸從設備之中的何者發出的中斷請求。由於每一個I2C序列傳輸從設備202皆有對應的一組固定電壓，故其中之一特定I2C序列傳輸從設備202的中斷要求腳位IRQ提出中斷要求時，上述特定I2C序列傳輸從設備202的中斷要求腳位IRQ輸出對應於上述特定I2C序列傳輸從設備202規範之電壓。

步驟S305：根據I2C序列傳輸主設備的中斷輸入腳位之電壓大小，判斷每一該些I2C序列傳輸從設備是否進行中斷要求。

綜合以上所述，本發明之實施例採用讓多個I2C序列傳輸從設備的中斷要求腳位耦接在I2C序列傳輸主設備的同一個中斷輸入腳位，並且，每一個I2C序列傳輸從設備的中斷要求腳位在要求中斷時，都輸出不同的電壓。因此，I2C序列傳輸主設備只要根據中斷輸入腳位所接收的電壓大小，便可以判斷從哪一個I2C序列傳輸從設備發出中斷要求。再者，在另一較佳實施例中，若多個設備同一期間送出中斷請求時，則I2C序列傳輸主設備先行處理較高中斷要求電壓的I2C序列傳輸從設備的中斷。

應當理解，本文描述的示例和實施例僅用於說明目的，並且鑑於其的各種修改或改變將被建議給本領域技術人員，並且將被包括在本申請的精神和範圍以及所附權利要求的範圍之內。

101:I2C序列傳輸主（Master）控制器 102:I2C序列傳輸從設備 201:I2C序列傳輸主設備 202:I2C序列傳輸從設備 SDA:I2C序列傳輸資料線 SCK:I2C序列傳輸時脈線 SCK:每一個I2C序列傳輸從設備202以及I2C序列傳輸主設備 IRQ:I2C序列傳輸從設備202的中斷要求腳位 IRI:I2C序列傳輸主設備201的中斷輸入腳位 R1:第一電阻 R2:第二電阻 VDD:電源電壓 S301～S305:本發明一較佳實施例的低腳位I2C序列傳輸的方法之流程步驟

提供的附圖用以使本發明所屬技術領域具有通常知識者可以進一步理解本發明，並且被併入與構成本發明之說明書的一部分。附圖示出了本發明的示範實施例，並且用以與本發明之說明書一起用於解釋本發明的原理。

圖1繪示為先前技術的I2C傳輸方法之示意圖。

圖2繪示為本發明一較佳實施例的低腳位I2C傳輸系統之系統方塊圖。

圖3繪示為本發明一較佳實施例的低腳位I2C序列傳輸的方法之流程圖。

S301~S305:本發明一較佳實施例的低腳位I2C序列傳輸的方法之流程步驟

Claims

一種低腳位I2C傳輸系統，包括：一I2C序列傳輸資料排線，包括一I2C序列傳輸資料線以及I2C序列傳輸時脈線；多數個I2C序列傳輸從設備，其中，每一該些I2C序列傳輸從設備包括一I2C序列傳輸資料腳位、I2C序列傳輸時脈腳位以及一中斷要求腳位，其中，每一該些I2C序列傳輸從設備的I2C序列傳輸資料腳位耦接該I2C序列傳輸資料排線的I2C序列傳輸資料線，且每一該些I2C序列傳輸從設備的I2C序列傳輸時脈腳位耦接該I2C序列傳輸資料排線的I2C序列傳輸時脈線；以及一I2C序列傳輸主設備，包括一I2C序列傳輸資料腳位、I2C序列傳輸時脈腳位以及一中斷輸入腳位，其中，該I2C序列傳輸主設備的I2C序列傳輸資料腳位耦接該I2C序列傳輸資料排線的I2C序列傳輸資料線，且該I2C序列傳輸主設備的I2C序列傳輸時脈腳位耦接該I2C序列傳輸資料排線的I2C序列傳輸時脈線，其中，每一該些I2C序列傳輸從設備的中斷要求腳位耦接該I2C序列傳輸主設備的中斷輸入腳位，其中，每一該些I2C序列傳輸從設備的中斷要求腳位在進行中斷要求時，分別輸出不同的電壓，其中，該I2C序列傳輸主設備根據該I2C序列傳輸主設備的中斷輸入腳位所接收的電壓大小，判斷每一該些I2C序列傳輸從設備是否進行中斷要求。
根據請求項1所述之低腳位I2C傳輸系統，更包括：一第一上拉電阻，包括一第一端以及一第二端，其中，該第一上拉電阻的第一端耦接一電源電壓，該第一上拉電阻的第二端耦接該I2C序列傳輸資料排線的I2C序列傳輸資料線。
根據請求項1所述之低腳位I2C傳輸系統，更包括：一第二上拉電阻，包括一第一端以及一第二端，其中，該第二上拉電阻的第一端耦接一電源電壓，該第二上拉電阻的第二端耦接該I2C序列傳輸資料排線的I2C序列傳輸時脈線。
根據請求項1所述之低腳位I2C傳輸系統，其中，每一該些I2C序列傳輸從設備在未進行中斷要求時，每一該些I2C序列傳輸從設備的中斷要求腳位為高阻抗狀態。
根據請求項1所述之低腳位I2C傳輸系統，其中，該I2C序列傳輸主設備的中斷輸入腳位為一類比數位轉換輸入通道（Analog-to-Digital Conversion input Channel Pin）腳位。
一種低腳位I2C序列傳輸的方法，包括：提供多數個I2C序列傳輸從設備；提供一I2C序列傳輸主設備，其中，該些I2C序列傳輸從設備以及該I2C序列傳輸主設備電性連接至一I2C序列傳輸排線；將每一該些I2C序列傳輸從設備之中斷要求腳位耦接至該I2C序列傳輸主設備的一中斷輸入腳位；當每一該些I2C序列傳輸從設備之中的一特定I2C序列傳輸從設備提出中斷要求時，該特定I2C序列傳輸從設備的中斷要求腳位輸出對應於該特定I2C序列傳輸從設備規範之電壓；根據該I2C序列傳輸主設備的中斷輸入腳位之電壓大小，判斷每一該些I2C序列傳輸從設備是否進行中斷要求。
根據請求項6所述之低腳位I2C序列傳輸的方法，其中，每一該些I2C序列傳輸從設備在未進行中斷要求時，每一該些I2C序列傳輸從設備的中斷要求腳位為高阻抗狀態。
根據請求項6所述之低腳位I2C序列傳輸的方法，其中，該I2C序列傳輸主設備的中斷輸入腳位為一類比數位轉換輸入通道（Analog-to-Digital Conversion input Channel Pin）腳位。