TWI872001B

TWI872001B - 半導體裝置

Info

Publication number: TWI872001B
Application number: TW113131165A
Authority: TW
Inventors: 林智清
Original assignee: 南亞科技股份有限公司
Priority date: 2023-05-12
Filing date: 2023-07-26
Publication date: 2025-02-01
Also published as: US20240381636A1; TW202520893A; TWI855796B; TWI898997B; CN118943142A; TW202450125A; TW202445873A

Abstract

一種半導體裝置包括基板、第一膜堆疊、第二膜堆疊、第一閘極間隔物、緩衝層及第二閘極間隔物。第一膜堆疊及第二膜堆疊位於基板上，且分別位於陣列區域與周圍區域中。第一閘極間隔物包含第一膜堆疊的側壁上的第一部分及第二膜堆疊的側壁上的第二部分。緩衝層包含第一閘極間隔物的第一部分的側壁上的第一部分及第一閘極間隔物的第二部分的側壁上的第二部分。第二閘極間隔物包含緩衝層的第一部分的側壁上的第一部分及緩衝層的第二部分的側壁上的第二部分。

Description

半導體裝置

本揭露係關於一種半導體裝置。

隨著積體電路技術的快速發展，元件小型化及整合化係當今電子行業的重要趨勢及課題。

在與記憶體相關的半導體裝置的製造期間，可以在基板上形成兩個膜堆疊，其中兩個膜堆疊分別位於半導體裝置的陣列區域及周圍區域中。形成間隔介電層以覆蓋兩個膜堆疊及基板。之後，可以蝕刻間隔介電層，直至暴露兩個膜堆疊之間的基板的頂表面，從而分別在兩個膜堆疊的側壁上定義出閘極間隔物。然而，半導體裝置的周圍區域小，這導致蝕刻點偵測(etch point detection，EPD)訊號弱。

此外，為了確保暴露基板的頂表面且增強蝕刻點偵測訊號，蝕刻間隔介電層被執行，使得亦蝕刻陣列區域中的膜堆疊的下伏硬遮罩層。儘管歸因於陣列區域遠大於周圍區域，EPD訊號可以經增強，但陣列區域中的膜堆疊的硬遮罩層的剩餘厚度會影響EPD訊號的準確性，這導致閘極間隔物的厚度不穩定。因此，半導體裝置的飽和電流(Idsat)將不穩定，從而影響電性。

本揭露的一個態樣提供一種半導體裝置。

根據本揭露的一些實施例，半導體裝置包括基板、第一膜堆疊、第二膜堆疊、第一閘極間隔物、緩衝層及第二閘極間隔物。第一膜堆疊位於基板上且位於半導體裝置的陣列區域中。第二膜堆疊位於基板上且位於半導體裝置的周圍區域中。第一閘極間隔物包括第一膜堆疊的側壁上的第一部分及第二膜堆疊的側壁上的第二部分。緩衝層包括第一閘極間隔物的第一部分的側壁上的第一部分及第一閘極間隔物的第二部分的側壁上的第二部分。第二閘極間隔物包含緩衝層的第一部分的側壁上的第一部分及緩衝層的第二部分的側壁上的第二部分，其中緩衝層的材料與該第一閘極間隔物的材料相同，且在第一膜堆疊與第二膜堆疊之間的淺溝槽隔離結構上無緩衝層。

在一些實施例中，半導體裝置更包括第二閘極間隔物。第二閘極間隔物包括緩衝層的第一部分的側壁上的第一部分及緩衝層的第二部分的側壁上的第二部分。緩衝層的第一部分位於第一閘極間隔物的第一部分與第二閘極間隔物的第一部分之間。

在一些實施例中，緩衝層的該第二部分位於第一閘極間隔物的第二部分與第二閘極間隔物的第二部分之間。

在一些實施例中，緩衝層的第一部分與第一閘極間隔物的第一部分及第二閘極間隔物的第一部分接觸。

在一些實施例中，緩衝層的第二部分與第一閘極間隔物的第二部分及第二閘極間隔物的第二部分接觸。

在一些實施例中，緩衝層的材料不同於第二閘極間隔物的材料。

在一些實施例中，緩衝層的材料包含氮化物，且第二閘極間隔物的材料包含氧化物。

在一些實施例中，第一閘極間隔物的材料包含氮化物。

在一些實施例中，第一膜堆疊及第二膜堆疊中的每一者包含依次堆疊的多晶矽層、金屬堆疊、介電層及硬遮罩層。

在一些實施例中，遮罩層的材料不同於緩衝層的材料，硬遮罩層的材料包括氧化物。

在本揭露的上述實施例中，由於在形成第一閘極間隔物之後及形成間隔介電層之前，形成緩衝層以覆蓋第一膜堆疊、第一閘極間隔物的第一部分及第二部分、基板及第二膜堆疊，所以當蝕刻間隔介電層時，緩衝層可以用作蝕刻停止層。在蝕刻間隔介電層以形成第二閘極間隔物之後，半導體裝置的陣列區域及周圍區域中的緩衝層可以使得蝕刻點偵測(etch point detection，EPD)捕捉到強訊號，此係因為暴露的緩衝層可以佔據約100%的陣列區域及周圍區域。此外，在形成第二閘極間隔物之後，可以蝕刻暴露的緩衝層以暴露第一膜堆疊、第二膜堆疊及第一膜堆疊與第二膜堆疊之間的基板，且因此保持第一膜堆疊的硬遮罩層及第二膜堆疊的硬遮罩層，而不需要移除。因此，硬遮罩層的厚度不會影響EPD的準確性，且歸因於無過蝕刻，可以精確控制第二閘極間隔物的厚度。因此，半導體裝置的飽和電流(Idsat)為穩定的，以提升電性。

以下揭露內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實施例或實例僅為實例，而不旨在進行限制。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。

另外，為了便於描述，本文中可以使用空間相對術語(諸如「在...下面」、「在...下方」、「底部」、「在...上方」、「上部」及其類似者)，以描述如圖式中所說明的一個部件或特徵與另一部件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。

第1圖為根據本揭露的一個實施例的半導體裝置的製造方法的流程圖。半導體裝置的製造方法包含以下步驟。在步驟S1中，在基板上形成第一膜堆疊及第二膜堆疊，其中第一膜堆疊位於半導體裝置的陣列區域中，且第二膜堆疊位於半導體裝置的周圍區域中。之後，在步驟S2中，分別在第一膜堆疊的側壁及第二膜堆疊的側壁上形成第一閘極間隔物的第一部分及第二部分。之後，在步驟S3中，形成緩衝層以覆蓋第一膜堆疊、第一閘極間隔物的第一部分及第二部分、基板及第二膜堆疊，其中緩衝層包含第一閘極間隔物的第一部分的側壁上的第一部分及第一閘極間隔物的第二部分的側壁上的第二部分。接下來，在步驟S4中，形成間隔介電層以覆蓋緩衝層。之後，在步驟S5中，蝕刻間隔介電層以暴露緩衝層且定義出第二閘極間隔物，其中第二閘極間隔物包含緩衝層的第一部分的側壁上的第一部分及緩衝層的第二部分的側壁上的第二部分。隨後，在步驟S6，蝕刻暴露的緩衝層以暴露第一膜堆疊的頂表面、第二膜堆疊的頂表面及第一膜堆疊與第二膜堆疊之間的基板的頂表面。

半導體裝置的製造方法不限於上述步驟S1至S6。例如，在一些實施例中，製造方法可以進一步包含上述步驟中的兩者之間的其他步驟，且可以進一步包含步驟S1之前及步驟S5之後的其他步驟。此外，步驟S1至S6中的每一者可以包含更詳細的步驟。在以下描述中，將解釋半導體裝置的製造方法的上述步驟。

第2圖至第7圖為根據本揭露的一個實施例的半導體裝置100 (參見第7圖)的製造方法的中間階段的橫截面圖。如第2圖所示，基板110中包含複數個淺溝槽隔離結構112。淺溝槽隔離結構112可以由氧化物或氮化物製成，諸如氧化矽或氮化矽。在基板110上依次形成多晶矽層122、金屬堆疊124及介電層126。此外，圖案化硬遮罩層128形成在介電層126上。金屬堆疊124位於多晶矽層122與介電層126之間。在一些實施例中，介電層126的材料可為氮化矽。此外，陣列區域102存在於第2圖的虛線的左側，且周圍區域104存在於第2圖的虛線的右側。陣列區域102大於周圍區域104，且陣列區域102可以用於形成記憶體電晶體。

參考第3圖，之後，使用硬遮罩層128圖案化多晶矽層122、金屬堆疊124及介電層126，以分別在陣列區域102及周圍區域104中形成兩個分離的部分，且因此可以定義出第一膜堆疊120a及第二膜堆疊120b，且可以暴露基板110的頂表面111的部分。硬遮罩層128的材料可為氧化物，諸如氧化矽。因此，第一膜堆疊120a及第二膜堆疊120b形成在基板110上，其中第一膜堆疊120a位於陣列區域102中，且第二膜堆疊120b位於周圍區域104中。在形成第一膜堆疊120a及第二膜堆疊120b之後，分別在第一膜堆疊120a的側壁及第二膜堆疊120b的側壁上形成第一閘極間隔物130的第一部分132及第二部分134。第一閘極間隔物130的材料可為氮化物，諸如氮化矽。

如第4圖所示，形成緩衝層140以覆蓋第一膜堆疊120a、第一閘極間隔物130的第一部分132及第二部分134、基板110的頂表面111及第二膜堆疊120b。緩衝層140包含第一閘極間隔物130的第一部分132的側壁上的第一部分142，且包含在第一閘極間隔物130的第二部分134的側壁上的第二部分144。在一些實施例中，緩衝層140的材料與第一閘極間隔物130的材料相同，且不同於硬遮罩層128的材料。例如，緩衝層140的材料可為氮化物，諸如氮化矽。緩衝層140可以利用化學氣相沈積(chemical vapor deposition，CVD)或任何其他合適的製程來形成。

如第5圖及第6圖所示，在形成緩衝層140之後，形成間隔介電層150a以覆蓋緩衝層140。之後，蝕刻間隔介電層150a以暴露緩衝層140且定義出第二閘極間隔物150，其中第二閘極間隔物150包含緩衝層140的第一部分142的側壁上的第一部分152及緩衝層140的第二部分144的側壁上的第二部分154。此外，執行蝕刻間隔介電層150a，使得緩衝層140分別與第一膜堆疊120a的頂表面、第二膜堆疊120b的頂表面及基板110在第一膜堆疊120a與第二膜堆疊120b之間的頂表面重疊的區域暴露。換言之，陣列區域102及周圍區域104中的緩衝層140的頂表面的大部分暴露。緩衝層140及間隔介電層150a包含不同的材料。例如，間隔介電層150a的材料包含氧化物，諸如氧化矽。在此設計中，緩衝層140可以在蝕刻間隔介電層150a期間用作蝕刻停止層。

如第7圖所示，在蝕刻間隔介電層150a之後，蝕刻第6圖的暴露的緩衝層140以暴露第一膜堆疊120a的頂表面129a、第二膜堆疊120b的頂表面129b及第一膜堆疊120a與第二膜堆疊120b之間(或第二閘極間隔物150的第一部分152與第二部分154之間)的基板110的頂表面111。因為硬遮罩層128及緩衝層140包含不同的材料，所以在蝕刻第6圖的暴露的緩衝層140期間，硬遮罩層128可以用作蝕刻停止層。此外，由於緩衝層140的材料不同於第二閘極間隔物150的第一部分152及第二部分154的材料，所以在蝕刻緩衝層140期間可以保持第二閘極間隔物150的第一部分152及第二部分154的厚度。此外，由於緩衝層140的材料不同於硬遮罩層128的材料，所以在蝕刻緩衝層140期間，亦可以保持第一膜堆疊120a的硬遮罩層128及第二膜堆疊120b的硬遮罩層128。通過上述步驟，可以獲得第7圖的半導體裝置100。在一些實施例中，第一膜堆疊120a可以用於製造記憶體電晶體，且第二膜堆疊120b可為閘極結構。

具體而言，由於在形成第一閘極間隔物130 (參見第3圖)之後及形成間隔介電層150a (參見第5圖)之前，形成緩衝層140 (參見第4圖)以覆蓋第一膜堆疊120a、第一閘極間隔物130的第一部分132及第二部分134、基板110及第二膜堆疊120b，所以當蝕刻間隔介電層150a時，緩衝層140可以用作蝕刻停止層。在蝕刻間隔介電層150a以形成第二閘極間隔物150之後，半導體裝置100的陣列區域102及周圍區域104中的緩衝層140可以使得蝕刻點偵測(etch point detection，EPD)捕捉到強訊號，此係因為暴露的緩衝層140可以佔據約100%的陣列區域102及周圍區域104。此外，在形成第二閘極間隔物150之後，可以蝕刻暴露的緩衝層140以暴露第一膜堆疊120a、第二膜堆疊120b及第一膜堆疊120a與第二膜堆疊120b之間的基板110，且因此保留第一膜堆疊120a的硬遮罩層128及第二膜堆疊120b的硬遮罩層128，而不需要移除。因此，硬遮罩層128的厚度不會影響EPD的準確性，且歸因於無過蝕刻，可以精確控制第二閘極間隔物150的厚度。因此，半導體裝置100的飽和電流(Idsat)為穩定的，以提升電性。

在一些實施例中，在蝕刻暴露的緩衝層140之後，緩衝層140的第一部分142具有位於第二閘極間隔物150的第一部分152與基板110之間的底部部分143，且緩衝層140的第二部分144具有位於第二閘極間隔物150的第二部分154與基板110之間的底部部分145。

應注意，上述部件的連接關係、材料及優點在以下描述中將不再重複。在以下描述中，將詳細描述第7圖的半導體裝置100的結構。

參考第7圖，半導體裝置100包含基板110、第一膜堆疊120a、第二膜堆疊120b、第一閘極間隔物130、緩衝層140及第二閘極間隔物150。第一膜堆疊120a位於基板110上，且位於半導體裝置100的陣列區域102中。第二膜堆疊120b位於基板110上，且位於半導體裝置100的周圍區域104中。第一閘極間隔物130包含第一膜堆疊120a的側壁上的第一部分132，且包含第二膜堆疊120b的側壁上的第二部分134。緩衝層140包含第一閘極間隔物130的第一部分132的側壁上的第一部分142，且包含第一閘極間隔物130的第二部分134的側壁上的第二部分144。第二閘極間隔物150包含緩衝層140的第一部分142的側壁上的第一部分152，且包含緩衝層140的第二部分144的側壁上的第二部分154。此外，緩衝層140的第一部分142位於第一閘極間隔物130的第一部分132與第二閘極間隔物150的第一部分152之間，且緩衝層140的第二部分144位於第一閘極間隔物130的第二部分134與第二閘極間隔物150的第二部分154之間。

在一些實施例中，緩衝層140的第一部分142接觸第一閘極間隔物130的第一部分132及第二閘極間隔物150的第一部分152。緩衝層140的第二部分144接觸第一閘極間隔物130的第二部分134及第二閘極間隔物150的第二部分154。緩衝層140的材料不同於第二閘極間隔物150的材料。例如，緩衝層140的材料包含氮化物，且第二閘極間隔物150的材料包含氧化物。

此外，第一膜堆疊120a及第二膜堆疊120b中的每一者包含依次堆疊的多晶矽層122、金屬堆疊124、介電層126及硬遮罩層128。緩衝層140的材料不同於硬遮罩層128的材料。例如，緩衝層140的材料包含氮化物，且硬遮罩層128的材料包含氧化物。在一些實施例中，硬遮罩層128的材料與第二閘極間隔物150的材料相同。

前述概述若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應認識到，這類等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。

100 : 半導體裝置 102 : 陣列區域 104 : 周圍區域 110 : 基板 111 : 頂表面 112 : 淺溝槽隔離結構 120a : 第一膜堆疊 120b : 第二膜堆疊 122 : 多晶矽層 124 : 金屬堆疊 126 : 介電層 128 : 硬遮罩層 129a,129b : 頂表面 130 : 第一閘極間隔物 132,142,152 : 第一部分 134,144,154 : 第二部分 140 : 緩衝層 143,145 : 底部部分 150 : 第二閘極間隔物 150a : 間隔介電層 S1,S2,S3,S4,S5,S6 : 步驟

當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為論述清楚起見，各種特徵的尺寸可以任意增加或減小。第1圖為根據本揭露的一個實施例的半導體裝置的製造方法的流程圖。第2圖至第7圖為根據本揭露的一個實施例的半導體裝置的製造方法的中間階段的橫截面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:半導體裝置

102:陣列區域

104:周圍區域

110:基板

111:頂表面

112:淺溝槽隔離結構

120a:第一膜堆疊

120b:第二膜堆疊

122:多晶矽層

124:金屬堆疊

126:介電層

128:硬遮罩層

129a,129b:頂表面

130:第一閘極間隔物

132,142,152:第一部分

134,144,154:第二部分

140:緩衝層

143,145:底部部分

150:第二閘極間隔物

Claims

一種半導體裝置，包括：一基板；一第一膜堆疊，位於該基板上且位於該半導體裝置的一陣列區域中；一第二膜堆疊，位於該基板上且位於該半導體裝置的一周圍區域中，其中該基板在該陣列區域與該周圍區域中具有複數個淺溝槽隔離結構，且在該周圍區域中的該些淺溝槽隔離結構其中一者位於該第一膜堆疊與該第二膜堆疊之間，該第一膜堆疊覆蓋在該陣列區域中的該些淺溝槽隔離結構，且該第一膜堆疊沿一方向的寬度大於該第二膜堆疊沿該方向的寬度；一第一閘極間隔物，包括該第一膜堆疊的一側壁上的一第一部分及該第二膜堆疊的一側壁上的一第二部分；以及一緩衝層，包括該第一閘極間隔物的該第一部分的一側壁上的一第一部分及該第一閘極間隔物的該第二部分的一側壁上的一第二部分，其中該緩衝層的一材料與該第一閘極間隔物的一材料相同，且在該第一膜堆疊與該第二膜堆疊之間的該淺溝槽隔離結構上無該緩衝層。
如請求項1所述之半導體裝置，更包括：一第二閘極間隔物，包括該緩衝層的該第一部分的一側壁上的一第一部分及該緩衝層的該第二部分的一側壁上的一第二部分，其中該緩衝層的該第一部分位於該第一閘極間隔物的該第一部分與該第二閘極間隔物的該第一部分之間。
如請求項2所述之半導體裝置，其中該緩衝層的該第二部分位於該第一閘極間隔物的該第二部分與該第二閘極間隔物的該第二部分之間。
如請求項2所述之半導體裝置，其中該緩衝層的該第一部分接觸該第一閘極間隔物的該第一部分及該第二閘極間隔物的該第一部分。
如請求項2所述之半導體裝置，其中該緩衝層的該第二部分接觸該第一閘極間隔物的該第二部分及該第二閘極間隔物的該第二部分。
如請求項2所述之半導體裝置，其中該緩衝層的該材料不同於該第二閘極間隔物的一材料。
如請求項6所述之半導體裝置，其中該緩衝層的該材料包括氮化物，且該第二閘極間隔物的該材料包括氧化物。
如請求項1所述之半導體裝置，其中該第一閘極間隔物的該材料包括氮化物。
如請求項1所述之半導體裝置，其中該第一膜堆疊及該第二膜堆疊中的每一者包括依次堆疊的一多晶矽層、一金屬堆疊、一介電層及一硬遮罩層。
如請求項9所述之半導體裝置，其中該硬遮罩層的一材料不同於該緩衝層的該材料，且該硬遮罩層的該材料包括氧化物。