JP4299802B2 - 半導体集積回路装置およびその製造方法 - Google Patents

Description

本発明は一般に半導体装置に関し、特にキャパシタを有する半導体装置およびその製造方法に関する。

ＤＲＡＭは、半導体装置中にモノリシックに形成されたキャパシタ中に電荷の形で情報を記憶する高速半導体記憶装置であり、コンピュータ等の情報処理装置の記憶装置として広く使われている。

最近では、かかるＤＲＡＭとアナログ回路装置とを、同一半導体基板上にモノリシックに形成した半導体装置が必要とされている。かかるアナログ回路装置は一般にモノリシックに形成されたキャパシタを備えている。

図１は従来のＤＲＡＭ１０の構成を示す。

図１を参照するに、ＤＲＡＭ１０はメモリセル領域１０Ａと周辺領域１０Ｂとを画成されたＳｉ基板１１上に形成され、前記メモリセル領域１０Ａ上および周辺領域１０Ｂ上には各々において活性領域を画成するフィールド酸化膜１２が形成され、前記セル領域１０Ａ中において前記フィールド酸化膜１２により画成された活性領域中には、ワード線ＷＬに対応するポリシリコンゲート電極１３Ａ〜１３Ｃが、それぞれゲート酸化膜１３ａ〜１３ｃを介して形成され、前記基板１１中には前記ゲート電極１３Ａ〜１３Ｃに隣接して拡散領域１１ａ〜１１ｅが形成される。各々のゲート電極１３Ａ〜１３Ｃは側壁絶縁膜を担持している。ただし、側壁絶縁膜は省略することも可能である。

同様に、前記周辺領域１０Ｂ中にはゲート絶縁膜１３ｄを介してゲート電極１３Ｄが形成され、前記基板１１中には前記ゲート電極１３Ｄに隣接して拡散領域１１ｆ，１１ｇが形成される。さらに、前記周辺領域１０Ｂ中にはフィールド酸化膜１２により分離された領域内に高濃度拡散領域１１ｈが形成され、前記高濃度拡散領域１１ｈ上には前記ゲート電極１３Ｄのゲート絶縁膜１３ｄに対応する絶縁膜１３ｅを介して、キャパシタ電極１３Ｅが形成されている。その結果、前記絶縁膜１３ｅは、キャパシタ電極１３Ｅおよび拡散領域１１ｈと共に、前記周辺領域１０Ｂに形成されるアナログ回路装置のキャパシタＣを形成する。

前記ゲート電極１３Ａ〜１３Ｄおよびワード線ＷＬ、さらにキャパシタ電極１３Ｅは、前記基板１１上に前記領域１０Ａおよび１０Ｂを連続して覆うように形成された第１の層間絶縁膜１４により覆われ、前記層間絶縁膜１４中には前記拡散領域１１ｂ，１１ｄおよび１１ｆをそれぞれ露出するコンタクトホール１４Ａ〜１４Ｃが形成される。前記コンタクトホール１４Ａ〜１４Ｃの側壁はそれぞれ側壁絶縁膜１４ａ〜１４ｃにより覆われ、前記層間絶縁膜１４上には前記コンタクトホール１４Ａ，１４Ｂを埋めるようにビット線電極１５Ａ，１５Ｂが、また前記コンタクトホール１４Ｃを埋めるように電極１５Ｃが形成される。前記側壁絶縁膜１４ａは前記コンタクトホール１４Ａの位置がずれた場合に前記電極１５Ａのゲート電極１３Ａとの短絡を防止する機能を果たす。前記側壁絶縁膜１４ｂ，１４ｃも同様である。

さらに、前記電極１５Ａ〜１５Ｃは前記層間絶縁膜１４上に形成された第２の層間絶縁膜１６により覆われ、前記層間絶縁膜１６中には前記メモリセル領域１０Ａにおいて前記拡散領域１１ａおよび１１ｃをそれぞれ露出するコンタクトホール１６Ａ，１６Ｂが形成される。前記コンタクトホール１６Ａ，１６Ｂにはそれぞれ側壁絶縁膜１６ａおよび１６ｂが形成され、さらに前記層間絶縁膜１６上には前記コンタクトホール１６Ａ，１６Ｂをそれぞれ埋めるポリシリコン蓄積電極１７Ａ，１７Ｂが形成される。前記側壁絶縁膜１６ａおよび１６ｂは、前記蓄積電極１７Ａ，１７Ｂが隣接するゲート電極１３Ａあるいは１３Ｂとの間で短絡を生じるのを防止する。

前記メモリセル領域１０Ａにおいて前記蓄積電極１７Ａ，１７Ｂは誘電体膜１８で覆われ、さらに前記誘電体膜１８はポリシリコン対向電極１９によって覆われる。さらに前記ポリシリコン対向電極１９は、前記周辺領域１０Ｂをも連続して覆う第３の層間絶縁膜２０により覆われ、前記層間絶縁膜２０中には前記電極１５Ｃを露出するコンタクトホール２０Ａおよび電極１３Ｅを露出するコンタクトホール２０Ｂが形成され、前記コンタクトホール２０Ａおよび２０Ｂを介して前記層間絶縁膜２０上に電極２１Ａおよび２１Ｂが形成される。また、前記層間絶縁膜２０上には配線パターン２１Ｃ，２１Ｄが形成される。前記蓄積電極１７Ａ，１７Ｂは、その上の誘電体膜１８および対向電極１９と共に、メモリセルキャパシタを形成する。

図２（Ａ）〜２（Ｃ）は図１の半導体装置のうち、特にメモリセルキャパシタの形成工程を詳細に示す。ただし、図２（Ａ）〜２（Ｃ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図２（Ａ）を参照するに、前記第２の層間絶縁膜１６中に拡散領域１１ｃを露出するコンタクトホール１６Ｂが形成された後、前記層間絶縁膜１６上に前記コンタクトホール１６Ｂの側壁を覆うように絶縁膜１６’が堆積され、図２（Ｂ）の工程で前記絶縁膜１６’に対して基板１１主面に略垂直に作用する異方性エッチングを行なうことにより、前記層間絶縁膜１６上の絶縁膜１６’を除去し、前記側壁絶縁膜１６ｂを形成する。

次に、図２（Ｂ）の工程において、さらに前記層間絶縁膜１６上にポリシリコン膜を前記コンタクトホール１６Ｂを埋めるように堆積し、さらにこれをレジストプロセスによりパターニングすることにより、前記蓄積電極１７Ｂを形成する。

さらに、図２（Ｃ）の工程において、前記図２（Ｂ）の構造上に前記誘電体膜１８と対向電極１９を構成するポリシリコン膜とを順次堆積し、さらにこれをレジストプロセスによりパターニングすることによりメモリセルキャパシタが形成される。

図２（Ａ）〜（Ｃ）の工程では、図２（Ｂ）の工程においてドライエッチング工程が２回行われ、さらに図２（Ｃ）の工程でもう一度ドライエッチング工程が行われる。その際、各々のドライエッチングにおいて選択比は理想的でないため、図２（Ｂ），（Ｃ）に示したように、蓄積電極１７Ｂの縁部および対向電極１９の縁部において多少の段差の発生が避けられない。これらの段差が蓄積した場合、図２（Ｃ）に示すように対向電極１９の縁部の段差は当初の層間絶縁膜１６の面よりも実質的に低くなり、メモリセル領域１０Ａと周辺領域１０Ｂとの間において層間絶縁膜２０表面において生じる段差が拡大してしまう。また、前記層間絶縁膜１６表面のエッチングの結果、前記周辺領域１０Ｂにおいて前記層間絶縁膜１４上に形成された電極１５Ｃが露出してしまう可能性もある。

そこで、本発明は上記の課題を解決した新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。

本発明のより具体的な課題は、メモリセルキャパシタを含むメモリセル領域と、メモリセルキャパシタを含まない周辺回路領域とを有する半導体装置において、メモリセル領域と周辺回路領域との間の段差を最小化することにある。

本発明の他の課題は、メモリセルキャパシタを含むメモリセル領域と、メモリセルキャパシタを含まない周辺回路領域とを有する半導体装置において、メモリセル領域と周辺回路領域との間の段差部に形成される不規則な残留ポリシリコンパターンを除去した半導体装置を提供することにある。

本発明のさらに他の課題は、メモリセルキャパシタを含むメモリセル領域と、メモリセルキャパシタを含まない周辺回路領域とを有する半導体装置において、周辺回路領域にキャパシタを、マスク工程を増加させることなく形成することにある。

本発明は上記の課題を、
請求項１に記載したように、
基板と、
前記基板の第１の領域に形成された第１の半導体装置と、
前記基板の第２の領域に形成された第２の半導体装置と、
前記基板上に形成された層間絶縁膜と、
前記第１の領域において前記層間絶縁膜中に形成された第１の開口部と、
前記第１の開口部を埋める第１の電極と、
前記第２の領域において前記層間絶縁膜中に、前記基板表面を露出するように形成された第２の開口部と、
前記第２の開口部を埋める第２の電極と、
前記層間絶縁膜上に形成された絶縁膜と、
前記絶縁膜上に、前記第１の電極に対応して、前記絶縁膜を間に挟むように形成された第３の電極とを備え、
前記第１の電極と前記第２の電極とは同一の組成を有し、
前記第１の領域において、前記第１の電極と前記第３の電極と前記絶縁膜とはキャパシタを形成し、
前記第２の領域は、メモリセルキャパシタを含むメモリセル領域を構成し、
前記層間絶縁膜は平坦化面を有することを特徴とする半導体集積回路により、または
請求項４に記載したように、
第１の領域と第２の領域とを画成された基板上に、前記第１の領域および第２の領域を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記第１の領域において第１の開口部を、また前記第２の領域において第２の開口部を、前記第２の開口部が基板表面を露出するように、同時に形成する工程と、
前記第１の開口部と前記第２の開口部とを第１の導体膜により充填し、さらに化学機械研磨することにより前記第１の開口部において第１の電極を、また前記第２の開口部において第２の電極を形成し、前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜上に、前記第１の電極および第２の電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜中に前記第２の電極を露出するように第３の開口部を形成する工程と、
前記絶縁膜上に、前記第１の電極との間で前記絶縁膜を挟持するように第３の電極を、また前記第３の開口部において前記第２の電極とコンタクトするように第４の電極を、同時に形成する工程とを含み、
前記第１の領域において、前記第１の電極と前記第３の電極と前記絶縁膜とはキャパシタを形成し、
前記第２の領域は、メモリセルキャパシタを含むメモリセル領域を構成することを特徴とする半導体集積回路の製造方法により、または
請求項５に記載したように、
第１の領域と第２の領域とを画成された基板上に、前記第１の領域および第２の領域を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記第１の領域において第１の開口部を形成する工程と、
前記第１の開口部を第１の導体膜により充填し、前記第１の開口部において第１の電極を形成する工程と、
前記層間絶縁膜上に、前記第１の電極を覆うように絶縁膜と導電膜とを順次堆積する工程と、
前記第２の領域において、前記導電膜および前記絶縁膜、さらにその下の前記層間絶縁膜を貫通して、前記基板表面を露出する第２の開口部を形成する工程と、
前記導電膜上に、前記第１の電極との間で前記絶縁膜および導電膜を挟持するように第２の電極を、また前記第２の開口部を埋めるように第３の電極を、同時に形成し、化学機械研磨し、前記層間絶縁膜の表面を平坦化する工程とを含み、
前記第１の領域において、前記第１の電極と前記第３の電極と前記絶縁膜とはキャパシタを形成し、
前記第２の領域は、メモリセルキャパシタを含むメモリセル領域を構成することを特徴とする半導体集積回路の製造方法により、解決する。

［作用］
本発明の第１の特徴によれば、基板上にメモリセル領域と周辺領域とを有する半導体装置の製造において、メモリセル領域にメモリセルキャパシタを形成するに先立って、基板上の層間絶縁膜の厚さを、前記メモリセル領域において周辺領域よりも薄くなるようにすることにより、メモリセルキャパシタの形成に伴うドライエッチング工程により、周辺回路領域において層間絶縁膜の膜厚が減少し、メモリセル領域と周辺回路領域との間の境界部において大きな段差が生じる問題が軽減される。

本発明の第２の特徴によれば、周辺回路中にキャパシタが含まれる場合に、かかるキャパシタを層間絶縁膜中に形成されたコンタクトホールを埋める電極パターンと同時に、マスク工程を増加させることなく形成できる。その際、キャパシタ絶縁膜は、コンタクトホールの側壁保護のために形成される側壁絶縁膜と同時に形成される。かかるキャパシタを例えばフィールド絶縁膜上に形成することにより、半導体装置の面積の増大を回避することができる。

さらに本発明の第３の特徴によれば、基板上にメモリセル領域と周辺領域とを有する半導体装置において、前記メモリセル領域と周辺領域との間の段部を覆うようにメモリセルキャパシタの形成と同時に導体パターンを形成することにより、かかる段部にメモリセルキャパシタのパターニングに伴って残留する不規則な導体残留物による、短絡等の望ましくない効果を抑止することができる。かかる導体パターンを形成することにより、メモリセル領域と周辺領域とを画成する際にマスク合わせの際の許容誤差を大きくできる。

本発明の第４の特徴によれば、基板上にメモリセル領域と周辺領域とを有する半導体装置において、メモリセルアレイの周囲に形成するダミーセルを、前記メモリセル領域と周辺領域との間の境界部のフィールド酸化膜上に形成することにより、ダミーセルによる半導体装置の面積の増大を回避できる。

本発明の第５の特徴によれば、基板上にＤＲＡＭとアナログ回路など２種類以上の集積回路を形成した半導体装置において、アナログ回路中に含まれるキャパシタのキャパシタ絶縁膜を導体膜で保護しておくことにより、かかるキャパシタ絶縁膜の厚さを目減りさせることなく、ＤＲＡＭ中のコンタクトホールにおいて基板表面から自然酸化膜を除去することが可能になり、コンタクト抵抗を低減させることができる。

本発明の第６の特徴によれば、基板上にＤＲＡＭとアナログ回路など２種類以上の集積回路を形成した半導体装置において、アナログ回路のキャパシタとＤＲＡＭのビット線コンタクトあるいはビット線パターンとを、同時に、マスク工程数を増加させることなく形成することが可能になる。

請求項1〜１５記載の本発明の特徴によれば、基板上にDRAMとアナログ回路など２種類以上の集積回路を形成した半導体装置において、アナログ回路のキャパシタとＤＲＡＭのビット線コンタクトあるいはビット線パターンとを、同時に、マスク工程を増加させることなく形成することが可能になる。

［第１実施例］
図３（Ａ）〜図５（Ｆ）は本発明の第１実施例によるＤＲＡＭの製造工程を示す。

図３（Ａ）を参照するに、ｐ型Ｓｉ基板３１上にはｎ型ウェル３１Ａが形成されており、さらに前記基板３１上には厚さが約３ｎｍの初期酸化膜（図示せず）を形成の後、厚さが約１１５ｎｍのＳｉＮパターン３２が素子分離領域を露出するように形成される。

次に図３（Ｂ）の工程において、前記基板３１上にフィールド酸化膜３３Ａ〜３３Ｆが前記ＳｉＮパターン３２をマスクにしたウェット酸化工程により約３２０ｎｍの厚さに形成され、さらにＢ+のイオン注入により前記ｎ型ウェル３１Ａ中にメモリセル領域３０Ａに対応してｐ型ウェル３１Ｂを形成する。また、前記基板３１中、前記ｐ型ウェル３１Ｂの外側の周辺回路領域３０Ｂ中に、前記ｐ型基板３１およびｎ型ウェル３１Ａにまたがって、ｐ型ウェル３１Ｃを形成する。実際には、先に前記ｐ型ウェル３１Ｃを形成し、その後で前記ｐ型ウェル３１Ｂが形成される。なお、ｎ型ウェルはフィールド酸化膜形成後に、高エネルギ注入により形成してもよい。

さらに、図３（Ｂ）の工程では熱酸化により前記基板３１の表面に厚さが約８ｎｍのゲート酸化膜３４を形成し、さらに前記ゲート酸化膜３４上にＰをドープしたアモルファスシリコン層を熱ＣＶＤ法により約１６０ｎｍの厚さに堆積する。形成されたアモルファスシリコン層をフォトリソグラフィー工程によりパターニングすることにより、ゲート電極３５Ａ〜３５Ｆが形成される。周知のようにゲート電極３５Ａ〜３５Ｆはワード線ＷＬの一部を構成し、また前記メモリセル領域中のフィールド酸化膜３３Ａ，３３Ｂ上には他のメモリセル領域のワード線ＷＬが延在する。

さらに前記ゲート電極３５Ａ〜３５ＦをマスクにＰ+をイオン注入することにより前記メモリセル領域３０Ａ中に前記ゲート電極３５Ａ〜３５Ｃに隣接してｎ-型拡散領域３１ａ〜３１ｄが形成され、同時に前記周辺領域３０ＢのＰ型ウェル３１Ｃ中には、前記ゲート電極３５Ｅ，３５Ｆに隣接してＬＤＤ領域を構成するｎ-型拡散領域３１ｈ〜３１ｋが形成される。また同時に、前記周辺領域３０Ｂにおいても前記Ｎ型ウェル３１Ａ中に前記ゲート電極３５Ｄに隣接してｎ-型拡散領域３１ｆ，３１ｇが形成される。

さらに、前記メモリセル領域３０Ａおよび前記ｐ型ウェル３１Ｃをレジストで保護した状態で前記周辺回路領域３１Ａのｎ型ウェル領域３１ＡにＢ+をイオン注入し、前記ゲート電極３５Ｄに隣接して形成されている前記拡散領域３１ｆ，３１ｇの導電型をｐ-型に変化させる。

次に、前記ゲート電極３５Ａ〜３５Ｆを覆うように酸化膜を堆積し、さらにこれをエッチバックすることにより、各々のゲート電極３５Ａ〜３５Ｆに側壁酸化膜を形成する。

さらに図３（Ｂ）の工程では前記メモリセル領域３０Ａおよび周辺回路領域３０Ｂ中のｎ型ウェル３１Ａの部分をレジストにより覆い、前記ｐ型ウェル３１Ｃ中に前記ゲート電極３５Ｅ，３５Ｆおよびその両側の側壁酸化膜をマスクにＡｓ+をイオン注入することにより、ｎ+型の拡散領域３１ｌ〜３１ｏを前記側壁酸化膜の外側に形成する。

さらに、前記図３（Ｂ）の工程では、前記基板３１の表面を前記周辺回路領域３０Ｂ中のｎ型ウェル３１Ａの部分が露出するようにレジストにより覆い、さらにＢＦ₂+をイオン注入することにより、前記ゲート電極３５Ｄに隣接して、側壁酸化膜の外側にｐ+型の拡散領域３１ｐおよび３１ｑが形成される。

次に、図４（Ｃ）の工程において図３（Ｂ）の構造上にＢＰＳＧ膜３６を約２５０ｎｍの厚さに堆積し、さらに前記ＢＰＳＧ膜３６中に前記拡散領域３１ｂ，３１ｅ，３１ｐおよび３１ｎをそれぞれ露出するコンタクトホール３６Ａ〜３６Ｄを形成する。さらに前記ＢＰＳＧ膜３６上に酸化膜を熱ＣＶＤ法により堆積し、全面エッチバックすることにより前記コンタクトホール３６Ａ〜３６Ｄの側壁面に側壁酸化膜３６ａ〜３６ｄをそれぞれ形成する。さらに、前記コンタクトホール底３６Ａ〜３６Ｄを覆うように、ＰをドープしたアモルファスシリコンおよびＷＳｉよりなる電極３７Ａ〜３７Ｄをそれぞれ形成する。このうち、メモリセル領域３０Ｂ中の電極３７Ａ，３７Ｂはビット線パターンを形成する。前記コンタクトホール３６Ａ〜３６Ｄに側壁酸化膜３６ａ〜３６ｄを形成することにより、前記コンタクトホールの位置がずれた場合にも、コンタクトホール内に形成された電極とゲート電極との短絡を回避することができる。

図４（Ｃ）の工程では、さらに前記ＢＰＳＧ膜３６上に厚さが約３５０ｎｍの別のＢＰＳＧ膜３８を、前記ＢＰＳＧ膜３８が前記電極３７Ａ〜３７Ｄを覆うように形成する。

次に図４（Ｄ）の工程において、図４（Ｃ）のＢＰＳＧ膜３８中に、前記メモリセル領域３０Ａ中において拡散領域３１ａ，３１ｃおよび３１ｄをそれぞれ露出するコンタクトホール３８Ａ〜３８Ｃを形成し、図５（Ｅ）の工程において、前記コンタクトホール３８Ａ〜３８Ｃを覆うようにメモリセルキャパシタを形成する。

図６（Ａ）〜図７（Ｄ）は、図４（Ｄ）の工程と図５（Ｅ）の工程との間の工程を詳細に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図６（Ａ）を参照するに、前記ＢＰＳＧ膜３８上には前記コンタクトホール３８Ｂを覆うように、前記ＢＰＳＧ膜３８あるいはＢＰＳＧ膜３６よりもエッチングレートの低いＳｉＯ₂，ＳｉＮ，ＳｉＯＮ等の絶縁膜３９を形成し、これをエッチバックして図６（Ｂ）に示すようにコンタクトホール３８Ｂの側壁を覆う側壁絶縁膜３８ｂを形成する。なお、前記絶縁膜３９のエッチング速度がＢＰＳＧ膜のエッチング速度と同等であっても、以下に述べる利点を享受できる。

さらに図６（Ｂ）の工程では、前記絶縁膜３９上に、前記周辺回路領域３０Ｂを覆うレジストパターン４０が形成され、前記レジストパターン４０をマスクに前記絶縁膜３９をエッチングすることにより、前記ＢＰＳＧ膜３８中に前記メモリセル領域３０Ａ中において、前記周辺回路領域３０Ｂ中におけるＢＰＳＧ膜３８の表面よりも低い表面をレベル３８₁に形成する。前記表面３８₁は、前記メモリセル領域３０Ａと周辺回路領域３０Ｂとの境界部において段差Ｓ₁を形成する。

次に、図７（Ｃ）の工程において、図６（Ｂ）のレジストパターン４０を除去し、Ｐをドープしたアモルファスシリコン層を堆積した後パターニングし、前記コンタクトホール３８Ｂを覆うメモリセルキャパシタの蓄積電極４１を形成する。前記蓄積電極４１のパターニングはレジストパターン（図示せず）をマスクに行われ、その結果前記メモリセル領域３０Ａにおいて前記ＢＰＳＧ膜３８の表面の位置は、前記レベル３８₁よりも低いレベル３８₂まで低下する。これに伴い、前記メモリセル領域３０Ａと周辺回路領域３０Ｂとの間に生じる段差は前記Ｓ₁からＳ₂にまで増大する。この前記蓄積電極４１のパターニングの際、前記絶縁膜３９は前記ＢＰＳＧ膜３８よりもエッチングレートが低いため、エッチングされる量はわずかである。

次に、図７（Ｄ）の工程において図７（Ｃ）の構造上にＯＮＯ構造のキャパシタ絶縁膜４２を堆積し、さらにその上にＰドープアモルファスシリコン層を堆積した後レジストパターンを使ってパターニングを行ない、対向電極４３を形成する。その際、前記対向電極４３のパターニングに伴って、前記メモリセル領域３０ＡにおいてはＢＰＳＧ膜３８がエッチングされ、前記周辺領域３０Ｂとの境界部に溝面３８₃を有する溝３８Ｇが形成される。前記絶縁膜３９は前記ＢＰＳＧ膜３８よりもエッチング速度が小さいため、前記溝３８Ｇは前記境界部において、前記段差Ｓ₂よりもさらに大きい段差Ｓ₃を形成する。

かかる構成によれば、前記周辺回路領域３０Ｂにおいて絶縁膜がメモリセル領域よりも絶縁膜３９の厚さだけ厚く形成され、かつ前記ＢＰＳＧ膜３８がエッチング速度の低い絶縁膜３９により保護されているため、前記メモリセルキャパシタの形成を行なった場合、図２（Ａ）〜（Ｃ）で説明したような、周辺回路領域におけるＢＰＳＧ膜１６の高さがメモリセル領域における高さよりも減少してしまい、メモリセル領域と周辺領域との間のグローバルな段差が拡大してしまう問題が軽減される。

また、図７（Ｄ）の工程において、前記メモリセルキャパシタの形成の結果、図８に示すように前記絶縁膜３９が完全に除去されてしまう場合もある。すなわち、図８は図７（Ｄ）の構造の一変形例を表す。

図７（Ｄ）の構造は先に説明した図５（Ｅ）の構造に対応している。

図５（Ｅ）を再び参照するに、前記ＢＰＳＧ膜３８中に形成され各々前記拡散領域３１ａ，３１ｃおよび３１ｄを露出するコンタクトホール３８Ａ，３８Ｂ，３８Ｃには、蓄積電極４１、キャパシタ誘電体膜４２および対向電極４３よりなるメモリセルキャパシタＭＣが形成されている。

次に図５（Ｆ）の工程において図５（Ｅ）の構造上にＢＰＳＧ膜４４が約３５０ｎｍの厚さに形成され、前記ＢＰＳＧ膜４４中上には、前記膜４４中に前記電極３７Ｃおよび拡散領域３１ｏをそれぞれ露出するように形成されたコンタクトホール４４Ａおよび４４Ｂを介して配線電極４５Ａ，４５Ｂを形成する。また前記ＢＰＳＧ膜４４上には配線パターン４５Ｃ，４５Ｄが形成される。

本実施例では前記周辺回路領域３０Ｂ中において前記ＢＰＳＧ膜３８表面の位置が当初の位置に維持されるため、前記ＢＰＳＧ膜４４中に前記メモリセル領域３０Ａと周辺回路領域３０Ｂとの境界部に対応して生じるグローバル段差が軽減され、その結果配線電極４５Ａ，４５Ｂあるいは配線パターン４５Ｃ，４５Ｄのフォーカシングマージンが増大する。

［第２実施例］
ところで、先の実施例によるＤＲＡＭでは、図９に示すようにメモリセル領域３０Ａと周辺領域３０Ｂとの間の段差部Ｓ₃に、前記蓄積電極４１あるいは対向電極４３をパターニングにより形成する際に導体層の一部が前記段差部に沿ってパターン４２Ｘとして残留してしまう場合がある。

図１０（Ａ）および１０（Ｂ）は、前記メモリセルキャパシタの前記メモリセル領域３０Ａ中への形成を示す平面図である。ただし、図１０（Ａ）は図６（Ｂ）の工程に対応する。

図１０（Ａ）を参照するに、破線で示すメモリセル領域３０Ａの外側にはレジストパターン４０を使ったパターニングの結果段差Ｓ₁が形成されており、一方メモリセル領域３０Ａ中には、コンタクトホール３０Ａが行列状に形成されている。

一方図１０（Ｂ）は先の図７（Ｄ）の工程に対応し、前記メモリセル領域３０Ａ中に、各々蓄積電極４１を含むキャパシタＭＣを前記コンタクトホール３０Ａに対応して形成した状態を示す。

図１０（Ｂ）を参照するに、前記周辺回路領域３０Ｂには絶縁膜３９が露出しており、前記周辺回路領域３０Ｂとメモリセル領域３０Ａとの間の段差Ｓ₃に沿って、前記不規則導体パターン４２Ｘが延在している。さらに、前記メモリセル領域３０Ａ中、点線で囲んだ領域の外側には前記メモリセルキャパシタＭＣと同一構成のダミーメモリセルキャパシタＭＣ’が形成されている。前記残さ導体パターン４２Ｘは前記段差Ｓ₃に沿って延在するため、前記メモリセルキャパシタＭＣを前記点線で囲んだ領域の外側に形成した場合には、最外周部のメモリセルにおいて、特に前記メモリセル領域３０Ａと周辺領域３０Ｂとを形成する際のマスク工程において位置ずれが生じた場合に前記メモリセルキャパシタＭＣが導体パターン４２Ｘと短絡を生じる危険があり、またメモリセル最外周部においてはフォトレジストパターンが内部と異なったりするため、実際に動作するメモリセルを囲むように、前記メモリセル領域３０Ａの最外周部には前記ダミーメモリセルキャパシタＭＣ’を形成している。さて、前記導体残さ４２Ｘは前記段差部Ｓ₃に残留するが、これを格別に制御しているわけではないため、通常の洗浄処理等の時にこの残さが飛散してしまうおそれがある。一旦飛散すれば、かかる導体残さはパターン不良を引き起こす異物となるだけであり、従ってかかる残さの飛散を確実に防止する対策が必要になる。

これに対し、図１１は本発明の第２実施例によるＤＲＡＭ５０の平面図を示す。

図１１を参照するに、本実施例によるＤＲＡＭ５０では、前記段差部Ｓ₃に沿って、前記段差部Ｓ₃を覆う所定の幅の導体パターン４２Ｙを前記メモリセルキャパシタＣの蓄積電極４１あるいは対向電極４３と同時に形成する。前記導体パターン４２Ｙは直線的に延在する縁部により画成され所定の幅を有しているため、前記残さの剥離や飛散の問題を確実に防止できる。

［第３実施例］
図１２は図１のＤＲＡＭ１０に類似した、ただし周辺領域１０Ｂに前記キャパシタＣの他にフィールド絶縁膜１２Ａ上に形成された別のキャパシタＤを含むＤＲＡＭ６０の構成を示す。ただし図１２中、先に図１で説明した部分には同一の参照符号を付し、説明を省略する。

先に説明した図１のＤＲＡＭ１０では、前記周辺領域１０ＢのキャパシタＣはフィールド絶縁膜１２Ｂおよび１２Ｃにより画成されたいわば活性領域中に形成されているため、ゲート電極形成の前にＡｓ等を前記領域１１ｈに高濃度にイオン注入し、その後で酸化膜１３ｅの酸化工程を行なう必要があり、このため前記イオン注入工程のために追加のマスク工程が必要であった。また、図１の従来の構成では、高濃度イオン注入を行なうため、ゲート酸化膜の絶縁耐圧が劣化する問題があった。さらに、前記キャパシタＣは、フィールド絶縁膜１２Ｂ，１２Ｃで画成された前記拡散領域１１ｈを覆うような形で形成されているため、トランジスタ等の活性素子を形成する領域がその分減少してしまい、半導体装置の微細化にとって不利であった。

これに対し図１２のＤＲＡＭ６０では、前記キャパシタＤはフィールド酸化膜１２Ａ上に形成された下側キャパシタ電極１３ＦとＢＰＳＧ等の層間絶縁膜１４上に形成された上側キャパシタ電極１５Ｄと、その間に介在する層間絶縁膜１４とよりなり、高濃度のイオン注入のためのマスク工程は不要であり、またキャパシタ酸化膜１３ｅの絶縁耐圧の劣化の問題は生じない。

一方、図１２のＤＲＡＭ６０では、前記下側電極１３Ｆ上の層間絶縁膜１４の厚さが大きいため、キャパシタＤを大きな容量で形成するには非常に大面積を必要とし、チップ面積が大幅に増大してしまう問題がある。

更に、ＤＲＡＭメモリセルキャパシタと同一構造のキャパシタを周辺回路領域１０Ｂにも形成することが考えられるが、ＤＲＡＭメモリセルキャパシタの場合対向電極に印加される電圧は電源電圧の１／２として、キャパシタにＨＩＧＨ，ＬＯＷレベルが蓄積された時にキャパシタ絶縁膜に印加される電圧が±１／２電源電圧となるようにするのが普通である。こうしてＤＲＡＭメモリセルの絶縁膜を薄くし、キャパシタ容量を大きくしている。一方周辺回路、特にアナログ周辺回路においては容量の両端子に電源電圧が印加されるのが避けられず、絶縁耐圧が問題となる。一方アナログ動作に耐えるように絶縁膜を厚くすれば、ＤＲＡＭメモリセルキャパシタの容量が小さくなってしまう。

図１３（Ａ）〜（Ｃ）は、上記図１２のＤＲＡＭ６０の課題を解決した、本発明の第３実施例によるＤＲＡＭ７０の製造工程を示す。ただし図中、先に図１で説明した部分には同一の参照符号を付し、説明を省略する。

図１３（Ａ）を参照するに、前記層間絶縁膜１４中には前記コンタクトホール１４Ｂの他に前記フィールド酸化膜１２Ａ上の電極１３Ｆを露出する開口部１４Ｄが形成され、前記層間絶縁膜１４上にはさらに前記コンタクトホール１４Ｂおよび開口部１４Ｄをそれぞれの断面形状に従って覆う絶縁膜１４０が形成される。前記層間絶縁膜１４の厚さは２００ｎｍとし、コンタクトホール１４Ｂの大きさは約０．３μｍとしている。一方、前記開口部１４Ｄの大きさは必要とする容量値によるが、いずれにせよ前記コンタクトホール１４Ｂの大きさよりははるかに大きい。集積度が増すにつれて前記コンタクトホール１４Ｂの大きさはさらに減少する。

次に、図１３（Ｂ）の工程において前記絶縁膜１４０のうち前記周辺領域１０Ｂに対応する部分をレジストパターンで覆い、前記メモリセル領域１０Ａにおいて前記絶縁膜１４０をエッチバックし、前記コンタクトホール１４Ｂの側壁に側壁絶縁膜１４ｂを形成する。図１３（Ｂ）の工程では、前記周辺領域１０Ｂにおいて前記絶縁膜１４０はそのまま残留し、したがって前記開口部１４Ｄの底は前記絶縁膜１４０により覆われている。ただし、前記絶縁膜１４０は熱ＣＶＤ法により約７０ｎｍの厚さに形成している。この場合、前記コンタクトホール１４Ｂの側壁には約８０％、すなわち５６ｎｍ（＝７０×０．８）の側壁絶縁膜が形成され、最終的なコンタクトホール１４Ｂのサイズは約０．２μｍ（＝０．３μｍ−５６ｎｍ×２）となる。

そこで、前記コンタクトホール１４Ｂの当初の大きさが例えば０．２μｍである場合、前記絶縁膜１４０を７０ｎｍの厚さに形成することにより、最終的なコンタクトホール１４Ｂのコンタクトサイズを０．１μｍ程度にすることができる。このサイズは、ＤＲＡＭメモリセルのコンタクトサイズとしては特に問題がない。一方、前記コンタクトホール１４Ｂの当初の大きさが０．２μｍよりも小さい場合には、前記絶縁膜１４０の厚さを減少させる必要がある。しかし、このことは一方で周辺回路領域１０Ｂにおける容量絶縁膜の大きさが減少することでもあり、好ましい。アナログ周辺回路の容量を重視する場合には、したがって前記絶縁膜１４０の厚さを上記の値よりも減少させる。

さらに、図１３（Ｃ）の工程において前記レジストパターンを除去し、導体層を一様に堆積した後パターニングすることにより、前記コンタクトホール１４Ｂを埋める電極１５Ｂと前記開口部１４Ｄを覆う電極１５０とが形成される。このうち、前記電極１５０は前記開口部１４Ｄにおいて前記電極１３Ｆから前記絶縁膜１４０により隔てられており、その結果前記電極１５０は前記電極１３Ｆおよび絶縁膜１４０と共に前記キャパシタＤに対応するキャパシタＥを形成する。

本実施例によるＤＲＡＭ７０では、前記キャパシタＥは前記フィールド酸化膜１２Ａ上に形成されるにもかかわらず、キャパシタ絶縁膜として前記側壁絶縁膜１４ｂと同じ絶縁膜１４０を使うため、図１２のキャパシタＤの絶縁膜の１／３以下の厚さの薄い絶縁膜を形成でき、集積密度を損なうことなく大きな容量を実現することができる。

また、キャパシタＥを形成する際に、前記絶縁膜１４０をパターニングするのに追加のマスク工程が必要になるが、一方図１２のキャパシタＣの製造工程と比較すると、前記拡散領域１１ｈを形成するためのマスク工程が不要になるため、全体としてマスク工程数が増加することはない。

［第４実施例］
図１４は本発明の第４実施例によるＤＲＡＭ８０の全体構造図を示す。ただし図１４中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図１４を参照するに、ＤＲＡＭ８０は前記周辺領域１０Ｂ中に、前記キャパシタＥの他に前記層間絶縁膜１６中に形成された開口部１６Ｃに対応して形成されたキャパシタＦと、前記層間絶縁膜１６中に形成された開口部１６Ｄに対応して形成されたキャパシタＧとをさらに含み、前記キャパシタＦは、前記フィールド酸化膜１２Ｂ上に前記ゲート電極１３Ａ〜１３Ｃと同時に形成され、前記開口部１６Ｃにより露出される下側電極１３Ｇと、前記層間絶縁膜１６上に前記開口部１６Ｃを覆うように形成され、前記コンタクトホール１６Ａあるいは１６Ｂの側壁酸化膜１６ａあるいは１６ｂと同時に形成された絶縁膜１６０よりなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜１６０上に前記開口部１６Ｃを埋めるように形成された上側電極２１Ｂとよりなる。ただし、前記キャパシタ絶縁膜１６０は図７（Ｄ）の絶縁膜３９に対応する。

同様に、前記キャパシタＧは、前記開口部１６Ｄにより露出される前記拡散領域１１ｈと、前記層間絶縁膜１６上に前記開口部１６Ｄを覆うように形成され、前記絶縁膜１６０よりなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜１６０上に前記開口部１６Ｄを覆うように形成された上側電極２１Ｃとよりなる。前記キャパシタ絶縁膜１６０は図７（Ｄ）の絶縁膜３９に対応する。

本実施例によるＤＲＡＭ８０では、前記キャパシタＥあるいはＦはフィールド酸化膜１２Ａあるいは１２Ｂ上に形成され、このためＤＲＡＭ８０の集積密度を低下させることがない。また、キャパシタＥではキャパシタ絶縁膜１４０が、前記側壁絶縁膜１４ａあるいは１４ｂを形成する絶縁膜と同じ絶縁膜により形成され、その際前記キャパシタ絶縁膜１４０をパターニングするためにマスク工程を追加する必要があるが、図１２のキャパシタＣの製造工程と比べると、拡散領域１１ｈを形成するためのマスク工程が不要となるため、全体としてマスク工程数の増加はない。

一方、キャパシタＦではキャパシタ絶縁膜１６０が、前記側壁絶縁膜１６ａあるいは１６ｂを形成する絶縁膜と同じ絶縁膜により形成されるためマスク工程を追加する必要がなく、さらに図１２のキャパシタＣの製造工程と比べると、前記拡散領域１１ｈを形成するためのマスク工程が不要となるため、全体としてマスク工程数を削減できる。さらに、キャパシタＧにおいても、図１２のキャパシタＣに比べてマスク工程数の増加が回避される。

なお、前記キャパシタＥ，Ｆ，Ｇを同時に示した図１４は図１３の原理の応用を説明するためのものであり、これら全てのキャパシタを同時に使う必要のないことは勿論である。

［第５実施例］
図１５は、図１の従来のＤＲＡＭ１０のメモリセル領域１０Ａ近傍を詳細に示す。ただし図１５中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１５の構成では、先に図１０（Ｂ）で説明したようなダミーセルがメモリセル領域１０Ａの周辺部に形成されるが、かかるダミーセルは情報の記憶には寄与しないため、ダミーセル領域を形成することにより、その分だけＤＲＡＭ１０の集積密度は低下してしまう。

これに対し、図１６（Ａ），（Ｂ）および図１７（Ｃ）は本発明の第５実施例によるＤＲＡＭ９０の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１６（Ａ）を参照するに、本実施例では前記ダミーセルのコンタクトホール３８Ｃがフィールド酸化膜３３Ｂを露出するように形成され、前記絶縁膜３９の堆積の後、図１６（Ｂ）の工程において前記周辺領域３０Ｂをレジストパターンにより保護し、メモリセル領域３０Ａにおいて前記絶縁膜３９をエッチバックすることにより、前記コンタクトホール３８Ａ，３８Ｂ中に側壁酸化膜３８ａ，３８ｂを形成する。ただし、本実施例では前記ダミーセルは周辺領域３０Ｂ中の前記メモリセル領域３０Ａとの境界部に形成されている。

さらに、図１７（Ｃ）の工程において、前記コンタクトホール３８Ａ，３８Ｂを埋めるように蓄積電極４１Ａ，４１Ｂを形成し、さらに前記コンタクトホール３８Ｃを埋めるように蓄積電極４１Ｃを形成する。このうち、前記蓄積電極４１Ａ，４１Ｂはそれぞれ基板３１中の拡散領域３１ａおよび３１ｃにコンタクトし、一方ダミーセルの蓄積電極４１Ｃは前記フィールド酸化膜３３Ｂ中に前記絶縁膜３９により終端されており、拡散領域にはコンタクトしない。

前記蓄積電極４１Ａ〜４１Ｃの形成の後、前記蓄積電極４１Ａ〜４１Ｃを覆うように、キャパシタ誘電体膜４２と対向電極４３とが順次形成される。

本実施例では、前記ダミーキャパシタが前記フィールド酸化膜３３上に形成されるため、余計な面積の増加が回避され、ＤＲＡＭの集積密度が向上する。

本実施例において、前記ダミー蓄積電極４１Ｃの先端部は前記絶縁膜３９により覆われているため、前記コンタクトホール３８Ｃは前記フィールド酸化膜３３Ｂを貫通してもかまわない。さらに、前記ダミー蓄積電極４１Ｃの先端部が前記絶縁膜３９により覆われている限り、前記コンタクトホール３８Ｃは任意の位置に、例えば電極３５Ｃ上に形成することも可能である。

［第６実施例］
図１８（Ａ）〜（Ｃ）は、本発明の第６実施例によるＤＲＡＭ７０Ａの製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１８（Ａ）〜（Ｃ）を参照するに、ＤＲＡＭ７０Ａは図１３（Ａ）〜（Ｃ）で説明したＤＲＡＭ７０の一変形例であり、図１８（Ａ）の工程において図１３（Ａ）と同様な構造が形成されるが、本実施例ではさらにその上に、前記ＳｉＯ₂膜１４０を覆うようにＰドープしたポリシリコンあるいはアモルファスシリコン膜１４１が一様に形成される。ただし、図１８（Ａ）〜（Ｃ）は、先の図１３（Ａ）〜（Ｃ）とは左右が逆に表示されている。

次に、図１８（Ｂ）の工程において、図１３（Ｂ）の場合と同様なレジストパターンを使って前記ポリシリコン膜１４１をパターニングした後、さらにその下のＳｉＯ₂膜１４０を同じレジストパターンをマスクにパターニングし、前記コンタクトホール１４Ｂの底部において前記Ｓｉ基板１１を露出させる。図１８（Ｂ）よりわかるように、本実施例では前記コンタクトホール１４Ｂの側壁を覆うＳｉＯ₂膜１４０がさらにポリシリコン膜１４１により覆われ、また前記キャパシタＥのキャパシタ絶縁膜を構成するＳｉＯ₂膜１４０も前記ポリシリコン膜１４１により覆われる。

次に、図１８（Ｂ）の構造はＨＦ水溶液中に浸漬され、前記露出したＳｉ基板１１表面に形成されている自然酸化膜がエッチング除去される。その際、前記コンタクトホール１４Ｂにおいても前記キャパシタＥにおいてもＳｉＯ₂膜１４０はポリシリコン膜１４１により保護されているため、コンタクトホール１４Ｂの側壁絶縁膜１４０あるいはキャパシタＥのキャパシタ絶縁膜１４０にピンホールが生じる等の問題は生じない。

さらに、図１８（Ｃ）の工程において、前記ビット線電極１５Ｂおよびキャパシタ電極１５０が、それぞれ前記コンタクトホール１４ＢおよびキャパシタＥにおいて前記ポリシリコン膜１４１を覆うように形成される。

先にも説明したように、かかる構造ではコンタクトホール１４Ｂの底面において基板１１表面の自然酸化膜を除去するためにＨＦ処理を行なうことができるため、ビット線のコンタクト抵抗を減少させ、確実なコンタクトを実現することができる。

なお、本実施例において前記ビット線電極１５Ｂおよびキャパシタ電極１５０は、Ｗ，Ａｌ，ポリシリコン，ＷＳｉ等の導電体あるいはその積層体により形成するのが好ましい。また、前記側壁ポリシリコン膜１４１もＷ等の他の導電膜により置き換えることができる。

例えば、前記側壁導電膜１４１をＰにより第１の濃度にドープされたポリシリコンとし、前記ビット線電極１５ＢをＰにより第２の、より高い濃度にドープされたポリシリコンとＷとの積層膜としてもよい。さらに、前記側壁導電膜１４１およびビット線電極１５Ｂの双方をＷにより形成してもよい。

［第７実施例］
図１９（Ａ）〜図２１（Ｄ）は本発明の第７実施例による、アナログ集積回路とＤＲＡＭとを共通基板１０１上にモノリシックに集積化した半導体集積回路２００の製造工程を示す。

図１９（Ａ）を参照するに、ｐ型Ｓｉ基板１０１上にはアナログ集積回路に対応してｎ型ウェル１０１Ａが形成されており、前記ｎ型ウェル１０１Ａ上にはゲート酸化膜１０２を隔てて、ポリシリコン膜１０３ａとＷＳｉ膜１０３ｂとを積層した電極パターン１０３Ａが形成されている。同様に、前記基板１０１のＤＲＡＭ領域には、前記ゲート酸化膜１０２を隔てて、各々ポリシリコン膜１０３ａとＷＳｉ膜１０３ｂとを積層した複数のゲート電極１０３Ｂが形成されている。前記電極パターン１０３Ａおよびゲート電極１０３Ｂは、いずれもＳｉＮ膜１０４により上部および側壁面が覆われている。

次に、図１９（Ｂ）の工程において、図１９（Ａ）の構造上にＢＰＳＧ，ＰＳＧあるいはＨＳＧ等の層間絶縁膜１０５を堆積し、化学機械研磨（ＣＭＰ）法により平坦化した後、前記層間絶縁膜１０５中に前記電極パターン１０３Ａに対応して開口部１０５Ａを、また前記複数のゲート電極１０３Ｂの間に形成される拡散領域（図示せず）に対応して複数のビット線コンタクトホール１０５Ｂおよびメモリセルコンタクトホール１０５Ｃを形成する。ただし、前記開口部１０５Ａは前記電極パターン１０３Ａ上のＳｉＮ膜１０４を露出するのに対し、前記ビット線コンタクトホール１０５Ｂあるいはメモリセルコンタクトホール１０５Ｃは前記Ｓｉ基板１０１の表面を露出する。前記層間絶縁膜１０５は、平坦化後に前記電極パターン１０３Ａ上の部分が少なくとも５０ｎｍの厚さを有するように形成するのが好ましい。

前記開口部１０５Ａおよびコンタクトホール１０５Ｂ，１０５Ｃの形成は、例えばＣ₄Ｆ₈／Ａｒ／ＣＯ／Ｏ₂混合ガスを使った、ＳｉＯ₂あるいはＢＰＳＧ等のシリコン酸化膜に対して選択的に作用し、ＳｉＮ膜に対するエッチング速度が低いＲＩＥ法により行なうのが好ましい。この場合、前記コンタクトホール１０５Ｂおよび１０５Ｃの形成は、ＳｉＮ膜１０４を自己整合マスクとして実行される。すなわち、本実施例の方法によれば、微細なコンタクトホール１０５Ｂあるいは１０５Ｃを形成するのに特別なマスクあるいは露光装置は必要なく、コンタクトホール１０５Ｂ，１０５Ｃは前記開口部１０５Ａの形成と同時に形成することができる。また、前記開口部１０５Ａを形成するエッチングは、前記電極パターン１０３Ａ上のＳｉＮ膜１０４が露出した時点で自発的に停止する。

さらに、図２０（Ｃ）の工程において、図１９（Ｂ）の構造上にＰをドープした導電性アモルファスシリコン膜（図示せず）を、前記開口部１０５Ａおよびコンタクトホール１０５Ｂ，１０５Ｃを埋めるように、２００〜４００ｎｍの厚さに堆積する。さらに、前記アモルファスシリコン膜のうち、前記層間絶縁膜１０５上に堆積している部分をＣＭＰ法により除去することにより、前記開口部１０５Ａを埋める導電性アモルファスシリコンプラグ１０６Ａおよび前記コンタクトホール１０５Ｂ，１０５Ｃを埋める導電性アモルファスシリコンプラグ１０６Ｂおよび１０６Ｃが形成される。このようにして形成されたアモルファスシリコンプラグ１０６Ａはアナログ集積回路中のキャパシタの下部電極を構成する。

図２０（Ｃ）の工程では、さらに前記層間絶縁膜１０５上にＳｉＯ₂膜１０７が３０〜７０ｎｍ程度の厚さに堆積され、前記ＳｉＯ₂膜１０７中には、前記ビット線コンタクトホール１０５Ｂを埋める導電性プラグ１０６Ｂを露出する開口部１０７Ａが、たとえばＣＦ₄／ＣＨＦ₃／Ａｒの混合ガスを使ったＲＩＥ法によるパターニングにより形成される。さらに、前記ＳｉＯ₂膜１０７上にポリシリコン膜１０８ａとＷＳｉ膜１０８ｂとをそれぞれ５０ｎｍおよび１００ｎｍの厚さに形成し、これをさらにＣｌ₂／Ｏ₂の混合ガスを使ったＲＩＥ法によりパターニングすることにより、前記キャパシタ下部電極１０６Ａに対応してキャパシタ上部電極１０８Ａが、また前記導電性プラグ１０６Ｂに対応してビット線電極１０８Ｂが形成される。前記キャパシタ上部電極１０８Ａと前記ビット線電極１０８Ｂとは、いずれも前記ポリシリコン膜１０８ａとＷＳｉ膜１０８ｂとを積層した構造を有する。前記キャパシタ下部電極１０６Ａとキャパシタ上部電極１０８Ａとは、間に介在する前記ＳｉＯ₂膜１０７と共に、アナログ集積回路のキャパシタＣを構成する。

次に、図２１（Ｄ）の工程において図２０（Ｃ）の構造上に、前記上部電極１０８Ａおよびビット線電極１０８Ｂを覆うように、ＰＳＧ，ＢＰＳＧあるいはＨＳＧ等の別の層間絶縁膜１０９を堆積し、形成された前記層間絶縁膜１０９中に、前記アモルファスシリコンプラグ１０６Ｃに対応した開口部１０９Ａを、ＲＩＥ法により形成する。さらに、前記層間絶縁膜１０９上にＳｉＯ₂膜を前記開口部１０９Ａを含むように堆積した後、前記基板１０１の主面に略垂直に作用する異方性エッチングを行なうことにより、前記開口部１０９Ａの側壁面にＳｉＯ₂側壁膜１０９Ｂを形成すると同時に前記ＳｉＯ₂膜１０７中に対応する開口部を形成し、前記アモルファスシリコンプラグ１０６Ｃを露出する。

次に前記層間絶縁膜１０９上に、前記開口部１０９Ａを埋めるようにＰドープアモルファスシリコンあるいはポリシリコンよりなるＤＲＡＭの蓄積電極１１０を形成し、さらに前記蓄積電極１１０の表面にＳｉＯ₂あるいはＳｉＮよりなるキャパシタ誘電体膜１１１を形成し、さらにその上に、Ｐドープポリシリコンよりなる対向電極１１２を形成する。

図１９（Ａ）〜２１（Ｄ）の方法によれば、前記キャパシタ下側電極１０６Ａは前記アモルファスシリコンプラグ１０６Ｂ，１０６Ｃを形成する工程と同時に形成され、余計なマスク工程が必要になることはない。また、前記キャパシタ上側電極１０８Ａも、ビット線電極１０８Ｂと同時に形成され、余計なマスク工程は必要ない。すなわち、本実施例の方法によれば、同一基板上にキャパシタＣを含むアナログ集積回路とＤＲＡＭとを、同時に、余計な工程増なしに形成することが可能になる。

［第８実施例］
図２２（Ａ）〜（Ｂ）は、本発明の第８実施例による半導体装置２２０の製造工程を示す。ただし、図２２（Ａ），（Ｂ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図２２（Ａ）を参照するに、半導体装置２２０は先の実施例による半導体装置２００の一変形例であり、本実施例では図１９（Ｂ）の工程の後、前記開口部１０５Ａおよびコンタクトホール１０５Ｂ，１０５ＣをそれぞれＰドープアモルファスシリコンプラグ１０６Ａ，１０６Ｂおよび１０６Ｃで充填し、さらにＣＭＰ処理を行なった後、前記層間絶縁膜１０５上にＳｉＯ₂膜１０７と別の、Ｐドープアモルファスシリコン膜１０７Ｂとを順次堆積する。さらに、図２２（Ａ）の工程では、前記アモルファスシリコン膜１０７ＢとＳｉＯ₂膜１０７Ｂ中に、前記ビット線コンタクトに対応するアモルファスシリコンプラグ１０６Ｂを露出するコンタクトホール１０７Ａが形成されている。

さらに、本実施例では図２２（Ａ）の構造上をＨＦ水溶液中においてウェットエッチング処理し、前記露出したアモルファスシリコンプラグ１０６Ｂの表面から自然酸化膜を除去する。この工程では、前記ＳｉＯ₂膜１０７は前記Ｐドープアモルファスシリコン膜１０７Ｂにより覆われているため、ＨＦエッチャントにより侵食される問題は実質的に生じない。

本実施例では、次に図２２（Ｂ）の工程で、このように処理された図２２（Ａ）の構造上に、図２０（Ｃ）の工程と同様にキャパシタＣの上側電極１０８Ａおよびビット線電極１０８Ｂを形成する。

本実施例による半導体装置２２０では、図２２（Ａ）の工程においてＨＦ処理により前記アモルファスシリコンプラグ１０６Ｂの露出表面から自然酸化膜を除去することが可能になり、その結果ビット線電極１０８Ｂのコンタクト抵抗を低減することができる。また、前記ＳｉＯ₂膜１０７がアモルファスシリコン膜１０７Ｂにより保護されているため、このようなＨＦ処理を行なっても、アナログ集積回路中のキャパシタ絶縁膜の膜厚が目減りすることがない。

図２２（Ｂ）の工程の後は、図２１（Ｄ）と同様な工程が実行され、共通基板１０１上にキャパシタＣを有するアナログ集積回路とＤＲＡＭとが集積化された半導体装置が形成される。

［第９実施例］
図２３（Ａ）〜２４（Ｃ）は、本発明の第９実施例による半導体装置２３０の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図２３（Ａ）を参照するに、半導体装置２３０は先の実施例による半導体装置２２０の一変形例であり、図１９（Ｂ）の工程の後、前記開口部１０５Ａおよびコンタクトホール１０５ＣをそれぞれＰドープアモルファスシリコンプラグ１０６Ａおよび１０６Ｃで充填し、さらにＣＭＰ処理を行なうが、本実施例では図２３（Ａ）の工程では前記ビット線コンタクトに対応するコンタクトホール１０５Ｂは形成されない。

次に、図２３（Ｂ）の工程において、前記図２３（Ａ）の構造上にＳｉＯ₂膜１０７とＰドープアモルファスシリコン膜１０７Ｂとが堆積され、さらに前記膜１０７Ｂおよび１０７を貫通する開口部１０７Ａの形成の後、前記コンタクトホール１０５Ｂを前記層間絶縁膜１０５中に形成する。

さらに、図２４（Ｃ）の工程において図２３（Ｂ）の構造上にＰドープポリシリコン膜１０８ａを、前記コンタクトホール１０５Ｂを埋めるように堆積し、さらにその上にＷＳｉ膜１０８ｂを堆積した後パターニングを行なうことにより、前記キャパシタＣの下側電極１０６Ａに対応して上側電極１０８Ａが、また前記コンタクトホール１０５Ｂを埋めるビット線電極１０８Ｂが形成される。

本実施例による方法でも、前記下側電極１０６Ａは導電性プラグ１０６Ｃと同時に形成され、また前記上側電極１０８Ａも導電性プラグ１０６Ｂと同時に形成されるため、余計な堆積工程やマスク工程は不要である。

［第１０実施例］
図２５（Ａ）〜２８（Ｇ）は、本発明の第１０実施例による半導体装置２４０の製造工程を示す。

図２５（Ａ）を参照するに、ｐ型Ｓｉ基板２０１上にはアナログ集積回路形成領域ＡとＤＲＡＭ形成領域Ｂとの間に素子分離溝２０１Ａが形成されており、前記素子分離溝２０１ＡはＳｉＯ₂膜２０１Ｂにより埋められている。また図２５（Ａ）の工程では、前記アナログ集積回路形成領域Ａにｎ型不純物、例えばＡｓやＰがイオン注入され、ｎ型ウェル（図示せず）が形成される。

次に、図２５（Ｂ）の工程において、図２５（Ａ）の構造上に、前記アナログ集積回路形成領域Ａに形成されるＭＯＳＦＥＴのゲート酸化膜となる熱酸化膜２０２Ａが一様に、前記Ｓｉ基板２０１の熱酸化により形成され、さらに前記ゲート酸化膜２０２Ａ上にはポリシリコン膜が１００〜２００ｎｍの厚さに堆積される。さらにこのようにして形成されたポリシリコン膜をレジストパターンＲをマスクにＣｌ₂／Ｏ₂混合ガスを使ったドライエッチング法によりパターニングすることにより、前記アナログ集積回路形成領域Ａにおいて前記ゲート酸化膜２０２Ａ上にポリシリコンパターン２０３が形成される。さらに、図２５（Ｂ）の工程では、前記レジストパターンＲおよびポリシリコンパターン２０３をマスクにＢ等の不純物元素のイオン注入を行ない、前記ＤＲＡＭ形成領域Ｂにｐ型ウェル（図示せず）を形成する。

次に、図２６（Ｃ）の工程において、前記Ｓｉ基板２０１表面から露出している熱酸化膜２０２ＡをＨＦによるウェットエッチング処理により除去し、新たに前記ＤＲＡＭ領域ＢのＳｉ基板２０１表面にＳｉＯ₂膜２０２Ｂを熱酸化により形成する。これに伴い、前記アナログ集積回路形成領域Ａにおいても前記ポリシリコンパターン２０３の表面に熱酸化膜が、前記ＳｉＯ₂膜２０２Ｂの延長として形成される。

図２６（Ｃ）の工程では、さらに前記ＳｉＯ₂膜２０２Ｂ上に、Ｐドープアモルファスシリコン膜２０４と、Ｗ膜２０５と、ＳｉＯ₂膜２０６とが、それぞれ７０ｎｍ，１００ｎｍおよび１００ｎｍの厚さに順次堆積され、さらに図２６（Ｄ）の工程においてこれを順次パターニングすることにより、前記ＤＲＡＭ領域Ｂにおいて複数のゲート電極２０７が形成される。ただし、前記ＳｉＯ₂膜２０６のパターニングはＣＦ₄／ＣＨＦ₃／Ａｒの混合ガスを使ったＲＩＥにより実行されるのに対し、前記Ｗ膜２０５とアモルファスシリコン膜２０４のパターニングはＣｌ₂とＯ₂の混合ガスを使ったＲＩＥにより実行される。

さらに、図２６（Ｄ）の工程では、前記ゲート電極２０７をマスクにＰあるいはＡｓのイオン注入を行なうことにより、前記ゲート電極２０７の各々に隣接してｎ型拡散領域（図示せず）が形成される。

さらに、図２７（Ｅ）の工程において図２６（Ｄ）の構造上に一様にＳｉＯ₂膜を堆積し、これを前記基板２０１に略垂直方向に作用するＲＩＥ法によりエッチバックすることにより、前記ゲート電極２０７の上面および側面を覆う酸化膜パターン２０８が形成される。また、かかる酸化膜パターン２０８は前記ポリシリコンパターン２０３の側壁面にも形成される。前記酸化膜パターン２０８は、隣接するゲート電極２０７上の酸化膜パターン２０８との間に、前記基板２０１の表面を露出する自己整合コンタクトホールを形成する。

次に、図２７（Ｆ）の工程において前記図２７（Ｅ）の構造上にポリシリコン膜２０９を一様に、かつ前記自己整合コンタクトホールを覆うように堆積し、さらに図２８（Ｆ）の工程でこれを例えばＣｌ₂とＯ₂の混合ガスをエッチングガスとしたＲＩＥ法によりパターニングすることにより、前記ＤＲＡＭ領域Ｂにおいては前記基板２０１中の拡散領域に前記自己整合コンタクトホールにおいて電気的にコンタクトする導体プラグ２１０Ｂが形成される。同時に、前記アナログ集積回路形成領域Ａにおいては、前記ポリシリコン膜２０９のパターニングの結果、ゲート電極２１０が形成される。

図２８（Ｇ）に示す本実施例の半導体装置２４０では、前記ＤＲＡＭ形成領域Ｂにおいて微細な自己整合コンタクトホールに導電性プラグ２１０Ｂを、余計なマスク工程を行なう必要なく、しかも前記アナログ集積回路形成領域Ａにおけるゲート電極の形成と同時に形成することができる。また、前記導電性プラグ２１０Ｂを形成することにより、図２６（Ｇ）の後の工程で、図２６（Ｇ）の構造を覆う層間絶縁膜中に深いコンタクトホールを形成する必要がなくなり、半導体装置の製造が容易になる。

［第１１実施例］
図２９（Ａ）〜３０（Ｃ）は、本発明の第１１実施例による半導体装置２５０の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

本実施例では図２９（Ａ）の工程において図２７（Ｅ）の構造上にＳｉＯ₂膜をＣＶＤ法により堆積し、これをエッチバックして前記ポリシリコンパターン２０３を覆うＳｉＯ₂膜２１１Ａを形成する。ただし、前記ＳｉＯ₂膜２１１Ａは前記ポリシリコンパターン２０３の側壁を覆うＳｉＯ₂側壁膜２０８を覆うように延在する。また、同時に、前記ＣＶＤ−ＳｉＯ₂膜のパターニングの結果として、前記ゲート電極２０７を覆うＳｉＯ₂膜２０８の側壁にも、側壁膜２１１Ｂが形成される。

図２９（Ａ）の例では、前記基板２０１中のシャロートレンチ構造２０１Ｂはｎ型ウェル２０１Ｃにより置き換えられている。

次に、図２９（Ｂ）の工程において、図２９（Ａ）の構造上にＰドープアモルファスシリコン膜２１２を典型的には１００〜２００ｎｍの厚さに堆積し、さらに図３０（Ｃ）の工程において前記アモルファスシリコン膜２１２をパターニングし、前記ポリシリコンパターン２０３に対応してアモルファスシリコンパターン２１２Ａを、また前記隣接する一対のゲート電極２０７の間に、前記Ｓｉ基板２０１表面とコンタクトした導電性プラグ２１２Ｂとを同時に形成する。ここで、前記アモルファスシリコンパターン２１２Ａはその下のＳｉＯ₂膜２１１Ａおよびポリシリコンパターン２０３と共に前記アナログ集積回路形成領域ＡにおいてキャパシタＣを形成する。また、前記導電性プラグ２１２Ｂは図２８（Ｇ）の導電性プラグ２１０Ｂと同様な、引き出し電極を形成する。

［第１２実施例］
図３１（Ａ）〜３２（Ｄ）は、本発明の第１２実施例による半導体装置２６０の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図３１（Ａ）を参照するに、本実施例では図２６（Ｄ）の構造上にＳｉＯ₂膜２１３をＣＶＤ法により３０〜５０ｎｍの厚さに堆積し、さらに図３１（Ｂ）の工程においてこれをエッチバックし、前記ポリシリコンパターン２０３を覆うＳｉＯ₂膜２１３Ａおよび前記ゲート電極２０７を覆うＳｉＯ₂膜２１３Ｂを同時に形成する。ただし、このエッチバック工程において、前記ＳｉＯ₂膜２１３は前記アナログ集積回路形成領域Ａにおいて、レジストパターン（図示せず）により保護しておく。また、図３１（Ａ）において、図２９（Ａ）と同様に、図２６（Ｄ）のシャロートレンチ構造２０１Ｂはｎ型ウェル２０１Ｃにより置き換えられている。また、図３１（Ｂ）においてゲート電極２０７の最上部を構成するＳｉＯ₂膜２０６は前記ＳｉＯ₂膜２１３Ｂの一部として示してある。

さらに図３２（Ｃ）の工程において、図３１（Ｂ）の構造上にＰドープしたアモルファスシリコン膜２１４を１００〜２００ｎｍの厚さに堆積し、さらにこれをパターニングすることにより、図３２（Ｄ）に示すように、キャパシタＣの上側電極２１４ＡおよびＤＲＡＭの導電性プラグ２１４Ｂが形成される。

［第１３実施例］
図３３は、先に説明した図２１（Ｄ）の半導体装置２００において、前記アナログ集積回路形成領域のキャパシタＣに電気的にコンタクトをとるための、本発明の第１３実施例による構成を示す。ただし図３３中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図３３を参照するに、前記上側層間絶縁膜１０９には前記キャパシタＣの上側電極１０８Ａを露出するコンタクトホール１０９Ｃが形成され、前記層間絶縁膜１０９上には前記コンタクトホール１０９Ｃを埋めるように電極１１３Ａが形成される。また、前記層間絶縁膜１０９中には前記ＳｉＯ₂膜１０７を貫通して前記下側電極１０６Ａを露出するように別のコンタクトホール１０９Ｄが形成され、前記層間絶縁膜１０９上には前記コンタクトホール１０９Ｄを埋めるように電極１１３Ｂが形成される。

［第１４実施例］
図３４は、先に説明した図３０（Ｃ）の半導体装置２５０において、前記アナログ集積回路形成領域のキャパシタＣに電気的にコンタクトをとるための、本発明の第１４実施例による構成を示す。

図３４を参照するに、本実施例では前記上側電極２１２Ａの一部が前記キャパシタＣの形成領域外まで延在して延在部２１２Ａ_exを形成し、さらに前記キャパシタＣを覆うように層間絶縁膜２１３が形成される。前記層間絶縁膜２１３中にはさらに前記延在部２１３Ａ_exを露出するコンタクトホール２１３Ａが形成され、前記層間絶縁膜２１３上には前記コンタクトホール２１３Ａを埋めるように電極２１４Ａが形成される。さらに、前記層間絶縁膜２１３中には前記キャパシタＣの下側電極２０３を露出するコンタクトホール２１３Ｂが形成され、前記層間絶縁膜２１３上には前記コンタクトホール２１３Ｂを介して前記下側電極２０３とコンタクトする電極２１４Ｂが形成される。

以上の説明では、素子分離にフィールド酸化膜を使う構成を説明したが、本発明はかかる特定の素子分離構造に限定されるものではなく、例えばシャローアイソレーショントレンチ（ＳＴＩ）構造の素子分離構造を使った半導体装置に対しても同様に適用できる。

また、コンタクトホールは必ずしも基板を露出するものである必要はなく、コンタクトホール内に導体プラグを形成され、かかる導体プラグを介して基板と電気的なコンタクトをとる構成のものであってもよい。

以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。

従来のＤＲＡＭの構造を示す図である。 （Ａ）〜（Ｃ）は、図１のＤＲＡＭの問題点を説明する図である。 （Ａ），（Ｂ）は、本発明の第１実施例による半導体装置の製造工程を説明する図（その１）である。 （Ｃ），（Ｄ）は、本発明の第１実施例による半導体装置の製造工程を説明する図（その２）である。 （Ｅ），（Ｆ）は、本発明の第１実施例による半導体装置の製造工程を説明する図（その３）である。 （Ａ），（Ｂ）は、図４（Ｄ）〜図５（Ｅ）の間の工程を詳細に示す図（その１）である。 （Ｃ），（Ｄ）は、図４（Ｄ）〜図５（Ｅ）の間の工程を詳細に示す図（その２）である。 図７（Ｄ）の構造の一変形例を示す図である。 ＤＲＡＭのメモリセル領域と周辺領域との間の段差部に残留する導体パターンを示す図である。 （Ａ），（Ｂ）は、図９の残留導体パターンの形成を説明する平面図である。 本発明の第２実施例による半導体装置の構成を示す平面図である。 メモリセル領域に隣接する周辺領域中にキャパシタを有する半導体装置の構成を示す図である。 （Ａ）〜（Ｃ）は、本発明の第３実施例による半導体装置の構成を示す図である。 本発明の第４実施例による半導体装置の構成を示す図である。 従来のダミーセルを示す図である。 （Ａ），（Ｂ）は、本発明の第５実施例による半導体装置の構成を示す図（その１）である。 （Ｃ）は本発明の第５実施例による半導体装置の構成を示す図（その２）である。 （Ａ）〜（Ｃ）は、本発明の第６実施例による半導体装置の構成を示す図である。 （Ａ），（Ｂ）は、本発明の第７実施例による半導体装置の構成を示す図（その１）である。 （Ｃ）は本発明の第７実施例による半導体装置の構成を示す図（その２）である。 （Ｄ）は本発明の第７実施例による半導体装置の構成を示す図（その３）である。 （Ａ），（Ｂ）は、本発明の第８実施例による半導体装置の構成を示す図である。 （Ａ），（Ｂ）は、本発明の第９実施例による半導体装置の構成を示す図（その１）である。 （Ｃ）は、本発明の第９実施例による半導体装置の構成を示す図（その２）である。 （Ａ），（Ｂ）は、本発明の第１０実施例による半導体装置の構成を示す図（その１）である。 （Ｃ），（Ｄ）は、本発明の第１０実施例による半導体装置の構成を示す図（その２）である。 （Ｅ），（Ｆ）は、本発明の第１０実施例による半導体装置の構成を示す図（その３）である。 （Ｇ）は、本発明の第１０実施例による半導体装置の構成を示す図（その４）である。 （Ａ），（Ｂ）は、本発明の第１１実施例による半導体装置の構成を示す図（その１）である。 （Ｃ）は、本発明の第１１実施例による半導体装置の構成を示す図（その２）である。 （Ａ），（Ｂ）は、本発明の第１２実施例による半導体装置の構成を示す図（その１）である。 （Ｃ），（Ｄ）は、本発明の第１２実施例による半導体装置の構成を示す図（その２）である。 本発明の第１３実施例による半導体装置の構成を示す図である。 本発明の第１４実施例による半導体装置の構成を示す図である。

符号の説明

１０，３０，５０，６０，７０，７０Ａ，８０，９０ ＤＲＡＭ
１０Ａ，３０Ａ メモリセル領域
１０Ｂ，３０Ｂ 周辺領域
１１，３１ 基板
１１ａ〜１１ｈ，３１ａ〜３１ｏ 拡散領域
１２，１２Ａ〜１２Ｃ，３３Ａ〜３３Ｆ フィールド酸化膜
１３Ａ〜１３Ｄ，３５Ａ〜３５Ｆ ゲート電極
１３Ｅ〜１３Ｇ，１５Ｄ，１５０ キャパシタ電極
１３ａ〜１３ｄ，３４ ゲート絶縁膜
１３ｅ キャパシタ絶縁膜
１４，１６，２０，３６，３８，４４ 層間絶縁膜
１４Ａ〜１４Ｃ，１６Ａ，１６Ｂ，２０Ａ，２０Ｂ，３６Ａ〜３６Ｄ，３８Ａ〜３８Ｃ，４４Ａ，４４Ｂ コンタクトホール
１４Ｄ 開口部
１４ａ〜１４ｃ，１６ａ，１６ｂ，３６ａ〜３６ｄ，３８ａ〜３８ｃ 側壁絶縁膜
１５Ａ，１５Ｂ，３７Ａ，３７Ｂ ビット線電極
１５Ｃ，３７Ｃ，３７Ｄ 電極
１７Ａ，１７Ｂ，４１ 蓄積電極
１８，４２ キャパシタ誘電体膜
１９，４３ 対向電極
２１Ａ，２１Ｂ，４５Ａ，４５Ｂ 配線電極
２１Ｃ，２１Ｄ，４５Ｃ，４５Ｄ 配線パターン
３１Ａ〜３１Ｃ ウェル
３８Ｇ 溝部
３８₁〜３８₃ 層間絶縁膜主面
３９，１４０，１６０ 絶縁膜
４０ レジスト
４２Ｘ 残留導体パターン
４２Ｙ 導体パターン
１４１ アモルファスシリコン膜
１０１ 基板
１０１Ａ，２０１Ｃ ウェル
１０２ ゲート酸化膜
１０３ａ，１０８ａ ポリシリコン膜
１０３ｂ，１０８ｂ Ｗ膜
１０３Ａ，１０６Ａ 下側電極
１０４ 絶縁膜
１０５，１０９ 層間絶縁膜
１０５Ａ 開口部
１０５Ｂ，１０５Ｃ 自己整合コンタクトホール
１０７ キャパシタ絶縁膜
１０７Ａ，１０９Ａ コンタクトホール
１０７Ｂ アモルファスシリコン膜
１０８Ａ 上側電極
１０８Ｂ ビット線電極
１０９Ｂ 側壁絶縁膜
２００，２２０，２３０，２４０，２５０，２６０ 半導体装置
２０１Ａ 素子分離溝
２０１Ｂ 素子分離絶縁体
２０２Ａ ゲート酸化膜
２０２Ｂ 熱酸化膜
２０３ ポリシリコンパターン
２０４ アモルファスシリコン膜
２０５ Ｗ膜
２０６ 絶縁膜
２０７，２１０Ａ ゲート電極
２０８，２１１Ｂ 側壁酸化膜
２０９ ポリシリコン膜
２１０Ｂ，２１２Ｂ 引き出し電極
２１１Ａ 絶縁膜
２１２Ａ，２１４Ａ 上側電極
２１３，２１３Ａ 絶縁膜

Claims (6)

1. 基板と、
   前記基板の第１の領域に形成された第１の半導体装置と、
   前記基板の第２の領域に形成された第２の半導体装置と、
   前記基板上に形成された層間絶縁膜と、
   前記第１の領域において前記層間絶縁膜中に形成された第１の開口部と、
   前記第１の開口部を埋める第１の電極と、
   前記第２の領域において前記層間絶縁膜中に、前記基板表面を露出するように形成された第２の開口部と、
   前記第２の開口部を埋める第２の電極と、
   前記層間絶縁膜上に形成された絶縁膜と、
   前記絶縁膜上に、前記第１の電極に対応して、前記絶縁膜を間に挟むように形成された第３の電極とを備え、
   前記第１の電極と前記第２の電極とは同一の組成を有し、
   前記第１の領域において、前記第１の電極と前記第３の電極と前記絶縁膜とはキャパシタを形成し、
   前記第２の領域は、メモリセルキャパシタを含むメモリセル領域を構成し、
   前記層間絶縁膜は平坦化面を有することを特徴とする半導体集積回路。
2. さらに、前記絶縁膜中に、前記第２の電極を露出するように形成されたコンタクトホールと、前記絶縁膜上に、前記コンタクトホールにおいて前記第２の電極とコンタクトするように形成された第４の電極とを備え、前記第４の電極は、前記第３の電極と同一の組成を有することを特徴とする請求項1記載の半導体集積回路。
3. 前記第３の電極および第４の電極は、いずれも第１の部分とその上の第２の部分とよりなり、前記第３の電極の第１の部分は前記第４の電極の第１の部分と同一の組成を有し、前記第３の電極の第２の部分は前記第４の電極の第２の部分と同一の組成を有することを特徴とする請求項２記載の半導体集積回路。
4. 第１の領域と第２の領域とを画成された基板上に、前記第１の領域および第２の領域を覆うように層間絶縁膜を形成する工程と、
   前記層間絶縁膜中に、前記第１の領域において第１の開口部を、また前記第２の領域において第２の開口部を、前記第２の開口部が基板表面を露出するように、同時に形成する工程と、
   前記第１の開口部と前記第２の開口部とを第１の導体膜により充填し、さらに化学機械研磨することにより前記第１の開口部において第１の電極を、また前記第２の開口部において第２の電極を形成し、前記層間絶縁膜の表面を平坦化する工程と、
   前記層間絶縁膜上に、前記第１の電極および第２の電極を覆うように絶縁膜を形成する工程と、
   前記絶縁膜中に前記第２の電極を露出するように第３の開口部を形成する工程と、
   前記絶縁膜上に、前記第１の電極との間で前記絶縁膜を挟持するように第３の電極を、また前記第３の開口部において前記第２の電極とコンタクトするように第４の電極を、同時に形成する工程とを含み、
   前記第１の領域において、前記第１の電極と前記第３の電極と前記絶縁膜とはキャパシタを形成し、
   前記第２の領域は、メモリセルキャパシタを含むメモリセル領域を構成することを特徴とする半導体集積回路の製造方法。
5. 第１の領域と第２の領域とを画成された基板上に、前記第１の領域および第２の領域を覆うように層間絶縁膜を形成する工程と、
   前記層間絶縁膜中に、前記第１の領域において第１の開口部を形成する工程と、
   前記第１の開口部を第１の導体膜により充填し、前記第１の開口部において第１の電極を形成する工程と、
   前記層間絶縁膜上に、前記第１の電極を覆うように絶縁膜と導電膜とを順次堆積する工程と、
   前記第２の領域において、前記導電膜および前記絶縁膜、さらにその下の前記層間絶縁膜を貫通して、前記基板表面を露出する第２の開口部を形成する工程と、
   前記導電膜上に、前記第１の電極との間で前記絶縁膜および導電膜を挟持するように第２の電極を、また前記第２の開口部を埋めるように第３の電極を、同時に形成し、化学機械研磨し、前記層間絶縁膜の表面を平坦化する工程とを含み、
   前記第１の領域において、前記第１の電極と前記第３の電極と前記絶縁膜とはキャパシタを形成し、
   前記第２の領域は、メモリセルキャパシタを含むメモリセル領域を構成することを特徴とする半導体集積回路の製造方法。
6. さらに、前記第２の開口部を形成する工程の後、前記第３の電極を形成する工程よりも前に、前記第２の開口部により露出された前記基板表面にウェットエッチング処理を施し、自然酸化膜を除去する工程を含むことを特徴とする請求項５記載の半導体集積回路の製造方法。

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