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TWI871735B - 記憶體的寫入方法 - Google Patents

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TWI871735B
TWI871735B TW112131264A TW112131264A TWI871735B TW I871735 B TWI871735 B TW I871735B TW 112131264 A TW112131264 A TW 112131264A TW 112131264 A TW112131264 A TW 112131264A TW I871735 B TWI871735 B TW I871735B
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李亞叡
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旺宏電子股份有限公司
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Abstract

本發明的記憶體的寫入方法包括進行多次寫入射擊，其中多次寫入射擊的每一者包括預充電階段以及寫入階段，且包括以下步驟。首先，在預充電階段時，對共同源極線施加共同源極線電壓或對位元線施加位元線電壓，其中共同源極線電壓在多個預充電階段中以增量步階脈衝寫入的方式來施加或者位元線電壓在多個預充電階段中以增量步階脈衝寫入的方式來施加。接著，在寫入階段時，對被選定的字元線施加寫入電壓，其中所述寫入電壓在多個寫入階段以增量步階脈衝寫入的方式來施加。

Description

記憶體的寫入方法
本發明是有關於一種半導體裝置的操作方法，且特別是有關於一種記憶體的寫入方法。
在對記憶體進行包括多次寫入射擊的寫入操作時，可先在寫入射擊的預充電階段對共同源極線施加特定的共同源極線電壓，以增加未被選定的記憶胞的通道電位而使其可處於足夠大的電壓準位，藉以避免未被選定的記憶胞產生FN穿隧效應（Fowler-Nordheim Tunneling Effect）。然而，過大的共同源極線電壓容易在特定的字元線（例如被選定的字元線）上產生相對大的水平電場而誘發熱載子干擾，使得未被選定的記憶胞的臨界電壓上升而增加後續進行讀取操作時產生讀取干擾的可能性。
若為改善上述問題而降低在預充電階段對共同源極線施加的共同源極線電壓，則未被選定的記憶胞將因通道電位下降而降低防止寫入干擾的能力，使得未被選定的記憶胞受到寫入干擾的可能性增加。
本發明提供一種記憶體的寫入方法，其可避免誘發熱載子干擾，且減少記憶體產生寫入干擾的可能性。
本發明的記憶體的寫入方法包括進行多次寫入射擊，其中多次寫入射擊的每一者包括預充電階段以及寫入階段，且包括以下步驟。首先，在預充電階段時，對共同源極線施加共同源極線電壓，其中共同源極線電壓在多個預充電階段中以增量步階脈衝寫入的方式來施加。接著，在寫入階段時，對被選定的字元線施加寫入電壓，其中所述寫入電壓在多個寫入階段以增量步階脈衝寫入的方式來施加。
本發明的記憶體的寫入方法包括進行多次寫入射擊，其中多次寫入射擊的每一者包括預充電階段以及寫入階段，且包括以下步驟。首先，在預充電階段時，對位元線施加位元線電壓，其中位元線電壓在多個預充電階段中以增量步階脈衝寫入的方式來施加。接著，在寫入階段時，對被選定的字元線施加寫入電壓，其中所述寫入電壓在多個寫入階段以增量步階脈衝寫入的方式來施加。
基於上述，本發明的記憶體的寫入方法通過使施加至共同源極線的共同源極線電壓或者施加至位元線的位元線電壓在多個預充電階段中以增量步階脈衝寫入的方式來施加，其可避免在特定的字元線（例如被選定的字元線）上產生相對大的水平電場而誘發熱載子干擾。再者，本發明的記憶體的寫入方法通過使施加至共同源極線的共同源極線電壓或者施加至位元線的位元線電壓在多個預充電階段中以增量步階脈衝寫入的方式來施加，其藉此可減少本發明的記憶體產生寫入干擾的可能性。
圖1A繪示本發明的一實施例的記憶體的局部立體示意圖，且圖1B繪示圖1A的記憶體中的一實施例的記憶胞串的局部立體示意圖。
請同時參照圖1A以及圖1B，本實施例的記憶體10包括基底SB、共同源極線CSL、字元線堆疊WL、偽字元線堆疊DWL、串列選擇線SSL、接地選擇線GSL、多個垂直通道結構VC、多條位元線BL以及全域位元線GBL。記憶體10可例如是三維記憶體，其可例如是三維反及式快閃（NAND flash）記憶體，但本發明不以此為限。
基底SB可例如是半導體基底。在一些實施例中，基底SB的材料可包括矽、摻雜矽、鍺、矽鍺、半導體化合物、其他適合的半導體材料中或其組合。舉例而言，基底SB可為矽基底，但本發明不以此為限。在一些實施例中，可依據設計需求於基底SB中形成多個摻雜區。舉例而言，可於基底SB中形成包括P型井區（未示出）以及N型深井區（未示出）的多個摻雜區，但本發明不以此為限。在另一些實施例中，可更於基底SB上形成埋氧化層（未示出）。
共同源極線CSL例如設置於基底SB上，其可例如是設置於基底SB上的導電層或多條導電線的樣態，本發明不以此為限。在本實施例中，共同源極線CSL更在基底SB的法線方向d3上延伸，而用以定義出記憶體10的記憶體區塊10B。詳細地說，本實施例的記憶體10還可包括圖1A未示出的多個記憶體區塊以及多條共同源極線，且該些記憶體區塊由彼此相鄰的兩共同源極線所定義出。
多個垂直通道結構VC例如設置於基底SB上且與共同源極線CSL電性連接，其中多個垂直通道結構VC的每一者例如在基底SB的法線方向d3上延伸。在一些實施例中，多個垂直通道結構VC設置於由相鄰的兩共同源極線定義出的記憶體區塊10B中。換句話說，多個垂直通道結構VC可設置於相鄰的共同源極線之間。
多個垂直通道結構VC的一者包括記憶胞串（cell string）10S，如圖1B所示出，但本發明不以此為限。在本實施例中，多個垂直通道結構VC的每一者可包括絕緣柱DC、通道層CH以及電荷捕捉層CTL，但本發明不以此為限。
絕緣柱DC例如為垂直通道結構VC的內部結構。在一些實施例中，絕緣柱DC的材料可包括合適的介電材料。舉例而言，絕緣柱DC的材料可包括氧化矽，但本發明不以此為限。
通道層CH例如環繞絕緣柱DC設置。在一些實施例中，通道層CH可包括合適的半導體材料。舉例而言，通道層CH的材料可包括多晶矽，但本發明不以此為限。
電荷捕捉層CTL例如環繞通道層CH設置，其可例如為垂直通道結構VC的外部結構。在一些實施例中，電荷捕捉層CTL可包括複合結構。在本實施例中，電荷捕捉層CTL可包括在通道層CH的側表面上依序堆疊的三層介電層。舉例而言，電荷捕捉層CTL可包括氧化物-氮化物-氧化物（ONO）的複合層，但本發明不以此為限。在另一些實施例中，電荷捕捉層CTL可包括氧化物-氮化物-氧化物-氮化物-氧化物（ONONO）的複合層或者包括其餘結構的複合層。
字元線堆疊WL例如設置於基底SB上。在一些實施例中，字元線堆疊WL可包括在基底SB的法線方向d3上依序堆疊的多條字元線，其中多條字元線可各自在由第一方向d1以及第二方向d2定義的平面上延伸，且第一方向d1以及第二方向d2與基底SB的法線方向d3正交。詳細地說，字元線堆疊WL包括的多條字元線可各自視為一層記憶胞頁（cell page），其中記憶體區塊10B包括多層記憶胞頁。在本實施例中，字元線堆疊WL包括有96條字元線WL 0-WL 95，其中一個記憶胞串10S中的各記憶胞與相應的字元線電性連接，但本發明不以此為限。在一些實施例中，字元線堆疊WL的材料可包括合適的導電材料。舉例而言，字元線堆疊WL的材料可包括鎢，但本發明不以此為限。
偽字元線堆疊DWL例如設置於基底SB上，且可例如包括有下偽字元線堆疊DBWL以及上偽字元線堆疊DTWL。在一些實施例中，下偽字元線堆疊DBWL可包括在基底SB的法線方向d3上依序堆疊的多條下偽字元線，且上偽字元線堆疊DTWL亦可包括在基底SB的法線方向d3上依序堆疊的多條上偽字元線，其中多條下偽字元線與多條上偽字元線亦可各自在由第一方向d1以及第二方向d2定義的平面上延伸。在本實施例中，下偽字元線堆疊DBWL包括有3條下偽字元線DBWL 0-DBWL 2，且上偽字元線堆疊DTWL亦包括有3條上偽字元線DTWL 0-DTWL 2，但本發明不以此為限。在一些實施例中，偽字元線堆疊DWL的材料可與字元線堆疊WL的材料相同或相似。
在本實施例中，多條下偽字元線DBWL 0-DBWL 2在基底SB的法線方向d3上是設置於基底SB與多條字元線WL 0-WL 95之間。從另一個角度來看，多條字元線WL 0-WL 95在基底SB的法線方向d3上設置於多條下偽字元線DBWL 0-DBWL 2與多條上偽字元線DTWL 0-DTWL 2之間。
串列選擇線SSL例如設置於基底SB上。在一些實施例中，串列選擇線SSL可在基底SB的法線方向d3設置於多條上偽字元線DTWL 0-DTWL 2上。在一些實施例中，串列選擇線SSL的材料可與字元線堆疊WL的材料相同或相似。值得說明的是，儘管圖1A示出記憶體10包括的串列選擇線SSL的數量為1，但本發明不以此為限。
接地選擇線GSL例如設置於基底SB上。在一些實施例中，接地選擇線GSL可在基底SB的法線方向d3設置於多條下偽字元線DBWL 0-DBWL 2與基底SB之間。在一些實施例中，接地選擇線GSL的材料可與字元線堆疊WL的材料相同或相似。
多條位元線BL例如設置於基底SB上，其中多條位元線BL可例如各自在第二方向d2上延伸。在一些實施例中，多條位元線BL在基底SB的法線方向d3設置於垂直通道結構VC上。值得說明的是，儘管圖1A示出記憶體10中的多條位元線BL包括4條位元線BL 0-BL 3，但本發明不以此為限。另外，在本實施例中，相應的位元線（例如位元線BL 0-BL 3）可通過插塞等導電結構（未示出）與相應的垂直通道結構VC中的通道層CH電性連接。基於此，記憶體區塊10B中的各記憶胞串10S可電性連接於共同源極線CSL與相應的位元線（例如位元線BL 0-BL 3）之間。在一些實施例中，多條位元線BL的材料可與字元線堆疊WL的材料相同或相似。
全域位元線GBL例如設置於基底SB上。在一些實施例中，全域位元線GBL可與多條位元線BL電性連接。在本實施例中，全域位元線GBL可與位元線BL 0-BL 3電性連接。在一些實施例中，全域位元線GBL的材料可與字元線堆疊WL的材料相同或相似。
圖2A以及圖2B繪示本發明的一實施例的記憶體在進行寫入操作時的電壓波形圖，且圖3繪示本發明的一實施例的記憶體的寫入方法的流程圖，其中圖3描述的記憶體以上述的記憶體10為例子，但需注意本發明不以此為限。
請同時參照圖2A以及圖3，首先，說明本實施例的記憶體10進行有多次寫入射擊（programming shots）的寫入操作，其中以對記憶體10進行15次寫入射擊的寫入操作為例，但本發明不以此為限。另外，儘管在圖3中未示出，在兩次寫入射擊之間可進行寫入驗證。
值得說明的是，本實施例雖以從記憶體10的頂部至記憶體10的底部（從字元線WL 95至字元線WL 0的順序）進行寫入操作為例，但本發明不以此為限。即，在其他的實施例中，可從記憶體10的底部至記憶體10的頂部（從字元線WL 0至字元線WL 95的順序）進行寫入操作。
在步驟S10中，在預充電階段Tpre時，對共同源極線CSL施加共同源極線電壓VCSL_pre，其中共同源極線電壓VCSL_pre在多次寫入射擊的預充電階段Tpre以增量步階脈衝寫入（Incremental-Step-Pulse Programming；ISPP）的方式來施加。舉例而言，如圖2A所示出，在第一次寫入射擊S1的預充電階段Tpre1時，對共同源極線CSL施加共同源極線電壓VCSL_pre1，在第二次寫入射擊S2的預充電階段Tpre2時，對共同源極線CSL施加共同源極線電壓VCSL_pre2，且在第三次寫入射擊S3的預充電階段Tpre3時，對共同源極線CSL施加共同源極線電壓VCSL_pre3，其中共同源極線電壓VCSL_pre1小於或等於共同源極線電壓VCSL_pre2，且共同源極線電壓VCSL_pre2小於或等於共同源極線電壓VCSL_pre3（VCSL_pre1≦VCSL_pre2≦VCSL_pre3）。
在本實施例中，在15次寫入射擊中各預充電階段Tpre施加的共同源極線電壓VCSL_pre可如以下表1所示出，且將於以下詳述，但本發明不以此為限。
[表1] 在預充電階段施加的共同源極線電壓的態樣
寫入射擊 實施例1 實施例2 實施例3 實施例4 實施例5
第一次 1V 1V 1V 1V 1V
第二次 1.1V 1V 1V 1V 1V
第三次 1.2V 1V 1V 1V 1V
第四次 1.3V 1V 1V 1.2V 1V
第五次 1.4V 1V 1V 1.2V 1V
第六次 1.5V 1V 1V 1.2V 1V
第七次 1.6V 1V 1V 1.4V 1V
第八次 1.7V 1V 1V 1.4V 1V
第九次 1.8V 1V 1V 1.4V 1V
第十次 1.9V 1V 1V 1.6V 1V
第十一次 2.0V 1.1V 1.3V 1.6V 2.4V
第十二次 2.1V 1.2V 1.6V 1.6V 2.4V
第十三次 2.2V 1.3V 1.9V 1.8V 2.4V
第十四次 2.3V 1.4V 2.2V 1.8V 2.4V
第十五次 2.4V 1.5V 2.5V 1.8V 2.4V
在實施例1中，在預充電階段中施加的共同源極線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且共同源極線電壓在每次的一次寫入射擊與隨後的寫入射擊之間增加的值相同。詳細地說，在第一次寫入射擊（S1）的預充電階段施加的共同源極線電壓為1V，在第二次寫入射擊（S2）的預充電階段施加的共同源極線電壓為1.1V， 在第三次寫入射擊（S3）的預充電階段施加的共同源極線電壓為1.2V，在第四次寫入射擊（S4）的預充電階段施加的共同源極線電壓為1.3V，在第五次寫入射擊（S5）的預充電階段施加的共同源極線電壓為1.4V，在第六次寫入射擊（S6）的預充電階段施加的共同源極線電壓為1.5V，在第七次寫入射擊（S7）的預充電階段施加的共同源極線電壓為1.6V，在第八次寫入射擊（S8）的預充電階段施加的共同源極線電壓為1.7V，在第九次寫入射擊（S9）的預充電階段施加的共同源極線電壓為1.8V，在第十次寫入射擊（S10）的預充電階段施加的共同源極線電壓為1.9V，在第十一次寫入射擊（S11）的預充電階段施加的共同源極線電壓為2.0V，在第十二次寫入射擊（S12）的預充電階段施加的共同源極線電壓為2.1V，在第十三次寫入射擊（S13）的預充電階段施加的共同源極線電壓為2.2V，在第十四次寫入射擊（S14）的預充電階段施加的共同源極線電壓為2.3V，且在第十五次寫入射擊（S15）的預充電階段施加的共同源極線電壓為2.4V。另外，在一次寫入射擊與隨後的寫入射擊之間每一次增加的共同源極線電壓的值皆為0.1V。
在實施例2中，多次寫入射擊包括第一期間以及第二期間，在預充電階段中施加的共同源極線電壓在第一期間中的一次寫入射擊與隨後的寫入射擊之間不變，且在預充電階段中施加的共同源極線電壓在第二期間中的一次寫入射擊與隨後的寫入射擊之間增加。詳細地說，多次寫入射擊的第一期間為第一次寫入射擊至第十次寫入射擊（S1-S10），其中在預充電階段施加的共同源極線電壓保持1.0V的預充電電壓。多次寫入射擊的第二期間為第十次寫入射擊至第十五次寫入射擊（S10-S15），其中在預充電階段施加的共同源極線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且一次寫入射擊與隨後的寫入射擊之間每一次增加的共同源極線電壓的值皆為0.1V。
在實施例3中，多次寫入射擊包括第一期間以及第二期間，在預充電階段中施加的共同源極線電壓在第一期間中的一次寫入射擊與隨後的寫入射擊之間不變，且在預充電階段中施加的共同源極線電壓在第二期間中的一次寫入射擊與隨後的寫入射擊之間增加。詳細地說，多次寫入射擊的第一期間為第一次寫入射擊至第十次寫入射擊（S1-S10），其中在預充電階段施加的共同源極線電壓保持1.0V的預充電電壓。多次寫入射擊的第二期間為第十次寫入射擊至第十五次寫入射擊（S10-S15），其中在預充電階段施加的共同源極線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且一次寫入射擊與隨後的寫入射擊之間每一次增加的共同源極線電壓的值皆為0.3V。
在實施例4中，多次寫入射擊包括多個第一期間以及多個第二期間，且多個第二期間中的一者安排於相鄰的多個第一期間中的二者之間。詳細地說，多次寫入射擊包括5個第一期間，其各自為第一次寫入射擊至第三次寫入射擊（S1-S3）、第四次寫入射擊至第六次寫入射擊（S4-S6）、第七次寫入射擊至第九次寫入射擊（S7-S9）、第十次寫入射擊至第十二次寫入射擊（S10-S12）以及第十三次寫入射擊至第十五次寫入射擊（S13-S15），其中在預充電階段施加的共同源極線電壓各自保持1.0V、1.2V、1.4V、1.6V以及1.8V的預充電電壓。此外，多次寫入射擊包括4個第二期間，其各自為第三次寫入射擊至第四次寫入射擊（S3-S4）、第六次寫入射擊至第七次寫入射擊（S6-S7）、第九次寫入射擊至第十次寫入射擊（S9-S10）以及第十二次寫入射擊至第十三次寫入射擊（S12-S13），其中在預充電階段施加的共同源極線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且一次寫入射擊與隨後的寫入射擊之間每一次增加的共同源極線電壓的值皆為0.2V。
在實施例5中，多次寫入射擊包括依序安排的兩個第一期間以及一個第二期間，且一個第二期間安排於兩個第一期間之間。詳細地說，兩個第一期間的寫入射擊各自為第一次寫入射擊至第十次寫入射擊（S1-S10）以及第十一次寫入射擊至第十五次寫入射擊（S11-S15），其中在預充電階段施加的共同源極線電壓各自保持1.0V以及2.4V的預充電電壓。此外，第二期間的寫入射擊為第十次寫入射擊至第十一次寫入射擊（S10-S11），其中在預充電階段施加的共同源極線電壓在第十次寫入射擊與第十一次寫入射擊之間增加，且第十次寫入射擊與第十一次寫入射擊之間增加的共同源極線電壓的值為1.4V。
在本實施例中，通過在多次寫入射擊的每個預充電階段Tpre中利用增量步階脈衝寫入施加共同源極線電壓VCSL_pre，可將具有相對高電壓準位的共同源極線電壓VCSL_pre施加到多次寫入射擊的最後階段（例如最後的五次寫入射擊S11至S15）的共同源極線CSL。基於此，可確保未被選定的記憶胞的通道電位處於足夠大的電壓準位，以避免未被選定的記憶胞產生FN穿隧效應，而減少記憶體10產生寫入干擾的可能性。
另外，請參照圖2A，在預充電階段Tpre中對每個記憶胞串的被選定的字元線（在本實施例為字線WL 24）施加接地電壓VSS。在一些實施例中，接地電壓VSS在多次寫入射擊的每個預充電階段Tpre（例如圖2A中的預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中具有相同的電壓準位。在本實施例中，接地電壓VSS為0V。
請同時參照圖2A以及圖3，在步驟S20中，在寫入階段Tpgm時，對被選定的字元線施加寫入電壓Vpgm，其中寫入電壓Vpgm在多次寫入射擊的寫入階段Tpgm以增量步階脈衝寫入的方式來施加。舉例而言，如圖2A所示出，在第一次寫入射擊S1的寫入階段Tpgm1時，對被選定的字元線（其在本實施例為字元線WL 24）施加寫入電壓Vpgm1，在第二次寫入射擊S2的寫入階段Tpgm2時，對被選定的字元線施加寫入電壓Vpgm2，且在第三次寫入射擊S3的寫入階段Tpgm3時，對被選定的字元線施加寫入電壓Vpgm3，其中寫入電壓Vpgm1小於或等於寫入電壓Vpgm2，且寫入電壓Vpgm2小於或等於寫入電壓Vpgm3（Vpgm1≦Vpgm2≦Vpgm3）。
本實施例未限制在多次寫入射擊的寫入階段Tpgm中以增量步階脈衝施加寫入電壓Vpgm的方式。舉例而言，在寫入階段中施加的寫入電壓Vpgm可在一次寫入射擊與隨後的寫入射擊之間增加，且寫入電壓Vpgm在每次的一次寫入射擊與隨後的寫入射擊之間增加的值可相同。
在本實施例中，通過在多次寫入射擊的每個寫入階段Tpgm中利用增量步階脈衝寫入施加寫入電壓Vpgm，寫入電壓Vpgm在多次寫入射擊的初始期間（例如最初的五次寫入射擊S1至S5）可具有相對低的電壓準位，使得在步驟S10中多次寫入射擊的初始期間（例如最初的五次寫入射擊S1至S5）時可對共同源極線CSL施加具有相對低電壓準位的共同源極線電壓VCSL_pre，其可避免在特定的字元線（例如字元線WL 24）上產生相對大的水平電場而誘發熱載子干擾。
另外，請參照圖2A，可將在寫入階段Tpgm中施加至共同源極線CSL的共同源極線電壓VCSL_pre升高至電源電壓VDD。 舉例而言，施加至共同源極線CSL的共同源極線電壓VCSL_pre1可在第一次寫入射擊S1的寫入階段Tpgm1中升高至電源電壓VDD。在一些實施例中，電源電壓VDD在多次寫入射擊的每個寫入階段Tpgm中具有相同的電壓準位。
以下將描述執行本發明實施例的寫入操作時，下偽字元線DBWL、接地選擇線GSL、串列選擇線SSL和位元線BL的電壓波形圖。
請參照圖2B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，預充電電壓VPASS_pre被施加至下偽字元線DBWL。詳細地說，在每次的預充電階段中，下偽字元線DBWL的電壓準位可從接地電壓VSS增加至預充電電壓VPASS_pre，然後從預充電電壓VPASS_pre降低至接地電壓VSS。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，下偽字元線DBWL的電壓準位可從接地電壓VSS增加至通過電壓VDBWL，然後從通過電壓VDBWL降低至接地電壓VSS。
請參照圖2B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，預充電電壓VPASS_pre被施加至接地選擇線GSL。詳細地說，在每次的預充電階段中，接地選擇線GSL的電壓準位可從接地電壓VSS增加至預充電電壓VPASS_pre，然後從預充電電壓VPASS_pre降低至接地電壓VSS。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，接地選擇線GSL的電壓準位保持在接地電壓VSS。
請參照圖2B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，接地電壓VSS被施加至串列選擇線SSL。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，串列選擇線電壓VSSL被施加至串列選擇線SSL。詳細地說，串列選擇線SSL的電壓準位可從接地電壓VSS增加至串列選擇線電壓VSSL，然後從串列選擇線電壓VSSL降低至接地電壓VSS。在本實施例中，串列選擇線電壓VSSL為3.6V，但本發明不以此為限。
請參照圖2B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，接地電壓VSS被施加至寫入位元線（在本實施例中為BL 0）。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，用於對被選定的記憶胞進行寫入的位元線電壓VBL_pgm施加至寫入位元線。在本實施例中，用於對被選定的記憶胞進行寫入的位元線電壓VBL_pgm為0 V，但本發明不以此為限。
請參照圖2B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，用於抑制未被選定的記憶胞被寫入的位元線電壓VBL_inhibit被施加至抑制位元線（在本實施例中為BL 1）。詳細地說，在每次的預充電階段中，抑制位元線的電壓準位可從接地電壓VSS增加至用於抑制未被選定的記憶胞被寫入的位元線電壓VBL_inhibit，且保持著位元線電壓VBL_inhibit。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，抑制位元線的電壓準位從位元線電壓VBL_inhibit降低至接地電壓VSS。在本實施例中，用於抑制未被選定的記憶胞被寫入的位元線電壓VBL_inhibit為電源電壓VDD，但本發明不以此為限。
請參照圖2B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，接地電壓VSS被施加至快速通過寫入（quick pass write；QPW）位元線（在本實施例中為BL 2）。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，用於對記憶胞進行快速通過寫入的位元線電壓VBL_QPW施加至快速通過寫入位元線。詳細地說，快速通過寫入位元線的電壓準位可從接地電壓VSS增加至位元線電壓VBL_QPW，然後從位元線電壓VBL_QPW降低至接地電壓VSS。
圖4A繪示本發明的一實施例的在一次寫入射擊的預充電階段時對接地選擇線GSL、多條下偽字元線DBWL 0-DBWL 2、共同源極線CSL以及串列選擇線SSL施加電壓的示意圖。
請參照圖4A，對於接地選擇線GSL以及多條下偽字元線DBWL 0-DBWL 2，預充電電壓VPASS_pre在預充電階段被施加至接地選擇線GSL以及多條下偽字元線DBWL 0-DBWL 2，使得耦接至接地選擇線GSL的接地選擇閘極（未示出）以及耦接至下偽字元線DBWL 0-DBWL 2的偽閘極（未示出）可被開啟。對於共同源極線CSL，共同源極線電壓VCSL_pre在預充電階段通過利用增量步階脈衝寫入被施加至共同源極線CSL。由於上述的接地選擇閘極被開啟，通道層CH的電壓準位可因共同源極線電壓VCSL_pre的施加而被提高。對於串列選擇線SSL，接地電壓VSS在預充電階段被施加至串列選擇線SSL，使得耦接至串列選擇線SSL的串列選擇閘極（未示出）可被關閉而處於關閉狀態。
圖4B、圖4C以及圖4D繪示本發明的一實施例的在一次寫入射擊的寫入階段時對接地選擇線GSL、串列選擇線SSL、共同源極線CSL、被選定的字元線、未被選定的字元線以及位元線BL 0-BL 2施加電壓的示意圖，其中在圖4B中的位元線BL 0為寫入位元線，在圖4C中的位元線BL 1為抑制位元線，且在圖4D中的位元線BL 2為快速通過寫入位元線。
請參照圖4B，對於接地選擇線GSL，接地電壓VSS在寫入階段被施加至接地選擇線GSL，使得耦接至接地選擇線GSL的接地選擇閘極可被關閉而處於關閉狀態。對於串列選擇線SSL，串列選擇線電壓VSSL在寫入階段被施加至串列選擇線SSL，使得耦接至串列選擇線SSL的串列選擇閘極可被開啟。對於共同源極線CSL，電源電壓VDD在寫入階段被施加至共同源極線CSL。對於被選定的字元線（在本實施例為字元線WL 24）以及未被選定的字元線（包括下偽字元線DBWL 0-DBWL 2），寫入電壓Vpgm在寫入階段通過利用增量步階脈衝寫入被施加至被選定的字元線，且通過電壓VDBWL在寫入階段被施加至未被選定的字元線。對於寫入位元線（在本實施例為位元線BL 0），位元線電壓VBL_pgm在寫入階段被施加至寫入位元線以進行寫入操作。詳細地說，當對被選定的字元線施加寫入電壓Vpgm時，通過寫入電壓Vpgm與位元線電壓VBL_pgm之間相對高的電壓差可使電子自通道層CH穿隧至電荷捕捉層CTL（示出於圖1B）而被其捕獲。
請參照圖4C，對於接地選擇線GSL，接地電壓VSS在寫入階段被施加至接地選擇線GSL。對於串列選擇線SSL，串列選擇線電壓VSSL在寫入階段被施加至串列選擇線SSL。對於共同源極線CSL，電源電壓VDD在寫入階段被施加至共同源極線CSL。對於被選定的字元線（在本實施例為字元線WL 24）以及未被選定的字元線（包括下偽字元線DBWL 0-DBWL 2），寫入電壓Vpgm在寫入階段通過利用增量步階脈衝寫入被施加至被選定的字元線，且通過電壓VDBWL在寫入階段被施加至未被選定的字元線。對於抑制位元線（在本實施例為位元線BL 1），抑制位元線在寫入階段中的電壓準位保持在位元線電壓VBL_inhibit，其中位元線電壓VBL_inhibit可為電源電壓VDD以增加通道層CH的電壓準位，藉此執行寫入抑制操作。
請參照圖4D，對於接地選擇線GSL，接地電壓VSS在寫入階段被施加至接地選擇線GSL。對於串列選擇線SSL，串列選擇線電壓VSSL在寫入階段被施加至串列選擇線SSL。對於共同源極線CSL，電源電壓VDD在寫入階段被施加至共同源極線CSL。對於被選定的字元線（在本實施例為字元線WL 24）以及未被選定的字元線（包括下偽字元線DBWL 0-DBWL 2），寫入電壓Vpgm在寫入階段通過利用增量步階脈衝寫入被施加至被選定的字元線，且通過電壓VDBWL在寫入階段被施加至未被選定的字元線。對於快速通過寫入位元線（在本實施例為位元線BL 2），位元線電壓VBL_QPW在寫入階段被施加至快速通過寫入位元線以執行快速通過寫入操作。
值得說明的是，儘管本實施例的記憶體10以三維記憶體為例，但本發明的記憶體的寫入方法可應用至二維記憶體（例如二維反及閘快閃記憶體）。另外，本發明的記憶體的寫入方法可應用至包括單層儲存單元（single-level cell；SLC）、雙層儲存單元（multi-level cell；MLC）、三層儲存單元（triple-level cell；TLC）或四層儲存單元（quad-level cell；QLC）的記憶胞。
圖5A以及圖5B繪示本發明的另一實施例的記憶體在進行寫入操作時的電壓波形圖，且圖6繪示本發明的另一實施例的記憶體的寫入方法的流程圖，其中圖6描述的記憶體以上述的記憶體10為例子，但需注意本發明不以此為限。
請同時參照圖5A以及圖6，首先，說明本實施例的記憶體10進行有多次寫入射擊（programming shots）的寫入操作，其中以對記憶體10進行15次寫入射擊的寫入操作為例，但本發明不以此為限。另外，儘管在圖6中未示出，在兩次寫入射擊之間可進行寫入驗證。
值得說明的是，本實施例雖以從記憶體10的底部至記憶體10的頂部（從字元線WL 0至字元線WL 95的順序）進行寫入操作，但本發明不以此為限。
在步驟S10’中，在預充電階段Tpre時，對位元線BL施加位元線電壓VBL_pre，其中位元線電壓VBL_pre在多次寫入射擊的預充電階段Tpre以增量步階脈衝寫入（Incremental-Step-Pulse Programming；ISPP）的方式來施加。在本實施例中，位元線BL包括寫入位元線（BL 0）、抑制位元線（BL 1）以及快速通過寫入位元線（BL 2）。舉例而言，如圖5A所示出，在第一次寫入射擊S1的預充電階段Tpre1時，對位元線BL施加位元線電壓VBL_pre1，在第二次寫入射擊S2的預充電階段Tpre2時，對位元線BL施加位元線電壓VBL_pre2，且在第三次寫入射擊S3的預充電階段Tpre3時，對位元線BL施加位元線電壓VBL_pre3，其中位元線電壓VBL_pre1小於或等於位元線電壓VBL_pre2，且位元線電壓VBL_pre2小於或等於位元線電壓VBL_pre3（VBL_pre1≦VBL_pre2≦VBL_pre3）。
請參照圖5A，在施加位元線電壓VBL_pre之後，寫入位元線（BL 0）在每個預充電階段Tpre中的電壓準位可從位元線電壓VBL_pre降低至接地電壓VSS，抑制位元線（BL 1）在每個預充電階段Tpre中的電壓準位可保持在位元線電壓VBL_pre，且快速通過寫入位元線（BL 2）在每個預充電階段Tpre中的電壓準位可從位元線電壓VBL_pre降低至接地電壓VSS。
在本實施例中，在15次寫入射擊中各預充電階段Tpre施加的位元線電壓VBL_pre可如以下表2所示出，且將於以下詳述，但本發明不以此為限。
[表2] 在預充電階段施加的位元線電壓的態樣
寫入射擊 實施例6 實施例7 實施例8 實施例9 實施例10
第一次 1V 1V 1V 1V 1V
第二次 1.1V 1V 1V 1V 1V
第三次 1.2V 1V 1V 1V 1V
第四次 1.3V 1V 1V 1.2V 1V
第五次 1.4V 1V 1V 1.2V 1V
第六次 1.5V 1V 1V 1.2V 1V
第七次 1.6V 1V 1V 1.4V 1V
第八次 1.7V 1V 1V 1.4V 1V
第九次 1.8V 1V 1V 1.4V 1V
第十次 1.9V 1V 1V 1.6V 1V
第十一次 2.0V 1.1V 1.3V 1.6V 2.4V
第十二次 2.1V 1.2V 1.6V 1.6V 2.4V
第十三次 2.2V 1.3V 1.9V 1.8V 2.4V
第十四次 2.3V 1.4V 2.2V 1.8V 2.4V
第十五次 2.4V 1.5V 2.5V 1.8V 2.4V
在實施例6中，在預充電階段中施加的位元線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且位元線電壓在每次的一次寫入射擊與隨後的寫入射擊之間增加的值相同。詳細地說，在第一次寫入射擊（S1）的預充電階段施加的位元線電壓為1V，在第二次寫入射擊（S2）的預充電階段施加的位元線電壓為1.1V， 在第三次寫入射擊（S3）的預充電階段施加的位元線電壓為1.2V，在第四次寫入射擊（S4）的預充電階段施加的位元線電壓為1.3V，在第五次寫入射擊（S5）的預充電階段施加的位元線電壓為1.4V，在第六次寫入射擊（S6）的預充電階段施加的位元線電壓為1.5V，在第七次寫入射擊（S7）的預充電階段施加的位元線電壓為1.6V，在第八次寫入射擊（S8）的預充電階段施加的位元線電壓為1.7V，在第九次寫入射擊（S9）的預充電階段施加的位元線電壓為1.8V，在第十次寫入射擊（S10）的預充電階段施加的位元線電壓為1.9V，在第十一次寫入射擊（S11）的預充電階段施加的位元線電壓為2.0V，在第十二次寫入射擊（S12）的預充電階段施加的位元線電壓為2.1V，在第十三次寫入射擊（S13）的預充電階段施加的位元線電壓為2.2V，在第十四次寫入射擊（S14）的預充電階段施加的位元線電壓為2.3V，且在第十五次寫入射擊（S15）的預充電階段施加的位元線電壓為2.4V。另外，在一次寫入射擊與隨後的寫入射擊之間每一次增加的位元線電壓的值皆為0.1V。
在實施例7中，多次寫入射擊包括第一期間以及第二期間，在預充電階段中施加的位元線電壓在第一期間中的一次寫入射擊與隨後的寫入射擊之間不變，且在預充電階段中施加的位元線電壓在第二期間中的一次寫入射擊與隨後的寫入射擊之間增加。詳細地說，多次寫入射擊的第一期間為第一次寫入射擊至第十次寫入射擊（S1-S10），其中在預充電階段施加的位元線電壓保持1.0V的預充電電壓。多次寫入射擊的第二期間為第十次寫入射擊至第十五次寫入射擊（S10-S15），其中在預充電階段施加的位元線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且一次寫入射擊與隨後的寫入射擊之間每一次增加的位元線電壓的值皆為0.1V。
在實施例8中，多次寫入射擊包括第一期間以及第二期間，在預充電階段中施加的位元線電壓在第一期間中的一次寫入射擊與隨後的寫入射擊之間不變，且在預充電階段中施加的位元線電壓在第二期間中的一次寫入射擊與隨後的寫入射擊之間增加。詳細地說，多次寫入射擊的第一期間為第一次寫入射擊至第十次寫入射擊（S1-S10），其中在預充電階段施加的位元線電壓保持1.0V的預充電電壓。多次寫入射擊的第二期間為第十次寫入射擊至第十五次寫入射擊（S10-S15），其中在預充電階段施加的位元線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且一次寫入射擊與隨後的寫入射擊之間每一次增加的位元線電壓的值皆為0.3V。
在實施例9中，多次寫入射擊包括多個第一期間以及多個第二期間，且多個第二期間中的一者安排於相鄰的多個第一期間中的二者之間。詳細地說，多次寫入射擊包括5個第一期間，其各自為第一次寫入射擊至第三次寫入射擊（S1-S3）、第四次寫入射擊至第六次寫入射擊（S4-S6）、第七次寫入射擊至第九次寫入射擊（S7-S9）、第十次寫入射擊至第十二次寫入射擊（S10-S12）以及第十三次寫入射擊至第十五次寫入射擊（S13-S15），其中在預充電階段施加的位元線電壓各自保持1.0V、1.2V、1.4V、1.6V以及1.8V的預充電電壓。此外，多次寫入射擊包括4個第二期間，其各自為第三次寫入射擊至第四次寫入射擊（S3-S4）、第六次寫入射擊至第七次寫入射擊（S6-S7）、第九次寫入射擊至第十次寫入射擊（S9-S10）以及第十二次寫入射擊至第十三次寫入射擊（S12-S13），其中在預充電階段施加的位元線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且一次寫入射擊與隨後的寫入射擊之間每一次增加的位元線電壓的值皆為0.2V。
在實施例10中，多次寫入射擊包括依序安排的兩個第一期間以及一個第二期間，且一個第二期間安排於兩個第一期間之間。詳細地說，兩個第一期間的寫入射擊各自為第一次寫入射擊至第十次寫入射擊（S1-S10）以及第十一次寫入射擊至第十五次寫入射擊（S11-S15），其中在預充電階段施加的位元線電壓各自保持1.0V以及2.4V的預充電電壓。此外，第二期間的寫入射擊為第十次寫入射擊至第十一次寫入射擊（S10-S11），其中在預充電階段施加的位元線電壓在第十次寫入射擊與第十一次寫入射擊之間增加，且第十次寫入射擊與第十一次寫入射擊之間增加的位元線電壓的值為1.4V。
在本實施例中，通過在多次寫入射擊的每個預充電階段Tpre中利用增量步階脈衝寫入施加位元線電壓VBL_pre，可將具有相對高電壓準位的位元線電壓VBL_pre施加到多次寫入射擊的最後階段（例如最後的五次寫入射擊S11至S15）的位元線BL。基於此，可確保未被選定的記憶胞的通道電位處於足夠大的電壓準位，以避免未被選定的記憶胞產生FN穿隧效應，而減少記憶體10產生寫入干擾的可能性。
另外，請參照圖5A，在預充電階段Tpre中對每個記憶胞串的被選定的字元線（在本實施例為字線WL 24）施加接地電壓VSS。在一些實施例中，接地電壓VSS在多次寫入射擊的每個預充電階段Tpre中具有相同的電壓準位。在本實施例中，接地電壓VSS為0V。
請同時參照圖5A以及圖6，在步驟S20中，在寫入階段Tpgm時，對被選定的字元線施加寫入電壓Vpgm，其中寫入電壓Vpgm在多次寫入射擊的寫入階段Tpgm以增量步階脈衝寫入的方式來施加，其已詳述於上述的實施例中而於此不再贅述。
在本實施例中，通過在多次寫入射擊的每個寫入階段Tpgm中利用增量步階脈衝寫入施加寫入電壓Vpgm，寫入電壓Vpgm在多次寫入射擊的初始期間（例如最初的五次寫入射擊S1至S5）可具有相對低的電壓準位，使得在步驟S10’中多次寫入射擊的初始期間時可對位元線BL施加具有相對低電壓準位的位元線電壓VBL_pre，其可避免在特定的字元線（例如字元線WL 24）上產生相對大的水平電場而誘發熱載子干擾。
另外，請參照圖5A，用於對被選定的記憶胞進行寫入的位元線電壓VBL_pgm在每個寫入階段Tpgm中被施加至寫入位元線（BL 0）。在本實施例中，位元線電壓VBL_pgm為0 V，但本揭露不以此為限。抑制位元線（BL 1）的電壓準位在每個寫入階段Tpgm中先從位元線電壓VBL_pre提升至電源電壓VDD，之後從電源電壓VDD降低至接地電壓VSS。快速通過寫入位元線（BL 2）的電壓準位在每個寫入階段Tpgm中先從接地電壓VSS提升至用於對記憶胞進行快速通過寫入的位元線電壓VBL_QPW，之後從位元線電壓VBL_QPW降低至接地電壓VSS。
以下將描述執行本發明實施例的寫入操作時，上偽字元線DTWL、接地選擇線GSL、串列選擇線SSL和共同源極線CSL的電壓波形圖。
請參照圖5B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，預充電電壓VPASS_pre被施加至上偽字元線DTWL。詳細地說，在每次的預充電階段中，上偽字元線DTWL的電壓準位可從接地電壓VSS增加至預充電電壓VPASS_pre，然後從預充電電壓VPASS_pre降低至接地電壓VSS。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，上偽字元線DTWL的電壓準位可從接地電壓VSS增加至通過電壓VDTWL，然後從通過電壓VDTWL降低至接地電壓VSS。
請參照圖5B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，接地電壓VSS被施加至接地選擇線GSL。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，接地選擇線GSL的電壓準位保持在接地電壓VSS。
請參照圖5B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，預充電電壓VPASS_pre被施加至串列選擇線SSL。詳細地說，在每次的預充電階段中，串列選擇線SSL的電壓準位可從接地電壓VSS增加至預充電電壓VPASS_pre，然後從預充電電壓VPASS_pre降低至接地電壓VSS。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，串列選擇線電壓VSSL被施加至串列選擇線SSL。詳細地說，串列選擇線SSL的電壓準位可從接地電壓VSS增加至串列選擇線電壓VSSL，然後從串列選擇線電壓VSSL降低至接地電壓VSS。在本實施例中，串列選擇線電壓VSSL為3.6V，但本發明不以此為限。
請參照圖5B，在每個預充電階段（包括預充電階段Tpre1、預充電階段Tpre2以及預充電階段Tpre3）中，共同源極線電壓VCSL被施加至共同源極線CSL。詳細地說，在每次的預充電階段中，共同源極線CSL的電壓準位可從接地電壓VSS增加至共同源極線電壓VCSL。在本實施例中，共同源極線電壓VCSL為電源電壓VDD，但本發明不以此為限。之後，在每個寫入階段（包括寫入階段Tpgm1、寫入階段Tpgm2以及寫入階段Tpgm3）中，共同源極線CSL的電壓準位保持在共同源極線電壓VCSL，然後從共同源極線電壓VCSL降低至接地電壓VSS。
圖7A繪示本發明的另一實施例的在一次寫入射擊的預充電階段時對串列選擇線SSL、多條上偽字元線DTWL 0-DTWL 2、位元線BL、接地選擇線GSL以及共同源極線CSL施加電壓的示意圖。
請參照圖7A，對於串列選擇線SSL以及多條上偽字元線DTWL 0-DTWL 2，預充電電壓VPASS_pre在預充電階段被施加至串列選擇線SSL以及多條上偽字元線DTWL 0-DTWL 2，使得耦接至串列選擇線SSL的串列選擇閘極（未示出）以及耦接至上偽字元線DTWL 0-DTWL 2的偽閘極（未示出）可被開啟。對於位元線BL，位元線電壓VBL_pre在預充電階段通過利用增量步階脈衝寫入被施加至位元線BL。由於上述的串列選擇閘極被開啟，通道層CH的電壓準位可因位元線電壓VBL_pre的施加而被提高。對於接地選擇線GSL，接地電壓VSS在預充電階段被施加至接地選擇線GSL，使得耦接至接地選擇線GSL的接地選擇閘極（未示出）可被關閉而處於關閉狀態。對於共同源極線CSL，電源電壓VDD在預充電階段可被施加至共同源極線CSL。
圖7B、圖7C以及圖7D繪示本發明的另一實施例的在一次寫入射擊的寫入階段時對接地選擇線GSL、串列選擇線SSL、共同源極線CSL、被選定的字元線、未被選定的字元線以及位元線BL 0-BL 2施加電壓的示意圖，其中在圖7B中的位元線BL 0為寫入位元線，在圖7C中的位元線BL 1為抑制位元線，且在圖7D中的位元線BL 2為快速通過寫入位元線。
請參照圖7B，對於接地選擇線GSL，接地電壓VSS在寫入階段被施加至接地選擇線GSL。對於串列選擇線SSL，串列選擇線電壓VSSL在寫入階段被施加至串列選擇線SSL。對於共同源極線CSL，共同源極線CSL的電壓準位在寫入階段保持在電源電壓VDD。對於被選定的字元線（在本實施例為字元線WL 24）以及未被選定的字元線（包括上偽字元線DTWL 0-DTWL 2），寫入電壓Vpgm在寫入階段通過利用增量步階脈衝寫入被施加至被選定的字元線，且通過電壓VDTWL在寫入階段被施加至未被選定的字元線。對於寫入位元線（BL 0），位元線電壓VBL_pgm在寫入階段被施加至寫入位元線（BL 0）以進行寫入操作。詳細地說，當對被選定的字元線施加寫入電壓Vpgm時，通過寫入電壓Vpgm與位元線電壓VBL_pgm之間相對高的電壓差可使電子自通道層CH穿隧至電荷捕捉層CTL（示出於圖1B）而被其捕獲。
請參照圖7C，對於接地選擇線GSL，接地電壓VSS在寫入階段被施加至接地選擇線GSL。對於串列選擇線SSL，串列選擇線電壓VSSL在寫入階段被施加至串列選擇線SSL。對於共同源極線CSL，共同源極線CSL的電壓準位在寫入階段保持在電源電壓VDD。對於被選定的字元線（在本實施例為字元線WL 24）以及未被選定的字元線（包括上偽字元線DTWL 0-DTWL 2），寫入電壓Vpgm在寫入階段通過利用增量步階脈衝寫入被施加至被選定的字元線，且通過電壓VDTWL在寫入階段被施加至未被選定的字元線。對於抑制位元線（BL 1），抑制位元線（BL 1）在寫入階段中的電壓準位保持在位元線電壓VBL_inhibit，其中位元線電壓VBL_inhibit可為電源電壓VDD以增加通道層CH的電壓準位，藉此執行寫入抑制操作。
請參照圖7D，對於接地選擇線GSL，接地電壓VSS在寫入階段被施加至接地選擇線GSL。對於串列選擇線SSL，串列選擇線電壓VSSL在寫入階段被施加至串列選擇線SSL。對於共同源極線CSL，共同源極線CSL的電壓準位在寫入階段保持在電源電壓VDD。對於被選定的字元線（在本實施例為字元線WL 24）以及未被選定的字元線（包括上偽字元線DTWL 0-DTWL 2），寫入電壓Vpgm在寫入階段通過利用增量步階脈衝寫入被施加至被選定的字元線，且通過電壓VDTWL在寫入階段被施加至未被選定的字元線。對於快速通過寫入位元線（BL 2），位元線電壓VBL_QPW在寫入階段被施加至快速通過寫入位元線（BL 2），以執行快速通過寫入操作。
值得說明的是，儘管本實施例的記憶體10以三維記憶體為例，但本發明的記憶體的寫入方法可應用至二維記憶體（例如二維反及閘快閃記憶體）。另外，本發明的記憶體的寫入方法可應用至包括單層儲存單元（single-level cell；SLC）、雙層儲存單元（multi-level cell；MLC）、三層儲存單元（triple-level cell；TLC）或四層儲存單元（quad-level cell；QLC）的記憶胞。
圖8繪示本發明的一實施例的記憶體系統的方塊示意圖。
請參照圖8，本實施例的記憶體系統1000包括記憶體裝置100以及控制器200。
記憶體裝置100可例如至少包括前述實施例的記憶體10，但本發明不以此為限。即，記憶體裝置100可包括二維記憶體或其餘三維記憶體。此處欲說明的是，圖8繪示的僅為簡化的方塊示意圖，所屬領域中具通常知識者可基於本發明的概念來適當地設計例如位址解碼器、電壓產生器、頁緩衝器、控制邏輯以及具有其餘功能的電子元件於記憶體裝置100中。
控制器200例如耦接至記憶體裝置100。控制器200可例如自主機裝置（未示出）接受命令，以控制記憶體裝置100。舉例而言，控制器200可用以對記憶體裝置100提出寫入命令，以對記憶體裝置100中的記憶體10進行寫入操作，但本發明不以此為限。在其他的實施例中，控制器200還可用以對記憶體裝置100提出讀取命令或抹除命令。
綜上所述，本發明的記憶體的寫入方法通過使施加至共同源極線的共同源極線電壓在多個預充電階段中以增量步階脈衝寫入的方式來進行，可在多次寫入射擊的初始期間（例如最初的五次寫入射擊S1至S5）施加具有相對低電壓準位的共同源極線電壓，其可避免在特定的字元線（例如被選定的字元線）上產生相對大的水平電場而誘發熱載子干擾。
再者，通過上述的增量步階脈衝寫入的方式來對共同源極線施加共同源極線電壓，可在多次寫入射擊的最後期間（例如最後的五次寫入射擊S11至S15）施加具有相對高電壓準位的共同源極線電壓，藉此可確保未被選定的記憶胞的通道電位處於足夠大的電壓準位，以避免未被選定的記憶胞產生FN穿隧效應，而減少本發明的記憶體產生寫入干擾的可能性。
10:記憶體
10B:記憶體區塊
10S:記憶胞串
100:記憶體裝置
200:控制器
1000:記憶體系統
BL、BL 0、BL 1、BL 2、BL 3:位元線
CH:通道層
CSL:共同源極線
CTL:電荷捕捉層
d1:第一方向
d2:第二方向
d3:基底的法線方向
DWL:偽字元線堆疊
DBWL:下偽字元線堆疊
DBWL 0-DBWL 2:下偽字元線
DC:絕緣柱
DTWL:上偽字元線堆疊
DTWL 0-DTWL 2:上偽字元線
GBL:全域位元線
GSL:接地選擇線
S1、S2、S3:寫入射擊
S10、S10’、S20:步驟
SB:基底
SSL:串列選擇線
Tpgm、Tpgm1、Tpgm2、Tpgm3:寫入階段
Tpre、Tpre1、Tpre2、Tpre3:預充電階段
VBL_inhibit、VBL_pgm、VBL_pre、VBL_pre1、VBL_pre2、VBL_pre3、VBL_QPW:位元線電壓
VC:多個垂直通道結構
VCSL、VCSL_pre、VCSL_pre1、VCSL_pre2、VCSL_pre3:共同源極線電壓
VDBWL、VDTWL:通過電壓
VDD:電源電壓
VPASS_pre:預充電電壓
Vpgm:寫入電壓
VSS:接地電壓
VSSL:串列選擇線電壓
WL:字元線堆疊
WL 0-WL 95:字元線
圖1A繪示本發明的一實施例的記憶體的局部立體示意圖。 圖1B繪示圖1A的記憶體中的一實施例的記憶胞串的局部立體示意圖。 圖2A以及圖2B繪示本發明的一實施例的記憶體在進行寫入操作時的電壓波形圖。 圖3繪示本發明的一實施例的記憶體的寫入方法的流程圖。 圖4A繪示本發明的一實施例的在一次寫入射擊的預充電階段時對接地選擇線、多條下偽字元線、共同源極線以及串列選擇線施加電壓的示意圖。 圖4B、圖4C以及圖4D繪示本發明的一實施例的在一次寫入射擊的寫入階段時對接地選擇線、串列選擇線、共同源極線、被選定的字元線、未被選定的字元線以及位元線施加電壓的示意圖，其中在圖4B中的位元線為寫入位元線，在圖4C中的位元線為抑制位元線，且在圖4D中的位元線為快速通過寫入（quick pass write；QPW）位元線。 圖5A以及圖5B繪示本發明的另一實施例的記憶體在進行寫入操作時的電壓波形圖。 圖6繪示本發明的另一實施例的記憶體的寫入方法的流程圖。 圖7A繪示本發明的另一實施例的在一次寫入射擊的預充電階段時對串列選擇線、多條上偽字元線、位元線、接地選擇線以及共用源極線施加電壓的示意圖。 圖7B、圖7C以及圖7D繪示本發明的另一實施例的在一次寫入射擊的寫入階段時對接地選擇線、串列選擇線、共同源極線、被選定的字元線、未被選定的字元線以及位元線施加電壓的示意圖，其中在圖7B中的位元線為寫入位元線，在圖7C中的位元線為抑制位元線，且在圖7D中的位元線為快速通過寫入（quick pass write；QPW）位元線。 圖8繪示本發明的一實施例的記憶體系統的方塊示意圖。
S10、S20:步驟

Claims (18)

  1. 一種記憶體的寫入方法，包括進行多次寫入射擊，其中所述多次寫入射擊的每一者包括預充電階段以及寫入階段且包括以下步驟：在所述預充電階段時，對共同源極線施加共同源極線電壓，且施加相同的預充電電壓至接地選擇線以及多條下偽字元線，其中所述共同源極線電壓在多個所述預充電階段中以增量步階脈衝寫入的方式來施加；以及在所述寫入階段時，對被選定的字元線施加寫入電壓，其中所述寫入電壓在多個所述寫入階段以增量步階脈衝寫入的方式來施加。
  2. 如請求項1所述的記憶體的寫入方法，其中在所述預充電階段中施加的所述共同源極線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且所述共同源極線電壓在每次所述一次寫入射擊與所述隨後的寫入射擊之間增加的值相同。
  3. 如請求項1所述的記憶體的寫入方法，其中所述多次寫入射擊包括第一期間以及第二期間，在所述預充電階段中施加的所述共同源極線電壓在所述第一期間中的一次寫入射擊與隨後的寫入射擊之間不變，且在所述預充電階段中施加的所述共同源極線電壓在所述第二期間中的一次寫入射擊與隨後的寫入射擊之間增加。
  4. 如請求項3所述的記憶體的寫入方法，其中所述多次寫入射擊包括依序安排的一個所述第一期間以及一個所述第二期間，且所述共同源極線電壓在所述第二期間中的每次所述一次寫入射擊與所述隨後的寫入射擊之間增加的值相同。
  5. 如請求項3所述的記憶體的寫入方法，其中所述多次寫入射擊包括多個所述第一期間以及多個所述第二期間，且所述多個第二期間中的一者安排於相鄰的所述多個第一期間中的二者之間。
  6. 如請求項3所述的記憶體的寫入方法，其中所述多次寫入射擊包括依序安排的兩個所述第一期間以及一個所述第二期間，且所述一個第二期間安排於所述兩個第一期間之間。
  7. 如請求項1所述的記憶體的寫入方法，其更包括在所述預充電階段時施加接地電壓至串列選擇線，以使耦接至所述串列選擇線的串列選擇閘極處於關閉的狀態。
  8. 如請求項1所述的記憶體的寫入方法，其更包括在所述多次寫入射擊中進行快速通過寫入操作。
  9. 如請求項1所述的記憶體的寫入方法，其中所述記憶體包括單層儲存單元(single-level cell；SLC)、雙層儲存單元(multi-level cell；MLC)、三層儲存單元(triple-level cell；TLC)或四層儲存單元(quad-level cell；QLC)的記憶胞。
  10. 一種記憶體的寫入方法，包括進行多次寫入射擊，其中所述多次寫入射擊的每一者包括預充電階段以及寫入階段且包括以下步驟：在所述預充電階段時，對位元線施加位元線電壓，且施加相同的預充電電壓至串列選擇線以及多條上偽字元線，其中所述位元線電壓在多個所述預充電階段中以增量步階脈衝寫入的方式來施加；以及在所述寫入階段時，對被選定的字元線施加寫入電壓，其中所述寫入電壓在多個所述寫入階段以增量步階脈衝寫入的方式來施加。
  11. 如請求項10所述的記憶體的寫入方法，其中在所述預充電階段中施加的所述位元線電壓在一次寫入射擊與隨後的寫入射擊之間增加，且所述位元線電壓在每次所述一次寫入射擊與所述隨後的寫入射擊之間增加的值相同。
  12. 如請求項10所述的記憶體的寫入方法，其中所述多次寫入射擊包括第一期間以及第二期間，在所述預充電階段中施加的所述位元線電壓在所述第一期間中的一次寫入射擊與隨後的寫入射擊之間不變，且在所述預充電階段中施加的所述位元線電壓在所述第二期間中的一次寫入射擊與隨後的寫入射擊之間增加。
  13. 如請求項12所述的記憶體的寫入方法，其中所述多次寫入射擊包括依序安排的一個所述第一期間以及一個所述第 二期間，且所述位元線電壓在所述第二期間中的每次所述一次寫入射擊與所述隨後的寫入射擊之間增加的值相同。
  14. 如請求項12所述的記憶體的寫入方法，其中所述多次寫入射擊包括多個所述第一期間以及多個所述第二期間，且所述多個第二期間中的一者安排於相鄰的所述多個第一期間中的二者之間。
  15. 如請求項12所述的記憶體的寫入方法，其中所述多次寫入射擊包括依序安排的兩個所述第一期間以及一個所述第二期間，且所述一個第二期間安排於所述兩個第一期間之間。
  16. 如請求項10所述的記憶體的寫入方法，其更包括在所述預充電階段時施加接地電壓至接地選擇線，以使耦接至所述接地選擇線的接地選擇閘極處於關閉的狀態。
  17. 如請求項10所述的記憶體的寫入方法，其更包括在所述多次寫入射擊中進行快速通過寫入操作。
  18. 如請求項10所述的記憶體的寫入方法，其中所述記憶體包括單層儲存單元(single-level cell；SLC)、雙層儲存單元(multi-level cell；MLC)、三層儲存單元(triple-level cell；TLC)或四層儲存單元(quad-level cell；QLC)的記憶胞。
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