TWI868691B - 用於積體電路佈局的優化方法及優化裝置 - Google Patents
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Abstract
本發明公開一種用於積體電路佈局的優化方法及優化裝置。優化方法包括：取得待優化佈線資料，其定義包括多個差分訊號線對及多個接地防護線的一目標電路，該些接地防護線各包括初始接地線路及多個接地通孔；找出滿足強耦合條件的該些差分訊號線對及對應的接地防護線；針對找出的接地防護線，移除一部分接地通孔，並以修正接地線段取代已移除該些接地通孔的部分，以產生多個修正接地防護線；依據修正線寬調整該些差分訊號線對及該些修正接地防護線的位置；以及產生優化後佈線資料。
Description
本發明涉及一種優化方法及優化裝置，特別是涉及一種用於積體電路佈局的優化方法及優化裝置。
多對高速訊號線之封裝設計，必須運用有限的佈線面積以及層數，同時須在品質與設計成本之間取得平衡。透過有效控制高速訊號線的電性品質、差分訊號線對與對之間的耦合影響及接地防護線的寬度，可達到優化的設計。
一般的高速訊號對與對之間的接地防護線，為了避免接地防護線造成二分之一波長共振，於接地防護線內以預定距離（例如，1000μm）設置多個接地通孔(ground via)。而針對特定的封裝製程規範，差分訊號線的線寬、差分訊號線對的線距、差分訊號線與接地防護線的距離、接地防護線的線寬及接地防護線上的接地通孔的尺寸均有一定要求，如此設計可以確保對與對之間的串音干擾在容許範圍內，並且接地通孔於接地防護線中的距離也可以避免造成二分之一波長共振而影響高速訊號。
相對地，佈線寬度過大導致需要較大的佈線面積，對於高速訊號線而言，還需要透過通孔至不同的佈線層佈線。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種可有效降低佈線面積的用於積體電路佈局的優化方法及優化裝置。
為了解決上述的技術問題，本發明所採用的其中一技術方案是提供一種用於積體電路佈局的優化方法，包括：取得待優化佈線資料，其定義一目標電路，包括電路板、設置於電路板的第一佈線層中的多個差分訊號線對及設置於兩兩相鄰的該些差分訊號線對之間的多個接地防護線。其中，該些接地防護線各包括初始接地線路及以初始間距沿著初始接地線路設置的多個接地通孔，初始接地線路具有用於容納該些接地通孔的初始線寬。優化方法還包括找出滿足強耦合條件的該些差分訊號線對及其對應的該些接地防護線；針對找出的該些接地防護線中的每一個，移除對應的該些接地通孔的一部分，並以一修正接地線段取代該初始接地線路已移除該些接地通孔的部分，以產生多個修正接地防護線，其中，該修正接地線路具有小於該初始線寬的一修正線寬；依據該修正線寬調整該些差分訊號線對及該些修正接地防護線的位置；以及產生優化後佈線資料。
為了解決上述的技術問題，本發明所採用的另外一技術方案是提供一種用於積體電路佈局的優化裝置，包括記憶體及處理器。記憶體配置以儲存複數電腦可執行指令。處理器電性耦接於該記憶體，並經配置以擷取並執行該等電腦可執行指令，以執行優化方法，該優化方法包括：取得一待優化佈線資料，其定義一目標電路，包括電路板、設置於電路板的第一佈線層中的多個差分訊號線對及設置於兩兩相鄰的該些差分訊號線對之間的多個接地防護線。其中，該些接地防護線各包括初始接地線路及以初始間距沿著該初始接地線路設置的多個接地通孔，該初始接地線路具有用於容納該些接地通孔的一初始線寬。優化方法還包括：找出滿足強耦合條件的該些差分訊號線對及其對應的該些接地防護線；針對找出的該些接地防護線中的每一個，移除對應的該些接地通孔的一部分，並以修正接地線段取代該初始接地線路已移除該些接地通孔的部分，以產生多個修正接地防護線，其中，該修正接地線路具有小於該初始線寬的一修正線寬；依據該修正線寬調整該些差分訊號線對及該些修正接地防護線的位置；以及產生優化後佈線資料。
本發明的其中一有益效果在於，本發明所提供的用於積體電路佈局的優化方法及優化裝置，可將滿足強耦合條件的接地防護線的部分接地通孔移除，並縮減接地防護線所需的寬度，以及可在不影響訊號傳輸品質的前提下有效縮減多個差分訊號線對所占用的面積。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“用於積體電路佈局的優化方法及優化裝置”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
圖1為本發明一實施例的用於積體電路佈局的優化裝置的功能方塊圖。參閱圖1所示，本發明實施例提供一種用於積體電路佈局的優化裝置1，其包括記憶體10、處理器11、網路單元12、儲存單元13及輸入輸出介面14。上述的元件可藉由例如，但不限於匯流排15與彼此進行通訊。
記憶體10是用以儲存資料的任何儲存裝置，例如，但不限於，隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read only memory；ROM)、快閃記憶體、硬碟或其他可用以儲存資料的儲存裝置。記憶體10至少儲存複數電腦可讀取指令100。於一實施例中，記憶體10亦可用以儲存處理器11進行運算時產生的暫存資料。
處理器11電性耦接於記憶體10，配置以自記憶體10存取電腦可讀取指令100，以控制優化裝置1中的元件執行優化裝置1的功能。
網路單元12配置以在處理器11的控制下進行網路的存取。儲存單元13可為例如，但不限於磁碟或光碟，以在處理器11的控制下儲存資料或是指令。輸入輸出單元14為可由使用者操作以與處理器11通訊，進行資料的輸入與輸出。
圖2為本發明實施例的用於積體電路佈局的優化方法的流程圖。圖2提供一種用於積體電路佈局的優化方法，其可應用於圖1所示的優化裝置1中，或由其他硬體元件如資料庫、一般處理器、計算機、伺服器、或其他具特定邏輯電路的獨特硬體裝置或具特定功能的設備來實作，如將程式碼和處理器/晶片整合成獨特硬體。更詳細地說，優化方法可使用電腦程式實現，以控制優化裝置1的各元件。電腦程式可儲存於一非暫態電腦可讀取記錄媒體中，例如唯讀記憶體、快閃記憶體、軟碟、硬碟、光碟、隨身碟、磁帶、可由網路存取之資料庫或熟悉此技藝者可輕易思及具有相同功能之電腦可讀取記錄媒體。
參閱圖2所示，用於積體電路佈局的優化方法包括下列步驟：
步驟S200：取得待優化佈線資料。在此步驟中，待優化佈線資料可例如是定義有目標電路的積體電路設計檔102。在一些實施例中，積體電路設計檔102可儲存於記憶體10中，並由處理器11存取，且可包含複數個不同的差分訊號線對、接地防護線以及訊號輸出焊墊構成的目標電路的設計資料。
請參照圖3及圖4，圖3為根據本發明一實施例的目標電路3的佈局示意圖，圖4為圖3的部分II的放大示意圖。如圖3所示，目標電路3範例性地包括電路板30、18對差分訊號線對RX0至RX8及TX0至TX8以及設置於兩兩相鄰的差分訊號線對之間的接地防護線GD。例如，如圖4所示，差分訊號線對RX3與TX3之間設置有接地防護線GD，差分訊號線對RX3與TX2之間亦設置有接地防護線GD。電路板30可例如包括多個佈線層，而差分訊號線對RX0至RX8、TX0至TX8及接地防護線GD可設置於第一個佈線層中，但本發明不限於此。
如圖4所示，每一條接地防護線GD可包括初始接地線路GD0及多個接地通孔GV，其中，接地通孔GV以初始間距D0（例如，1000μm）沿著初始接地線路GD0設置，而初始接地線路GD0具有用於容納該些接地通孔的初始線寬GW0。需說明，待優化佈線資料所定義的目標電路至少需先差分訊號線對之間的耦合狀態正常，也沒有造成接地防護現有共振。以二分之一波長共振為例，初始間距D0為1000μm時，可依據下式(1)計算共振頻率：
…式(1)；
其中，L為兩接地點之間的長度，ε
r為介電常數，C為光速。
由上式(1)計算可知，二分之一波長共振頻率約在80GHz，而待優化佈線資料至少須先確保差分訊號線對在頻率80GHz附近沒有過多的串音干擾量。
而為了有效縮排差分訊號線對RX0至RX8及TX0至TX8所占用的面積，且不影響各差分訊號對的阻抗匹配，以差分訊號線對RX3為例，差分訊號線對RX3中的差分訊號線RX31及RX32的線寬(例如，20μm)、差分訊號線RX31及RX32之間的線距(例如，37μm)以及差分訊號線RX31與接地防護線GD的距離(40μm)需維持不變，因此，能夠改變的參數為接地防護線GD的初始線寬GW0(例如，97μm)。由於接地通孔GV的直徑（例如，95μm）通常大於接地防護線GD實際所需線寬，若要有效縮排佈線面積，必須有條件的將接地防護線GD上的接地通孔GV間的初始間距D0進行修正（例如，延長），甚至移除接地通孔GV。
步驟S201：找出滿足強耦合條件的該些差分訊號線對及其對應的該些接地防護線。詳細而言，以在封裝製程疊構條件下所能達到的最細線寬為基礎，強耦合條件可例如是差分訊號線對中的訊號線間距小於五倍的訊號線線寬。在本發明的實施例中，由於差分訊號線（例如差分訊號線RX31、RX32）是封裝製程允許條件下較窄的設計，且是屬於強耦合的差分訊號線對。在此前提下，可由電場分布得知，對於滿足強耦合條件的差分訊號線對而言，電磁場會緊緊圍繞在差分訊號線的附近，而不容易讓電磁場外洩並影響相鄰的差分訊號線對。
步驟S202：針對找出的接地防護線，移除對應的接地通孔的一部分，並以修正接地線段取代初始接地線路已移除接地通孔的部分，以產生多個修正接地防護線。
步驟S203：依據修正線寬調整差分訊號線對及修正接地防護線的位置。
請參考圖5至圖7，圖5為根據本發明一實施例的目標電路3修正後的佈局示意圖，圖6為圖5的部分III的放大示意圖，圖7為步驟S203的細部流程圖。
如圖5及圖6所示，在修正接地防護線GD’中，已經以修正接地線段GD1取代初始接地線路GD0已移除接地通孔GV的部分，且修正接地線段GD1具有小於初始線寬GW0的修正線寬GW1。並且，在有效縮減接地防護線GD上接地通孔GV的數量後，修正接地防護線GD’上的接地點可以修正間距D1大於初始間距D0的修正間距，例如，可達到 10000μm，而依據式(1)可知，修正間距對應的第二共振頻率（二分之一波長共振頻率）可能發生於8GHz，然而，由於差分訊號線對滿足強耦合條件，即便是第二共振頻率在差分訊號線對的工作頻率範圍內，仍然可使接地共振的影響降到最低。
如圖7所示，步驟S203還包括：
步驟S2030：依據預定間距及修正線寬調整該些差分訊號線對及其對應的該些修正接地防護線的位置。需要說明的，未修正前的目標電路中，差分訊號線對中相鄰之二者與其之間的接地防護線相距預定間距。例如，差分訊號線對TX4、RX4之間具有接地防護線GD，差分訊號線對TX4、RX4分別與接地防護線GD相距預定間距D00，而在此步驟中，在修正佈局時可在維持原本的預定間距D00的前提下（也就是，以預定間距D00作為差分訊號線對與最近的修正接地線段GD1的間距），以具有修正線寬GW1的修正接地線段GD1取代原先的初始接地線段GD0後，調整差分訊號線對的整體排列方式。
步驟S2031：在並排方向上縮減滿足強耦合條件的該些差分訊號線對並排於其中的密集佈線區域。其中，如圖3所示，密集佈線區域R1分為三個區域，差分訊號線對RX0至RX8、TX0至TX8沿著並排方向Da1、Da2、Da3並排，而並排方向Da1、Da2、Da3是分別垂直於差分訊號線對RX0至RX8、TX0至TX8共享的佈線方向DL1、DL2、DL3。
步驟S2032：於密集佈線區域縮減後，調整差分訊號線對對應的訊號輸出焊墊，使其在焊墊排列方向上具有一致性。如圖6所示，由於修正接地線段GD1具有小於初始線寬GW0的修正線寬GW1，因此可允許調整後的差分訊號線對RX0’至RX8’、TX0’至TX8’以更密集的方式排列，且圖6的密集佈線區域R2明顯較密集佈線區域R1縮小許多。也因此，圖3的訊號輸出焊墊PD在密集佈線區域R1縮減為R2之後，可調整排列方式（圖3中，訊號輸出焊墊PD的排列方向不具備一致性），使其在焊墊排列方向上具有一致性，如圖6的訊號輸出焊墊PD’所示。
請參考圖8，其為沿著圖6的剖面線IV-IV擷取的剖面示意圖。
首先，可參考如圖8所示，電路板30包括第一佈線層LL1、多個第二佈線層LL2及第三佈線層LL3。其中，以八層板的封裝為例，差分訊號線對RX5’主要設計於第一佈線層LL1中，而該些第二佈線層LL2設置在第一佈線層LL1下方，第三佈線層LL3設置在該些第二佈線層LL2下方。需說明，第一佈線層LL1、第二佈線層LL2及第三佈線層LL3均可由導電金屬材料製成，且兩兩佈線層通過中間的介電層DR（例如，玻璃纖維）或核心層CR中設置的多個訊號過孔SV彼此電性連接。以此架構為基礎，如使用原本圖3的佈線設計，會導致差分訊號線對RX8需要在其他層別有訊號過孔SV或焊墊以外的佈線設計。
請參考圖9，其為本發明實施例的包含圖5的輸出焊墊PD’的剖面示意圖。而參考圖9，由於調整後的訊號輸出焊墊PD’在焊墊排列方向上具有一致性，因此可在第二佈線層LL2中不具備佈線設計，而直接通過在該些第二佈線層LL2中對應的多個訊號過孔SV而電性連接於第三佈線層LL3的多個底層焊墊BPD’。
因此，從密集佈線區域R1修正為密集佈線區域R2的過程中，以沿著佈線方向DL2佈線且沿著並排方向Da2並排的差分訊號線對可知，整體長度從長度L1變化為長度L2。
請參考下表一，提供一實際範例來說明優化前後的整體長度的變化：
| 優化前 | 優化後 | |
| 差分訊號線的線寬 | 20μm | 20μm |
| 差分訊號線的線距 | 37μm | 37μm |
| 接地防護線的線寬 | 97μm | 30μm |
| 接地防護線與差分訊號線之間的間距 | 40μm | 40μm |
| 差分訊號線對數量 | 17 | 17 |
| 接地防護線數量 | 16 | 16 |
| 整體長度 | 4221μm | 3149μm |
由表一可知，接地防護線因減少接地通孔的數量，使得線寬可以從97μm降至30μm，且可對應讓十七對差分訊號線對的整體長度改善 1072μm。
請復參考圖2，優化方法進入步驟S204：產生優化後佈線資料。此步驟與步驟S200類似，優化後佈線資料可例如是定義有修正後的目標電路的積體電路設計檔102。
需要說明的是，在產生優化後佈線資料前，可通過優化裝置1先執行模擬工具104，以例如電性模擬軟體來確認調整佈線方式後對於訊號的影響。
請參考圖10A及圖10B，圖10A為兩對差分訊號線對於修正前及修正後的插入損耗的模擬結果，圖10B為兩對差分訊號線對於修正前及修正後的反射損耗的模擬結果。在本實施例中，挑出兩對差分訊號線對RX2、RX2’、RX7、RX7’來比較修改前後之差異，而實線為修正後之結果，虛線為修正前之結果。由圖可見，虛線與實線的結果非常相似，代表調整接地防護線的寬度以及接地過孔間距並不會明顯影響差分訊號線對本身訊號的品質。
請參考圖11A及圖11B，圖11A為兩對差分訊號線對於修正前及修正後的晶片端的近端耦合的模擬近端串音干擾結果，圖11B為兩對差分訊號線對於修正前及修正後的球柵陣列端的近端耦合的模擬近端串音干擾結果。在本實施例中，同樣挑出兩對差分訊號線對RX2、RX2’、RX7、RX7’來比較修改前後之差異，而實線為修正後之結果，虛線為修正前之結果。由圖可見，顯示了差分訊號線對TX2/RX2之間的耦合以及差分訊號線對TX7/RX7之間的耦合，接地防護線的寬度確實會影響不同的差分訊號線對之間的耦合量，雖然虛線的結果較實線的結果來的稍好，但是兩者在 10GHz 以內的近端耦合量都可以控制於-45dB 以下。對於爭取封裝的佈線面積，且保有本身訊號的品質以及控制得當的串音干擾，本發明的優化方法可提供較有競爭力之積體電路設計。此外，修正間距對應的第二共振頻率（二分之一波長共振頻率）可能發生於8GHz，然而，由於差分訊號線對滿足強耦合條件，讓接地共振的影響降到最低。
請參考圖12A及圖12B，圖12A為本發明實施例的差分訊號線對TX1/RX1修改前的眼圖，圖12B為本發明實施例的差分訊號線對TX1/RX1修改後的眼圖。利用通道模擬的方法，比較修改前後眼圖的品質。由圖可知，眼圖品質基本上完全不受耦合影響。換言之，透過本發明提供的優化方法進行修改後，可節省佈線面積，影響電性品質的程度非常有限。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的用於積體電路佈局的優化方法及優化裝置，可將滿足強耦合條件的接地防護線的部分接地通孔移除，並縮減接地防護線所需的寬度，以及可在不影響訊號傳輸品質的前提下有效縮減多個差分訊號線對所占用的面積。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
優化裝置：1
記憶體：10
處理器：11
網路單元：12
儲存單元：13
輸入輸出介面：14
匯流排：15
電腦可讀取指令：100
積體電路設計檔：102
模擬工具：104
電路板：30
差分訊號線對：RX0至RX8、TX0至TX8、RX0’至RX8’、TX0’至TX8’
接地防護線：GD
接地通孔：GV
初始間距：D0
初始接地線路：GD0
差分訊號線：RX31、RX32
修正接地線段：GD1
修正線寬：GW1
修正接地防護線：GD’
預定間距：D00
並排方向：Da1、Da2、Da3
佈線方向：DL1、DL2、DL3
密集佈線區域：R1、R2
第一佈線層：LL1
第二佈線層：LL2
第三佈線層：LL3
介電層：DR
核心層：CR
訊號過孔：SV
輸出焊墊：PD、PD’
底層焊墊：BPD’
長度：L1、L2
部分：II、III
剖面線：IV-IV
圖1為本發明一實施例的用於積體電路佈局的優化裝置的功能方塊圖。
圖2為本發明實施例的用於積體電路佈局的優化方法的流程圖。
圖3為根據本發明一實施例的目標電路3的佈局示意圖。
圖4為圖3的部分II的放大示意圖。
圖5為根據本發明一實施例的目標電路3修正後的佈局示意圖。
圖6為圖5的部分III的放大示意圖。
圖7為步驟S203的細部流程圖。
圖8為沿著圖6的剖面線IV-IV擷取的剖面示意圖。
圖9為本發明實施例的包含圖5的輸出焊墊的剖面示意圖。
圖10A為兩對差分訊號線對於修正前及修正後的插入損耗的模擬結果，圖10B為兩對差分訊號線對於修正前及修正後的反射損耗的模擬結果。
圖11A為兩對差分訊號線對於修正前及修正後的晶片端的近端耦合的模擬近端串音干擾結果，圖11B為兩對差分訊號線對於修正前及修正後的球柵陣列端的近端耦合的模擬近端串音干擾結果。
圖12A為本發明實施例的差分訊號線對TX1/RX1修改前的眼圖，圖12B為本發明實施例的差分訊號線對TX1/RX1修改後的眼圖。
代表圖為流程圖，故無符號簡單說明。
Claims (10)
- 一種用於積體電路佈局的優化方法，包括：取得一待優化佈線資料，其定義一目標電路，包括：一電路板；多個差分訊號線對，設置於一電路板的一第一佈線層中；及多個接地防護線，設置於兩兩相鄰的該些差分訊號線對之間，其中，該些接地防護線各包括一初始接地線路及以一初始間距沿著該初始接地線路設置的多個接地通孔，該初始接地線路具有用於容納該些接地通孔的一初始線寬；找出滿足一強耦合條件的該些差分訊號線對及其對應的該些接地防護線；針對找出的該些接地防護線中的每一個，移除對應的該些接地通孔的一部分，並以一修正接地線段取代該初始接地線路已移除該些接地通孔的部分，以產生多個修正接地防護線，其中，該修正接地線路具有小於該初始線寬的一修正線寬；依據該修正線寬調整該些差分訊號線對及該些修正接地防護線的位置；以及產生優化後佈線資料。
- 如請求項1所述的優化方法，其中，該強耦合條件為各該差分訊號線對中的一訊號線間距小於一訊號線線寬的五倍。
- 如請求項1所述的優化方法，其中，該些修正接地防護線各具有大於該初始間距的一修正間距，且各該修正接地防護線中未移除的該些接地通孔以該修正間距設置。
- 如請求項4所述的優化方法，其中，該初始間距對應於一第 一共振頻率，該修正間距對應於一第二共振頻率，且該第二共振頻率係在該些差分訊號線對的一工作頻率範圍內。
- 如請求項1所述的優化方法，其中，依據該修正線寬調整該些差分訊號線對及該些修正接地防護線的位置的步驟還包括：在一並排方向上縮減滿足強耦合條件的該些差分訊號線對並排於其中的一密集佈線區域，其中，該並排方向垂直於該些差分訊號線對共享的一佈線方向。
- 如請求項4所述的優化方法，其中，依據該修正線寬調整該些差分訊號線對及該些修正接地防護線的位置的步驟還包括：於該密集佈線區域縮減後，調整該些差分訊號線對分別對應的多個訊號輸出焊墊，使其在一焊墊排列方向上具有一致性。
- 如請求項6所述的優化方法，其中，該電路板還包括設置在該第一佈線層下方的多個第二佈線層，以及設置在該些第二佈線層下的一第三佈線層，且調整後的該些訊號輸出焊墊在該些第二佈線層中不具備佈線設計，而直接通過在該些第二佈線層中對應的多個訊號過孔而電性連接於該第三佈線層的多個底層焊墊。
- 如請求項1所述的優化方法，其中，該些差分訊號線對中相鄰之二者與其之間的該接地防護線相距一預定間距，且所述的優化方法還包括依據該預定間距及該修正線寬調整該些差分訊號線對及其對應的該些修正接地防護線的位置。
- 如請求項8所述的優化方法，其中，依據該預定間距及該修正線寬調整該些差分訊號線對及其對應的該些修正接地防護線的位置的步驟還包括： 該預定間距作為該些差分訊號線對中相鄰之二者與其之間的該修正接地線段的間距。
- 一種用於積體電路佈局的優化裝置，包括：一記憶體，配置以儲存複數電腦可執行指令；以及一處理器，電性耦接於該記憶體，並經配置以擷取並執行該等電腦可執行指令，以執行一優化方法，該優化方法包括：取得一待優化佈線資料，其定義一目標電路，包括：一電路板；多個差分訊號線對，設置於一電路板的一第一佈線層中；及多個接地防護線，設置於兩兩相鄰的該些差分訊號線對之間，其中，該些接地防護線各包括一初始接地線路及以一初始間距沿著該初始接地線路設置的多個接地通孔，該初始接地線路具有用於容納該些接地通孔的一初始線寬；找出滿足一強耦合條件的該些差分訊號線對及其對應的該些接地防護線；針對找出的該些接地防護線中的每一個，移除對應的該些接地通孔的一部分，並以一修正接地線段取代該初始接地線路已移除該些接地通孔的部分，以產生多個修正接地防護線，其中，該修正接地線路具有小於該初始線寬的一修正線寬；依據該修正線寬調整該些差分訊號線對及該些修正接地防護線的位置；以及產生優化後佈線資料。
Priority Applications (1)
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| TW112117838A TWI868691B (zh) | 2023-05-15 | 2023-05-15 | 用於積體電路佈局的優化方法及優化裝置 |
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| TW112117838A TWI868691B (zh) | 2023-05-15 | 2023-05-15 | 用於積體電路佈局的優化方法及優化裝置 |
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| TW202447468A TW202447468A (zh) | 2024-12-01 |
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ID=94735533
Family Applications (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
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2023
- 2023-05-15 TW TW112117838A patent/TWI868691B/zh active
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| TW202447468A (zh) | 2024-12-01 |
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