CN221201166U - 半导体元件封装 - Google Patents

Abstract

本实用新型实施例提供一种系统晶片(SoC)晶粒封装，所述系统晶片晶粒封装附接至半导体元件封装的重布线结构，使得SoC晶粒封装的顶部表面位于邻近记忆体晶粒封装的顶部表面上方。此可经由使用增加SoC晶粒封装的高度的各种附接结构来实现。在将记忆体晶粒封装及SoC晶粒封装密封于密封层中之后，向下研磨密封层。SoC晶粒封装的顶部表面位于邻近记忆体晶粒封装的顶部表面上方使得SoC晶粒封装的顶部表面在研磨操作之后经由密封层暴露。此使得热能够经由SoC晶粒封装的顶部表面耗散。

Description

半导体元件封装

技术领域

本实用新型实施例涉及一种半导体元件封装。

背景技术

可使用各种半导体元件装填技术来将一或多个半导体晶粒并入至半导体元件封装中。在一些情况下，半导体晶粒可堆迭于半导体元件封装中以达成半导体元件封装的较小水平或侧向占据面积及/或增加半导体元件封装的密度。可经执行以将多个半导体晶粒整合于半导体元件封装中的半导体元件装填技术可包含积体扇出(integrated fanout；InFO)、迭层封装(package on package；PoP)、晶圆上晶片(chip on wafer；CoW)、晶圆上晶圆(wafer on wafer；WoW)及/或基底上晶圆上晶片(chip on wafer on substrate；CoWoS)以及其他实例。

实用新型内容

本实用新型实施例的一态样提供一种半导体元件封装。所述半导体元件封装包括：重布线结构、多个连接端子、第一半导体晶粒封装、多个导电延伸结构以及第二半导体晶粒封装。重布线结构包括：一或多个介电层以及多个金属化层，多个金属化层包含于一或多个介电层中。多个连接端子附接至所述重布线结构的第一侧。第一半导体晶粒封装附接至与重布线结构的第一侧相对的重布线结构的第二侧。多个导电延伸结构附接至重布线结构的第二侧。第二半导体晶粒封装附接至多个导电延伸结构。第一半导体晶粒封装及第二半导体晶粒封装并排地位于半导体元件封装中。第二半导体晶粒封装的顶部表面相对于重布线结构的顶部表面的高度大致等于或相对大于半导体元件封装中的第一半导体晶粒封装的顶部表面相对于重布线结构的顶部表面的高度。

本实用新型实施例的另一态样提供一种半导体元件封装。所述半导体元件封装包括：重布线结构、多个连接端子、第一半导体晶粒封装以及第二半导体晶粒封装。重布线结构包括：一或多个介电层以及多个金属化层，多个金属化层包含于一或多个介电层中。多个连接端子附接至重布线结构的第一侧。第一半导体晶粒封装附接至与重布线结构的第一侧相对的重布线结构的第二侧。第二半导体晶粒封装与第一半导体晶粒封装并排且附接至重布线结构的第二侧。第二半导体晶粒封装包括：半导体晶粒、多个导电结构、第一聚合物层以及第二聚合物层。多个导电结构位于半导体晶粒下方且与重布线结构耦接。第一聚合物层位于半导体晶粒下方。第二聚合物层位于第一聚合物层下方。多个导电结构延伸穿过第一聚合物层及第二聚合物层。

本实用新型实施例的又一态样提供一种半导体元件封装。所述半导体元件封装包括：重布线结构、多个连接端子、第一半导体晶粒封装、转接器结构以及第二半导体晶粒封装。重布线结构包括：一或多个介电层以及多个金属化层，多个金属化层包含于一或多个介电层中。多个连接端子附接至重布线结构的第一侧。第一半导体晶粒封装附接至与重布线结构的第一侧相对的重布线结构的第二侧。转接器结构附接至重布线结构的第二侧。第二半导体晶粒封装附接至转接器结构。第一半导体晶粒封装及第二半导体晶粒封装并排地位于半导体元件封装中。第二半导体晶粒封装的顶部表面与半导体元件封装中的第一半导体晶粒封装的顶部表面大致共面或位于第一半导体晶粒封装的顶部表面上方。

为让本实用新型实施例的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为可实施本文中所描述的系统及/或方法的实例环境的图。

图2为可实施本文中所描述的系统及/或方法的实例环境的图。

图3A及图3B为本文中所描述的半导体元件封装的实例实施的图。

图4A至图4J为形成本文中所描述的半导体元件封装的实例实施的图。

图5A至图5D为本文中所描述的半导体元件封装的实例实施的图。

图6A至图6F为形成本文中所描述的半导体晶粒封装的实例实施的图。

图7A至图7F为形成本文中所描述的半导体晶粒封装的实例实施的图。

图8A至图8I为形成本文中所描述的半导体元件封装的实例实施的图。

图9A及图9B为本文中所描述的半导体元件封装的实例实施的图。

图10A至图10H为形成本文中所描述的转接器结构的实例实施的图。

图11A至图11J为形成本文中所描述的半导体元件封装的实例实施的图。

图12为本文中所描述的装置的实例组件的图。

图13为与形成半导体元件封装相关联的实例制程的流程图。

具体实施方式

以下揭露提供用于实施所提供标的物的不同特征的许多不同的实施例或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些特定实例仅为实例且不意欲为限制性的。举例而言，在以下描述中，在第二特征上方或上形成第一特征可包含第一特征与第二特征直接接触地形成的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可在各种实例中重复附图标号及/或字母。此重复是出于简单及清晰的目的，且本身并不指示所论述的各种实施例及/或组态之间的关系。

此外，为易于描述，本文中可使用诸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及类似者的空间相对术语来描述如图式中所说明的一个部件或特征与另一(一些)部件或特征的关系。除图式中所描绘的定向之外，空间相对术语意欲涵盖元件在使用或操作中的不同定向。设备可另外定向(旋转90度或处于其他定向)且本文中所使用的空间相对描述词可同样相应地进行解译。

在形成半导体元件封装的制程流程中，可将多个半导体晶粒封装(例如，记忆体晶粒封装及系统晶片(system on chip；SoC)晶粒封装)附接至重布线结构且密封于包含模制化合物的密封层中。密封层可增加半导体元件封装的结构刚性且可降低将半导体晶粒封装暴露于湿度及其他污染的可能性。然而，密封层可减少或防止热耗散，因而减少或防止热远离半导体晶粒封装中的一或多者的热传递。此可使一或多个半导体晶粒封装的操作温度升高。升高的操作温度可减少一或多个半导体晶粒封装的使用寿命，此举可导致半导体元件封装及/或一或多个半导体晶粒封装的过早故障。此外，升高的操作温度可能降低一或多个半导体晶粒封装的操作效能，此是因为热节流可归因于升高的操作温度而发生在一或多个半导体晶粒封装中。

此外，归因于半导体晶粒封装与围绕半导体晶粒封装及半导体元件封装的密封层之间的热膨胀系数(coefficient of thermal expansion；CTE)不匹配，可能出现高幅值的应力。当半导体元件封装在热负载下及/或归因于半导体元件封装中的湿度/湿气时，由CTE不匹配引起的高幅值的应力可能造成半导体元件封装翘曲、弯曲及/或破裂。半导体元件封装的翘曲、弯曲及/或破裂可导致对半导体元件封装的实体损坏(例如，密封层与半导体晶粒封装之间的分层、密封层的破裂)，此可导致半导体元件封装出现故障及/或包含于其中的一或多个半导体晶粒封装出现故障。

在本文中所描述的一些实施中，将SoC晶粒封装附接至半导体元件封装的重布线结构，使得SoC晶粒封装(或另一类型的半导体封装)的顶部表面位于邻近记忆体晶粒封装(或另一类型的半导体封装)的顶部表面上方。换言之，SoC晶粒的顶部表面在半导体元件封装中高于邻近记忆体元件晶粒的顶部表面或处于较高位置。此可经由使用本文中所描述的增加SoC晶粒封装的高度(此使得SoC晶粒封装的顶部表面能够位于邻近记忆体晶粒封装的顶部表面上方)的各种附接结构来达成。在将记忆体晶粒封装及SoC晶粒封装密封于密封层中之后，向下研磨密封层。SoC晶粒封装的顶部表面位于邻近记忆体晶粒封装的顶部表面上方使得SoC晶粒封装的顶部表面在研磨操作之后经由密封层暴露。此使得热能够经由SoC晶粒封装的顶部表面耗散。举例而言，可将热热传递至盖子(例如，积体散热片(integratedheat spreader；IHS))或另一类型的热耗散结构。

以此方式，可增加热远离SoC晶粒封装的转移，此可使SoC晶粒封装的操作温度降低。降低的操作温度可增加SoC晶粒封装的使用寿命，此可降低半导体元件封装的过早故障的可能性。此外，降低的操作温度可减少SoC晶粒封装中的热节流，此可使得能够增加SoC晶粒封装的操作效能。

此外，在本文中所描述的一些实施中，在半导体元件封装的顶部上方可包含结构增强层以减轻密封层与半导体元件封装的半导体晶粒封装(例如，SoC晶粒封装及记忆体晶粒封装)之间的CTE不匹配的影响。结构增强层可增加半导体元件封装的稳固性、刚性及/或整体结构完整性，此可降低半导体元件封装的翘曲、弯曲及/或破裂的可能性。此可降低半导体元件封装出现故障及/或包含于其中的半导体晶粒封装出现故障的可能性。开口可形成穿过SoC晶粒封装上方的结构增强层以仍使得散热器能够应用于SoC晶粒封装，藉此使得能够增加SoC晶粒封装的热耗散。

图1为可实施本文中所描述的系统及/或方法的实例环境100的图。如图1中所绘示，环境100可包含多个半导体处理工具集105至半导体处理工具集150及运输工具集155。多个半导体处理工具集105至半导体处理工具集150可包含重布线层(redistributionlayer；RDL)工具集105、平坦化工具集110、连接工具集115、自动测试设备(automated testequipment；ATE)工具集120、单体化工具集125、晶粒贴合工具集130、密封工具集135、印刷电路板(printed circuit board；PCB)工具集140、表面黏着(surface mount；SMT)工具集145以及成品工具集150。实例环境100的半导体处理工具集105至半导体处理工具集150可包含于一或多个设施，诸如半导体无尘室或半无尘室、半导体铸造厂、半导体处理设施、外包组装及测试(outsourced assembly and test；OSAT)设施及/或制造设施以及其他实例中。

在一些实施中，半导体处理工具集105至半导体处理工具集150及藉由半导体处理工具集105至半导体处理工具集150执行的操作分布在多个设施上。另外或替代地，半导体处理工具集105至半导体处理工具集150中的一或多者可在多个设施上细分。藉由半导体处理工具集105至半导体处理工具集150执行的操作的序列可基于半导体封装的类型或半导体封装的完成状态而变化。

半导体处理工具集105至半导体处理工具集150中的一或多者可执行操作组合以组装半导体封装(例如，将一或多个IC晶粒附接至基底，其中基底提供至计算元件的外部连接，以及其他实例)。另外或替代地，半导体处理工具集105至半导体处理工具集150中的一或多者可执行操作组合以确保半导体封装的品质及/或可靠度(例如，在各种制造阶段对一或多个IC晶粒及/或半导体封装进行测试及分类)。

半导体封装可对应于一种类型的半导体封装。举例而言，半导体封装可对应于倒装晶片(flipchip；FC)类型的半导体封装、球栅阵列(ball grid array；BGA)类型的半导体封装、多晶片封装(multi-chip package；MCP)类型的半导体封装或晶片尺寸封装(chipscale package；CSP)类型的半导体封装。另外或替代地，半导体封装可对应于塑胶无引线晶片载体(plastic leadless chip carrier；PLCC)类型的半导体封装、系统封装(system-in-package；SIP)类型的半导体封装、陶瓷无引线晶片载体(ceramic leadless chipcarrier；CLCC)类型的半导体封装或薄小外形封装(thin small outline package；TSOP)类型的半导体封装以及其他实例。

RDL工具集105包含能够在半导体基底(例如，半导体晶圆以及其他实例)上形成材料的一或多个层及图案(例如，介电层、导电重布线层及/或竖直连接存取结构(通孔)，以及其他实例)的一或多个工具。RDL工具集105可包含一或多个光微影工具(例如，光微影曝光工具、光阻分配工具、光阻显影工具以及其他实例)的组合、一或多个蚀刻工具(例如，基于电浆的蚀刻工具、干式蚀刻工具或湿式蚀刻工具，以及其他实例)的组合、以及一或多个沉积工具(例如，化学气相沉积(chemical vapor deposition；CVD)工具、物理气相沉积(physical vapor deposition；PVD)工具、原子层沉积(atomic layer deposition；ALD)工具或镀覆工具，以及其他实例)。在一些实施中，实例环境100包含多种类型的此类工具作为RDL工具集105的部分。

平坦化工具集110包含能够对半导体基底(例如，半导体晶圆)的各种层进行抛光或平坦化的一或多个工具。平坦化工具集110亦可包含能够使半导体基底变薄的工具。平坦化工具集110可包含化学机械平坦化(chemical mechanical planarization；CMP)工具或抛光工具，以及其他实例。在一些实施中，实例环境100包含多种类型的此类工具作为平坦化工具集110的部分。

连接工具集115包含能够形成连接结构(例如，导电结构)作为半导体封装的部分的一或多个工具。由连接工具集115形成的连接结构可包含导线、螺柱、柱、凸块或焊料球，以及其他实例。由连接工具集115形成的连接结构可包含诸如以下的材料：金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料或钯(Pd)材料，以及其他实例。连接工具集115可包含形成凸块的(bumping)工具、线接合工具或镀覆工具，以及其他实例。在一些实施中，实例环境100包含多种类型的此类工具作为连接工具集115的部分。

ATE工具集120包含能够测试一或多个IC晶粒及/或半导体封装(例如，在密封之后的一或多个IC晶粒)的品质及可靠度的一或多个工具。ATE工具集120可执行晶圆测试操作、良裸晶粒(known good die；KGD)测试操作、半导体封装测试操作或系统级(例如，填有一或多个半导体封装及/或一或多个IC晶粒的电路板)测试操作，以及其他实例。ATE工具集120可包含参数测试器工具、速度测试器工具及/或预烧工具，以及其他实例。另外或替代地，ATE工具集120可包含探测器工具、探针卡工具、测试介面工具、测试插座工具、测试处置器工具、预烧板工具及/或预烧板装载器/卸载器工具，以及其他实例。在一些实施中，实例环境100包含多种类型的此类工具作为ATE工具集120的部分。

单体化工具集125包含能够使一或多个IC晶粒或半导体封装自载体单体化(例如，分离、移除)的一或多个工具。举例而言，单体化工具集125可包含自半导体基底切割一或多个IC晶粒的切割工具、锯切工具或雷射工具。另外或替代地，单体化工具集125可包含自引线框切除半导体封装的修整成形(trim-and-form)工具。另外或替代地，单体化工具集125可包含自有机基底材料的条带或面板移除半导体封装的布线工具或雷射工具，以及其他实例。在一些实施中，实例环境100包含多种类型的此类工具作为单体化工具集125的部分。

晶粒贴合工具集130包含能够将一或多个IC晶粒附接至插入件、引线框及/或有机基底材料的条带、以及其他实例的一或多个工具。晶粒贴合工具集130可包含取放工具、胶封工具、回焊工具(例如，锅炉)、焊接工具或环氧树脂分配工具、以及其他实例。在一些实施中，实例环境100包含多种类型的此类工具作为晶粒贴合工具集130的部分。

密封工具集135包含能够密封一或多个IC晶粒(例如，附接至插入件、引线框或有机基底材料的条带的一或多个IC晶粒)的一或多个工具。举例而言，密封工具集135可包含将一或多个IC晶粒密封于塑胶模制化合物中的模制工具。另外或替代地，密封工具集135可包含在一或多个IC晶粒与下伏表面(例如，插入件或有机基底材料的条带，以及其他实例)之间分配环氧聚合物底部填充材料的分配工具。在一些实施中，实例环境100包含多种类型的此类工具作为密封工具集135的部分。

PCB工具集140包含能够形成具有一或多个导电迹线层的PCB的一或多个工具。PCB工具集140可形成一种类型的PCB，诸如单层PCB、多层PCB或高密度连接(high densityconnection；HDI)PCB，以及其他实例。在一些实施中，PCB工具集140使用堆积膜材料及/或玻璃纤维强化环氧树脂材料的一或多个层来形成插入件及/或基底。PCB工具集140可包含迭层工具、镀覆工具、光刻工具、雷射切割工具、取放工具、蚀刻工具、分配工具、接合工具及/或固化工具(例如，锅炉)，以及其他实例。在一些实施中，实例环境100包含多种类型的此类工具作为PCB工具集140的部分。

SMT工具集145包含能够将半导体封装安装至电路板(例如，中央处理单元(central processing unit；CPU)PCB、记忆体模组PCB、汽车电路板及/或显示系统板，以及其他实例)的一或多个工具。SMT工具集145可包含模板工具、焊料膏印刷工具、取放工具、回焊工具(例如，锅炉)及/或检测工具，以及其他实例。在一些实施中，实例环境100包含多种类型的此类工具作为SMT工具集145的部分。

成品工具集150包含能够制备最终产品的一或多个工具，所述最终产品包含用于运送至消费者的半导体封装。成品工具集150可包含带盘工具、取放工具、载体托盘堆迭工具、装箱工具、坠落测试工具、旋转料架工具、受控环境储存工具及/或密封工具，以及其他实例。在一些实施中，实例环境100包含多种类型的此类工具作为成品工具集150的部分。

运输工具集155包含能够在半导体处理工具105至半导体处理工具150之间运输在制品(work-in-process；WIP)的一或多个工具。运输工具集155可经组态以容纳一或多个运输载体，诸如晶圆运输载体(例如，晶圆卡匣或前开式单元闸(front opening unifiedpod；FOUP)，以及其他实例)、晶粒载体运输载体(例如，软片框以及其他实例)及/或封装运输载体(例如，接合电子元件工程改造(joint electron device engineering；JEDEC)托盘或载体带盘(carrier tape reel)，以及其他实例)。运输工具集155亦可经组态以在运输载体时转移及/或组合WIP。运输工具集155可包含取放工具、输送机工具、机器人臂工具、架空起重机运输(overhead hoist transport；OHT)工具、自动化物料搬运系统(automatedmaterially handling system；AMHS)工具及/或另一类型的工具。在一些实施中，实例环境100包含多种类型的此类工具作为运输工具集155的部分。

半导体处理工具集105至半导体处理工具集150中的一或多者可执行本文中所描述的一或多个操作。举例而言，半导体处理工具集105至半导体处理工具集150中的一或多者可执行结合图4A至图4J、图6A至图6F、图7A至图7F、图8A至图8I及/或图11A至图11J所描述的一或多个操作以及其他实例。

提供图1中所绘示的工具集的数目及配置作为一或多个实例。实务上，与图1中所绘示的工具集相比，可存在额外工具集、不同工具集或以不同方式配置的工具集。此外，图1中所绘示的两个或更多个工具集可实施于单一工具集内，或图1中所绘示的工具集可实施为多个分散式工具集。另外或替代地，环境100的一或多个工具集可执行描述为由环境100的另一工具集执行的一或多个功能。

图2为可实施本文中所描述的系统及/或方法的实例环境200的图。如图2中所绘示，实例环境200可包含多个半导体处理工具202至半导体处理工具212及晶圆/晶粒运输工具214。多个半导体处理工具202至半导体处理工具212可包含沉积工具202、曝光工具204、显影器工具206、蚀刻工具208、平坦化工具210、镀覆工具212及/或另一类型的半导体处理工具。包含于实例环境200中的工具可包含于半导体无尘室、半导体铸造厂、半导体处理设施及/或制造设施、以及其他实例中。

沉积工具202为包含以下的半导体处理工具：半导体处理腔室及能够将各种类型的材料沉积至基底上的一或多个元件。在一些实施中，沉积工具202包含能够将光阻层沉积于诸如晶圆的基底上的旋转涂布工具。在一些实施中，沉积工具202包含化学气相沉积(CVD)工具，例如电浆增强型CVD(plasma-enhanced CVD；PECVD)工具、高密度电浆CVD(high-density plasma CVD；HDP-CVD)工具、次大气压CVD(sub-atmospheric CVD；SACVD)工具、低压CVD(low-pressure CVD；LPCVD)工具、原子层沉积(ALD)工具、电浆增强型原子层沉积(plasma-enhanced atomic layer deposition；PEALD)工具或另一类型的CVD工具。在一些实施中，沉积工具202包含物理气相沉积(PVD)工具，例如溅镀工具或另一类型的PVD工具。在一些实施中，沉积工具202包含经组态以藉由磊晶生长来形成元件的层及/或区的磊晶工具。在一些实施中，实例环境200包含多种类型的沉积工具202。

曝光工具204为能够将光阻层曝露于辐射源的半导体处理工具，所述辐射源为例如紫外光(ultraviolet light；UV)源(例如，深UV光源、极UV光(extreme UV light；EUV)源及/或类似者)、X射线源、电子束(electron beam/e-beam)源及/或类似者。曝光工具204可将光阻层曝露于辐射源以将图案自光罩转移至光阻层。图案可包含用于形成一或多个半导体元件的一或多个半导体元件层图案，可包含用于形成半导体元件的一或多个结构的图案，可包含用于蚀刻半导体元件的各个部分的图案，及/或类似者。在一些实施中，曝光工具204包含扫描仪、步进器或类似类型的曝光工具。

显影器工具206为能够显影已曝露于辐射源的光阻层以显影自曝光工具204转移至光阻层的图案的半导体处理工具。在一些实施中，显影器工具206藉由移除光阻层的未曝光部分来产生图案。在一些实施中，显影器工具206藉由移除光阻层的经曝光部分来产生图案。在一些实施中，显影器工具206藉由使用化学显影剂溶解光阻层的经曝光部分或未曝光部分来产生图案。

蚀刻工具208为能够蚀刻基底、晶圆或半导体元件的各种类型的材料的半导体处理工具。举例而言，蚀刻工具208可包含湿式蚀刻工具、干式蚀刻工具及/或类似者。在一些实施中，蚀刻工具208包含可填充有蚀刻剂的腔室，且将基底放置于腔室中持续特定时间段以移除基底的特定量的一或多个部分。在一些实施中，蚀刻工具208使用电浆蚀刻或电浆辅助蚀刻来蚀刻基底的一或多个部分，此可涉及使用电离气体来等向性地或定向地蚀刻所述一或多个部分。在一些实施中，蚀刻工具208包含基于电浆的灰化器，用以移除光阻材料及/或另一材料。

平坦化工具210为能够对晶圆或半导体元件的各种层进行抛光或平坦化的半导体处理工具。举例而言，平坦化工具210可包含化学机械平坦化(CMP)工具及/或对经沉积或镀覆材料的层或表面进行抛光或平坦化的另一类型的平坦化工具。平坦化工具210可藉由化学力与机械力(例如，化学蚀刻及自由研磨抛光)的组合来对半导体元件的表面进行抛光或平坦化。平坦化工具210可结合抛光垫及固定环(例如，通常具有比半导体元件更大的直径)利用磨损性及腐蚀性化学浆料。抛光垫及半导体元件可藉由动态抛光头按压在一起且藉由固定环固持就位。动态抛光头可以使用不同旋转轴旋转，以移除材料且使半导体元件的任何不规则形貌平整，从而使半导体元件变为平面或平坦。

镀覆工具212为能够用一或多种金属镀覆基底(例如，晶圆、半导体元件及/或类似者)或其部分的半导体处理工具。举例而言，镀覆工具212可包括铜电镀装置、铝电镀装置、镍电镀装置、锡电镀装置、化合物材料或合金(例如，锡银、锡铅及/或类似者)电镀装置，及/或用于一或多种其他类型的导电材料、金属及/或类似类型的材料的电镀装置。

晶圆/晶粒运输工具214包含可移动机器人、机器人臂、电车或轨道车、高架起重机运输(OHT)系统、自动化物料搬运系统(AMHS)及/或进行以下操作的另一类型的装置：经组态以在半导体处理工具202至半导体处理工具212之间运输基底及/或半导体元件、经组态以在同一半导体处理工具的处理腔室之间运输基底及/或半导体元件、及/或经组态以将基底及/或半导体元件运输往返其他位置，例如晶圆托架、储存空间及/或类似者。在一些实施中，晶圆/晶粒运输工具214可为经组态以行进特定路径及/或可半自主地或自主地操作的程式化装置。在一些实施中，实例环境200包含多个晶圆/晶粒运输工具214。

举例而言，晶圆/晶粒运输工具214可包含于丛集工具或包含多个处理腔室的另一类型的工具中，且可经组态以：在多个处理腔室之间运输基底及/或半导体元件；在处理腔室与缓冲区之间运输基底及/或半导体元件；在处理腔室与诸如设备前端模组(equipmentfront end module；EFEM)的介面工具之间运输基底及/或半导体元件；及/或在处理腔室与运输载体(例如，前开式统一吊舱(FOUP))之间运输基底及/或半导体元件；以及其他实例。在一些实施中，晶圆/晶粒运输工具214可包含于多腔室(或丛集)沉积工具202中，多腔室沉积工具202可包含预清洗处理腔室(例如，用于自基底及/或半导体元件清洁或移除氧化物、氧化及/或其他类型的污染或副产物)及多种类型的沉积处理腔室(例如，用于沉积不同类型的材料的处理腔室、用于执行不同类型的沉积操作的处理腔室)。在此等实施中，晶圆/晶粒运输工具214经组态以在沉积工具202的处理腔室之间运输基底及/或半导体元件而不破坏或移除处理腔室之间及/或沉积工具202中的处理操作之间的真空(或至少部分真空)，如本文中所描述。

如本文中所描述，半导体处理工具202至半导体处理工具212中的一或多者可执行操作的组合以形成本文中所描述的一或多个结构。举例而言，半导体处理工具202至半导体处理工具212中的一或多者可执行结合图10A至图10H所描述的一或多个操作，以及其他实例。

提供图2中所绘示的装置的数目及配置作为一或多个实例。实务上，与图2中所绘示的装置相比，可存在额外装置、较少装置、不同装置或以不同方式配置的装置。此外，可在单一装置内实施图2中所绘示的两个或更多个装置，或图2中所绘示的单一装置可实施为多个分散式装置。另外或替代地，实例环境200的一组装置(例如，一或多个装置)可执行描述为由实例环境200的另一组装置执行的一或多个功能。

图3A及图3B为本文所述的半导体元件封装300的实例实施的图。半导体元件封装300包含以水平方式配置的多个半导体晶粒封装。半导体元件封装300可称为基底上晶圆上晶片(CoWoS)封装、三维(3D)封装、2.5D封装及/或包含多个晶粒或晶片的另一类型的半导体封装。

如图3A中所绘示，半导体元件封装300可包含重布线结构302。重布线结构302可包含重布线层(RDL)结构、插入件、基于硅的插入件、基于聚合物的插入件及/或另一类型的重布线结构。重布线结构302可经组态以扇出及/或路由附接至重布线结构302的半导体晶粒封装的信号及输入/输出(input/output；I/O)。

重布线结构302可包含一或多个介电层304及设置于一或多个介电层304中的多个金属化层306。介电层304可包含聚苯并恶唑(polybenzoxazole；PBO)、聚酰亚胺、低温聚酰亚胺(LTPI)、环氧树脂、丙烯酸树脂、苯酚树脂、苯环丁烯(benzocyclobutene；BCB)、一或多个介电层及/或另一合适的介电材料。另外及/或替代地，可使用硅层来替代介电层304，及/或局部硅内连线区可包含于一或多个介电层304中以实现半导体元件封装300中的半导体晶粒封装之间低耗损的高频信号传递(signaling)。

重布线结构302的金属化层306可包含一或多种材料，诸如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料及/或钯(Pd)材料，以及其他实例。重布线结构302的金属化层306可包含金属线、通孔、内连线及/或另一类型的金属化层。

半导体元件封装300可包含与重布线结构302的底面(例如，第一侧)上的金属化层306中的一或多者耦接的导电端子308。导电端子308可包含受控塌陷晶片连接(controlledcollapse chip connection；C4)凸块及/或另一类型的导电端子。此外，半导体元件封装300可包含藉由微型凸块312附接至重布线结构302的底面(例如，第一侧)的一或多个积体被动元件(integrated passive devices；IPD)310。IPD 310可包含电容器、电阻器、电感器及/或另一类型的被动电气组件。

如图3A中进一步所绘示，半导体元件封装300可包含多个半导体晶粒封装，包含半导体晶粒封装314及半导体晶粒封装316。半导体晶粒封装314及半导体晶粒封装316可附接至重布线结构302的顶面(例如，与第一侧相对的第二侧)。此外，半导体晶粒封装314及半导体晶粒封装316可以水平方式配置，使得半导体晶粒封装314及半导体晶粒封装316水平地邻近及/或并排地位于重布线结构302的顶面上。

半导体元件封装300可包含密封层318。密封层318可围绕及/或密封半导体晶粒封装314及半导体晶粒封装316(例如，在半导体元件封装300的俯视图中)。密封层318可包含模制化合物，诸如聚合物、分散于树脂中的一或多种填充剂、环氧类树脂及/或另一类型的绝缘材料。

半导体晶粒封装314可包含藉由多个连接结构322附接至重布线结构302的顶面(例如，附接至重布线结构302的一或多个金属化层306)的半导体晶粒320。连接结构322可包含微型凸块、焊料球及/或另一类型的连接结构。在一些实施中，半导体晶粒320包含记忆体晶粒，诸如静态随机存取记忆体(static random access memory；SRAM)晶粒、动态随机存取记忆体(dynamic random access memory；DRAM)晶粒、NAND晶粒、高频宽记忆体(highbandwidth memory；HBM)晶粒及/或另一类型的记忆体晶粒。在一些实施中，半导体晶粒320包含另一类型的晶粒，诸如SoC晶粒或逻辑晶粒。

半导体晶粒封装316可包含半导体晶粒324。半导体晶粒324可包含SoC晶粒，诸如逻辑晶粒、中央处理单元(CPU)晶粒、图形处理单元(graphics processing unit；GPU)晶粒、数位信号处理(digital signal processing；DSP)晶粒、特殊应用积体电路(application specific integrated circuit；ASIC)晶粒及/或另一类型的SoC晶粒。在一些实施中，半导体晶粒324包含另一类型的晶粒，诸如记忆体晶粒。半导体晶粒封装316可更包含在半导体晶粒324下方且附接至半导体晶粒324的重布线结构326。重布线结构326可包含一或多个介电层328及一或多个介电层328中的多个金属化层330。半导体晶粒封装316可更包含连接至金属化层330的多个导电衬垫332及连接至导电衬垫332的多个连接结构334。导电衬垫332可包含导电材料，诸如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料及/或钯(Pd)材料，以及其他实例。连接结构334可包含焊料凸块、焊料球及/或另一类型的连接结构。

如图3A中所绘示，在半导体元件封装300中半导体晶粒封装316的顶部表面可高于半导体晶粒封装314的顶部表面。换言之，在半导体元件封装300中半导体晶粒封装316的顶部表面可位于半导体晶粒封装314的顶部表面上方。此使得半导体晶粒封装316的顶部表面能够经由密封层的顶部表面暴露。此使得散热器能够附接至半导体晶粒封装316的顶部表面。在此等实施中，半导体晶粒封装314的顶部表面可被密封层318覆盖。然而，在其他实施中，半导体晶粒封装314及半导体晶粒封装316的顶部表面可大致共面，在此情况下，半导体晶粒封装314及半导体晶粒封装316的顶部表面皆可经由密封层318的顶部表面暴露以进行散热。因此，半导体晶粒封装316的顶部表面相对于重布线结构302的顶部表面的高度可大致等于或相对大于半导体元件封装300中的半导体晶粒封装314的顶部表面相对于重布线结构302的顶部表面的高度。

在一些情况下，半导体晶粒封装314及半导体晶粒封装316可具有不同厚度。举例而言，半导体晶粒封装314的厚度可相对大于半导体晶粒封装316的厚度。因此，半导体晶粒封装316可藉由多个导电延伸结构336附接至重布线结构302的顶面(例如，第二侧)。导电延伸结构336使得半导体晶粒封装316的顶部表面在半导体元件封装300中能够高于(或至少等于)半导体晶粒封装314的顶部表面。此使得半导体晶粒封装316的底部表面相对于重布线结构302的顶部表面的高度大致等于或相对大于半导体元件封装300中的半导体晶粒封装314的底部表面相对于重布线结构302的顶部表面的高度。

导电延伸结构336可包含螺柱、柱、凸块、焊料球、微型凸块、凸块下金属化(under-bump metallization；UBM)结构、积体扇出型穿孔(through integrated fanout via；TIV)结构及/或另一类型的细长导电结构，以及其他实例。导电延伸结构336可包含一或多种材料，诸如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料、铅(Pb)材料或钯(Pd)材料，以及其他实例。在一些实施中，一或多种材料可不含铅(例如，不含Pb)。在一些实施中，导电延伸结构336可连接重布线结构302的顶部表面上的平台(land)(例如，衬垫)，且可附接至半导体晶粒封装316的连接结构334。

导电延伸结构336可包含高度H1。在一些实施中，高度H1包含在约50微米至约200微米的范围内以使得半导体晶粒封装314及半导体晶粒封装316的顶部表面能够共面，或使得半导体晶粒封装316的顶部表面在半导体元件封装300中能够高于半导体晶粒封装314的顶部表面。然而，其他值的范围仍在本揭露的范畴内。

图3B示出半导体元件封装300的另一实例实施，其中晶粒贴合膜(DAF)338及结构增强层340包含于密封层318上方。DAF 338可直接包含于密封层318上，且结构增强层340可包含于DAF 338上。开口342可包含于半导体晶粒封装316上方，使得半导体晶粒封装316的半导体晶粒324的顶部表面经由DAF 338且经由结构增强层340暴露。此使得能够结合使用结构增强层340而将散热器应用于半导体晶粒封装316。

DAF 338可包含热塑性材料，诸如环氧树脂、苯酚树脂或聚烯烃，以及其他实例。可使用与半导体处理环境相容的其他热塑性材料或聚合物。

结构增强层340可包含具有性质组合的一或多种材料，以增加半导体元件封装300的结构完整性且降低密封层318的破裂及分层的可能性。在一些实施中，结构增强层340具有包含在约15％至约25％范围内的二氧化硅含量。然而，其他值的范围仍在本揭露的范畴内。在一些实施中，结构增强层340具有小于约10％的环氧树脂含量。然而，其他值仍在本揭露的范畴内。在一些实施中，结构增强层340具有小于约10％的丙烯酸树脂含量。然而，其他值仍在本揭露的范畴内。在一些实施中，结构增强层340具有小于约70的CTE。然而，其他值仍在本揭露的范畴内。结构增强层340的实例包含迭层化合物(LC)带、焊料释放膜、聚苯并噻唑(polybenzoxaxole；PBO)膜、味之素累积膜(Ajinomoto build-up film；ABF)、非导电膏(non-conductive paste；NCP)及/或非导电膜(non-conductive film；NCF)，以及其他实例。

如上文所指示，提供图3A及图3B作为实例。其他实例可不同于关于图3A及图3B所描述的实例。

图4A至图4J为形成本文所述的半导体元件封装300的实例实施400的图。

如图4A中所绘示，重布线结构302可形成于载体基底402上。载体基底402可包含玻璃基底、硅基底及/或另一合适的载体基底。RDL工具集105可形成重布线结构302。RDL工具集105可藉由形成一或多个介电层304及多个介电层304中的多个金属化层306来形成重布线结构302。举例而言，RDL工具集105可沉积第一介电层304，可移除第一介电层304的部分以在第一介电层304中形成凹部，且可在凹部中形成第一金属化层306。RDL工具集105可继续执行类似处理操作以构建重布线结构302，直到实现金属化层306的足够或所要配置为止。

如图4B中所绘示，导电衬垫404及导电衬垫406可形成于重布线结构302上方及/或上。特定言之，连接工具集115可在重布线结构302的最顶部金属化层306上方及/或上形成导电衬垫404及导电衬垫406。连接工具集115可使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来形成导电衬垫404及导电衬垫406。

如图4C中所绘示，导电延伸结构336可形成于重布线结构302上方及/或上。特定言之，连接工具集115可在导电衬垫406上方及/或上形成导电延伸结构336。在一些实施中，导电衬垫406被涵括作为导电延伸结构336的部分。在此等实施中，导电延伸结构336包含两件式或两部分导电结构。连接工具集115可使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来形成导电延伸结构336。

形成导电延伸结构336可包含多个处理操作。晶种层可形成于重布线结构302的顶面上方及/或上。在一些实施中，晶种层包含金属层，所述金属层可为单层或包含由不同材料形成的多个子层的复合层。在一些实施中，晶种层包含钛(Ti)层及钛层上方的铜(Cu)层。可使用例如PVD(溅镀)、电镀、CVD及/或另一合适的沉积技术来形成晶种层。在一些实施中，导电衬垫406可对应于晶种层。

在形成晶种层之后，可接着在晶种层上形成光阻且将其图案化。可藉由旋转涂布或藉由执行另一合适的沉积操作来形成光阻。光阻可暴露于光以进行图案化。光阻的图案可对应于导电延伸结构336的通孔部分及衬垫部分。可执行图案化以形成穿过光阻的开口以暴露晶种层。

导电材料可接着形成于光阻的开口中且形成于晶种层的经暴露部分上。可藉由诸如电镀或无电镀的镀覆或藉由执行另一合适的沉积操作来形成导电材料。在一些实施中，导电材料以保形方式形成，使得导电材料部分地填充穿过光阻的开口。导电材料与下方的晶种层部分的组合可对应于导电延伸结构336的通孔部分及衬垫部分。导电延伸结构336的衬垫部分可称为UBM衬垫。导电延伸结构336的通孔部分可称为UBM通孔。

随后可移除光阻及晶种层的其上未形成有导电材料的部分。可在灰化操作或剥离操作中移除光阻。一旦移除了光阻，则可藉由蚀刻制程(诸如，藉由湿式或干式蚀刻)来移除晶种层的经暴露部分。

在形成通孔部分及衬垫部分之后，接着形成光阻且将其图案化以用于形成导电延伸结构336的管柱部分。导电材料接着形成于光阻的开口中且形成于衬垫部分的经暴露部分上，以形成导电延伸结构336的管柱部分。导电材料可形成于诸如电镀操作或无电镀操作的镀覆操作中，及/或另一合适的沉积操作中。导电延伸结构336的管柱部分亦可称为UBM管柱。

随后，导电连接件可形成于管柱部分上方。在一些实施中，在导电连接件包含焊料材料的情况下，焊料材料可形成于光阻的开口中及管柱部分上。在形成导电连接件之后，可移除光阻。可在灰化操作或剥离操作以及其他实例中移除光阻。

如图4D中所绘示，晶粒贴合工具集130可将半导体晶粒封装314附接至导电衬垫404，且晶粒贴合工具集130可将半导体晶粒封装316附接至导电延伸结构336。在一些实施中，晶粒贴合工具集130可附接半导体晶粒封装314，且可在附接半导体晶粒封装314之后附接半导体晶粒封装316。在一些实施中，晶粒贴合工具集130可附接半导体晶粒封装316，且可在附接半导体晶粒封装316之后附接半导体晶粒封装314。

如图4E中所绘示，密封层318可形成于重布线结构302上方。密封工具集135可在半导体晶粒封装314及半导体晶粒封装316周围以及导电延伸结构336周围沉积密封层318的模制化合物。在一些实施中，密封工具集135可沉积密封层318的模制化合物，使得半导体晶粒封装314及半导体晶粒封装316由密封层318密封及/或围绕。密封工具集135可藉由压缩模制、转移模制或藉由另一适合的技术来沉积密封层318。密封层318的模制化合物可以液体或半液体的形式涂覆且接着相继固化。

密封层318可覆盖半导体晶粒封装314及半导体晶粒封装316的顶部表面。平坦化工具集110可随后执行平坦化操作以将密封层318的上部表面平坦化。此减小密封层318的厚度，且经由密封层318暴露半导体晶粒封装316的顶部表面或半导体晶粒封装314及半导体晶粒封装316两者的顶部表面。

如图4F中所绘示，可将半导体元件封装300放置于框架408上以使得半导体元件封装300的顶部表面面向下。框架408可指称带框架或在处理期间支撑半导体元件封装300的另一类型的框架。在一些实施中，多个半导体元件封装300形成于载体基底402上，且随后放置于框架408上以进行处理。在此等实施中，框架408亦可在单体化期间支撑半导体元件封装300，以在处理之后将半导体元件封装300切割成个别片件。

执行载体基底剥离以自半导体元件封装300拆离(或「剥离」)载体基底402。单体化工具集125可使用一或多种技术来剥离载体基底402，诸如将光(例如，雷射光或UV光)投射至载体基底402与半导体元件封装300之间的光热转换(light-to-heat conversion；LTHC)释放层上，所述光热转换释放层在光的热下分解。

如图4G中所绘示，导电端子308可形成于重布线结构302上方及/或上。连接工具集115可在重布线结构302的底面上形成导电端子308。此外，连接工具集115可在重布线结构302的底面上形成微型凸块312，且晶粒贴合工具集130可将IPD 310附接至微型凸块312。

如图4H中所绘示，半导体元件封装300可附接至另一框架410。RDL工具集105可形成DAF 338于半导体元件封装300的顶面上方，且可在DAF 338上形成结构增强层340。如图4I中所绘示，RDL工具集105可执行雷射钻孔操作或另一类型的材料移除操作，以移除结构增强层340的在半导体晶粒封装316上方的部分，且移除DAF 338的在半导体晶粒封装316上方的部分。此使得开口342形成于半导体晶粒封装316上方，从而经由DAF 338且经由结构增强层340暴露半导体晶粒封装316的顶部表面。

如图4J中所绘示，连接端子308可附接至半导体元件封装300的封装基底412，且底部填充材料414可分配在连接端子308周围及IPD 310周围。导电端子416可附接至封装基底412。导电端子416可包含球栅阵列(BGA)球、平台栅格阵列(land grid array；LGA)衬垫、接脚栅格阵列(pin grid array；PGA)接脚及/或另一类型的导电端子。导电端子416可使得半导体元件封装300能够安装至电路板、插座(例如，LGA插座)及/或另一类型的安装结构。

如上文所指示，提供图4A至图4J作为实例。其他实例可不同于关于图4A至图4J所描述的实例。

图5A至图5D为本文中所描述的半导体元件封装500的实例实施的图。半导体元件封装500包含以水平方式配置的多个半导体晶粒封装。半导体元件封装500可称为CoWoS封装、3D封装、2.5D封装及/或包含多个晶粒或晶片的另一类型的半导体封装。

半导体元件封装500包含与半导体元件封装300类似的结构及/或层的配置。举例而言，且如图5A中所绘示，半导体元件封装500可包含对应于图3A中所绘示的半导体元件封装300的组件302至组件330的组件502至组件530。作为另一实例，且如图5B中所绘示，半导体元件封装500可包含对应于图3B中所绘示的半导体元件封装300的组件302至组件330、组件338、组件340以及组件342的组件502至组件530、组件540、组件542以及组件544。作为另一实例，且如图5C中所绘示，半导体元件封装500可包含对应于图3A中所绘示的半导体元件封装300的组件302至组件324的组件502至组件524。作为另一实例，且如图5D中所绘示，半导体元件封装500可包含对应于图3B中所绘示的半导体元件封装300的组件302至组件324、组件338、组件340以及组件342的组件502至组件524、组件540、组件542以及组件544。

然而，如图5A至图5D中所绘示，导电衬垫332、连接结构334以及延伸结构336可替代地藉由半导体元件封装500中的导电延伸结构532(例如，一或多个金属凸块延伸部分、一或多个TIV结构及/或另一类型的扇出型结构)及连接结构534来实施。可包含导电延伸结构532及连接结构534作为半导体晶粒封装516的部分。在图5A及图5B中的实例实施中，导电延伸结构532可与重布线结构526直接耦接。连接结构534可连接至导电延伸结构532及重布线结构502的顶面。

此外，且如图5A及图5B中所绘示，半导体晶粒封装516可包含重布线结构526下方的第一聚合物层536及第一聚合物层536下方的第二聚合物层538。导电延伸结构532可延伸穿过第一聚合物层536及第二聚合物层538。在一些实施中，第一聚合物层536为模制化合物层。在一些实施中，第一聚合物层536可包含聚苯并恶唑(PBO)、聚酰亚胺、低温聚酰亚胺(LTPI)、环氧树脂、丙烯酸树脂、苯酚树脂、苯环丁烯(BCB)、一或多个介电层及/或另一合适的聚合物材料。第二聚合物层538可包含聚苯并恶唑(PBO)、聚酰亚胺、低温聚酰亚胺(LTPI)、环氧树脂、丙烯酸树脂、苯酚树脂、苯环丁烯(BCB)、一或多个介电层及/或另一合适的聚合物材料。

如图5A中所绘示，导电延伸结构532与连接结构534的组合可包含高度H2。在一些实施中，高度H2包含在约50微米至约200微米的范围内以使得半导体晶粒封装514及半导体晶粒封装516的顶部表面能够共面，或使得半导体晶粒封装516的顶部表面在半导体元件封装500中能够高于半导体晶粒封装514的顶部表面。然而，其他值的范围仍在本揭露的范畴内。

如图5C及图5D中所绘示，在半导体元件封装500的替代实施中，可自半导体晶粒封装516省略重布线结构526。取而代之的是，一或多个电子组件546(例如，IPD、诸如记忆体元件(例如，SRAM、DRAM)的主动半导体元件及/或另一类型的电子组件)可包含于第一聚合物层536中。导电延伸结构532及电子组件546可与包含于第一聚合物层536中的导电衬垫548耦接。

如图5C中所绘示，导电延伸结构532、连接结构534以及导电衬垫548的组合可包含高度H3。在一些实施中，高度H3包含在约50微米至约200微米的范围内以使得半导体晶粒封装514与半导体晶粒封装516的顶部表面能够共面，或使得半导体晶粒封装516的顶部表面在半导体元件封装500中能够高于半导体晶粒封装514的顶部表面。然而，其他值的范围仍在本揭露的范畴内。

如上文所指示，提供图5A至图5D作为实例。其他实例可不同于关于图5A至图5D所描述的实例。

图6A至图6F为形成本文中所描述的半导体晶粒封装516的实例实施600的图。实例实施600可包含形成图5A及图5B中所绘示的半导体晶粒封装516的实例实施的实例。

如图6A中所绘示，重布线结构526可形成于半导体晶粒524上。RDL工具集105可形成重布线结构526。RDL工具集105可藉由形成一或多个介电层528及多个介电层528中的多个金属化层530来形成重布线结构526。举例而言，RDL工具集105可沉积第一介电层528，可移除第一介电层528的部分以在第一介电层528中形成凹部，且可在凹部中形成第一金属化层530。RDL工具集105可继续执行类似处理操作以构建重布线结构526，直至实现金属化层530的足够或所要配置为止。

如图6B中所绘示，导电部分602可形成于重布线结构526上方及/或上。特定言之，连接工具集115可在重布线结构526的最顶部金属化层530上方及/或上形成导电部分602。连接工具集115可使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来形成导电部分602。

如图6C中所绘示，第一聚合物层536可形成于重布线结构526上方及导电部分602周围，使得导电部分602密封于第一聚合物层536中。密封工具集135可沉积第一聚合物层536。密封工具集135可藉由压缩模制、转移模制或藉由另一合适的技术来沉积第一聚合物层536。第一聚合物层536可以液体或半液体的形式涂覆且接着相继固化。第一聚合物层536可覆盖导电部分602的顶部表面。

如图6D中所绘示，平坦化工具集110可随后执行平坦化操作，以将第一聚合物层536的上部表面平坦化。此减小第一聚合物层536的厚度且经由第一聚合物层536暴露导电部分602。

如图6E中所绘示，聚合物层538可形成于第一聚合物层536上方及/或上，及导电部分602上方及/或上。RDL工具集105可使用CVD技术、PVD技术、ALD技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来沉积聚合物层538。

如图6E中进一步所绘示，开口604可形成穿过导电部分602上方的聚合物层538。导电部分602经由开口604暴露。在一些实施中，RDL工具集105可执行雷射钻孔操作及/或移除聚合物层538的部分以形成开口604的另一技术。

如图6F中所绘示，导电延伸结构532可形成于重布线结构526上方及/或上。特定言之，连接工具集115可在重布线结构526的最顶部金属化层530上方及/或上形成导电延伸结构532。连接工具集115可使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来形成导电延伸结构532。可藉由经由开口604将导电材料沉积于导电部分602上方来形成导电延伸结构532。在一些实施中，可将导电部分602视为导电延伸结构532的部分。

如图6F中进一步所绘示，连接结构534可形成于导电延伸结构532上。在一些实施中，连接工具集115在导电延伸结构532上形成连接结构534。

如上文所指示，提供图6A至图6F作为实例。其他实例可不同于关于图6A至图6F所描述的实例。

图7A至图7F为形成本文中所描述的半导体晶粒封装516的实例实施700的图。实例实施700可包含形成图5C及图5D中所绘示的半导体晶粒封装516的实例实施的实例。

如图7A中所绘示，导电衬垫548可形成于半导体晶粒524上方及/或上。特定言之，连接工具集115可在半导体晶粒524上方及/或上形成导电衬垫548。连接工具集115可使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来形成导电衬垫548。

如图7B中所绘示，导电部分702可形成于导电衬垫548上方及/或上。特定言之，连接工具集115可在导电衬垫548上方及/或上形成导电部分702。连接工具集115可使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来形成导电部分702。

如图7B进一步所绘示，一或多个电子组件546可附接至导电衬垫548中的一或多者。举例而言，晶粒贴合工具集130可将一或多个电子组件546附接至导电衬垫548中的一或多者。

如图7C中所绘示，第一聚合物层536可形成于半导体晶粒封装516上方。此外，第一聚合物层536可形成于一或多个电子组件546周围、导电衬垫548周围以及导电部分702周围，使得一或多个电子组件546、导电衬垫548以及导电部分702密封于第一聚合物层536中。密封工具集135可沉积第一聚合物层536。密封工具集135可藉由压缩模制、转移模制或藉由另一适合的技术来沉积第一聚合物层536。第一聚合物层536可以液体或半液体的形式涂覆且随后固化。第一聚合物层536可覆盖一或多个电子组件546的顶部表面及导电部分702的顶部表面。

如图7D中所绘示，平坦化工具集110可随后执行平坦化操作以将第一聚合物层536的上部表面平坦化。此减小第一聚合物层536的厚度且经由第一聚合物层536暴露导电部分702。

如图7E中所绘示，聚合物层538可形成于第一聚合物层536上方及/或上，及导电部分702上方及/或上。RDL工具集105可使用CVD技术、PVD技术、ALD技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来沉积聚合物层538。

如图7E中进一步所绘示，开口704可形成穿过导电部分702上方的聚合物层538。导电部分702经由开口704暴露。在一些实施中，RDL工具集105可执行雷射钻孔操作及/或移除聚合物层538的部分以形成开口704的另一技术。

如图7F中所绘示，导电延伸结构532可形成于导电衬垫548上方及/或上。特定言之，连接工具集115可在导电衬垫548上方及/或上形成导电延伸结构532。连接工具集115可使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来形成导电延伸结构532。可藉由经由开口704将导电材料沉积于导电部分702上方来形成导电延伸结构532。在一些实施中，可将导电部分702视为导电延伸结构532的部分。

如图7F中进一步所绘示，连接结构534可形成于导电延伸结构532上。在一些实施中，连接工具集115在导电延伸结构532上形成连接结构534。

如上文所指示，提供图7A至图7F作为实例。其他实例可不同于关于图7A至图7F所描述的实例。

图8A至图8I为形成本文中所描述的半导体元件封装500的实例实施800的图。

如图8A中所绘示，重布线结构502可形成于载体基底802上。载体基底802可包含玻璃基底、硅基底及/或另一合适的载体基底。RDL工具集105可形成重布线结构502。RDL工具集105可藉由形成一或多个介电层504及多个介电层504中的多个金属化层506来形成重布线结构502。举例而言，RDL工具集105可沉积第一介电层504，可移除第一介电层504的部分以在第一介电层504中形成凹部，且可在凹部中形成第一金属化层506。RDL工具集105可继续执行类似处理操作以构建重布线结构502，直至实现金属化层506的足够或所要配置为止。

如图8B中所绘示，导电衬垫804及导电衬垫806可形成于重布线结构502上方及/或上。特定言之，连接工具集115可在重布线结构502的最顶部金属化层506上方及/或上形成导电衬垫804及导电衬垫806。连接工具集115可使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来形成导电衬垫804及导电衬垫806。

如图8C中所绘示，晶粒贴合工具集130可将半导体晶粒封装514附接至重布线结构502上的导电衬垫804，且晶粒贴合工具集130可将半导体晶粒封装516附接至重布线结构502上的导电衬垫806。在一些实施中，晶粒贴合工具集130可附接半导体晶粒封装514，且可在附接半导体晶粒封装514之后附接半导体晶粒封装516。在一些实施中，晶粒贴合工具集130可附接半导体晶粒封装516，且可在附接半导体晶粒封装516之后附接半导体晶粒封装514。导电延伸结构532及连接结构534可藉由导电衬垫806附接至重布线结构502。

如图8D中所绘示，密封层518可形成于重布线结构502上方。密封工具集135可在半导体晶粒封装514及半导体晶粒封装516周围以及导电延伸结构532周围沉积密封层518的模制化合物。在一些实施中，密封工具集135可沉积密封层518的模制化合物，使得半导体晶粒封装514及半导体晶粒封装516由密封层518密封及/或围绕。密封工具集135可藉由压缩模制、转移模制或藉由另一适合的技术来沉积密封层518。密封层518的模制化合物可以液体或半液体的形式涂覆且接着相继固化。

密封层518可覆盖半导体晶粒封装514及半导体晶粒封装516的顶部表面。平坦化工具集110可随后执行平坦化操作以将密封层518的上部表面平坦化。此减小密封层518的厚度，且经由密封层518暴露半导体晶粒封装516的顶部表面或半导体晶粒封装514及半导体晶粒封装516两者的顶部表面。

如图8E中所绘示，可将半导体元件封装500放置于框架808上以使得半导体元件封装500的顶部表面面向下。框架808可称为带框架或在处理期间支撑半导体元件封装500的另一类型的框架。在一些实施中，多个半导体元件封装500形成于载体基底802上且随后放置于框架808上以进行处理。在此等实施中，框架808亦可在单体化期间支撑半导体元件封装500，以在处理之后将半导体元件封装500切割成个别片件。

执行载体基底剥离以自半导体元件封装500拆离(或「剥离」)载体基底802。单体化工具集125可使用一或多种技术来剥离载体基底802，诸如将光(例如，雷射光或UV光)投射至载体基底802与半导体元件封装500之间的LTHC释放层上，所述LTHC释放层在光的热下分解。

如图8F中所绘示，导电端子508可形成于重布线结构502上方及/或上。连接工具集115可在重布线结构502的底面上形成导电端子508。此外，连接工具集115可在重布线结构502的底面上形成微型凸块512，且晶粒贴合工具集130可将IPD 510附接至微型凸块512。

如图8G中所绘示，半导体元件封装500可附接至另一框架810。RDL工具集105可在半导体元件封装500的顶面上方形成DAF 540，且可在DAF 540上形成结构增强层542。如图8H中所绘示，RDL工具集105可执行雷射钻孔操作或另一类型的材料移除操作，以移除结构增强层542的在半导体晶粒封装516上方的部分，且移除DAF 540的在半导体晶粒封装516上方的部分。此使得开口544形成于半导体晶粒封装516上方，从而经由DAF 540且经由结构增强层542暴露半导体晶粒封装516的顶部表面。

如图8I中所绘示，连接端子508可附接至半导体元件封装500的封装基底812，且底部填充材料814可分配在连接端子508周围及IPD 510周围。导电端子816可附接至封装基底812。导电端子816可包含BGA球、LGA衬垫、PGA接脚及/或另一类型的导电端子。导电端子816可使得半导体元件封装500能够安装至电路板、插座(例如，LGA插座)及/或另一类型的安装结构。

如上文所指示，提供图8A至图8I作为实例。其他实例可不同于关于图8A至图8I所描述的实例。

图9A及图9B为本文中所描述的半导体元件封装900的实例实施的图。半导体元件封装900包含以水平方式配置的多个半导体晶粒封装。半导体元件封装900可称为CoWoS封装、3D封装、2.5D封装及/或包含多个晶粒或晶片的另一类型的半导体封装。

半导体元件封装900包含与半导体元件封装300类似的结构及/或层的配置。举例而言，且如图9A中所绘示，半导体元件封装900可包含对应于图3A中所绘示的半导体元件封装300的组件302至组件332的组件902至组件932。作为另一实例，且如图9B中所绘示，半导体元件封装900可包含对应于图3B中所绘示的半导体元件封装300的组件302至组件332、组件338、组件340以及组件342的组件902至组件932、组件954、组件956以及组件958。

然而，如图9A及图9B中所绘示，连接结构334及延伸结构336可替代地藉由半导体元件封装900中的转接器结构934来实施。转接器结构934可藉由导电衬垫932与重布线结构926耦接及/或附接至重布线结构926，且可与重布线结构902耦接及/或附接至重布线结构902。

转接器结构934可包含插入件(例如，基于硅的插入件、基于聚合物的插入件)、重布线结构(例如，RDL结构)或可用于在重布线结构902与半导体晶粒封装916之间传送信号及电功率的另一类型的结构。转接器结构934可包含硅插入件936、硅插入件936的第一侧上的金属化层938、硅插入件936的与第一侧相对的第二侧上的金属化层940、以及延伸穿过硅插入件936且与金属化层938及金属化层940耦接的多个硅穿孔(through silicon via；TSV)结构942。TSV结构942可称为TSV结构，此是因为TSV结构942相较于密封层延伸穿过硅插入件936。转接器结构934可更包含在金属化层938与金属化层940之间的硅插入件936中的一或多个电子组件944(例如，IPD、诸如记忆体元件(例如，SRAM、DRAM)的主动半导体元件及/或另一类型的电子组件)。

转接器结构934可更包含金属化层940上的多个导电衬垫946及多个导电衬垫946上的多个连接结构948。多个连接结构948可与半导体晶粒封装916的重布线结构926耦接。转接器结构934可更包含金属化层938上的多个导电衬垫950及多个导电衬垫950上的多个连接结构952。多个连接结构952可与重布线结构902耦接。

如图9A中所绘示，转接器结构934可包含高度H4。在一些实施中，高度H4包含在约50微米至约200微米的范围内以使得半导体晶粒封装914及半导体晶粒封装916的顶部表面能够共面，或使得半导体晶粒封装916的顶部表面在半导体元件封装900中能够高于半导体晶粒封装914的顶部表面。然而，其他值的范围仍在本揭露的范畴内。

如上文所指示，提供图9A及图9B作为实例。其他实例可不同于关于图9A及图9B所描述的实例。

图10A至图10H为形成本文中所描述的转接器结构934的实例实施1000的图。可在附接至半导体晶粒封装916之前制造(例如，预先制造)转接器结构934。此外，相较于后端封装工具(例如，半导体处理工具集105至半导体处理工具集150)，可使用前端半导体处理工具(例如，半导体处理工具202至半导体处理工具212)来制造转接器结构934。

如图10A中所绘示，可结合硅插入件936来执行实例实施1000中的一或多个操作。在一些实施中，硅插入件936包含硅(Si)基底或硅晶圆。使用硅基底使得转接器结构934能够使用前端半导体处理工具(例如，半导体处理工具202至半导体处理工具212)在前端半导体制造环境(例如，图2的实例环境200)中形成。替代地，硅插入件936可包含：由包含硅的材料形成的基底、诸如砷化镓(GaAs)的III-V族化合物半导体材料基底、绝缘层上硅(siliconon insulator；SOI)基底、锗(Ge)基底、硅锗(SiGe)基底、碳化硅(SiC)基底或另一类型的半导体基底。硅插入件936可包含各种层，包含形成于半导体基底上的导电层或绝缘层。硅插入件936可包含化合物半导体及/或合金半导体。

如图10B中所绘示，多个凹部(或开口)1002可形成于硅插入件936中。在一些实施中，使用光阻层中的图案来蚀刻硅插入件936，以在硅插入件936中形成凹部1002。在此等实施中，沉积工具202在硅插入件936上形成光阻层。曝光工具204使光阻层曝露于辐射源，以将光阻层图案化。显影器工具206显影且移除光阻层的部分以暴露图案。蚀刻工具208基于图案而蚀刻硅插入件936以形成凹部1002。在一些实施中，蚀刻操作包含电浆蚀刻操作、湿式化学蚀刻操作及/或另一类型的蚀刻操作。在一些实施中，光阻移除工具移除光阻层的剩余部分(例如，使用化学去除剂、电浆灰化及/或另一技术)。在一些实施中，硬罩幕层用作基于图案而蚀刻硅插入件936的替代技术。在一些实施中，光阻移除工具移除光阻层的剩余部分(例如，使用化学去除剂、电浆灰化及/或另一技术)。

如图10C中所绘示，TSV结构942可形成于凹部1002中。沉积工具202及/或镀覆工具212使用CVD技术、PVD技术、ALD技术、电镀技术、上文关于图2所描述的另一沉积技术及/或除如上文结合图2所描述以外的沉积技术来沉积TSV结构942的导电材料。在一些实施中，可在沉积TSV结构942之后执行退火操作以回焊TSV结构942。可执行退火操作来移除TSV结构942中的空隙、缝隙及/或其他类型的缺陷。

如图10D中所绘示，半导体处理工具202至半导体处理工具212中的一或多者可在硅插入件936中形成电子组件944。举例而言，蚀刻工具208可在硅插入件936中形成凹部，沉积工具202及/或镀覆工具212可沉积一或多个层，及/或可执行其他半导体处理操作，以形成电子组件944。

如图10E中所绘示、金属化层938可形成于硅插入件936上方及/或上(例如，硅插入件936的第一侧上方及/或上)。金属化层938可覆盖TSV结构942及电子组件944。沉积工具202及/或镀覆工具212使用CVD技术、PVD技术、ALD技术、电镀技术、上文关于图2所描述的另一沉积技术及/或除如上文结合图2所描述以外的沉积技术来沉积金属化层938的导电材料。在一些实施中，平坦化工具212可在沉积金属化层938之后将金属化层938平坦化。

如图10F中所绘示，导电衬垫946及连接结构948可形成于金属化层938上。在一些实施中，半导体处理工具202至半导体处理工具212中的一或多者可形成导电衬垫946及连接结构948。在一些实施中，半导体处理工具集105至半导体处理工具集150中的一或多者可形成导电衬垫946及连接结构948。

如图10G中所绘示，可将转接器结构934放置于载体基底1004上且附接于DAF1006。如图10G中进一步所绘示，平坦化工具212可将硅插入件936平坦化，以经由硅插入件936的与第一侧相对的第二侧暴露TSV结构942。

如图10H中所绘示，金属化层940可形成于硅插入件936上方及/或上(例如，硅插入件936的与第一侧相对的第二侧上方及/或上)。金属化层940可覆盖TSV结构942及电子组件944。沉积工具202及/或镀覆工具212使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图2所描述的另一沉积技术及/或除如上文结合图2所描述以外的沉积技术来沉积金属化层940的导电材料。在一些实施中，平坦化工具212可在沉积金属化层940之后将金属化层940平坦化。

如图10H中所绘示，导电衬垫950及连接结构952可形成于金属化层940上。在一些实施中，半导体处理工具202至半导体处理工具212中的一或多者可形成导电衬垫950及连接结构952。在一些实施中，半导体处理工具集105至半导体处理工具集150中的一或多者可形成导电衬垫950及连接结构952。可随后自载体基底1004移除转接器结构934。

如上文所指示，提供图10A至图10G作为实例。其他实例可不同于关于图10A至图10G所描述的实例。

图11A至图11J为形成本文中所描述的半导体元件封装900的实例实施1100的图。

如图11A中所绘示，重布线结构902可形成于载体基底1102上。载体基底1102可包含玻璃基底、硅基底及/或另一合适的载体基底。RDL工具集105可形成重布线结构902。RDL工具集105可藉由形成一或多个介电层904及多个介电层904中的多个金属化层906来形成重布线结构902。举例而言，RDL工具集105可沉积第一介电层904，可移除第一介电层904的部分以在第一介电层904中形成凹部，且可在凹部中形成第一金属化层906。RDL工具集105可继续执行类似处理操作以构建重布线结构902，直到实现金属化层906的足够或所要配置为止。

如图11B中所绘示，导电衬垫1104及导电衬垫1106可形成于重布线结构902上方及/或上。特定言之，连接工具集115可在重布线结构902的最顶部金属化层906上方及/或上形成导电衬垫1104及导电衬垫1106。连接工具集115可使用CVD技术、PVD技术、ALD技术、电镀技术、上文结合图1所描述的另一沉积技术及/或除如上文结合图1所描述以外的沉积技术来形成导电衬垫1104及导电衬垫1106。

如图11C中所绘示，可在将半导体晶粒封装916及转接器结构934附接至重布线结构902之前将转接器结构934附接至半导体晶粒封装916。

如图11D中所绘示，晶粒贴合工具集130可将半导体晶粒封装914附接至重布线结构1102上的导电衬垫1104，且晶粒贴合工具集130可将半导体晶粒封装916附接至重布线结构1102上的导电衬垫1106。在一些实施中，晶粒贴合工具集130可附接半导体晶粒封装914，且可在附接半导体晶粒封装914之后附接半导体晶粒封装916。在一些实施中，晶粒贴合工具集130可附接半导体晶粒封装916，且可在附接半导体晶粒封装916之后附接半导体晶粒封装914。

半导体晶粒封装916可藉由转接器结构934附接至重布线结构902。如上文结合图11C所指示，可在将半导体晶粒封装916及转接器结构934附接至重布线结构902之前将转接器结构934附接至半导体晶粒封装916。在此等实施中，可将半导体晶粒封装916与转接器结构934的组合附接至重布线结构902。在一些实施中，首先将转接器结构934附接至重布线结构902，且接着将半导体晶粒封装916附接至转接器结构934。在此等实施中，半导体晶粒封装916及转接器结构934单独地附接至重布线结构902。

如图11E中所绘示，密封层918可形成于重布线结构902上方。密封工具集135可在半导体晶粒封装914及半导体晶粒封装916周围以及转接器结构934周围沉积密封层918的模制化合物。在一些实施中，密封工具集135可沉积密封层918的模制化合物，使得半导体晶粒封装914及半导体晶粒封装916由密封层918密封及/或围绕。密封工具集135可藉由压缩模制、转移模制或藉由另一适合的技术来沉积密封层918。密封层918的模制化合物可以液体或半液体的形式涂覆且接着相继固化。

密封层918可覆盖半导体晶粒封装914及半导体晶粒封装916的顶部表面。平坦化工具集110可随后执行平坦化操作以将密封层918的上部表面平坦化。此减小密封层918的厚度，且经由密封层918暴露半导体晶粒封装916的顶部表面或半导体晶粒封装914及半导体晶粒封装916两者的顶部表面。

如图11F中所绘示，可将半导体元件封装900放置于框架1108上以使得半导体元件封装900的顶部表面面向下。框架1108可称为带框架或在处理期间支撑半导体元件封装900的另一类型的框架。在一些实施中，多个半导体元件封装900形成于载体基底1102上且随后放置于框架1108上以进行处理。在此等实施中，框架1108亦可在单体化期间支撑半导体元件封装900，以在处理之后将半导体元件封装900切割成个别片件。

执行载体基底剥离以自半导体元件封装900拆离(或「剥离」)载体基底1102。单体化工具集125可使用一或多种技术来剥离载体基底1102，诸如将光(例如，雷射光或UV光)投射至载体基底1102与半导体元件封装900之间的LTHC释放层上，所述LTHC释放层在光的热下分解。

如图11G中所绘示，导电端子908可形成于重布线结构902上方及/或上。连接工具集115可在重布线结构902的底面上形成导电端子908。此外，连接工具集115可在重布线结构902的底面上形成微型凸块912，且晶粒贴合工具集130可将IPD 910附接至微型凸块912。

如图11H中所绘示，RDL工具集105可在半导体元件封装900的顶面上形成DAF 954，且可在DAF 954上形成结构增强层956。如图11I中所绘示，RDL工具集105可执行雷射钻孔操作或另一类型的材料移除操作，以移除结构增强层956的在半导体晶粒封装916上方的部分，且移除DAF 954的在半导体晶粒封装916上方的部分。此使得开口958形成于半导体晶粒封装916上方，从而经由DAF 954且经由结构增强层956暴露半导体晶粒封装916的顶部表面。

如图11J中所绘示，导电端子908可附接至半导体元件封装900的封装基底1112，且底部填充材料1114可分配在导电端子908周围及IPD 910周围。导电端子1116可附接至封装基底1112。导电端子1116可包含BGA球、LGA衬垫、PGA接脚及/或另一类型的导电端子。导电端子1116可使得半导体元件封装900能够安装至电路板、插座(例如，LGA插座)及/或另一类型的安装结构。

如上文所指示，提供图11A至图11J作为实例。其他实例可不同于关于图11A至图11J所描述的实例。

图12为本文中所描述的装置1200的实例组件的图。在一些实施中，半导体处理工具集105至半导体处理工具集150中的一或多者、运输工具集155、半导体处理工具202至半导体处理工具212中的一或多者、及/或晶圆/晶粒运输工具214可包含一或多个装置1200及/或装置1200的一或多个组件。如图12中所绘示，装置1200可包含汇流排1210、处理器1220、记忆体1230、输入组件1240、输出组件1250以及通信组件1260。

汇流排1210可包含致能装置1200的组件之间的有线及/或无线通信的一或多个组件。汇流排1210可诸如经由操作性耦接、通信耦接、电子耦接及/或电耦接将图12的两个或更多个组件耦接在一起。处理器1220可包含中央处理单元、图形处理单元、微处理器、控制器、微控制器、数位信号处理器、场可程式化闸阵列、专用积体电路及/或另一类型的处理组件。处理器1220以硬体、韧体或硬体与软体的组合实施。在一些实施中，处理器1220可包含能够经程式化以执行本文在别处所描述的一或多个操作或制程的一或多个处理器。

记忆体1230可包含挥发性及/或非挥发性记忆体。举例而言，记忆体1230可包含随机存取记忆体(RAM)、唯读记忆体(read only memory；ROM)、硬碟机及/或另一类型的记忆体(例如，快闪记忆体、磁性记忆体及/或光学记忆体)。记忆体1230可包含内部记忆体(例如，RAM、ROM或硬碟机)及/或可拆卸记忆体(例如，可经由通用串列汇流排连接拆卸)。记忆体1230可为非暂时性电脑可读媒体。记忆体1230储存与装置1200的操作相关的资讯、指令及/或软体(例如，一或多个软体应用程式)。在一些实施中，记忆体1230可包含诸如经由汇流排1210耦接至一或多个处理器(例如，处理器1220)的一或多个记忆体。

输入组件1240使得装置1200能够接收输入，诸如使用者输入及/或所感测输入。举例而言，输入组件1240可包含触控式萤幕、键盘、小键盘、滑鼠、按钮、麦克风、开关、感测器、全球定位系统感测器、加速计、陀螺仪及/或致动器。输出组件1250使得装置1200能够诸如经由显示器、扬声器及/或发光二极体提供输出。通信组件1260使得装置1200能够经由有线连接及/或无线连接与其他元件通信。举例而言，通信组件1260可包含接收器、传输器、收发器、数据机、网路介面卡及/或天线。

装置1200可执行本文中所描述的一或多个操作或制程。举例而言，非暂时性电脑可读媒体(例如，记忆体1230)可储存指令组(例如，一或多个指令或程式码)以供处理器1220执行。处理器1220可执行所述指令组以执行本文中所描述的一或多个操作或制程。在一些实施中，藉由一或多个处理器1220来执行所述指令组，使得一或多个处理器1220及/或装置1200执行本文中所描述的一或多个操作或制程。在一些实施中，固线式电路系统用于替代指令或与指令组合使用，以执行本文中所描述的一或多个操作或制程。另外或替代地，处理器1220可经组态以执行本文中所描述的一或多个操作或制程。因此，本文中所描述的实施不限于硬体电路系统与软体的任何特定组合。

提供图12中所绘示的组件的数目及配置作为实例。与图12中所绘示的组件相比，装置1200可包含额外组件、较少组件、不同组件或以不同方式配置的组件。另外或替代地，装置1200的一组组件(例如，一或多个组件)可执行描述为由装置1200的另一组组件执行的一或多个功能。

图13为与形成半导体元件封装相关联的实例制程1300的流程图。在一些实施中，图13的一或多个制程区块藉由一或多个半导体处理工具(例如，半导体处理工具集105至半导体处理工具集150中的一或多者、半导体处理工具202至半导体处理工具212中的一或多者)来执行。另外或替代地，图13的一或多个制程区块可藉由装置1200的一或多个组件，诸如处理器1220、记忆体1230、输入组件1240、输出组件1250及/或通信组件1260，来执行。

如图13中所绘示，制程1300可包含形成重布线结构，所述重布线结构包含一或多个介电层及包含于一或多个介电层中的多个金属化层(区块1310)。举例而言，一或多个半导体处理工具可形成重布线结构(例如，重布线结构302、重布线结构502、重布线结构902)，所述重布线结构包含一或多个介电层(例如，一或多个介电层304、一或多个介电层504、一或多个介电层904)及包含于一或多个介电层中的多个金属化层(例如，多个金属化层306、多个金属化层506、多个金属化层906)，如上文所描述。

如图13中所绘示，制程1300可包含将第一半导体晶粒封装附接至重布线结构的第一侧(区块1320)。举例而言，一或多个半导体处理工具可将第一半导体晶粒封装附接至重布线结构的第一侧，如上文所描述。在一些实施中，第一半导体晶粒封装包含记忆体晶粒封装。在一些实施中，第一半导体晶粒封装包含另一类型的半导体晶粒封装，诸如逻辑晶粒封装。

如图13中所绘示，制程1300可包含在重布线结构的第一侧上形成一或多个延伸结构或将一或多个延伸结构附接至重布线结构的第一侧(区块1330)。举例而言，一或多个半导体处理工具可在重布线结构的第一侧上形成一或多个延伸结构，或将一或多个延伸结构附接至重布线结构的第一侧，如上文所描述。在一些实施中，一或多个延伸结构包含形成于重布线结构的第一侧上的一或多个导电延伸结构336(例如，一或多个金属凸块延伸部、一或多个TIV结构)。在一些实施中，一或多个延伸结构包含第二半导体晶粒封装的多个导电结构532，所述多个导电结构532延伸穿过第二半导体晶粒封装的半导体晶粒下方的第一聚合物层且延伸穿过第二半导体晶粒封装的第一聚合物层下方的聚合物层。在此等实施中，将一或多个延伸结构附接至重布线结构的第一侧可包含将第二半导体晶粒封装附接至重布线结构的第一侧，使得多个导电结构532连接至重布线结构。在一些实施中，一或多个延伸结构包含附接至重布线结构的第一侧的转接器结构934。在此等实施中，可将转接器结构934附接至重布线结构的第一侧，且接着可将第二半导体晶粒封装附接至转接器结构934。替代地，可将转接器结构934附接至第二半导体晶粒封装，且接着可将转接器结构934与第二半导体晶粒封装的组合附接至重布线结构的第一侧。

如图13中所绘示，制程1300可包含将第二半导体晶粒封装附接至一或多个延伸结构，使得第一半导体晶粒封装及第二半导体晶粒封装并排地位于半导体元件封装中(区块1340)。举例而言，一或多个半导体处理工具可将第二半导体晶粒封装附接至一或多个延伸结构，使得第一半导体晶粒封装及第二半导体晶粒封装并排地位于半导体元件封装中，如上文所描述。在一些实施中，第二半导体晶粒封装包含SoC晶粒封装。在一些实施中，第二半导体晶粒封装包含另一类型的半导体晶粒封装。

如图13中进一步所绘示，制程1300可包含将第一半导体晶粒封装及第二半导体晶粒封装密封于重布线结构的第一侧上方的密封层中(区块1350)。举例而言，一或多个半导体处理工具可将第一半导体晶粒封装及第二半导体晶粒封装密封于重布线结构的第一侧上方的密封层(例如，密封层318、密封层518、密封层918)中，如上文所描述。

制程1300可包含额外实施，诸如任何单一实施或下文描述及/或结合本文中在别处描述的一或多个其他制程的实施的任何组合。

在第一实施中，制程1300包含在重布线结构的与第一侧相对的第二侧上形成连接结构(例如，连接端子308、连接端子508、导电端子908)。

在第二实施中，单独或与第一实施组合，第二半导体晶粒封装的底部表面相对于重布线结构的顶部表面的高度大致等于或相对大于半导体元件封装中的第一半导体晶粒封装的底部表面相对于重布线结构的顶部表面的高度。

在第三实施中，单独或与第一实施及第二实施中的一或多者组合，制程1300包含研磨密封层以使得经由密封层的顶部表面暴露第二半导体晶粒封装的顶部表面。

在第四实施中，单独或与第一实施至第三实施中的一或多者组合，制程1300包含在密封层上形成晶粒贴合膜(例如，DAF 338、DAF 540、DAF 954)，以及在晶粒贴合膜上形成结构增强层(例如，结构增强层340、结构增强层542、结构增强层956)。

在第五实施中，单独或与第一实施至第四实施中的一或多者组合，结构增强层包含迭层化合物(LC)带、焊料释放膜、聚苯并噻唑(PBO)膜、味之素累积膜(ABF)、非导电膏(NCP)或非导电膜(NCF)中的至少一者。

在第六实施中，单独或与第一实施至第五实施中的一或多者组合，制程1300包含移除结构增强层的在第二半导体晶粒封装上方的部分，以及移除晶粒贴合膜的在第二半导体晶粒封装上方的部分，使得第二半导体晶粒封装的顶部表面经由结构增强层及晶粒贴合膜暴露。

尽管图13展示制程1300的实例区块，但在一些实施中，与图13中所描绘的区块相比，制程1300包含额外区块、较少区块、不同区块或以不同方式配置的区块。另外或替代地，可并行地执行制程1300中的两个或更多个区块。

以此方式，将SoC晶粒封装附接至半导体元件封装的重布线结构，使得SoC晶粒封装(或另一类型的半导体封装)的顶部表面位于邻近记忆体晶粒封装(或另一类型的半导体封装)的顶部表面上方。换言之，SoC晶粒的顶部表面在半导体元件封装中高于邻近记忆体元件晶粒的顶部表面或处于较邻近记忆体元件晶粒的顶部表面更高的位置。此可经由使用本文中所描述的增加SoC晶粒封装的高度(此使得SoC晶粒封装的顶部表面能够位于邻近记忆体晶粒封装的顶部表面上方)的各种附接结构来达成。在将记忆体晶粒封装及SoC晶粒封装密封于密封层中之后，向下研磨密封层。SoC晶粒封装的顶部表面位于邻近记忆体晶粒封装的顶部表面上方使得SoC晶粒封装的顶部表面在研磨操作之后经由密封层暴露。此使得热能够经由SoC晶粒封装的顶部表面耗散。举例而言，可将热热传递至盖子(例如，IHS)或另一类型的热耗散结构。

如上文更详细地描述，本文中所描述的一些实施提供一种半导体元件封装。半导体元件封装包含重布线结构，所述重布线结构包含一或多个介电层及包含于一或多个介电层中的多个金属化层。半导体元件封装包含附接至重布线结构的第一侧的多个连接端子。半导体元件封装包含附接至与重布线结构的第一侧相对的重布线结构的第二侧的第一半导体晶粒封装。半导体元件封装包含附接至重布线结构的第二侧的多个导电延伸结构。该半导体元件封装包含附接至多个导电延伸结构的第二半导体晶粒封装，其中第一半导体晶粒封装及第二半导体晶粒封装并排地位于半导体元件封装中，且其中第二半导体晶粒封装的顶部表面相对于重布线结构的顶部表面的高度大致等于或相对大于半导体元件封装中的第一半导体晶粒封装的顶部表面相对于重布线结构的顶部表面的高度。

在一些实施例中，第二半导体晶粒封装的底部表面相对于重布线结构的顶部表面的高度大致等于或相对大于半导体元件封装中的第一半导体晶粒封装的底部表面相对于重布线结构的顶部表面的高度。在一些实施例中，上述的半导体元件封装更包括围绕第一半导体晶粒封装及第二半导体晶粒封装的密封层。在一些实施例中，第二半导体晶粒封装的顶部表面经由密封层的顶部表面暴露。在一些实施例中，上述的半导体元件封装更包括：晶粒贴合膜，位于密封层上；以及结构增强层，位于晶粒贴合膜上。在一些实施例中，第二半导体晶粒封装的顶部表面经由晶粒贴合膜且经由结构增强层暴露。在一些实施例中，结构增强层包括以下中的至少一者：迭层化合物(LC)带，焊料释放膜，聚苯并噻唑(PBO)膜，味之素累积膜(ABF)，非导电膏(NCP)，或非导电膜(NCF)。

如上文更详细地描述，本文中所描述的一些实施提供一种半导体元件封装。半导体元件封装包含重布线结构，所述重布线结构包含一或多个介电层及包含于一或多个介电层中的多个金属化层。半导体元件封装包含附接至重布线结构的第一侧的多个连接端子。半导体元件封装包含附接至与重布线结构的第一侧相对的重布线结构的第二侧的第一半导体晶粒封装。半导体元件封装包含与第一半导体晶粒封装并排且附接至重布线结构的第二侧的第二半导体晶粒封装，所述第二半导体晶粒封装包括：半导体晶粒；在半导体晶粒下方且与重布线结构耦接的多个导电结构；半导体晶粒下方的第一聚合物层；第一聚合物层下方的第二聚合物层，其中多个导电结构延伸穿过第一聚合物层及第二聚合物层。

在一些实施例中，第二半导体晶粒封装更包括：一或多个积体被动元件(IPD)，位于第一聚合物层中及半导体晶粒与第二聚合物层之间。在一些实施例中，第二半导体晶粒封装更包括：多个导电衬垫，位于第一聚合物层中，其中多个导电结构与多个导电衬垫耦接，以及其中一或多个IPD与多个导电衬垫耦接。在一些实施例中，第二半导体晶粒封装更包括：一或多个主动半导体元件，位于第一聚合物层中及半导体晶粒与第二聚合物层之间。在一些实施例中，第二半导体晶粒封装更包括：另一重布线结构，位于半导体晶粒与第一聚合物层之间，其中多个导电结构与另一重布线结构耦接。在一些实施例中，上述的半导体元件封装更包括：晶粒贴合膜，位于第一半导体晶粒封装上方；以及结构增强层，位于晶粒贴合膜上。在一些实施例中，第二半导体晶粒封装的半导体晶粒的顶部表面经由晶粒贴合膜且经由结构增强层暴露。

如上文更详细地描述，本文中所描述的一些实施提供一种半导体元件封装。半导体元件封装包含重布线结构，所述重布线结构包含一或多个介电层及包含于一或多个介电层中的多个金属化层。半导体元件封装包含附接至重布线结构的第一侧的多个连接端子。半导体元件封装包含附接至与重布线结构的第一侧相对的重布线结构的第二侧的第一半导体晶粒封装。该半导体元件封装包含附接至重布线结构的第二侧的转接器结构。半导体元件封装包含附接至转接器结构的第二半导体晶粒封装，其中第一半导体晶粒封装及第二半导体晶粒封装并排地位于半导体元件封装中，且其中第二半导体晶粒封装的顶部表面与半导体元件封装中的第一半导体晶粒封装的顶部表面大致共面或位于第一半导体晶粒封装的顶部表面上方。

在一些实施例中，转接器结构包括：硅插入件；第一金属化层，位于硅插入件的第一侧上；第二金属化层，位于与插入件的第一侧相对的硅插入件的第二侧上；以及多个硅穿孔(TSV)结构，延伸穿过硅插入件且与第一金属化层及第二金属化层耦接。在一些实施例中，转接器结构更包括：多个第一导电衬垫，位于第一金属化层上；以及多个第一连接结构，位于多个第一导电衬垫上，其中多个第一连接结构与重布线结构耦接。在一些实施例中，转接器结构更包括：多个第二导电衬垫，位于第二金属化层上；以及多个第二连接结构，位于多个第二导电衬垫上，其中多个第二连接结构与第二半导体晶粒封装的另一重布线结构耦接。在一些实施例中，转接器结构更包括以下中的至少一者：一或多个积体被动元件(IPD)，位于硅插入件中，或一或多个主动半导体元件，位于硅插入件中。在一些实施例中，上述的半导体元件封装更包括：密封层，围绕第一半导体晶粒封装及第二半导体晶粒封装；晶粒贴合膜，位于密封层上；以及结构增强层，位于晶粒贴合膜上，其中第二半导体晶粒封装的顶部表面经由密封层的顶部表面暴露、经由晶粒贴合膜暴露且经由结构增强层暴露。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (10)

1.一种半导体元件封装，其特征在于，包括：

重布线结构，包括：

一或多个介电层；以及

多个金属化层，包含于所述一或多个介电层中；

多个连接端子，附接至所述重布线结构的第一侧；

第一半导体晶粒封装，附接至与所述重布线结构的第一侧相对的所述重布线结构的第二侧；

多个导电延伸结构，附接至所述重布线结构的第二侧；以及

第二半导体晶粒封装，附接至所述多个导电延伸结构，

其中所述第一半导体晶粒封装及所述第二半导体晶粒封装并排地位于所述半导体元件封装中，以及

其中所述第二半导体晶粒封装的顶部表面相对于所述重布线结构的顶部表面的高度大致等于或相对大于所述半导体元件封装中的所述第一半导体晶粒封装的顶部表面相对于所述重布线结构的顶部表面的高度。

2.根据权利要求1所述的半导体元件封装，其中所述第二半导体晶粒封装的底部表面相对于所述重布线结构的顶部表面的高度大致等于或相对大于所述半导体元件封装中的所述第一半导体晶粒封装的底部表面相对于所述重布线结构的顶部表面的高度。

3.根据权利要求1所述的半导体元件封装，更包括：

密封层，围绕所述第一半导体晶粒封装及所述第二半导体晶粒封装。

4.根据权利要求3所述的半导体元件封装，其中所述第二半导体晶粒封装的顶部表面经由所述密封层的顶部表面暴露。

5.一种半导体元件封装，其特征在于，包括：

重布线结构，包括：

一或多个介电层；以及

多个金属化层，包含于所述一或多个介电层中；

多个连接端子，附接至所述重布线结构的第一侧；

第一半导体晶粒封装，附接至与所述重布线结构的第一侧相对的所述重布线结构的第二侧；以及

第二半导体晶粒封装，与所述第一半导体晶粒封装并排且附接至所述重布线结构的第二侧，包括：

半导体晶粒；

多个导电结构，位于所述半导体晶粒下方且与所述重布线结构耦接；

第一聚合物层，位于所述半导体晶粒下方；以及

第二聚合物层，位于所述第一聚合物层下方；

其中所述多个导电结构延伸穿过所述第一聚合物层及所述第二聚合物层。

6.根据权利要求5所述的半导体元件封装，更包括：

晶粒贴合膜，位于所述第一半导体晶粒封装上方；以及

结构增强层，位于所述晶粒贴合膜上。

7.根据权利要求6所述的半导体元件封装，其中所述第二半导体晶粒封装的所述半导体晶粒的顶部表面经由所述晶粒贴合膜且经由所述结构增强层暴露。

8.一种半导体元件封装，其特征在于，包括：

重布线结构，包括：

一或多个介电层；以及

多个金属化层，包含于所述一或多个介电层中；

多个连接端子，附接至所述重布线结构的第一侧；

第一半导体晶粒封装，附接至与所述重布线结构的第一侧相对的所述重布线结构的第二侧；

转接器结构，附接至所述重布线结构的第二侧；以及

第二半导体晶粒封装，附接至所述转接器结构，

其中所述第一半导体晶粒封装及所述第二半导体晶粒封装并排地位于所述半导体元件封装中，以及

其中所述第二半导体晶粒封装的顶部表面与所述半导体元件封装中的所述第一半导体晶粒封装的顶部表面大致共面或位于所述第一半导体晶粒封装的顶部表面上方。

9.根据权利要求8所述的半导体元件封装，其中所述转接器结构包括：

硅插入件；

第一金属化层，位于所述硅插入件的第一侧上；

第二金属化层，位于与所述插入件的第一侧相对的所述硅插入件的第二侧上；以及

多个硅穿孔结构，延伸穿过所述硅插入件且与所述第一金属化层及所述第二金属化层耦接。

10.根据权利要求9所述的半导体元件封装，其中所述转接器结构更包括以下中的至少一者：

一或多个积体被动元件，位于所述硅插入件中，或

一或多个主动半导体元件，位于所述硅插入件中。