TWI870665B - 半導體裝置及其製造方法 - Google Patents

Abstract

半導體裝置包括電路板、底板、著陸墊、堆疊、支撐柱以及記憶體柱。電路板包括電路結構及導線，電路結構電性連接於對應的導線，且電路板具有週邊區域、陣列區域及設置於週邊區域與陣列區域之間的階梯區域。底板設置於電路板之上，且底板包括底導電層。著陸墊在階梯區域中內嵌於底導電層的至少一頂部部分中且接觸於底導電層。堆疊設置於底板上，堆疊包括沿著第一方向交替堆疊的複數個導電層與複數個絕緣層。支撐柱在階梯區域中沿著第一方向穿過堆疊並延伸至著陸墊。記憶體柱在陣列區域中沿著第一方向穿過堆疊。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種記憶體裝置及其製造方法。

近來，由於對於更優異之記憶體裝置的需求已逐漸增加，已提供各種三維(3D)記憶體裝置，例如是具有多層疊層結構的三維反及(3D NAND)記憶體裝置。此類三維記憶體裝置可達到更高的儲存容量，具有更優異的電特性，例如是具有良好的資料保存可靠性和操作速度。

習知的三維反及記憶體裝置具有相當複雜的製程步驟。因此，如何使三維反及記憶體裝置的製程更為簡化仍為現今的研究重點。

本發明係有關於一種半導體裝置及其製造方法。特別是提供製程更為簡化的半導體裝置及其製造方法。

根據本發明之一實施例，提出一種半導體裝置。半導體裝置包括一電路板、一底板、複數個著陸墊、一堆疊、複數個支撐柱以及複數個記憶體柱。電路板包括複數個電路結構及複數個導線，電路結構電性連接於對應的導線，且電路板具有一週邊區域、一陣列區域及設置於週邊區域與陣列區域之間的一階梯區域。底板設置於電路板之上，且底板包括一底導電層。著陸墊在階梯區域中內嵌於底導電層的至少一頂部部分中且接觸於底導電層。堆疊設置於底板上，堆疊包括沿著一第一方向交替堆疊的複數個導電層與複數個絕緣層。支撐柱在階梯區域中沿著第一方向穿過堆疊並延伸至著陸墊。記憶體柱在陣列區域中沿著第一方向穿過堆疊。

根據本發明之另一實施例，提出一種半導體裝置的製造方法。半導體裝置的製造方法包括下述步驟。首先，形成一電路板，電路板包括複數個電路結構及複數個導線，電路結構電性連接於對應的導線，且電路板具有一週邊區域、一陣列區域及設置於週邊區域與陣列區域之間的一階梯區域。其次，形成一底板，底板設置於電路板之上，且底板包括一底導電層。形成複數個著陸墊，著陸墊在階梯區域中內嵌於底導電層的至少一頂部部分中且接觸於底導電層。形成一堆疊，堆疊設置於底板上，堆疊包括沿著一第一方向交替堆疊的複數個導電層與複數個絕緣層。形成複數個支撐柱，支撐柱在階梯區域中沿著第一方向穿過堆疊並延伸至著陸墊。此後，形成複數個記憶體柱，記憶體柱在陣列區域中沿著第一方向穿過堆疊。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

在下文的詳細描述中，為了便於解釋，係提供各種的特定細節以整體理解本揭露之實施例。然而，應理解的是，一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下，為了簡化圖式，已知的結構及元件係以示意圖表示。

一般而言，三維反及記憶體裝置的製造方法包括閘極置換製程。由於在閘極置換製程中移除多層犧牲層，需要在階梯區設置支撐柱維持整體結構的穩固。在一些比較例中，設置於階梯區的支撐柱是藉由獨立的製程所形成，例如是形成穿過疊層結構的氧化物柱。根據本案的一實施例，支撐柱的形成可整合於其他元件的製程(例如是週邊區的垂直接觸件的形成)，故相較於支撐柱是藉由獨立的製程所形成的比較例而言，本案的記憶體裝置的製造方法可更節省時間及金錢成本。

第1~17B圖繪示依照本發明一實施例的半導體裝置10的製造流程圖。其中，第1~7A、8A、9A、10A、11A、12A、13A、14A、15A、16A及17A圖對應於第一方向(例如Z方向)與第二方向(例如X方向)所形成的平面。7B、8B、9B、10B、11B、12B、13B、14B、15B、16B及17B圖對應於第一方向(例如Z方向)與第三方向(例如Y方向)所形成的平面。第一方向、第二方向與第三方向可彼此不同，可彼此交錯，例如是彼此垂直。

請參照第1圖，其繪示形成電路板110的示意圖。形成電路板110的步驟包括提供基板112，在基板112之上形成多個電路結構114及多條導線116，以及形成覆蓋基板112、電路結構114及導線116的絕緣材料118。導線116分別電性連接於對應的電路結構114。電路結構114包括金氧半導體(CMOS)。絕緣材料118可包括氧化物。電路板110對應於週邊區域PA、階梯區域SA及陣列區域AA，階梯區域SA設置於週邊區域PA與陣列區域AA之間。

請參照第2圖，其繪示形成底板120於電路板110上的示意圖。例如，可藉由多個沉積製程在第一方向(例如Z方向)上依序形成第一導電層121、第一絕緣層123、第二導電層125、第二絕緣層127及第三導電層129於電路板110上。亦即，底板120可包括第一導電層121、第一絕緣層123、第二導電層125、第二絕緣層127及第三導電層129。在本實施例中，第一導電層121、第二導電層125及第三導電層129的材料可包括多晶矽。第一絕緣層123與第二絕緣層127的材料可包括氧化物。應理解的是，本發明並不限於此。

請參照第3圖，藉由蝕刻製程移除預定位置的第一導電層121、第二導電層125及第三導電層129以形成複數個開口，此後將絕緣材料填充於開口中，並在階梯區SA形成複數個底部支撐件122。底部支撐件122可由絕緣材料所構成，絕緣材料可包括氧化物。在階梯區SA中，底部支撐件122在第一方向上穿過第一導電層121、第二導電層125及第三導電層129。

請參照第4圖，在階梯區域SA第三導電層129的頂部部分中形成複數個頂部開口124p。每個頂部開口124p部分內凹於第三導電層129之中，而沒有暴露第二絕緣層127的上表面。頂部開口124p彼此分開，例如，相鄰的頂部開口124p之間可藉由至少一部分的底部支撐件122彼此分開。

請參照第5圖，在階梯區域SA形成穿過第一導電層121、第一絕緣層123、第二導電層125、第二絕緣層127及第三導電層129(即穿過底板120)的複數個貫穿開口126p。每個貫穿開口126p暴露對應的導線116的上表面。貫穿開口126p彼此分開。

請參照第6圖，藉由至少一沉積製程將導電材料填入頂部開口124p與貫穿開口126p之中，並進行一平坦化製程，以分別形成複數個著陸墊124及複數個放電柱126。亦即，著陸墊124內嵌於第三導電層129的至少此頂部部分中，相鄰的著陸墊124之間藉由至少一部分的底部支撐件122彼此分開。著陸墊124的頂面與放電柱126的頂面實質上共平面。放電柱126穿過第一導電層121、第一絕緣層123、第二導電層125、第二絕緣層127及第三導電層129且電性接觸於對應的導線116。放電柱126可用於排除製程中所累積的電荷。著陸墊124可提供後續一蝕刻製程中較佳的蝕刻選擇比(詳述如後)。

請同時參照第7A及7B圖，在底板120之上(即在第三導電層129上)形成疊層結構130’。疊層結構130’的形成步驟包括藉由多個沉積製程在第一方向(即Z方向)上形成交替堆疊的複數個絕緣層132及複數個犧牲層135。疊層結構130’的最底部的層例如是一絕緣層132。絕緣層132的材料可包括氧化物，犧牲層135的材料可包括氮化物。在形成疊層結構130’之後，在陣列區域AA形成穿過疊層結構130’及穿過部分底板120的第一導電層121的複數個記憶體柱MP。每個記憶體柱MP可包括記憶體層136、通道層138、絕緣柱140及焊墊142。通道層138環繞絕緣柱140並覆蓋絕緣柱140的底面。記憶體層136環繞通道層138並覆蓋通道層138的底面。焊墊142設置於通道層138上且電性接觸於通道層138。在形成記憶體柱MP之後，形成沿著第二方向(例如X方向)延伸的複數個頂部隔離件SSLC。頂部隔離件SSLC沿著第一方向(例如Z方向)穿過疊層結構130’的頂部部分。在頂部隔離件SSLC形成之後，對階梯區域SA的犧牲層135進行圖案化，使階梯區域SA的犧牲層135成為階梯狀結構，以暴露字元線之著陸區的預定位置。此後，將絕緣材料144覆蓋於犧牲層135所形成的階梯狀結構上。

在一實施例中，記憶體層136的材料可以包括穿隧層(tunneling layer)、電荷捕捉層(charge trapping layer)和阻擋層(blocking layer)。穿隧層可以包括氧化矽，或氧化矽/氮化矽組合（例如氧化物/氮化物/氧化物(Oxide/Nitride/Oxide或ONO)）。電荷捕捉層可包括氮化矽(SiN)或其他能夠捕捉電荷的材料。阻擋層可以包括氧化矽、氧化鋁和/或這些材料的組合。通道層138與焊墊142的材料可包括多晶矽。絕緣柱140和頂部隔離件SSLC的材料可包括氧化物。

請同時參照第8A及8B圖，分別在階梯區域SA及週邊區域PA形成沿著第一方向穿過疊層結構130’的複數個第一開口150p及複數個第二開口160p。在階梯區域SA中，第一開口150p暴露對應的著陸墊124(至少內嵌於底板120的第三導電層129的頂部部分)。在週邊區域PA中，第二開口160p暴露電路板110的對應的導線116。第一開口150p及第二開口160p例如是藉由一蝕刻製程(例如是乾蝕刻)所形成。

請同時參照第9A及9B圖，分別在第一開口150p與第二開口160p中形成第一內襯1521與第二內襯1621。例如，可藉由一沉積製程分別形成設置於第一開口150p與第二開口160p之側壁上的第一內襯1521與第二內襯1621。第一內襯1521與第二內襯1621的材料可包括氧化物。在一實施例中，可先沉積氧化物於第一開口150p與第二開口160p中，然後藉由蝕刻製程移除不需要的氧化物，僅保留第一開口150p與第二開口160p之側壁上的氧化物，以形成第一內襯1521與第二內襯1621。暴露第一開口150p之對應的著陸墊124及第二開口160p之電路板110的對應的導線116。

請同時參照第10A及10B圖，在一範例中，將導電材料分別填充於第一開口150p與第二開口160p中(即第一內襯1521與第二內襯1621所環繞的空間中)。因此，形成第一導電柱1522及第二導電柱1622。如此，可藉由相同製程(例如是相同的蝕刻製程及沉積製程)在階梯區域SA形成支撐柱152，並在週邊區域PA形成垂直接觸件162。支撐柱152包括第一導電柱1522及環繞第一導電柱1522的第一內襯1521。支撐柱152的第一導電柱1522接觸於內嵌於底板120的第三導電層129中的對應的著陸墊124。垂直接觸件162包括第二導電柱1622及環繞第二導電柱1622的第二內襯1621。垂直接觸件162電性接觸於電路板110的對應的導線116。

在另一範例中，在分開的製程中分別填充於第一開口150p及第二開口160p中(即第一內襯1521與第二內襯1621所環繞的空間中)的材料可以不同。填充於第一開口150p中的材料可包括介電材料，例如氧化物或氮化物。支撐柱152是介電柱。填充於第二開口160p中的材料可以是導電材料，導電材料例如是鎢(tungsten)或多晶矽(polysilicon)。垂直接觸件162包括第二導電柱1622及環繞第二導電柱1622的第二內襯1621。垂直接觸件162電性接觸於電路板110的對應的導線116。

請同時參照第11A及11B圖，形成沿著第一方向(例如Z方向)穿過疊層結構130’並沿著第二方向(例如X方向)延伸的複數個溝槽LT。複數個溝槽LT停止於底板120的第二導電層125上。例如，可藉由蝕刻製程(例如乾蝕刻)形成溝槽LT。

請同時參照第12A及12B圖，藉由蝕刻製程透過溝槽LT將底板120中的第二導電層125移除，並將第一絕緣層123與第二絕緣層127移除。在此步驟中，底板120中有一部分受到移除而在第一導電層123與第三導電層129之間形成開口，故需要底部支撐件122維持結構的穩定性。在一些實施例中，移除第一導電層123與第三導電層129之間對應的記憶體柱MP的一部分記憶體層136。對應的記憶體柱MP的一部分通道層138暴露於開口。

請同時參照第13A及13B圖，藉由沉積製程將導電材料填充於第二導電層125、第一絕緣層123與第二絕緣層127被移除的位置中，導電材料例如是多晶矽。如此一來，導電材料使得第一導電層121與第三導電層129彼此相連，導電材料、第一導電層121與第三導電層129共同形成一底導電層CSL(可作為共同源極線)。第一導電層121與導電材料之間可存在界面。 同樣地，第三導電層129與導電材料之間可存在界面。 對應的記憶體柱MP的部分通道層138接觸底導電層CSL。 覆蓋記憶體柱MP的絕緣柱140的底面的通道層138內嵌於底導電層CSL中。 覆蓋記憶體柱MP的通道層138的底面的記憶體層136內嵌於底導電層CSL中。放電柱126穿過第一導電層121、第一絕緣層123、第二導電層125、第二絕緣層127和第三導電層129並電性連接到對應的導線116。 在第 13A 和 13B圖的製程中，可先將導電材料填充於第二導電層125、第一絕緣層123與第二絕緣層127被移除的位置以及溝槽LT中，然後藉由回蝕製程移除溝槽LT中的導電材料，再次暴露溝槽LT。

請同時參照第14A及14B圖，藉由蝕刻製程透過溝槽LT移除陣列區域AA與階梯區域SA中的犧牲層135。在此步驟中，由於本案具有支撐柱152，支撐柱152可提供足夠的支撐力，即使犧牲層135被移除，支撐柱152仍可維持整個結構的穩固而不容易崩塌。

請同時參照第15A及15B圖，將導電材料填入犧牲層135被移除的位置。因此，在陣列區域AA與階梯區域SA中，形成導電層134與絕緣層132交替堆疊的堆疊130。在一實施例中，導電層134的導電材料可包括鎢。週邊區域PA中，保留疊層結構130’中交替堆疊的犧牲層135與絕緣層132，即週邊區域PA中的犧牲層135並沒有被移除。第14A~15B圖所示的步驟亦可稱為閘極置換製程。

請同時參照第16A及16B圖，稍微將溝槽LT擴大，並依序填入絕緣材料及導電材料於溝槽LT中。填入的溝槽LT包括溝槽LT的側壁上的絕緣側壁L3。填入的溝槽LT包括第一導電階層L1及絕緣側壁L3所環繞的第二導電階層L2。填入的溝槽LT中的第一導電階層L1與第二導電階層L2電性接觸底導電層CSL(作為共同源極線)。第一導電階層L1與第二導電階層L2的材料可彼此不同，例如第一導電階層L1可為多晶矽，第二導電階層L2的材料可為金屬，例如鎢，絕緣側壁L3的材料可包括氧化物，然本發明並不限於此。

請同時參照第17A及17B圖，形成並設置複數個延伸接觸件174於階梯區域SA的著陸區上。複數個延伸接觸件174接觸於對應的導電層134。進行後段製程(back end of line, BEOL)以形成接觸於焊墊142的內連線172及延伸接觸件174。形成複數個連接件176以連接週邊區域PA中對應的垂直接觸件162。在後段製程(back end of line, BEOL)中，支撐柱152沒有連接於任何內連線172。應理解的是，後段製程還包括更多的導線/導電層/插塞(未繪示)的形成步驟，內連線172、延伸接觸件174及連接件176可藉由更多的導線/導電層/插塞電性連接於其他電路(未繪示)，本領域中具有通常知識者可依習知的方式進行製作，容此不再贅述。

藉由上述步驟，形成根據本發明一實施例的半導體裝置10，如第17A~17B圖所示。半導體裝置10包括電路板110、底板120、疊層結構130’、堆疊130、記憶體柱MP、支撐柱152以及垂直接觸件162。底板120設置於電路板110上。疊層結構130’與堆疊130並排地設置於底板120上，且疊層結構130’與堆疊130彼此鄰接。支撐柱152與垂直接觸件162分別沿著第一方向(例如Z方向)穿過堆疊130與疊層結構130’。 記憶體柱MP沿著第一方向(例如Z方向)穿過堆疊130。

請再參照第17A~17B圖，電路板110包括基板112、多個電路結構114、多條導線116及絕緣材料118。電路結構114設置於基板112上，導線116分別電性連接於對應的電路結構114。絕緣材料118覆蓋基板112、電路結構114及導線116。電路板110對應於週邊區域PA、階梯區域SA及陣列區域AA。階梯區域SA設置於週邊區域PA與陣列區域AA之間。複數個記憶體柱MP在陣列區域AA中沿著第一方向穿過堆疊130。

底板120可包括一底導電層CSL(例如在階梯區域SA與陣列區域AA中)。底導電層CSL可作為半導體裝置10中的共同源極線。半導體裝置10更包括複數個著陸墊124、複數個放電柱126及複數個底部支撐件122。整個著陸墊124在階梯區域SA中內嵌於底導電層CSL的至少一頂部部分中，且直接接觸於(物理性接觸及電性接觸)底導電層CSL。放電柱126沿著第一方向(例如Z方向)穿過底導電層CSL且電性接觸於底導電層CSL及對應的導線116。在製作半導體裝置10的過程中可能累積許多電荷，放電柱126可將這些累積的電荷向下排出，避免上方與下方的導體之間產生過大的電壓差。底部支撐件122設置於階梯區SA中，且沿著第一方向(例如Z方向)穿過底導電層CSL。底部支撐件122彼此分開，可在形成底導電層CSL的過程中維持結構的穩固性，例如在如第12A及12B圖所示的步驟中提供支撐力。在本實施例中，放電柱126包括一導電材料，著陸墊124包括一導電材料，放電柱126與著陸墊124可在相同的製程下形成(例如蝕刻及沉積製程，如第5~6圖所示)，放電柱126的導電材料可相同於著陸墊124的導電材料，然本發明並不限於此。

在陣列區域AA與階梯區域SA中，堆疊130包括沿著第一方向交替堆疊的複數個導電層134與複數個絕緣層132。疊層結構130’包括沿著第一方向交替堆疊的複數個犧牲層135與複數個絕緣層132。堆疊130的絕緣層132與疊層結構130’的絕緣層132彼此連接。堆疊130的導電層134及疊層結構130’的犧牲層135在階梯區域SA中或週邊區域PA中彼此連接。導電層134可包括堆疊130的頂部部分的一或多個串列選擇線、堆疊130的中間部分的多個字元線以及堆疊130的底部部分的一或多個接地選擇線。

支撐柱152與垂直接觸件162沿著第一方向(例如Z方向)穿過堆疊130與疊層結構130’。更詳細地說，支撐柱152穿過堆疊130，並且穿過堆疊130中最底層的導電層134(即最底層的接地選擇線)，延伸至底導電層CSL上的著陸墊124。支撐柱152可直接接觸(物理性及電性接觸)於著陸墊124。換言之，底導電層CSL與支撐柱152之間具有著陸墊124。階梯區域SA中著陸墊124的底面低於陣列區域AA中底導電層CSL的頂面，亦即階梯區域SA中著陸墊124的底面與底導電層CSL的底面之間在第一方向上的距離DA小於陣列區域AA中底導電層CSL的頂面與底導電層CSL的底面之間在第一方向上的距離DB。在第一方向(例如Z方向)上，在階梯區域SA中的支撐柱152與著陸墊124彼此重疊。在一實施例中，支撐柱152可包括導電材料。進一步而言，支撐柱152包括第一導電柱1522及環繞第一導電柱1522的第一內襯1521。在本實施例中，第一導電柱1522直接接觸於著陸墊124，第一導電柱1522的材料可相同於著陸墊124的材料(例如鎢)，然本發明並不限於此，在其他實施例中，第一導電柱1522的材料可不同於著陸墊124的材料。在另一實施例中，支撐柱152是介電柱。由於支撐柱152的下方具有著陸墊124，在形成支撐柱152的過程中，在蝕刻製程中形成開口(例如第8A圖所示的第一開口150)時，著陸墊124可提供良好的蝕刻選擇比，相較於不具有著陸墊的比較例而言，本案的蝕刻深度可獲得較佳的控制，蝕刻開口的形成可適當地停止於著陸墊124上。

垂直接觸件162沿著第一方向(例如Z方向)穿過疊層結構130’以及底板120(即穿過底導電層CSL)，延伸至對應的導線116。垂直接觸件162包括第二導電柱1622及環繞第二導電柱1622的第二內襯1621。在本實施例中，第二導電柱1622的材料可相同於第一導電柱1522的材料(例如鎢)，第二內襯1621的材料可相同於第一內襯1521的材料(例如氧化物)，然本發明並不限於此。支撐柱152可與垂直接觸件162在相同製程之下形成(如第8A~10A圖所示)，亦即是，支撐柱152與垂直接觸件162的形成可整合於相同的深蝕刻製程當中，並不需要藉由額外的製程另外製作支撐柱152。

在對應於陣列區域AA的堆疊130中，每個導電層134相交於記憶體層136及通道層138以形成沿第一方向(例如Z方向)延伸的記憶胞串列。通道層138電性接觸於底導電層CSL。每個記憶體柱MP包括以反及(NAND)類型串聯的記憶胞串列，而本發明不限於此。並且，溝槽LT及頂部隔離件SSLC沿著第一方向(例如Z方向)與第二方向(例如X方向)延伸，將堆疊130分隔為預定數量的區塊及子區塊(未繪示)。每個溝槽LT包括第一導電階層L1(例如多晶矽)、第二導電階層L2(例如鎢)及絕緣側壁L3(例如氧化物)，絕緣側壁L3使得第一導電階層L1及第二導電階層L2可以與鄰接的層(例如是導電層134)隔離。第一導電階層L1電性接觸於下方的底導電層CSL。頂部隔離件SSLC(例如氧化物)沿第一方向(例如Z方向)穿過堆疊130中頂部部分所對應的導電層134，以定義出串列選擇線。

在堆疊130的階梯區域SA中，導電層134具有階梯狀結構，以提供與延伸接觸件174連接的著陸區，使延伸接觸件174電性接觸於對應的導電層134。延伸接觸件174可包括字元線接觸件。

第18A~18F圖繪示依照本發明另一實施例的半導體裝置20的製造流程圖。其中，第18A~18F圖對應於第二方向(例如X方向)與第三方向(例如Y方向)所形成的平面。

半導體裝置20具有相同及類似於半導體裝置10的製程及結構，其不同之處在於，半導體裝置20還包括垂直支撐件180於階梯區域SA中。

請參照第18A圖，在形成底板120於電路板110上之後，移除預定位置的第一導電層121、第二導電層125及第三導電層129以形成複數個開口，此後將絕緣材料填充於開口中，並在階梯區SA形成複數個底部支撐件122(例如氧化物)，如第1~3圖的步驟及其相關內容所示。此外，可在階梯區域SA形成複數個孔洞180p。孔洞180p表示垂直支撐件180的預定位置，為了更清楚的區分，孔洞180p的橫截面以正方形表示，底部支撐件122的橫截面以圓形表示，然孔洞180p與底部支撐件122的橫截面的形狀並並不限於此。

請參照第18B圖，形成複數個著陸墊124及複數個放電柱126。著陸墊124及放電柱126的的結構、功能及形成步驟如第4~5圖及其相關內容所示。相鄰的著陸墊124之間藉由底部支撐件122所分開。如第18B圖所示，在本實施例中，相較於著陸墊124而言，放電柱126可更遠離於陣列區域AA。

請參照第18C圖，形成記憶體柱MP及頂部隔離件SSLC。記憶體柱MP及頂部隔離件SSLC的結構、功能及形成步驟如第7A及7B圖及其相關內容所示。

請參照第18D圖，藉由相同製程形成支撐柱152、垂直接觸件162及垂直支撐件180。支撐柱152及垂直接觸件162的結構、功能及形成步驟如第8A~10B圖及其相關內容所示。在階梯區域SA中的支撐柱152形成於著陸墊124上。垂直接觸件162沿著第一方向(例如Z方向)穿過底板120延伸至對應的導線116。位於階梯區域SA的垂直支撐件180的形成方式及結構係類似於位於週邊區域PA的垂直接觸件162的形成方式及結構。位於階梯區域SA的垂直支撐件180沿著第一方向(例如Z方向)穿過底板120延伸至對應的導線116。垂直支撐件180包括第三導電柱(未繪示)及環繞第三導電柱的第三內襯(未繪示)。在一範例中，第三導電柱(未繪示)的材料相同於第一導電柱1522及第二導電柱1622的材料。第三內襯(未繪示)的材料是介電材料。在一些範例中，第三內襯(未繪示)的材料相同於第一內襯1521及第二內襯1621的材料。第三導電柱(未繪示)電性接觸於對應的導線116。週邊區域PA中的垂直接觸件162可具有訊號傳輸的功能(例如是字元線的訊號傳輸)。階梯區域SA中的支撐柱152具有在閘極置換的製程中支撐整體結構的功能。階梯區域SA中的垂直支撐件180不但具有訊號傳輸的功能，亦具有在閘極置換的製程中支撐整體結構的功能。

請參照第18E圖，形成溝槽LT並進行閘極置換製程。溝槽LT的形成及閘極置換製程的步驟如第11A~16B圖及其相關內容所示。溝槽LT沿著第二方向(例如X方向)由陣列區域AA延伸至階梯區域SA。

請參照第18F圖，在階梯區域SA形成複數個延伸接觸件174。此後，進行後段製程。後段製程的形成方式如第17A~17B圖及其相關內容所示。

如第18F圖所示，在階梯區域SA中，放電柱126相較於支撐柱152而言更遠離於溝槽LT。例如，在階梯區域SA中，溝槽LT的端部與放電柱126的中心點之間在第二方向(例如X方向)上具有第一距離D1。溝槽LT的端部與支撐柱152(例如是最鄰近於放電柱126的支撐柱152)的中心點之間在第二方向(例如X方向)上具有第二距離D2。第一距離D1大於第二距離D2。

第19圖繪示依照本發明又一實施例的著陸墊224的剖面圖。第20A圖繪示依照本發明又一實施例的著陸墊324的上視圖，第20B圖繪示依照本發明又一實施例的著陸墊324的剖面圖。第19圖及20B圖對應於第一方向(例如Z方向)與第二方向(例如X方向)所形成的平面。第20A圖對應於第二方向(例如X方向)與第三方向(例如Y方向)所形成的平面。

請參照第19圖，著陸墊224與第6圖所示的著陸墊124的不同之處在於，著陸墊224為雙層結構，包括絕緣部分2241及導電部分2242。絕緣部分2241覆蓋導電部分2242的側壁及底部，暴露導電部分2242上表面，使得著陸墊224與下方的第三導電層129電性隔離(亦即是與後續形成的底導電層CSL電性隔離)。在本實施例中，絕緣部分2241的材料可包括氧化物，導電部分2242的材料可包括導電材料，例如鎢。著陸墊224的上表面仍為導電材料，故可如同著陸墊124提供良好的蝕刻選擇比。再者，著陸墊224的絕緣部分2241還具有降低底導電層之電阻電容延遲(RC delay)的優點。

請參照第20A及20B圖，著陸墊324包括絕緣部分3241及導電部分3242。絕緣部分3241的材料可包括氧化物，導電部分3242的材料可包括導電材料，例如鎢。著陸墊324與著陸墊224的不同之處在於，著陸墊324由第三導電層129向下延伸至第一導電層121，即著陸墊324可延伸至底導電層CSL的底部。藉此，著陸墊324可作為形成底導電層CSL的過程(如第12A即12B圖所示)中的支撐件，故可省略底部支撐件122的設置。類似地，著陸墊324可提供良好的蝕刻選擇比，並具有降低底導電層CSL之電阻電容延遲的優點。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10,20:半導體裝置 110:電路板 112:基板 114:電路結構 116:導線 118:絕緣材料 120:底板 121:第一導電層 122:底部支撐件 123:第一絕緣層 124,224,324:著陸墊 124p:頂部開口 125:第二導電層 126:放電柱 126p:貫穿開口 127:第二絕緣層 129:第三導電層 130:堆疊 130’:疊層結構 132:絕緣層 134:導電層 135:犧牲層 136:記憶體層 138:通道層 140:絕緣柱 142:焊墊 144:絕緣材料 150p:第一開口 152:支撐柱 160p:第二開口 162:垂直接觸件 172:內連線 174:延伸接觸件 176:連接件 180p:孔洞 180:垂直支撐件 1521:第一內襯 1522:第一導電柱 1621:第二內襯 1622:第二導電柱 2241,3241:絕緣部分 2242,3242:導電部分 AA:陣列區域 CSL:底導電層 DA,DB:距離 L1:第一導電階層 L2:第二導電階層 L3:絕緣側壁 MP:記憶體柱 PA:週邊區域 SA:階梯區域 SSLC:頂部隔離件 D1:第一距離 D2:第二距離

第1~17B圖繪示依照本發明一實施例的半導體裝置的製造流程圖； 第18A~18F圖繪示依照本發明另一實施例的半導體裝置的製造流程圖； 第19圖繪示依照本發明又一實施例的著陸墊的剖面圖； 第20A圖繪示依照本發明又一實施例的著陸墊的上視圖；及 第20B圖繪示依照本發明又一實施例的著陸墊的剖面圖。

10:半導體裝置 110:電路板 112:基板 114:電路結構 116:導線 118:絕緣材料 120:底板 121:第一導電層 122:底部支撐件 123:第一絕緣層 124:著陸墊 124p:頂部開口 125:第二導電層 126:放電柱 126p:貫穿開口 127:第二絕緣層 129:第三導電層 130:堆疊 130’:疊層結構 132:絕緣層 134:導電層 135:犧牲層 136:記憶體層 138:通道層 140:絕緣柱 142:焊墊 144:絕緣材料 150p:第一開口 152:支撐柱 160p:第二開口 162:垂直接觸件 172:內連線 174:延伸接觸件 176:連接件 1521:第一內襯 1522:第一導電柱 1621:第二內襯 1622:第二導電柱 AA:陣列區域 CSL:底導電層 DA,DB:距離 MP:記憶體柱 PA:週邊區域 SA:階梯區域

Claims (10)

1. 一種半導體裝置，包括： 一電路板，包括複數個電路結構及複數個導線，該些電路結構電性連接於對應的該些導線，且該電路板具有一週邊區域、一陣列區域及設置於該週邊區域與該陣列區域之間的一階梯區域； 一底板，設置於該電路板之上，且該底板包括一底導電層； 複數個著陸墊，在該階梯區域中，各該著陸墊之整個內嵌於該底導電層的至少一頂部部分中，且接觸於該底導電層； 一堆疊，設置於該底板上，該堆疊包括沿著一第一方向交替堆疊的複數個導電層與複數個絕緣層； 複數個支撐柱，在該階梯區域中沿著該第一方向穿過該堆疊並延伸至該些著陸墊；以及 複數個記憶體柱，在該陣列區域中沿著該第一方向穿過該堆疊。
2. 如請求項1所述之半導體裝置，更包括複數個垂直接觸件，該些垂直接觸件在該週邊區域中沿著該第一方向延伸且電性接觸於對應的該些導線，其中該些支撐柱與該些垂直接觸件包括相同的導電材料。
3. 如請求項1所述之半導體裝置，其中各該著陸墊具有一導電部分。
4. 如請求項3所述之半導體裝置，更包括一絕緣部分，該絕緣部分覆蓋該導電部分的側壁及底部。
5. 如請求項1所述之半導體裝置，更包括複數個放電柱，該些放電柱在該階梯區域中沿著該第一方向穿過該底導電層且電性接觸於對應的該些導線。
6. 如請求項5所述之半導體裝置，其中該些著陸墊的一頂面與該些放電柱的一頂面實質上共平面。
7. 如請求項5所述之半導體裝置，更包括至少一溝槽，該至少一溝槽沿著該第一方向穿過該堆疊，並沿著一第二方向由該陣列區域延伸至該階梯區域，該第二方向不同於該第一方向，其中， 相較於該些支撐柱而言，該些放電柱更遠離於該至少一溝槽。
8. 一種半導體裝置的製造方法，包括： 形成一電路板，該電路板包括複數個電路結構及複數個導線，該些電路結構電性連接於對應的該些導線，且該電路板具有一週邊區域、一陣列區域及及設置於該週邊區域與該陣列區域之間的一階梯區域； 形成一底板於該電路板之上，且該底板包括一底導電層； 形成複數個著陸墊，該些著陸墊在該階梯區域中整個內嵌於該底導電層的至少一頂部部分中且接觸於該底導電層； 形成一堆疊置於該底板上，該堆疊包括沿著一第一方向交替堆疊的複數個導電層與複數個絕緣層； 形成複數個支撐柱，該些支撐柱在該階梯區域中沿著該第一方向穿過該堆疊並延伸至該些著陸墊；以及 形成複數個記憶體柱，該些記憶體柱在該陣列區域中沿著該第一方向穿過該堆疊。
9. 如請求項8所述之半導體裝置的製造方法，其中該底板的形成步驟更包括： 在該第一方向上依序形成一第一導電層、一第一絕緣層、一第二導電層、一第二絕緣層及一第三導電層於該電路板上。
10. 如請求項8所述之半導體裝置的製造方法，更包括： 在該階梯區域的一第三導電層的一頂部部分中形成複數個頂部開口，該些頂部開口彼此分開；以及 將一導電材料填入該些頂部開口中，以形成該些著陸墊。

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