TWI870009B - 電容器裝置及其製造方法 - Google Patents

Abstract

一種裝置包括：第一電極；接觸第一電極的第一介面層； 位於第一介面層上的第一插入層，第一插入層以超過約70%的第一面積比具有第一斜方相(O相)區或第一單斜相(M相)區；位於第一插入層上的第一介電層，第一介電層以超過第二斜方相區的面積比及第二單斜相區的面積比的第二面積比具有四方相(T相)區；位於第一介電層上的第二插入層，第二插入層以超過約70%的第三面積比具有第三斜方相區或第三單斜相區；接觸第二插入層的第二介面層，第二介面層是與第一介面層不同的材料；以及位於第二介面層上的第二電極。

Description

電容器裝置及其製造方法

本發明的實施例是有關於一種電容器裝置及其製造方法。

半導體積體電路(integrated circuit，IC)行業已經歷指數級增長。IC材料及設計的技術進步已產生數代的IC，其中每一代相較於前一代而言皆具有更小且更複雜的電路。在IC演進的過程中，功能密度(即，每晶片面積的內連裝置的數目)已普遍增大，而幾何大小(即，可利用製作製程形成的最小組件(或線))已減小。此種縮小過程一般藉由提高生產效率及降低相關聯成本來提供有益效果。此種縮小亦已提高了處理及製造IC的複雜性。

根據至少一個實施例，一種裝置包括：第一電極；第一介面層，接觸第一電極；第一插入層，位於第一介面層上，第一插入層以超過約70%的第一面積比具有第一斜方相(O相)區或第一單斜相(M相)區；第一介電層，位於第一插入層上，第一介電層以超過第二O相區的面積比及第二M相區的面積比的第二面積比 具有四方相(T相)區；第二插入層，位於第一介電層上，第二插入層以超過約70%的第三面積比具有第三O相區或第三M相區；第二介面層，接觸第二插入層，第二介面層是與第一介面層不同的材料；以及第二電極，位於第二介面層上。

根據至少一個實施例，一種裝置包括：第一電極；第一介面層，接觸第一電極，第一介面層在第一方向上位於第一電極上方；第一插入柱，位於第一介面層上，第一插入柱以超過約70%的第一面積比具有第一斜方相(O相)區或第一單斜相(M相)區；第二插入柱，在橫向於第一方向的第二方向上鄰近於第一插入柱，第二插入柱以超過第二O相區的面積比及第二M相區的面積比的第二面積比具有四方相(T相)區；第二介面層，位於第一插入柱及第二插入柱上，第二介面層是與第一介面層不同的材料；以及第二電極，接觸第二介面層。

根據至少一個實施例，一種方法包括：形成第一導電電極；在第一導電電極上形成奈米級介電層的堆疊，包括：形成具有Hf_XZr_1-XO₂的第一插入層，X處於約0.4至約1的範圍內；以及形成具有Hf_ZZr_1-ZO₂的第二插入層，Z處於約0.4至約1的範圍內，第二插入層形成於第一插入層上；在堆疊上形成第二導電電極；以及藉由對第一導電電極、堆疊及第二導電電極進行退火，在第一插入層及第二插入層中形成斜方相(O相)區、單斜相(M相)區及四方相(T相)區。

10:IC晶片

13:第一金屬特徵

15:第二金屬特徵

85:區

100、200、200A、300、300A、400、400A、500、500A、600、600A、700、700A、800、800A:積體電容器

102:頂部電極/電極

104:底部電極/電極

106:中間電極/電極

108:第一介電層

109:第二介電層

120、122:頂部金屬特徵

130、132:RDL金屬特徵

140、142:導通孔

150:第一介電質

160:第二介電質

202:第二電極/電極

206:第一電極/電極

209:第一介電層/T相HZO層

209L:下部介電層/下部第一介電層/第一介電材料層

209U:上部介電層

210:第一IL

220:第二IL

270:第一插入層/插入層/M相第一插入層/O相第一插入層/M相插入層/O相插入層

270L:第一插入材料層

272:第二插入層/插入層/M相插入層/O相插入層

272L:第二插入材料層

474:第三插入層/插入層

610:插入柱/插入層/柱/O相插入柱/M相插入柱/O相HZO柱/M相HZO柱

620:插入柱/插入層/柱/T相插入柱/T相HZO柱

630:O相HZO

640:M相HZO

650:T相HZO

810:陷阱

900、900A:退火

1000、2000:方法

1010、1020、1030、1040、1050、1060、2010、2020、2030、2040、2050、2060:動作

X、Z:軸/方向

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1A及圖1B是根據本揭露實施例的IC裝置的一部分的示意性橫截面側視圖。

圖2A至圖8C是根據本揭露實施例的IC裝置的一部分的示意性橫截面側視圖。

圖9A至圖10F是根據本揭露各個態樣的處於製作的各個階段的IC裝置的各種實施例的視圖。

圖11及圖12是示出根據本揭露各個態樣的製作半導體裝置的方法的流程圖。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。下面闡述組件及排列方式的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中所述第一特徵與所述第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外， 本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而非自身指明所論述的各種實施例及/或配置之間的關係。

此外，為易於說明起見，可在本文中使用例如「位於…下面(beneath)」、「位於…下方(below)」、「下部的(lower)」、「位於…上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的定向外，所述空間相對性用語亦旨在囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

本揭露大體而言是有關於電子裝置，且更具體而言，是有關於包括具有混合相介電層(hybrid phase dielectric layer)的積體電容器的電子裝置。隨著先進節點中的晶片上功率密度增大，在晶片上功率輸送網路中降低負荷切換期間的電壓降變得越來越困難。高電容(capacitance，C)密度金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器結構可改善電壓降，同時維持面積效率。為了達成高的電容密度及低的洩漏，在MIM電容器結構中包括具有高的介電常數及高的帶隙的多晶四方(T相)、斜方(O相)及單斜(M相)的Zr摻雜的HfO₂(Zr-doped HfO₂，HZO)膜。

在一些MIM結構中，已採用了具有約35的介電常數εr的獨立T相HZO層來達成高的電容密度(例如，約30飛法/平方 微米(fF/μm²)至50飛法/平方微米)。然而，僅包括T相HZO層的MIM結構具有不足的時間相依介電崩潰(time-dependent dielectric breakdown，TDDB)，使得難以維持可靠性(例如，故障前平均時間(mean time to failure)或「MTTF」)超過10年。

在本揭露的實施例中，MIM結構包括插入層。本揭露實施例的MIM結構具有提高的長期可靠性，同時維持有益的電容密度。在MIM結構中設置具有斜方相或單斜相(例如，來自附加的高介電常數(k)層的O相或M相)的插入層以增大MTTF，而不會造成電容劣化的不利效果。高介電常數MIM電容器包括作為頂部電極的導電材料(conductive material，CM)、頂部介面層(interfacial layer，IL)、底部IL、位於IL之間的第一高介電常數層與作為底部電極的CM。在本揭露的實施例中，在高介電常數MIM電容器中包括新穎的插入層。第一O相或M相(來自第二高介電常數層)插入層可位於第一高介電常數層與頂部IL之間作為頂部插入層。頂部插入層由於低缺陷相(defective phase)而被用作陷阱輔助穿隧(trap-assisted tunneling，TAT)阻擋層。第二O相或M相(來自第三高介電常數層)插入層可位於第一高介電常數層與底部IL之間作為底部插入層。O相或M相插入層可僅存在於第一高介電常數層的一側上，此將在下面參照圖2A至圖3B更詳細地闡述。一些實施例包括O相柱或M相柱，此將在下面參照圖6A至圖8C更詳細地闡述。

在IL的厚度與高介電常數介電層的厚度相同的情況下， O相與T相(或者M相與T相)的混合物可增大MTTF，而不會使電容劣化。在O相奈米疊層(nanolaminated layer)或M相奈米疊層中很難產生陷阱，此會阻擋或減少IL與T相層之間的陷阱輔助穿隧(TAT)流，進而有益於MTTF。

圖1A及圖1B是根據各種實施例的IC晶片10的一部分的示意性橫截面側視圖。圖1A繪示包括積體電容器100的IC晶片10的一部分。圖1B根據各種實施例更詳細地繪示積體電容器100。

在圖1A中，示出IC晶片10的一部分。IC晶片10包括積體電容器100。積體電容器100耦合至第一金屬特徵13及第二金屬特徵15。積體電容器100可定位於IC晶片10的頂部金屬(top metal，TM)導電層上的第一介電質150中。在第一介電質150與TM導電層之間可具有第二介電質160。頂部金屬導電層可為位於IC晶片10的裝置層上的後段製程(back-end-of-line，BEOL)內連線結構的最上部金屬層。裝置層可指包括電晶體(例如奈米結構電晶體)的多層結構。奈米結構電晶體可包括場效電晶體(field effect transistor，FET)，例如鰭型FET(fin-type FET，FinFET)、奈米片FET(nanosheet FET，NSFET)、奈米線FET(nanowire FET，NWFET)、閘極全環繞FET(gate-all-around FET，GAAFET)、其組合及類似FET。前段製程(front-end-of-line，FEOL)內連線結構可包括與FET的源極、汲極及閘極結構直接接觸的接觸件及/或通孔。BEOL內連線結構可直接連接至FEOL內連線結構，或者可 經由中段製程(mid-end-of-line，MEOL)內連線結構間接連接至FEOL內連線結構。在一些實施例中，積體電容器100定位於MEOL內連線結構、BEOL內連線結構或者MEOL內連線結構及BEOL內連線結構二者中。

第一金屬特徵13及第二金屬特徵15可各自分別包括頂部金屬特徵120、122、導通孔140、142及重佈線層(redistribution layer，RDL)金屬特徵130、132。頂部金屬特徵120、122可為或包含導電材料，所述導電材料可為包括Cu、W或另一種合適的導電材料的金屬或合金。導通孔140、142可為與頂部金屬特徵120、122相同的材料。RDL金屬特徵130、132可為與頂部金屬特徵120、122及導通孔140、142相同或不同的材料。

在圖1B中，積體電容器100可為MIM電容器。在一些實施例中，積體電容器100包括底部電極104、頂部電極102以及位於頂部電極102與底部電極104之間的中間電極106。在底部電極104與中間電極106之間具有第一介電層108。在頂部電極102與中間電極106之間具有第二介電層109。

頂部電極102、底部電極104及中間電極106可為或包含導電材料，所述導電材料可為金屬、合金或導電陶瓷，例如TiN、W或其他合適的導電材料。第一介電層108及第二介電層109可為包含例如摻雜鋯的氧化鉿(HZO)等的高介電常數介電質的薄膜層。第一介電層108及第二介電層109可包括T相HZO及一或多個插入層，所述一或多個插入層包含O相及/或M相HZO，如將 在下面參照圖2A至圖8C更詳細地闡述。

如圖1B中所示，頂部電極102及底部電極104可耦合至低電壓或接地，而中間電極106可耦合至高電壓或訊號電壓。在一些實施例中，中間電極106可耦合至低電壓或接地，而頂部電極102及底部電極104可耦合至高電壓或訊號電壓。

第一介電質150可為RDL介電質，其可為聚合物、矽的氧化物或類似材料。第二介電質160可為蝕刻終止層，且可包含與第一介電質150不同的材料，其可具有與第一介電質150不同的蝕刻選擇性。在一些實施例中，第一介電質150是例如BEOL內連線結構的層間介電質(interlayer dielectric，ILD)，且可為或包含二氧化矽、摻雜碳的二氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、多孔介電材料或類似材料。第二介電質160可為由氮化矽、碳氮化矽或類似材料形成的蝕刻終止層。

圖2A及圖2B是根據各種實施例的積體電容器200、200A的示意性剖視圖。積體電容器200、200A可為圖1A及圖1B所示積體電容器100的實施例，且積體電容器200、200A的諸多特徵可相同於或相似於積體電容器100的特徵。舉例而言，積體電容器200、200A的電極202、206的材料可相同於或相似於積體電容器100的電極102、104、106的材料。

在圖2A中，積體電容器200包括第一電極206、第二電極202、第一介電層209及O相或M相第一插入層270。在一些實施例中，第一電極206是中間電極，例如中間電極106，且第二電極202是頂部電極，例如頂部電極102。在一些實施例中，第一電極206是底部電極，例如底部電極104，且第二電極是中間電極，例如中間電極106。在一些實施例中，積體電容器200僅包括兩個電極，使得第一電極206是底部電極且第二電極202是頂部電極。應理解，頂部電極是指遠離積體晶片的裝置層的電極，且底部電極是指接近積體晶片的裝置層的電極。舉例而言，底部電極可位於頂部電極與BEOL內連線結構、MEOL內連線結構、FEOL特徵、電晶體(例如，GAAFET)或類似結構之間。

第一介電層209可在諸多方面相似於第一介電層108及/或第二介電層109。第一介電層209可為或包含HZO，且可具有小於約5奈米(nanometer，nm)的厚度。在一些實施例中，第一介電層209是T相HZO。應理解，「T相」包括如下含義：層中的T相HZO的面積比大於層中的O相HZO及M相HZO中的任一者。舉例而言，作為「T相」的第一介電層209可包含約5%的M相HZO、約39%的O相HZO及約56%的T相HZO。在一些實施例中，第一介電層209具有面積比較約50%、55%、60%或另一合適的百分比大的T相HZO。在一些實施例中，在T相HZO層中，O相HZO的面積比及M相HZO的面積比中的每一者均小於約70%。

第一插入層270可為O相HZO層或M相HZO層，具有小於約5奈米的厚度，且具有面積比與第一介電層209不同的T相HZO。高介電常數介電層中的較高的電場有益於減少在長時間的電壓偏置下在HZO層中產生的陷阱。O相HZO層具有較高的電場，此有益於減少陷阱的產生。如此一來，第一插入層270可用於減少陷阱的產生，此會阻擋或減少第一介電層209中的TAT流，進而有益於增大TDDB及MTTF。M相HZO層具有與O相HZO層相似的有益性質，且可減少陷阱的產生，此有益於增大TDDB及MTTF。應理解，「O相」包括如下含義的HZO層：其中O相HZO的面積比超過約70%、60%、50%或另一合適的百分比。舉例而言，O相HZO層可包含約69%的O相HZO、約3%的M相HZO及約28%的T相HZO。應理解，「M相」包括如下含義的HZO層：其中M相HZO的面積比大於約10%、15%、20%或另一合適的百分比。一般而言，M相HZO可以較O相HZO及T相HZO低的面積比存在，且第一插入層270仍可為「M相HZO層」。舉例而言，M相HZO層可包含約13%的M相HZO、約47%的O相HZO及約40%的T相HZO。在一些實施例中，M相HZO層以超過約70%的面積比包含M相HZO。

在圖2B中，積體電容器200A在大多數方面相似於積體電容器200。在積體電容器200A中，在第一插入層270與第一電極206之間具有第一IL 210，且在第一介電層209與第二電極202之間具有第二IL 220。第一IL 210可為包含第一電極206的材料 的氧化物的薄層。舉例而言，第一IL 210可包含氧化鎢、氮氧化鈦或類似材料。第一插入層270及第一電極206可直接接觸第一IL 210。第二IL 220可為第一介電層209的氧化物，例如包括較第一介電層209的氧百分比高的氧百分比的HZO。在一些實施例中，第一IL 210是與第二IL 220不同的材料。在一些實施例中，第一IL 210及第二IL 220中的一者或兩者是介電層，所述介電層不是相應的下伏層的材料的氧化物。舉例而言，第一IL 210或第二IL 220可為介電材料，所述介電材料是或包括SiO₂、SiN、SiCN、SiC、SiOC、SiOCN、HfO₂、ZrO₂、ZrAlO_x、HfAlO_x、HfSiO_x、Al₂O₃、BN或其他合適的介電材料。

圖3A及圖3B是根據各種實施例的積體電容器300、300A的示意性剖視圖。積體電容器300、300A可為圖1A及圖1B所示積體電容器100的實施例，且積體電容器300、300A的諸多特徵可相同於或相似於積體電容器100的特徵。積體電容器300、300A可在諸多方面相似於圖2A及圖2B所示積體電容器200、200A，且積體電容器300、300A的諸多特徵可相同於或相似於積體電容器200、200A的特徵。

在圖3A中，積體電容器300包括定位於第一介電層209與第二電極202之間且具有小於約5奈米的厚度的第二插入層272。第二插入層272可直接接觸第一介電層209及第二電極202。在一些實施例中，第二插入層272藉由第二IL 220而與第二電極202分隔開，如圖3B中所繪示。第二插入層272在諸多方面相似於第 一插入層270。在一些實施例中，第二插入層272是O相HZO層或M相HZO層。在圖3B中，第二IL 220可為第二插入層272的氧化物或者包含參照圖2B闡述的材料中的一或多者的介電層。

圖4A及圖4B是根據各種實施例的積體電容器400、400A的示意性剖視圖。積體電容器400、400A可為圖1A及圖1B所示積體電容器100的實施例，且積體電容器400、400A的諸多特徵可相同於或相似於積體電容器100的特徵。積體電容器400、400A可在諸多方面相似於圖2A至圖3B所示積體電容器200、200A、300、300A，且積體電容器400、400A的諸多特徵可相同於或相似於積體電容器200、200A、300、300A的特徵。在圖4A及圖4B中，積體電容器400、400A包括第一插入層270及第二插入層272二者。相較於不包括O相或M相插入層270、272的結構而言，包括第一插入層270及第二插入層272可將MTTF增大五倍或大於五倍。

圖5A及圖5B是根據各種實施例的積體電容器500、500A的示意性剖視圖。積體電容器500、500A可為圖1A及圖1B所示積體電容器100的實施例，且積體電容器500、500A的諸多特徵可相同於或相似於積體電容器100的特徵。積體電容器500、500A可在諸多方面相似於圖2A至圖3B所示積體電容器200、200A、300、300A，且積體電容器500、500A的諸多特徵可相同於或相似於積體電容器200、200A、300、300A的特徵。在圖5A及圖5B中，積體電容器500、500A包括第一插入層270及第二插入層272 二者，且亦包括第三插入層474。在一些實施例中，如圖5A及圖5B中所繪示，第一介電層209可包括藉由第三插入層474而分隔開的上部介電層209U與下部介電層209L。上部介電層209U及下部介電層209L可薄於第一介電層209且可包含與對於第一介電層209所闡述的材料相同或相似的材料。第三插入層474可為O相HZO層或M相HZO層，且可在大多數方面相似於第一插入層270及第二插入層272。

圖6A至圖8C繪示包括插入柱610、620且視需要包括第一插入層270及/或第二插入層272的積體電容器600、600A、700、700A、800、800A。儘管在圖中未明確繪示，然而應理解，第三插入層474可包括於圖8A至圖8C所示積體電容器800、800A中。舉例而言，插入柱610、620的兩個層可在垂直方向上堆疊並彼此分隔開，其中第三插入層474位於插入柱610與插入柱620之間。

在圖6A及圖6B中，積體電容器600、600A被繪示為包括沿著水平方向(例如，圖6A及圖6B中的X軸方向)自左至右以交替順序排列的兩個O相插入柱610及兩個T相插入柱620。在一些實施例中，如圖7A及圖7B中所繪示，積體電容器700、700A可包括O相插入柱610及T相插入柱620各自多於兩個(例如，三個)。在一些實施例中，包括O相插入柱610及T相插入柱620中的一者或兩者少於兩個。在一些實施例中，O相插入柱610中的一或多者被M相插入柱620替換。插入柱610、620可在Z軸 方向上具有處於約4奈米至約20奈米的範圍內的高度。在圖6B中，第一IL 210直接接觸O相插入柱610及T相插入柱620的底表面，且第二IL 220直接接觸O相插入柱610及T相插入柱620的上表面。在一些實施例中，儘管第二IL 220與O相插入柱610及T相插入柱620交疊，但第二IL 220可為在相應的插入柱610、620之上具有實質上均勻的材料組成的連續層。舉例而言，儘管第二IL 220的區與鋯含量超過T相插入柱620的鋯含量的O相插入柱610或M相插入柱620交疊，但第二IL 220的鋯含量沿著X軸方向沿著整個第二IL 220可為實質上相同的。此乃因第二IL 220是在形成插入柱610、620的退火操作之前形成。下文參照圖9D及圖10D提供退火操作的詳細說明。

在圖8A及圖8B中，積體電容器800、800A包括插入柱610、620及插入層270、272。插入層270、272可分別位於插入柱610、620與第一電極206之間以及插入柱610、620與第二電極202之間。在一些實施例中，插入層270或插入層272被省略。

在圖6A至圖8B中，插入柱610、620被繪示為具有直的垂直側壁。在一些實施例中，不同相的HZO之間的介面不是規則的直線。在一些實施例中，在不同相的HZO之間存在梯度，例如在O相插入柱610與T相插入柱620之間存在梯度。參照圖10F闡述插入柱610、620之間的介面的實施例。

圖8C繪示圖8B所示積體電容器800A的區85。在圖8C中，TAT流由垂直方向(例如，Z軸方向)上的虛線箭頭繪示。陷 阱810存在於第一IL 210及第二IL 220以及T相插入柱620中，且在更小的程度上存在於O相(或M相)插入柱610中。在O相插入柱610及O相插入層270、272中產生較少的陷阱810，此會阻擋或減少第一IL 210及第二IL 220與T相插入柱620之間的陷阱輔助穿隧(TAT)流。包括O相插入層270、272及O相插入柱610有益於MTTF，且相對於不包括插入層270、272或插入柱610、620的積體電容器結構而言可將MTTF增大約七倍。

已參照圖2A至圖8C闡述了具有不同相(M、O及T)的HZO的各種MIM結構的積體電容器。各種插入層270、272、474、610、620可包含以不同形式(例如，奈米疊層及/或柱)進行沈積的HZO。在一些實施例中，插入層270、272、474、610、620的沈積次序及/或佈置可包括O相層與T相層及/或M相層與T相層的任何組合。舉例而言，圖5A及圖5B中的第一插入層270及第二插入層272可為O相層，且第三插入層474可為M相層。在一些實施例中，一或多個T相層直接接觸第一IL 210及第二IL 220中的一或多者。舉例而言，可省略圖5B中的第一插入層270，使得下部第一介電層209L直接接觸第一IL 210。在一些實施例中，插入層270、272、474中的一或多者可包含另一種經摻雜的氧化鉿材料，例如Hf_xSi_1-xO₂(HSO)而非Hf_xZr_1-xO(HZO)。在一些實施例中，例如插入層270、272、474等O相插入層可包括於基於ZrO₂的電容結構(例如包括ZrO₂層、Al₂O₃層及ZrO₂層的堆疊的ZAZ電容結構)中。

圖9A至圖9D及圖10A至圖10F是根據本揭露各個態樣的處於製作的各個階段的IC裝置(例如，IC晶片10)的各種實施例的視圖。圖11是示出根據本揭露各個態樣的製作半導體裝置的方法1000的流程圖。圖12是示出根據本揭露各個態樣的製作半導體裝置的方法2000的另一流程圖。可根據圖11所示方法來實行圖9A至圖9D中所示的IC裝置的製作的各個階段。可根據圖12所示方法來實行圖10A至圖10F中所示的IC裝置的製作的各個階段。圖11及圖12示出根據本揭露一或多個態樣的用於由工件形成IC裝置或IC裝置的一部分的方法1000、2000的流程圖。方法1000、2000是實例，且不旨在將本揭露限制於方法1000、2000中所明確示出的內容。可在方法1000、2000之前、期間及之後提供附加的動作，且對於所述方法的附加實施例而言，所闡述的一些動作可被替換、消除或移動。舉例而言，可省略動作1020、1040、2020及2040中的介面層的形成。出於簡潔的原因，本文中未詳細闡述所有動作。下面根據方法1000、2000的實施例結合圖9A至圖9D及圖10A至圖10F中所示的處於製作的不同階段的工件的局部立體圖及/或剖視圖來闡述方法1000、2000。為避免疑問起見，在所有附圖中，X方向垂直於Z方向。應注意，由於工件可被製作成半導體裝置，因此工件可被稱為半導體裝置，此對於上下文是有益的。為易於例示起見，參照圖2A至圖8C所示元件闡述方法1000、2000，但亦可形成與參照圖2A至圖8C所繪示及闡述的結構不同的結構。

在圖9A中，與方法1000的動作1010對應地形成第一電極206。第一電極206可形成於例如RDL介電層、ILD層或類似層等介電層中，且可為或包含鎢、氮化鈦或另一種合適的導電材料。第一電極206可藉由合適的沈積操作形成，例如藉由物理氣相沈積(physical vapor deposition，PVD)、化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似操作形成。

在圖9B中，在形成第一電極206之後，與方法1000的動作1020對應地在第一電極206上形成第一IL 210。在一些實施例中，第一IL 210是藉由將第一電極206暴露於空氣、水或含氧環境而形成的自生氧化物(native oxide)層。在一些實施例中，第一IL 210是與第一電極206的自生氧化物層不同的介電層。舉例而言，第一IL 210可包含藉由PVD、CVD或ALD形成的介電材料，所述介電材料是SiO₂、SiN、SiCN、SiC、SiOC、SiOCN、HfO₂、ZrO₂、ZrAlO_x、HfAlO_x、HfSiO_x、Al₂O₃、BN或其他合適的介電材料中的一或多者。在一些實施例中，在形成第一IL 210之前，可對第一電極206實行電漿處置。在一些實施例中，不形成第一IL 210，如圖11中的動作1020的虛線方框所指示。

在圖9C中，在形成第一IL 210之後或者在形成第一電極206之後，與方法1000的動作1030對應地在第一IL 210上或者在其間不存在介面層的情況下直接在第一電極206上形成包括第一插入材料層270L、第一介電材料層209L及第二插入材料層 272L的奈米級介電層的堆疊。第一插入材料層270L及第二插入材料層272L中的每一者可為藉由ALD形成的包含HZO的奈米級介電層，其可表達為Hf_xZr_1-xO₂或H_xZ_1-xO₂(「H」表示鉿，且「Z」表示鋯)，其中X是0與1之間的數字。當X處於約0.8至約1的範圍內時，在退火之後更大比例的HZO將形成M相HZO。當X處於約0.4至約0.6的範圍內時，在退火之後更大比例的HZO將形成O相HZO。當X處於約0至約0.3的範圍內時，在退火之後更大比例的HZO將形成T相HZO。在一些實施例中，X處於約0.4至約1的範圍內，使得在退火之後第一插入材料層270L及第二插入材料層272L分別形成作為O相HZO或M相HZO的第一插入層270及第二插入層272。

第一介電材料層209L可為包含HZO的奈米級介電層，其可表達為Hf_YZr_1-YO₂或H_YZ_1-YO₂(「H」表示鉿，且「Z」表示鋯)，其中Y是0與1之間的數字。在一些實施例中，Y不同於X。在一些實施例中，Y小於X。在一些實施例中，Y處於約0至約0.3的範圍內，使得在退火之後第一介電材料層209L形成作為T相HZO的第一介電層209。

在形成奈米級介電層的堆疊之後，與方法1000的動作1040及1050對應地視需要形成第二IL 220及第二電極202。第二IL 220可為藉由將第二插入材料層272L暴露於空氣、水或含氧環境而形成的自生氧化物層。在一些實施例中，第二IL 220是與第二插入材料層272L的自生氧化物層不同的介電層。舉例而言，第 二IL 220可包含藉由PVD、CVD或ALD形成的介電材料，所述介電材料是SiO₂、SiN、SiCN、SiC、SiOC、SiOCN、HfO₂、ZrO₂、ZrAlO_x、HfAlO_x、HfSiO_x、Al₂O₃、BN或其他合適的介電材料中的一或多者。在一些實施例中，在形成第二IL 220之前，對第二插入材料層272L實行電漿處置。在一些實施例中，不形成第二IL 220，如圖11中動作1040的虛線方框所指示。

在形成第二IL 220或第二插入材料層272L之後，形成第二電極202。在一些實施例中，在形成第二電極202之前，在第二IL 220或第二插入材料層272L上形成介電層。可藉由合適的蝕刻操作對介電層進行圖案化以形成開口。然後，可在開口中的一者中形成第二電極202。第二電極202可為藉由PVD、CVD、ALD或類似操作進行沈積的W、TiN或另一種合適的導電材料。

在圖9D中，在形成奈米級介電層的堆疊、視需要形成第二IL 220及第二電極202之後，與方法1000的動作1060對應地藉由對圖9C所示結構進行退火900來形成O相層及/或M相層以及T相層。在一些實施例中，藉由退火來自第一插入材料層270L形成第一插入層270，藉由退火來自第二插入材料層272L形成第二插入層272，且藉由退火來自第一介電材料層209L形成第一介電層209。第一插入層270及第二插入層272可為O相HZO層及/或M相HZO層。第一介電層209可為T相HZO層。退火可在約200攝氏度至約400攝氏度的溫度下實行達約幾分鐘至約幾小時的持續時間。在退火之後，O相HZO層、M相HZO層及T相HZO 層中的每一者可包括O相HZO、M相HZO及T相HZO的一或多個區。在O相HZO層中，O相HZO的含量(例如，面積比)可大於70%。在M相HZO層中，M相HZO的含量可大於70%。在T相HZO層中，O相HZO的含量及M相HZO的含量中的每一者可小於70%。

圖10A至圖10F是根據各種實施例的處於製作的各個階段的半導體裝置(例如積體電路)的示意性剖視圖。

在圖10A中，與方法2000的動作2010對應地形成第一電極206。第一電極206可形成於例如RDL介電層、ILD層或類似層等介電層中，且可為或包含鎢、氮化鈦或另一種合適的導電材料。第一電極206可藉由合適的沈積操作形成，例如藉由PVD、CVD、ALD或類似操作形成。

在圖10B中，在形成第一電極206之後，與方法2000的動作2020對應地在第一電極206上形成第一IL 210。在一些實施例中，第一IL 210是藉由將第一電極206暴露於空氣、水或含氧環境而形成的自生氧化物層。在一些實施例中，第一IL 210是與第一電極206的自生氧化物層不同的介電層。舉例而言，第一IL 210可包含藉由PVD、CVD或ALD形成的介電材料，所述介電材料是SiO₂、SiN、SiCN、SiC、SiOC、SiOCN、HfO₂、ZrO₂、ZrAlO_x、HfAlO_x、HfSiO_x、Al₂O₃、BN或其他合適的介電材料中的一或多者。在一些實施例中，在形成第一IL 210之前，可對第一電極206實行電漿處置。在一些實施例中，不形成第一IL 210，如圖12中 的動作2020的虛線方框所指示。

在圖10C中，在形成第一IL 210之後或者在形成第一電極206之後，與方法2000的動作2030對應地在第一IL 210上或者在其間不存在介面層的情況下直接在第一電極206上形成包括第一插入材料層270L及第二插入材料層272L的奈米級介電層的堆疊。第一插入材料層270L及第二插入材料層272L中的每一者可為藉由ALD形成的包含HZO的奈米級介電層，其可表達為Hf_xZr_1-xO₂或H_xZ_1-xO₂(「H」表示鉿，且「Z」表示鋯)，其中X是0與1之間的數字。當X處於約0.8至約1的範圍內時，在退火之後更大比例的HZO將形成M相HZO。當X處於約0.4至約0.6的範圍內時，在退火之後更大比例的HZO將形成O相HZO。當X處於約0至約0.3的範圍內時，在退火之後更大比例的HZO將形成T相HZO。在一些實施例中，X處於約0.4至約1的範圍內，使得第一插入材料層270L及第二插入材料層272L藉由退火形成O相(或M相)插入柱610及T相插入柱620。當形成插入柱610、620時，可不存在第一介電材料層209L。

在形成奈米級介電層的堆疊之後，與方法2000的動作2040及2050對應地視需要形成第二IL 220及第二電極202。第二IL 220可為藉由將第二插入材料層272L暴露於空氣、水或含氧環境而形成的自生氧化物層。在一些實施例中，第二IL 220是與第二插入材料層272L的自生氧化物層不同的介電層。舉例而言，第二IL 220可包含藉由PVD、CVD或ALD形成的介電材料，所述 介電材料是SiO₂、SiN、SiCN、SiC、SiOC、SiOCN、HfO₂、ZrO₂、ZrAlO_x、HfAlO_x、HfSiO_x、Al₂O₃、BN或其他合適的介電材料中的一或多者。在一些實施例中，在形成第二IL 220之前，對第二插入材料層272L實行電漿處置。在一些實施例中，不形成第二IL 220，如圖12中的動作2040的虛線方框所指示。

在形成第二IL 220或第二插入材料層272L之後，形成第二電極202。在一些實施例中，在形成第二電極202之前，在第二IL 220或第二插入材料層272L上形成介電層。可藉由合適的蝕刻操作對介電層進行圖案化以形成開口。然後，可在開口中的一者中形成第二電極202。第二電極202可為藉由PVD、CVD、ALD或類似操作進行沈積的W、TiN或另一種合適的導電材料。

在圖10D及圖10E中，在形成奈米級介電層的堆疊、視需要形成第二IL 220及第二電極202之後，與方法2000的動作2060對應地藉由對圖10C所示結構進行退火900A來形成O相及/或M相插入柱以及T相插入柱。退火可在約200攝氏度至約400攝氏度的溫度下實行達約幾分鐘至約幾小時的持續時間。所得結構如圖10E所示。插入柱610、620沿著Z軸方向的厚度可處於約4奈米至約20奈米的範圍內。在一些實施例中，所述厚度小於4奈米或大於20奈米。

如圖10F所示，在退火之後，O相HZO柱610(或M相HZO柱610)及T相HZO柱620中的每一者可包括O相HZO 630、M相HZO 640及T相HZO 650的一或多個區。在O相HZO 柱610中，O相HZO 630的含量(例如，面積比)可大於70%。在M相HZO柱610中，M相HZO 640的含量可大於70%。在T相HZO柱620中，O相HZO 630的含量及M相HZO 640的含量中的每一者可小於70%。圖10E繪示柱610、620的形狀中的不同相的HZO，然而在一些實施例中，相鄰的插入柱610、620之間的介面可能不是規則的直線。

在一些實施例中，可藉由穿隧電子顯微鏡(tunneling electron microscopy，TEM)來觀察位於不同相的HZO之間的介面，且可藉由進動電子衍射(precession electron diffraction，PED)來分析不同相的HZO的分佈(例如，面積比)。舉例而言，可藉由TEM粗略地偵測不同相的HZO，然後可藉由PED詳細地將不同相的HZO解耦合。

參照圖1A至圖10F，積體電容器被闡述為形成於RDL層、BEOL內連線層或MEOL內連線層中的MIM電容器。在一些實施例中，積體電容器可形成於其他結構中，例如形成於鐵電FET(ferroelectric FET，FeFET)或鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)單元中。舉例而言，插入層可定位於半導體鰭與FeFET的閘極結構之間，或者可定位於兩個金屬層之間的FRAM的汲極磊晶區上方。

實施例可提供諸多優點。包括插入層270、272、插入柱610、620或者插入層270、272及插入柱610、620二者會減少或阻擋T相HZO層209及/或T相插入柱620中的陷阱的產生，此 極大地增大了積體電容器的TDDB及MTTF，同時維持電容密度。

根據至少一個實施例，一種裝置包括：第一電極；第一介面層，接觸第一電極；第一插入層，位於第一介面層上，第一插入層以超過約70%的第一面積比具有第一斜方相(O相)區或第一單斜相(M相)區；第一介電層，位於第一插入層上，第一介電層以超過第二O相區的面積比及第二M相區的面積比的第二面積比具有四方相(T相)區；第二插入層，位於第一介電層上，第二插入層以超過約70%的第三面積比具有第三O相區或第三M相區；第二介面層，接觸第二插入層，第二介面層是與第一介面層不同的材料；以及第二電極，位於第二介面層上。在一些實施例中，第一插入層包含摻雜鋯的氧化鉿(HZO)，第一介電層包含摻雜鋯的氧化鉿且第二插入層包含摻雜鋯的氧化鉿。在一些實施例中，第一插入層包含摻雜矽的氧化鉿(HSO)，第一介電層包含摻雜矽的氧化鉿且第二插入層包含摻雜矽的氧化鉿。在一些實施例中，第一插入層、第二插入層及第一介電層中的每一者具有小於約5奈米的厚度。在一些實施例中，第二介電層位於第一介電層與第二插入層之間，第二介電層以超過第四斜方相區的面積比及第四單斜相區的面積比的第四面積比具有第二四方相區；第三插入層位於第一介電層與第二介電層之間，第三插入層以超過約70%的第五面積比具有第五斜方相區或第五單斜相區。在一些實施例中，第三插入層是斜方相層及單斜相層中的一者，而第一插入層及第二插入層是斜方相層及單斜相層中的另一者。

根據至少一個實施例，一種裝置包括：第一電極；第一介面層，接觸第一電極，第一介面層在第一方向上位於第一電極上方；第一插入柱，位於第一介面層上，第一插入柱以超過約70%的第一面積比具有第一斜方相(O相)區或第一單斜相(M相)區；第二插入柱，在橫向於第一方向的第二方向上鄰近於第一插入柱，第二插入柱以超過第二O相區的面積比及第二M相區的面積比的第二面積比具有四方相(T相)區；第二介面層，位於第一插入柱及第二插入柱上，第二介面層是與第一介面層不同的材料；以及第二電極，接觸第二介面層。在一些實施例中，第一插入層位於第一插入柱及第二插入柱與第一介面層之間。在一些實施例中，第二插入層位於第一插入柱及第二插入柱與第二介面層之間。在一些實施例中，第三插入柱位於第一介面層上，第三插入柱以超過約70%的第三面積比具有第三斜方相(O相)區或第三單斜相(M相)區，第二插入柱位於第一插入柱與第三插入柱之間。在一些實施例中，第一插入柱是斜方相柱及單斜相柱中的一者，而第三插入柱是斜方相柱及單斜相柱中的另一者。在一些實施例中，第一插入柱在第一方向上的厚度及第二插入柱在第一方向上的厚度處於約4奈米至約20奈米的範圍內。在一些實施例中，第一插入柱的側壁與第二插入柱的側壁之間的介面包含面積比在第二方向上自第一插入柱朝第二插入柱減小的斜方相摻雜鋯的氧化鉿(HZO)。

根據至少一個實施例，一種方法包括：形成第一導電電極；在第一導電電極上形成奈米級介電層的堆疊，包括：形成具有 Hf_XZr_1-XO₂的第一插入層，X處於約0.4至約1的範圍內；以及形成具有Hf_ZZr_1-ZO₂的第二插入層，Z處於約0.4至約1的範圍內，第二插入層形成於第一插入層上；在堆疊上形成第二導電電極；以及藉由對第一導電電極、堆疊及第二導電電極進行退火，在第一插入層及第二插入層中形成斜方相(O相)區、單斜相(M相)區及四方相(T相)區。在一些實施例中，在形成堆疊之前在第一導電電極上形成第一介面層；在形成第二導電電極之前在堆疊上形成第二介面層。在一些實施例中，第一插入層直接形成於第一導電電極上，且第二導電電極直接形成於第二插入層上。在一些實施例中，形成具有Hf_YZr_1-YO₂的第一介電層，Y小於約0.3，第一介電層是在形成第二插入層之前形成於第一插入層上。在一些實施例中，在第一插入層及第二插入層中形成斜方相區、單斜相區及四方相區會形成第一插入柱及與第一插入柱鄰近的第二插入柱，第二插入柱具有與第一插入柱不同面積比的四方相區。在一些實施例中，X不同於Z。在一些實施例中，形成第一插入層包括藉由原子層沈積將第一摻雜鋯的氧化鉿層形成至小於約5奈米的厚度；形成第二插入層包括藉由原子層沈積將第二摻雜鋯的氧化鉿層形成至小於約5奈米的厚度。

上文概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施 例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中對其作出各種改變、替代及變更。

10:IC晶片

13:第一金屬特徵

15:第二金屬特徵

100:積體電容器

102:頂部電極/電極

104:底部電極/電極

106:中間電極/電極

108:第一介電層

109:第二介電層

120、122:頂部金屬特徵

130、132:RDL金屬特徵

140、142:導通孔

150:第一介電質

160:第二介電質

X、Z:軸/方向

Claims (8)

1. 一種電容器裝置，包括：第一電極；第一介面層，接觸所述第一電極；第一插入層，位於所述第一介面層上，所述第一插入層以超過約70%的第一面積比具有第一斜方相區或第一單斜相區；第一介電層，位於所述第一插入層上，且該第一介電層具有第二斜方相區、第二單斜相區以及第一四方相區，其中所述第一介電層以超過所述第二斜方相區的面積比及所述第二單斜相區的面積比的第二面積比具有所述第一四方相區；第二插入層，位於所述第一介電層上，所述第二插入層以超過約70%的第三面積比具有第三斜方相區或第三單斜相區；第二介面層，接觸所述第二插入層，所述第二介面層是與所述第一介面層不同的材料；以及第二電極，位於所述第二介面層上。
2. 如請求項1所述的電容器裝置，其中所述第一插入層包含摻雜鋯的氧化鉿，所述第一介電層包含摻雜鋯的氧化鉿且所述第二插入層包含摻雜鋯的氧化鉿。
3. 如請求項1所述的電容器裝置，其中所述第一插入層包含摻雜矽的氧化鉿，所述第一介電層包含摻雜矽的氧化鉿且所述第二插入層包含摻雜矽的氧化鉿。
4. 如請求項1所述的電容器裝置，更包括： 第二介電層，位於所述第一介電層與所述第二插入層之間，所述第二介電層具有第四斜方相區、第四單斜相區以及第二四方相區，且所述第二介電層以超過所述第四斜方相區的面積比及所述第四單斜相區的面積比的第四面積比具有所述第二四方相區；以及第三插入層，位於所述第一介電層與所述第二介電層之間，所述第三插入層以超過約70%的第五面積比具有第五斜方相區或第五單斜相區。
5. 一種電容器裝置，包括：第一電極；第一介面層，接觸所述第一電極，所述第一介面層在第一方向上位於所述第一電極上方；第一插入柱，位於所述第一介面層上，所述第一插入柱以超過約70%的第一面積比具有第一斜方相區或第一單斜相區；第二插入柱，在橫向於所述第一方向的第二方向上鄰近於所述第一插入柱，所述第二插入柱具有第二斜方相區、第二單斜相區以及四方相區，且所述第二插入柱以超過所述第二斜方相區的面積比及所述第二單斜相區的面積比的第二面積比具有所述四方相區；第二介面層，位於所述第一插入柱及所述第二插入柱上，所述第二介面層是與所述第一介面層不同的材料；以及第二電極，接觸所述第二介面層。
6. 如請求項5所述的電容器裝置，更包括：第一插入層，位於所述第一插入柱及所述第二插入柱與所述第一介面層之間。
7. 如請求項5所述的電容器裝置，其中所述第一插入柱的側壁與所述第二插入柱的側壁之間的介面包含面積比在所述第二方向上自所述第一插入柱朝所述第二插入柱減小的斜方相摻雜鋯的氧化鉿。
8. 一種電容器的製造方法，包括：形成第一電極；形成第一介面層在所述第一電極上；形成具有Hf_XZr_1-XO₂的第一插入層在所述第一介面層上，其中X處於約0.4至約1的範圍內；形成具有Hf_YZr_1-YO₂的第一介電層在所述第一插入層上，其中Y小於約0.3；以及形成具有Hf_ZZ_r1-ZO₂的第二插入層在所述第一介電層上，其中Z處於約0.4至約1的範圍內；形成第二介面層在所述第二插入層上；在所述第二介面層上形成第二電極；以及對所述第一電極、所述第一介面層、所述第一插入層、所述第一介電層、所述第二插入層、所述第二介面層及所述第二電極進行退火，以獲得如請求項1所述的電容器裝置。

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