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TWI843993B - 包含記憶體單元的積體電路晶片及其製造方法 - Google Patents

包含記憶體單元的積體電路晶片及其製造方法 Download PDF

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TWI843993B
TWI843993B TW111108875A TW111108875A TWI843993B TW I843993 B TWI843993 B TW I843993B TW 111108875 A TW111108875 A TW 111108875A TW 111108875 A TW111108875 A TW 111108875A TW I843993 B TWI843993 B TW I843993B
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ferroelectric
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陳姿妤
石昇弘
張富宸
涂國基
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台灣積體電路製造股份有限公司
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Abstract

本揭露的各種實施例針對一種記憶體單元，其中界面層在鐵電層的底部上、底部電極與鐵電層之間。界面層係與底部電極及鐵電層不同的材料，且與底部電極的頂表面相比，界面層的頂表面具有高紋理均勻性。舉例而言，界面層可係介電質、金屬氧化物、或金屬，其為：(1)非晶態；(2)單晶；(3)晶粒尺寸變化小的晶體；(4)高百分數的共用共同取向之晶粒的晶體；(5)高百分數的具有小晶粒尺寸之晶粒的晶體；或6)上述之任何組合。已認識到，此類材料導致界面層的頂表面處的高紋理均勻性。

Description

包含記憶體單元的積體電路晶片及其製造方法
本揭露關於一種包含記憶體單元的積體電路晶片及其製造方法。
許多現代電子裝置包括非揮發性記憶體。非揮發性記憶體係一種能夠在斷電時儲存資料的電子記憶體。下一代非揮發性記憶體的有前途候選者包括鐵電隨機存取記憶體(ferroelectric random-access memory，FeRAM)。FeRAM具有相對簡單的結構，且與互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)邏輯製造製程相容。
根據本揭露的一些實施例，一種包括記憶體單元的積體電路晶片，其中記憶體單元包括：底部電極；覆蓋底部電極的鐵電層；覆蓋鐵電層的頂部電極；及位於鐵電層與底部電極之間的第一界面層，其中第一界面層的頂表面比底部電極的頂表面具有更高紋理均勻性，以增強鐵電層的殘餘極化。
根據本揭露的一些實施例，一種包括記憶體單元的積體電路晶片，其中記憶體單元包括：底部電極；覆蓋底部電極的鐵電層；覆蓋鐵電層的頂部電極；及第一界面層，在鐵電層與底部電極之間並直接接觸鐵電層及底部電極，其中第一界面層係非晶態材料、單晶材料、或第一界面層中大多數晶粒共用共同取向及/或具有小於約1奈米的晶粒尺寸的結晶材料。
根據本揭露的一些實施例，一種包含記憶體單元的積體電路晶片之製造方法，包括：在基板上方沉積底部電極層；在底部電極層上方沉積第一界面層；覆蓋第一界面層且直接在其上沉積鐵電層；覆蓋鐵電層沉積頂部電極層；及圖案化底部電極層及頂部電極層、第一界面層、及鐵電層以形成記憶體單元；其中，第一界面層的頂表面具有比底部電極層的頂表面更大的紋理均勻性。
100:橫截面圖
102:記憶體單元
104:界面層
104b:底部界面層
104g1:群組1界面層
104g2:群組2界面層
104t:頂部界面層
106:鐵電層
108:底部電極
108l:底部電極層
110:頂部電極
110l:頂部電極層
112:頂表面
114:頂表面
200A~200B:橫截面圖
300:橫截面圖
400A~400D:橫截面圖
500:橫截面圖
502:界面鐵電對
600:橫截面圖
700A~700B:橫截面圖
702:互連結構
704b:底部電極線
704t:頂部電極線
706:連通柱
706b:BEVA
706t:TEVA
708:BEVA阻障層
710:BEVA主體
712:硬遮罩
712l:硬遮罩層
714:第一共同側壁
716:第二共同側壁
718:側壁間隔結構
720:IMD層
720a:第一IMD層
720b:第二IMD層
720c:第三IMD層
722:第一蝕刻終止層
724:第二蝕刻終止層
726:緩衝層
800A~800C:橫截面圖
900:橫截面圖
1102:1T1C單元
1104:汲極區
1106:汲極側導電路徑
1108:基板
1110:溝槽隔離結構
1112:存取電晶體
1114:ILD層
1116:周邊區域
1118:周邊裝置
1120:源極/汲極區
1122:閘電極
1124:閘極介電層
1128:源極區
1130:閘極介電層
1132:閘電極
1318:接觸蝕刻終止層
1302:FeFET
1304:源極/汲極區
1306:通道區域
1308:閘極介電層
1310:懸浮閘電極
1312:頂部閘電極
1314:硬遮罩
1316:側壁間隔結構
1000A~1000E:橫截面圖
1100A~1100B:橫截面圖
1200~2600:橫截面圖
2402:通孔開口
2502:導線開口
2700:方塊圖
2702~2718:操作
2800~4000:橫截面圖
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖圖示記憶體單元的一些實施例的橫截面圖，其中具有高紋理均勻性的界面層在鐵電層的底部上。
第2A圖及第2B圖圖示第1圖中記憶體單元的一些實施例的橫截面圖，其中界面層的材料類型不同。
第3圖圖示第1圖中記憶體單元的一些替代實施例的橫截面圖，其中額外界面層在鐵電層的頂部上。
第4A圖至第4D圖圖示第3圖中記憶體單元的一些實施例的橫截面圖，其中界面層的材料類型係變化的。
第5圖圖示第1圖中記憶體單元的一些替代實施例的橫截面圖，其中具有高紋理均勻性的界面層與鐵電層交替堆疊。
第6圖圖示第5圖中記憶體單元的一些替代實施例的橫截面圖，其中額外界面層在鐵電層中最頂鐵電層的頂部上。
第7A圖及第7B圖圖示第1圖中記憶體單元的一些實施例的各種視圖，其中記憶體單元整合至積體電路(integrated circuit，IC)晶片的互連結構中。
第8A圖至第8C圖圖示第7A圖中記憶體單元的一些替代實施例的橫截面圖，其中記憶體單元的佈局係變化的。
第9圖圖示第7A圖中記憶體單元的一些替代實施例的橫截面圖，其中額外界面層在如第3圖中的鐵電層的頂部上。
第10A圖至第10E圖圖示第9圖的記憶體單元的一些替代實施例的橫截面圖，其中記憶體單元的佈局係變化的。
第11A圖及第11B圖圖示IC晶片的一些實施例的橫截面圖，IC晶片包含整合至單獨一電晶體一電容器(one-transistor one-capacitor，1T1C)單元中並如第7A圖中組態的記憶體單元。
第12圖圖示第11A圖及第11B圖的IC晶片的一些實施 例的頂部佈局圖。
第13圖圖示包含鐵電場效電晶體(ferroelectric field-effect transistor，FeFET)的IC晶片的一些實施例的橫截面圖，其中具有高紋理均勻性的界面層在鐵電層的底部上。
第14圖至第26圖圖示用於形成IC晶片的方法的一些實施例的一系列橫截面圖，IC晶片包含整合至單獨1T1C單元中的記憶體單元，且其中具有高紋理均勻性的界面層在鐵電層的底部上。
第27圖圖示第14圖至第26圖的方法的一些實施例之方塊圖。
第28圖及第29圖圖示第14圖至第26圖的方法的一些第一替代實施例的一系列橫截面圖。
第30圖至第32圖圖示第14圖至第26圖的方法的一些第二替代實施例的一系列橫截面圖。
第33圖至第35圖圖示第14圖至第26圖的方法的一些第三替代實施例的一系列橫截面圖。
第36圖至第40圖圖示第14圖至第26圖的方法的一些第四替代實施例的一系列橫截面圖。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形 成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的設備在使用或操作時的不同定向。設備可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。
積體電路(integrated circuit，IC)晶片可包含IC晶片的互連結構中的記憶體單元。記憶體單元可包含底部電極、覆蓋底部電極的鐵電層、及覆蓋鐵電層的頂部電極。互連結構可包含下伏記憶體單元的底部電極導線、覆蓋記憶體單元的頂部電極導線、及分別自底部電極導線及頂部電極導線延伸至底部電極及頂部電極的通孔。
記憶體單元的一個挑戰係，底部電極的頂表面可具有低紋理均勻性。由於鐵電層形成於底部電極的頂表面上，故低紋理均勻性可導致鐵電層性質的高度變化及退化。舉例而言，殘餘極化可具有高度變化，由此，批量製造產率 可係低的。作為另一實例，殘餘極化可能退化，由此，讀取操作可能容易失敗。此外，具有小佔地面積的記憶體單元可比具有大佔地面積的類似記憶體單元具有更低的紋理均勻性。小佔地面積可例如係跨越小於或等於約0.25平方微米或某個其他適合值之面積的佔地面積。因此，隨著電子裝置的小型化，記憶體單元變得越來越小，低紋理均勻性可能成為越來越大的挑戰。
本揭露的各種實施例針對一種記憶體單元，其中界面層在鐵電層的底部上、底部電極與鐵電層之間。界面層係與底部電極及鐵電層不同的材料，且與底部電極的頂表面相比，界面層的頂表面具有高紋理均勻性。舉例而言，界面層可係介電質、金屬氧化物、或金屬，其為：(1)非晶態；(2)單晶；(3)晶粒尺寸變化小的晶體；(4)高百分數的共用共同取向之晶粒的晶體；(5)高百分數的具有小晶粒尺寸之晶粒的晶體；或6)上述之任何組合。已認識到，此類材料導致界面層的頂表面處的高紋理均勻性。儘管上文列舉用於界面層的上述材料，但其他適合的材料亦係可接受的。
由於界面層可係介電質、金屬氧化物、或非晶體或結晶金屬，故界面層可整合至嵌入式記憶體結構及製程中，而不必擔心界面層造成有害污染。由於鐵電層形成於底部電極的頂表面上，且由於頂表面具有高紋理均勻性，故鐵電層的性質可增強及/或具有高均勻性。舉例而言，殘餘極化可具有高均勻性，由此，批量製造產率可係低的。作為 另一實例，殘餘極化可增強，由此，讀取操作可不太容易失敗。此外，高均勻性可致能記憶體單元的改善之規模縮小。
參考第1圖，提供記憶體單元102的一些實施例的橫截面圖100，其中具有高紋理均勻性的界面層104在鐵電層106的底部上。舉例而言，記憶體單元102可係金屬-鐵電-金屬(metal-ferroelectric-metal，MFM)單元、鐵電電容器、鐵電穿隧接面(ferroelectric tunnel junction，FTJ)、適合於資料儲存的一些其他結構、或上述之任何組合。
界面層104覆蓋底部電極108，鐵電層106覆蓋界面層104，且頂部電極110覆蓋鐵電層106。界面層104係與鐵電層106及底部電極108不同的材料，且在底部電極108的頂表面112處直接接觸底部電極108。鐵電層106具有殘餘極化，並在界面層104的頂表面114處直接接觸界面層104。
底部電極108及界面層104的頂表面112、114分別且相對地具有低紋理均勻性及高紋理均勻性。換言之，與底部電極108的頂表面112相比，界面層104的頂表面114具有更高紋理均勻性。紋理可例如對應於表面在敷設、粗糙度、波紋度、其他適合參數(多個)、或上述之任何組合方面與完全平坦平面的偏離。
已認識到，在具有高紋理均勻性而非低紋理均勻性的表面上形成鐵電層106增強及/或增加鐵電層106的性 質均勻性。此類性質的非限制性實例包括殘餘極化、晶體品質、表面粗糙度、紋理、其他適合性質、或上述之任何組合。因此，由於鐵電層106形成於界面層104的頂表面114上而非底部電極108的頂表面112上，故鐵電層106的性質可增強及/或具有高均勻性。舉例而言，鐵電層106的殘餘極化可具有高均勻性，由此，批量製造產率可係低的。作為另一實例，鐵電層106的殘餘極化可增強(例如，增大)，由此，讀取操作可不太容易失敗。若省略界面層104，且鐵電層106形成於底部電極108的頂表面112上，則鐵電層106的性質可退化及/或具有低均勻性。
在一些實施例中，記憶體單元102批量形成於晶圓及/或許多晶圓上。此外，鐵電層106的殘餘極化或一些其他適合性質係在分佈於晶圓及/或許多晶圓上的記憶體單元102的多個實例處量測的。在至少一些此類實施例中，由於界面層104的頂表面114處的高紋理均勻性，故量測具有低變化(例如，高均勻性)。變化可例如由(MAX-MIN)/(2xAVG)*100判定，其中MAX對應於最大量測值，MIN對應於最小量測值，且AVG對應於量測平均值。低變化可例如係小於約10%、5%、或一些其他適合值的變化。
由於鐵電層106的性質可增強及/或具有高均勻性，故記憶體單元102可比其他方式更多地縮小規模。舉例而言，記憶體單元102可縮小規模，使得鐵電層106具有小於約0.25平方微米或某個其他適合值的小面積。佔地 面積可例如對應於鐵電層106在底部電極108的頂表面112上的二維(two-dimensional，2D)投影。在一些實施例中，2D投影具有與鐵電層106的頂表面及/或鐵電層106的底表面相同的面積。
如上所述，紋理可例如對應於表面在敷設、粗糙度、波紋度、其他適合參數(多個)、或上述之任何組合方面與完全平坦平面的偏離。敷設可例如指主要表面圖案之方向。粗糙度可例如指表面的間隔不規則性的量測值。波紋度參數可例如指粗糙度覆蓋表面的間隔不規則性的量測值。與粗糙度的不規則性相比，波紋度的不規則性更大，且具有更大間距。
在一些實施例中，分別使用干涉術、原子力顯微術(atomic force microscopy，AFP)、一些其他適合的方法、或上述之任何組合量測底部電極108的頂表面112及界面層104的頂表面114處的紋理，及/或使用輪廓儀或一些其他適合的工具量測。在一些實施例中，在形成界面層104之前，如上所述量測底部電極108的頂表面112處的紋理，及/或在形成鐵電層106之前，如上所述量測界面層104的頂表面114處的紋理。
在一些實施例中，分別在底部電極108的頂表面112及界面層104的頂表面114處的紋理藉由一個、兩個、三個、或更多個紋理參數來量化。此類紋理參數可例如包括算術平均偏差/平均粗糙度(例如，Ra)、均方根粗糙度(例如，Rq)、平均波紋度(例如，Wa)、總波紋度(例 如，Wt)、波紋間距(例如，Wsm)、一些其他適合的參數(多個)、或上述之任何組合。在使用多個紋理參數量化紋理的程度上，紋理參數可藉由平均函數、加權平均函數、或一些其他適合函數組合成單一數量。
在一些實施例中，一組量測值的變化係判定為(MAX-MIN)/(2xAVG)*100的百分數，其中MAX對應於最大量測值，MIN對應於最小量測值，且AVG對應於量測平均值。此外，在一些實施例中，一組量測值的均勻性係判定為100%-VARIATION(變化)的百分數，其中VARIATION(變化)如上所述判定。舉例而言，若VARIATION(變化)為5%，均勻性可為95%。因此，在一些實施例中，表面(例如，底部電極的頂表面112或界面層104的頂表面114)的紋理變化及/或均勻性可如上所述自量化表面紋理的一組量測值判定。
在一些實施例中，底部電極108的頂表面112處的紋理變化或均勻性，以及界面層104的頂表面114處的紋理變化或均勻性各個如上所述自一組量測值判定，該組量測值係藉由量測分佈於頂表面112、114上的多個不同位置處的紋理而判定的。在一些實施例中，記憶體單元102在晶圓及/或許多晶圓上批量形成。此外，底部電極108的頂表面112處的紋理變化或均勻性及頂表面114處的紋理變化或均勻性各個如上所述自一組量測值判定，該組量測值係藉由量測分佈於晶圓及/或許多晶圓上的記憶體單元102的多個實例處的頂表面112、114的紋理來判定 的。
在一些實施例中，分別在底部電極108的頂表面112及界面層104的頂表面114處的紋理係使用平均粗糙度(例如，Ra)來量化。舉例而言，第一組平均粗糙度量測值可在均勻分佈於底部電極108的頂表面112上的多個位置處量測，而第二組平均粗糙度量測值可在均勻分佈於界面層104的頂表面114上的多個位置處量測。在一些實施例中，由於界面層104的頂表面114處的高紋理均勻性，第二組量測的平均值可小於第一組量測的平均值。此外，第二組量測值的變化可小於第一組量測值的變化。換言之，第二組的均勻性可比第一組的均勻性更高。
在一些實施例中，界面層104係或包含：(1)非晶態介電質；(2)非晶態金屬氧化物；(3)非晶態金屬；(4)一些其他適合的材料；或(5)或上述之任何組合。舉例而言，非晶態金屬可限於或基本由一或多個金屬元素組成。非晶態介電質可係、或可不係、或包含金屬氧化物，且可包含、或不包含氧化物。已認識到，界面層104的非晶態性可導致界面層104的頂表面114處的高紋理均勻性。
在其他實施例中，界面層104係或包含：(1)結晶介電質；(2)結晶金屬氧化物；(3)結晶金屬；(4)一些其他適合的材料(多個)；或(5)或上述之任何組合。舉例而言，結晶金屬可限於或基本由一或多個金屬元素組成。結晶介電質可係、或可不係、或包含金屬氧化物，且可包含、或不包含氧化物。
在界面層104為結晶介電質、結晶金屬氧化物、或結晶金屬的一些實施例中，界面層：(1)為單晶；(2)具有低晶粒尺寸變化；(3)具有高百分數的共用共同取向之晶粒；(4)具有高百分數的具有小晶粒尺寸之晶粒；或(5)係/具有上述之任何組合。已認識到，此類結晶性質可導致界面層104的頂表面114處的高紋理均勻性。在至少一些實施例中，性質(1)至(4)在提高紋理均勻性方面自最有效至最不有效排序。
晶粒尺寸變化可例如判定為(MAX-MIN)/(2xAVG)*100，其中MAX對應於最大晶粒尺寸，MIN對應於最小晶粒尺寸，且AVG對應於平均晶粒尺寸。(2)處的低晶粒尺寸變化可例如係小於約10%、約5%、或一些其他適合值的晶粒尺寸變化。(3)及/或(4)處的高百分數可例如係大多數晶粒及/或可例如係大於約90%、約95%、或一些其他適合值的百分數。(3)處的共同取向可例如使用米勒指數或一些其他適合的記法系統來表示，及/或可例如藉由x射線繞射分析(x-ray diffraction analysis，XRD)或藉由一些其他適合的方法來量測。此外，(3)處的共同取向可例如係最常見或多數晶粒取向。在界面層104為結晶氮化鈦的一些實施例中，約90%以上的晶粒可共用(111)取向。(4)處的小晶粒尺寸可例如對應於小於或等於約1、0.5奈米或一些其他適合值的平均晶粒尺寸、最大晶粒尺寸、中位數晶粒尺寸、或類似者。
由於界面層104可係介電質、金屬氧化物、或金屬，故界面層104可整合至嵌入式記憶體結構及製程中，而不必擔心界面層104對界面層104周圍的製程工具及/或結構造成有害污染。
在界面層104係或包含結晶介電質或結晶金屬氧化物的一些實施例中，結晶介電質或結晶金屬氧化物具有高於約400攝氏度、約700攝氏度、約1000攝氏度、或一些其他適合值的結晶溫度。舉例而言，結晶介電質或結晶金屬氧化物可係或包含氧化鋁(例如，Al2O3)、二氧化矽(例如，SiO2)、氧化釕(例如，RuO)、一些其他適合的材料、或上述之任何組合。
在界面層104係或包含介電質或金屬氧化物的一些實施例中，無論係非晶態或晶體，界面層104均具有高能帶隙。此類高能帶隙可例如係大於鐵電層106之帶隙的帶隙。舉例而言，鐵電層106可例如係或包含氧化鉿鋯(例如，HZO)，而界面層104可係或包含氧化鋁(例如，Al2O3)。然而，其他適合的材料係可接受的。界面層104處的高能帶隙可減少洩漏電流。
在一些實施例中，界面層104的厚度Ti大於0，且約為5~100埃、5~50埃、50~100埃、或一些其他適合值。在厚度Ti小於約50埃且界面層104為晶體的程度下，無論材料如何，界面層104的平均晶粒尺寸通常小於約5埃(例如，0.5奈米)。
在一些實施例中，鐵電層106係或包含二元氧化 物、三元氧化物或氮化物、四元氧化物、一些其他適合的鐵電材料(多個)、或上述之任何組合。二元氧化物可例如係或包含氧化鉿(例如，鉿或HfO2)及/或一些其他適合的二元氧化物。舉例而言，三元氧化物或氮化物可例如係或包含矽酸鉿(例如，HfSiOx)、鋯酸鉿(例如，HfZrOx)、鈦酸鋇(例如，BaTiO3)、鈦酸鉛(例如，PbTiO3)、鈦酸鍶(例如，SrTiO3)、錳酸鈣(例如，CaMnO3)、鐵酸鉍(例如，BiFeO3)、氮化鋁鈧(例如，AlScN)、氮化鋁鎵(例如，AlGaN)、氮化鋁釔(例如，AlYN)、一些其他適合的三元氧化物(多個)及/或氮化物(多個)、或上述之任何組合。四元氧化物可例如係或包含鈦酸鍶鋇(例如，BaSrTiOx)及/或一些其他適合的四元氧化物。
在一些實施例中，鐵電層106的厚度Tf為約50~200埃、約50~125埃、約125~200埃、或一些其他適合值。舉例而言，厚度Tf可係約120埃或一些其他適合值。若厚度Tf太小(例如，小於約50埃或一些其他適合值)或太大(例如，大於約200埃或一些其他適合值)，鐵電層106可沒有鐵電響應或鐵電響應異常小。換言之，若厚度Tf太小或太大，鐵電層106可沒有殘餘極化，或可具有異常小的殘餘極化。
在一些實施例中，底部電極108及/或頂部電極110係或包含氮化鈦(例如，TiN)、氮化鉭(例如，TaN)、釕(例如，Ru)、鉑(例如，Pt)、銥(例如，Ir)、鉬(例如，Mo)、鎢(例如，W)、摻雜多晶矽、一些其他 適合的導電材料(多個)、或上述之任何組合。在一些實施例中，底部電極108係與頂部電極110相同的材料。在其他實施例中，底部電極108係與頂部電極110不同的材料。
在一些實施例中，底部電極108係晶體。此外，在底部電極108係晶體的至少一些實施例中，底部電極108：(1)為多晶體；(2)具有高晶粒尺寸變化；(3)具有低百分數的共用共同取向之晶粒；(4)具有低百分數的具有小晶粒尺寸之晶粒；或5)係/具有上述之任何組合。已認識到，此類結晶性質可導致底部電極108的頂表面112處的低紋理均勻性。(2)處的高晶粒尺寸變化可例如係大於界面層104的晶粒尺寸變化及/或大於約10%、約20%、約50%、或一些其他適合值的晶粒尺寸變化。(3)處的共同取向可例如係最常見或多數晶粒取向。(3)處的低百分數可例如係小於界面層104之百分數及/或小於約10%、約5%、或一些其他適合值的百分數。類似地，(4)處的低百分數可例如係小於界面層104之百分數及/或小於約10%、約5%、或一些其他適合值的百分數。晶粒尺寸變化及小晶粒尺寸係如上文關於界面層104所述。
在一些實施例中，底部電極108的厚度Tbe為約50~200埃、約50~125埃、約125~200埃、或一些其他適合的值。若厚度Tbe太薄(例如，小於約50埃或一些其他適合值)，則底部電極108的電阻可能太高。高電阻可導致低功率效率及/或可阻止記憶體單元102在標準電 壓下操作。
在一些實施例中，底部電極108的厚度Tbe與界面層104的厚度Ti之比約為0.5~40、0.5~20、20~40、或一些其他適合值。在一些實施例中，底部電極108的厚度Tbe與界面層104的厚度Ti之和為約55~300埃、約55~180埃、約180~300埃、或一些其他適合值。若總和太大(例如，超過約300埃或一些其他適合值)，則記憶體單元102的高度可能太大。這可導致記憶體單元102之形成期間及/或在將記憶體單元102與嵌入式記憶體製程流程整合時的處理挑戰。
在一些實施例中，頂部電極110的厚度Tte為約100~300埃、約100~200埃、約200~300埃、或一些其他適合值。若頂部電極110的厚度Tte太大(例如，超過約300埃或一些其他適合值)，則記憶體單元102的高度可能太大。
在記憶體單元102的操作期間，鐵電層106的殘餘極化用於表示資料位元。舉例而言，殘餘極化的正極性可表示二進制「0」，而殘餘極化的負極性可表示二進制「1」，或反之亦然。
為了將殘餘極化設定為正極性，在鐵電層106上自頂部電極110至底部電極108施加第一寫入電壓。為了將殘餘極化設定為負極性，在鐵電層106上自頂部電極110至底部電極108施加第二寫入電壓。第一及第二寫入電壓具有相反的極性，其量度超過矯頑電壓。在一些實施 例中，為了讀取殘餘極化的極性，如上所述將殘餘極化設定為正極性或負極性。若殘餘極化的極性改變，則出現電流脈衝。否則，不出現電流脈衝。因此，電流脈衝可用於識別殘餘極化的極性。
參考第2A圖及第2B圖，提供第1圖的記憶體單元102的一些實施例的橫截面圖200A、200B，其中界面層104分別為群組1材料及群組2材料。換言之，界面層104為第2A圖中的群組1界面層104g1及第2B圖中的群組2界面層104g2。
群組1材料係一種介電質或金屬氧化物，係如關於第1圖所述的非晶態或晶體。介電質可係、或可不係、或包含金屬氧化物，且可包含、或可不包含氧化物。在一些實施例中，金屬氧化物係導電的。舉例而言，在金屬氧化物係或包含氧化釕(例如，RuOx)、氧化銥(例如，IrOx)、或一些其他適合材料的實施例中，金屬氧化物可係導電的。在其他實施例中，金屬氧化物係介電質。
群組2材料係導電的，且係如關於第1圖所述的非晶態或結晶金屬。金屬係導電的，且可例如限於或基本由一或多個金屬元素組成。
參考第3圖，提供第1圖的記憶體單元102的一些替代實施例的橫截面圖300，其中記憶體單元102包含額外界面層104。額外界面層104在頂部電極110與鐵電層106之間與頂部電極110交界，因此可稱為頂部界面層104t。此外，第1圖的界面層104在底部電極108與鐵 電層106之間與底部電極108交界，因此可稱為底部界面層104b。
底部界面層104b及頂部界面層104t各個如第1圖的界面層104所述。在一些實施例中，底部界面層104b及頂部界面層104t係相同的材料。在其他實施例中，底部界面層104b及頂部界面層104t係不同的材料。此外，底部界面層104b及頂部界面層104t分別具有底部界面厚度Tbi及頂部界面厚度Tti，各個如第1圖的界面厚度Ti所述。
在一些實施例中，頂部電極110的厚度Tte與頂部界面厚度Tti之比為約1~60、約1~30、約30~60、或一些其他適合值。在一些實施例中，頂部電極110的厚度Tte與頂部界面厚度Tti之和為約105~400埃、約105~250埃、約250~400埃、或一些其他適合值。若總和太薄(例如，小於約105埃或一些其他適合的值)，則在頂部電極110上蝕刻以形成頂部電極通孔(top electrode via，TEVA)可過度蝕刻至鐵電層106。過度蝕刻可例如增加製程工具污染及/或TEVA材料可污染鐵電層106。此外，由於接觸面積小，過度蝕刻可例如導致自頂部電極110至TEVA的高電阻。若總和太厚(例如，大於約400埃或一些其他適合值)，則記憶體單元102的高度可能太大。如上所述，這可導致記憶體單元102形成期間及/或在將記憶體單元102與嵌入式記憶體製程流程整合時的處理挑戰。
在底部界面層104b係或包含介電質或金屬氧化物的一些實施例中，無論係非晶態或晶體，底部界面層104b具有高能帶隙。同樣，在頂部界面層104t係或包含介電質或金屬氧化物的一些實施例中，無論係非晶態或晶體，頂部界面層104t具有高能帶隙。舉例而言，高能帶隙可係大於鐵電層106的帶隙。底部界面層104b處的高能帶隙及/或頂部界面層104t處的高能帶隙可減少洩漏電流。
參考第4A圖至第4D圖，提供第3圖的記憶體單元102的一些實施例的橫截面圖400A~400D，其中底部界面層104b及頂部界面層104t在群組1材料與群組2材料之間變化。群組1材料係介電質或金屬氧化物，係如關於第1圖所述的非晶態或晶體，而群組2材料係導電的，且係如關於第1圖所述的非晶態或結晶金屬。
在第4A圖中，底部界面層104b及頂部界面層104t為群組1材料，且因此均為群組1界面層104g1。在第4B圖中，底部界面層104b及頂部界面層104t分別為群組1材料及群組2材料，且因此分別為群組1界面層104g1及群組2界面層104g2。在第4C圖中，底部界面層104b及頂部界面層104t分別為群組2材料及群組1材料，且因此分別為群組2界面層104g2及群組1界面層104g1。在第4D圖中，底部界面層104b及頂部界面層104t為群組2材料，且因此均為群組2界面層104g2。
參考第5圖，提供第1圖的記憶體單元102的一 些替代實施例的橫截面圖500，其中記憶體單元102包含複數個界面層104及複數個鐵電層106。界面層104與鐵電層106自底部電極108交替堆疊至頂部電極110。此外，界面層104與鐵電層106配對以形成複數個界面鐵電對502。界面鐵電對502中之各者的界面層104下伏界面鐵電對502的鐵電層106，以增強鐵電層106的均勻性，如關於第1圖所述。在替代實施例中，記憶體單元102包括更多或更少的界面鐵電對502。
通常，鐵電層的殘餘極化越大越好。殘餘極化可藉由增加鐵電層厚度而增加。然而，斜方晶相係造成殘餘極化之原因。此外，在某些厚度之上，斜方晶相與其他相之比降低。因此，藉由厚度增加殘餘極化的能力係有限的。藉由交替堆疊複數個界面層104與複數個鐵電層106，可克服厚度限制，並可達成增加之殘餘極化。
參考第6圖，提供第5圖的記憶體單元102的一些替代實施例的橫截面圖600，其中額外界面層104在鐵電層106中最頂鐵電層的頂部上。額外界面層104與頂部電極110交界，因此可稱為頂部界面層104t。類似地，與底部電極108交界的界面層可稱為底部界面層104b。
雖然第5圖及第6圖未將界面層104圖示為群組1及/或群組2材料，但應瞭解，界面層104可係群組1及/或群組2材料。在一些實施例中，第5圖的界面層104為群組1或群組2材料。在一些實施例中，第6圖的頂部界面層104t為群組1材料，而第6圖的剩餘界面層104 為群組1或群組2材料。在替代實施例中，第6圖的頂部界面層104t為群組2材料，而第6圖的剩餘界面層104為群組1或群組2材料。在替代實施例中，第5圖或第6圖的界面層104自底部電極108至頂部電極110、在群組1材料與群組2材料之間週期性地交替，或反之亦然。
參考第7A圖，提供第1圖的記憶體單元102的一些實施例的橫截面圖700A，其中記憶體單元102整合至IC晶片的互連結構702中。
頂部電極導線704t覆蓋記憶體單元102，且頂部電極通孔(top electrode via，TEVA)706t自頂部電極導線704t向下延伸至頂部電極110。底部電極導線704b下伏記憶體單元102，且底部電極連通柱(bottom electrode via，BEVA)706b自底部電極導線704b向上延伸至底部電極108。BEVA 706b包含BEVA阻障層708及BEVA主體710。BEVA阻障層708罩住BEVA主體710的底面，以將BEVA主體710與底部電極導線704b分離開。在替代實施例中，省略BEVA阻障層708，使得BEVA主體710直接接觸底部電極導線704b。BEVA阻障層708可例如用以阻擋或以其他方式顯著減少材料自底部電極導線704b至底部電極108之擴散。
在一些實施例中，頂部電極導線704t、TEVA 706t、及底部電極導線704b係或包含銅、鋁、鎢、一些其他適合的金屬(多個)、或前述之任何組合。在一些實 施例中，BEVA主體710係或包含：(1)與頂部電極導線704t、TEVA 706t、底部電極導線704b、或上述之任何組合相同的材料；(2)與BEVA阻障層708相同的材料；(3)與底部電極108相同的材料；(4)一些其他適合的材料(多個)；或(5)上述之任何組合。在一些實施例中，BEVA阻障層708係或包含氮化鈦、鉑、鋁銅、金、鈦、鉭、氮化鉭、鎢、氮化鎢、一些其他適合的材料(多個)、或上述之任何組合。在一些實施例中，BEVA阻障層708的厚度約為50~200埃或一些其他適合值。
硬遮罩712覆蓋頂部電極110，且TEVA 706t自頂部電極導線704t延伸穿過硬遮罩712至頂部電極110。在替代實施例中，省略硬遮罩712。舉例而言，硬遮罩712可係或包含氮化鈦、氧化矽、氮化矽、碳氮化矽、氧氮化矽、金屬氧化物、一些其他適合的材料(多個)、或上述之任何組合。舉例而言，金屬氧化物可係或包含氧化鈦、氧化鋁、一些其他適合的金屬氧化物(多個)、或上述之任何組合。在一些實施例中，硬遮罩712的厚度約為50~400埃或一些其他適合值。
如關於第1圖所述，界面層104用以增強、及/或增加鐵電層106之性質的均勻性。舉例而言，界面層104可增強(例如，提高)鐵電層106的殘餘極化，並增加殘餘極化的均勻性。在一些實施例中，界面層104係如關於第2A圖所述的群組1材料。在其他實施例中，界面層104係如關於第2B圖所述的群組2材料。
底部電極108、界面層104、及鐵電層106共用第一共同寬度，並在記憶體單元102的相對側上分別形成一對第一共同側壁714。此外，頂部電極110及硬遮罩712共用第二共同寬度，並在記憶體單元102的相對側上分別形成一對第二共同側壁716。第二共同寬度小於第一共同寬度，且第二共同側壁716橫向位於第一共同側壁714之間。第一共同側壁714及第二共同側壁716具有平面輪廓，但可替代地具有曲線輪廓或其他適合輪廓。
側壁間隔結構718覆蓋鐵電層106且在第二共同側壁716上。側壁間隔結構718可例如係或包含氮化鈦、氧化矽、氮化矽、碳氮化矽、氧氮化矽、金屬氧化物、一些其他適合的材料(多個)、或上述之任何組合。金屬氧化物可例如係或包含氧化鈦、氧化鋁、一些其他適合的金屬氧化物(多個)、或上述之任何組合。在一些實施例中，側壁間隔結構718係與硬遮罩712相同的材料。
複數個金屬間介電(intermetal dielectric，IMD)層720分別圍繞底部電極導線704b及頂部電極導線704t。此外，第一蝕刻終止層722、第二蝕刻終止層724、及緩衝層726分離IMD層720。第一蝕刻終止層722在底部電極導線704b與記憶體單元102之間垂直圍繞BEVA 706b。第二蝕刻終止層724及緩衝層726覆蓋並遵從第一蝕刻終止層722及記憶體單元102。此外，第二蝕刻終止層724在緩衝層726與記憶體單元102之間。
IMD層720可例如係或包含氧化矽、氮化矽、碳化矽、氧碳化矽、氧氮化矽、碳氮化矽、一些其他適合的介電質(多個)、或上述之任何組合。第一蝕刻終止層722及/或第二蝕刻終止層724可例如係或包含金屬氮化物、金屬氧化物、金屬碳化物、氮化矽、氧化矽、碳化矽、氧氮化矽、一些其他適合的介電質(多個)、或上述之任何組合。在一些實施例中，第一蝕刻終止層722及第二蝕刻終止層724係相同的材料。在一些實施例中，第一蝕刻終止層722的厚度約為150~350埃或一些其他適合值。在一些實施例中，第二蝕刻終止層724的厚度約為50~300埃或一些其他適合值。緩衝層726可例如係或包含正矽酸乙酯(TEOS)氧化物及/或一些其他適合的介電質(多個)。在一些實施例中，緩衝層726的厚度約為50~300埃或一些其他適合值。
參考第7B圖，提供第7A圖的記憶體單元102的一些實施例的頂部佈局圖700B。第7A圖的橫截面圖700A可例如沿線A截取。記憶體單元102具有正方形或矩形頂部佈局，且第二共同側壁716自第一共同側壁714且在第一共同側壁714之間橫向偏移。在替代實施例中，記憶體單元102可具有圓形頂部佈局或一些其他適合的頂部佈局。此外，BEVA 706b及TEVA 706t的頂部佈局以虛像圖示，覆蓋記憶體單元102。BEVA 706b及TEVA 706t具有正方形或矩形頂部佈局，但可替代性地具有圓形頂部佈局或其他適合的頂部佈局。
參考第8A圖至第8B圖，提供第7A圖的記憶體單元102的一些替代實施例的橫截面圖800A~800C，其中記憶體單元102的佈局係變化的。
在第8A圖中，省略BEVA阻障層708及BEVA主體710，且底部電極阻障層802及底部電極108形成BEVA 706b。底部電極阻障層802在底部電極108與底部電極導線704b之間，且可例如係如關於第7A圖所述的BEVA阻障層708。底部電極阻障層802、底部電極108、界面層104、鐵電層106、頂部電極110、及硬遮罩712壓在BEVA 706b處，且TEVA 706t自記憶體單元102的中心橫向偏移。
在第8B圖中，省略BEVA 706b、BEVA阻障層708、BEVA主體710、側壁間隔結構718、第二蝕刻終止層724、及硬遮罩712。此外，底部電極阻障層802、底部電極108、界面層104、鐵電層106、及頂部電極110罩住頂部電極阻障層804的底面。底部電極阻障層802在底部電極108與底部電極導線704b之間，而頂部電極阻障層804在頂部電極110與TEVA 706t之間。底部電極阻障層802及/或頂部電極阻障層804可例如係如關於第7A圖所述的BEVA阻障層708。
在第8C圖中，底部電極108、界面層104、鐵電層106、頂部電極110、及硬遮罩712共用共同寬度，並在記憶體單元102的相對側上分別形成一對共同側壁。此外，側壁間隔結構718襯出共同側壁。共同側壁具有平 面輪廓，但可替代性地具有曲線輪廓或其他適合輪廓。
參考第9圖，提供第7A圖的記憶體單元102的一些替代實施例的橫截面圖900，其中記憶體單元102進一步包含如第3圖所示的額外界面層104。額外界面層104可例如稱為頂部界面層104t，而第7A圖中的界面層104可例如稱為底部界面層104b。
底部電極108、底部界面層104b、鐵電層106、及頂部界面層104t共用第一共同寬度，並在記憶體單元102的相對側上分別形成一對第一共同側壁。此外，頂部電極110及硬遮罩712共用第二共同寬度，並在記憶體單元102的相對側上分別形成一對第二共同側壁。第二共同寬度小於第一共同寬度，且第二共同側壁橫向位於第一共同側壁之間。此外，側壁間隔結構718覆蓋頂部界面層104t，且在第二共同側壁上。
在一些實施例中，底部界面層104b係如第2B圖所述的群組2材料，而頂部界面層104t係如第2A圖所述的群組1材料。在替代實施例中，底部界面層104b及/或頂部界面層104t係一些其他適合的材料(多個)。
參考第10A圖至第10E圖，提供第9圖中記憶體單元102的一些替代實施例的橫截面圖1000A~1000E，其中記憶體單元102的佈局係變化的。
在第10A圖中，頂部界面層104t、頂部電極110、及硬遮罩712共用小於鐵電層106的寬度的共同寬度。此外，側壁間隔結構718覆蓋頂部界面層104t的側壁上的 鐵電層106。在一些實施例中，底部界面層104b係如第2A圖所述的群組1材料，而頂部界面層104t係如第2B圖所述的群組2材料。在替代實施例中，底部界面層104b及/或頂部界面層104t係一些其他適合的材料(多個)。
在第10B圖中，除了記憶體單元102進一步包括第9圖的頂部界面層104t以外，記憶體單元102與第8A圖中相同。在一些實施例中，底部界面層104b係如關於第2B圖所述的群組2材料，而頂部界面層104t係如關於第2A圖所述的群組1材料。在替代實施例中，底部界面層104b及頂部界面層104t係如關於第2A圖所述的群組1材料。在替代實施例中，底部界面層104b及/或頂部界面層104t係一些其他適合的材料(多個)。
在第10C圖中，除了頂部界面層104t、頂部電極110、及硬遮罩712的共同寬度小於鐵電層106的寬度以外，記憶體單元102與第10B圖中相同。此外，側壁間隔結構718覆蓋頂部界面層104t的側壁上的鐵電層106。在一些實施例中，底部界面層104b及頂部界面層104t係如關於第2B圖所述的群組2材料。在替代實施例中，底部界面層104b係如關於第2A圖所述的群組1材料，而頂部界面層104t係如關於第2B圖所述的群組2材料。在替代實施例中，底部界面層104b及/或頂部界面層104t係一些其他適合的材料(多個)。
在第10D圖中，除了記憶體單元102進一步包括第9圖的頂部界面層104t以外，記憶體單元102與第8B 圖中相同。在一些實施例中，底部界面層104b及頂部界面層104t係如關於第2A圖所述的群組1材料。在替代實施例中，底部界面層104b係如關於第2A圖所述的群組1材料，而頂部界面層104t係如關於第2B圖所述的群組2材料。在替代實施例中，底部界面層104b係如關於第2B圖所述的群組2材料，而頂部界面層104t係如關於第2A圖所述的群組1材料。在替代實施例中，底部界面層104b及頂部界面層104t係如關於第2B圖所述的群組2材料。在替代實施例中，底部界面層104b及/或頂部界面層104t係一些其他適合的材料(多個)。
在第10E圖中，除了記憶體單元102進一步包括第9圖的頂部界面層104t以外，記憶體單元102與第8C圖中相同。在一些實施例中，底部界面層104b及頂部界面層104t係如關於第2A圖所述的群組1材料。在替代實施例中，底部界面層104b係如關於第2A圖所述的群組1材料，而頂部界面層104t係如關於第2B圖所述的群組2材料。在替代實施例中，底部界面層104b係如關於第2B圖所述的群組2材料，而頂部界面層104t係如關於第2A圖所述的群組1材料。在替代實施例中，底部界面層104b及頂部界面層104t係如關於第2B圖所述的群組2材料。在替代實施例中，底部界面層104b及/或頂部界面層104t係一些其他適合的材料(多個)。
雖然第7A圖及第8A圖至第8C圖圖示具有自底部電極108堆疊至頂部電極110的單一界面層104及單 一鐵電層106的記憶體單元102，記憶體單元102可替代性地具有自底部電極108堆疊至頂部電極110的複數個界面層104及複數個鐵電層106，如第5圖中所示。雖然第9圖及第10A圖至第10E圖圖示記憶體單元102具有自底部電極108至頂部電極110的兩個界面層104之間堆疊的單一鐵電層，但記憶體單元102可替代性地具有自底部電極108至頂部電極110的複數個鐵電層106與複數個界面層104交替堆疊，如第6圖中所示。
參考第11A圖，提供包含記憶體單元102的IC晶片的一些實施例的橫截面圖1100A，其中記憶體單元102整合至單獨一電晶體一電容器(one-transistor one-capacitor，1T1C)單元1102中。記憶體單元102中之各者均如關於第7A圖所述的對應物。
1T1C單元1102包含單獨汲極區1104及單獨汲極側導電路徑1106。汲極區1104係基板1108的摻雜區域，且各個具有與相鄰的基板1108區域相反的摻雜類型。此外，汲極區1104由溝槽隔離結構1110電隔離，且部分圍繞或界定用於單獨選擇記憶體單元102的存取電晶體1112(部分顯示)。溝槽隔離結構1110延伸至基板1108的頂部，並包含氧化矽及/或一些其他適合的介電材料(多個)。基板1108可例如係體矽基板或一些其他適合的半導體基板。
汲極側導電路徑1106將汲極區1104電耦合至記憶體單元102。此外，汲極側導電路徑1106由互連結構 702形成，記憶體單元102配置於互連結構702內。互連結構702包含複數個導線704及複數個連通柱706。複數個導線704包含頂部電極導線704t及底部電極導線704b。在一些實施例中，頂部電極導線704t對應於位元線BL。複數個連通柱706包含TEVA 706t。最靠近基板1108的連通柱706的層級在層間介電(interlayer dielectric，ILD)層1114中，而連通柱706及導線704的剩餘層級在IMD層720中。導線704及連通柱706可係或包含例如銅、鋁、一些其他適合的金屬(多個)、或上述之任何組合。
1T1C單元1102一側的周邊區域1116容納周邊裝置1118(僅顯示其中一個)。周邊裝置1118可例如係金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)、鰭式場效電晶體(fin field-effect transistor，finFET)、閘極全環繞場效電晶體(gate-all-around field-effect transistor，GAA FET)、或一些其他適合類型的半導體裝置。周邊裝置1118中之各者包含基板1108中的一對源極/汲極區1120，以及堆疊於源極/汲極區1120之間的閘電極1122及閘極介電層1124。
參考第11B圖，提供第11A圖的IC晶片的一些實施例的橫截面圖1100B，沿與第11A圖的橫截面圖1100A正交的軸。1T1C單元1102包含單獨記憶體單元 102、單獨汲極側導電路徑1106、單獨存取電晶體1112、及單獨源極側導電路徑1126。記憶體單元102各個係關於第7A圖所述的對應物。
存取電晶體1112在基板1108上、基板1108與互連結構702之間，並由溝槽隔離結構1110電隔離。存取電晶體1112包含單獨汲極區1104、單獨源極區1128、單獨閘極介電層1130、及單獨閘電極1132。閘電極1132分別覆蓋閘極介電層1130，並在一些實施例中形成字元線。汲極區1104及源極區1128係基板1108的摻雜區域，且各個具有與相鄰的基板1108區域相反的摻雜類型。此外，汲極區1104及源極區1128分別與閘電極1132交界。存取電晶體1112可例如係MOSFET、finFET、GAA FET、或一些其他適合類型的半導體裝置。
汲極側導電路徑1106將汲極區1104電耦合至記憶體單元102，且源極側導電路徑1126將源極區1128電耦合至源極線SL。汲極側導電路徑1106及源極側導電路徑1126由複數個導線704及複數個連通柱706形成。
雖然第11A圖及第11B圖係使用如第7A圖中所示的記憶體單元實施例來圖示的，但如第1圖、第2A圖、第2B圖、第3圖、第4A圖至第4D圖、第5圖、第6圖、第8A圖至第8C圖、第9圖、及第10A圖至第10E圖中之任意者所示的記憶體單元實施例在替代實施例中係可接受的。舉例而言，第11A圖及第11B圖的記憶體單元102可包含如第9圖中的鐵電層106的頂表面處的額外 界面層104。
參考第12圖，提供第11A圖及第11B圖的IC晶片的一些實施例的頂部佈局圖1200。第11A圖及第11B圖的橫截面圖1100A、1100B可例如分別沿線B及線C截取。IC晶片包含複數個列及複數個行中的複數個1T1C單元1102，從而形成記憶體陣列1202。周邊裝置1118圍繞IC晶片的周邊區域1116處的記憶體陣列1202。周邊裝置1118可例如實施用於操作1T1C單元1102的讀取/寫入電路系統及/或其他適合的電路系統。
參考第13圖，包含鐵電場效電晶體(ferroelectric field-effect transistor，FeFET)1302的IC晶片的一些實施例的橫截面圖1300，其中具有高紋理均勻性的界面層104在鐵電層106的底部上。一對源極/汲極區1304在基板1108中，且基板1108的通道區域1306分離源極/汲極區1304。源極/汲極區1304可例如係基板1108的摻雜區域或一些其他適合的半導體區域。
閘極介電層1308、懸浮閘電極1310、界面層104、鐵電層106、頂部閘電極1312、及硬遮罩1314形成覆蓋通道區域1306的閘極堆疊，並共用共同寬度。在替代實施例中，省略懸浮閘電極1310及/或閘極介電層1308。界面層104及鐵電層106如關於第1圖、第2A圖、及第2B圖中之任意者所述，且界面層104具有高紋理均勻性，以增強及/或改善鐵電層106之性質的均勻性。此類性質可 例如包括殘餘極化及其他適合性質。在一些實施例中，懸浮閘電極1310及頂部閘電極1312分別作為底部電極108及頂部電極110，參考第1圖、第2A圖、及第2B圖中之任意者來描述。
側壁間隔結構1316在閘極堆疊的相對側壁上，且互連結構702覆蓋並電耦合至FeFET 1302。互連結構702包含堆疊的複數個導線704及複數個連通柱706，以界定自FeFET 1302引出的導電路徑。雖然僅顯示一個層級的連通柱706及一個層級的導線704，但額外層級係可接受的。接觸蝕刻終止層1318覆蓋並襯出FeFET 1302，以及在接觸蝕刻終止層1318上方堆疊ILD層1114及IMD層720。接觸蝕刻終止層1318及ILD層1114圍繞連通柱706，而IMD層720圍繞導線704。
在一些實施例中，硬遮罩1314係或包含氮化鈦、氧化矽、氮化矽、碳氮化矽、氧氮化矽、金屬氧化物、一些其他適合的材料(多個)、或上述之任何組合。在一些實施例中，側壁間隔結構718係或包含氮化鈦、氧化矽、氮化矽、碳氮化矽、氧氮化矽、金屬氧化物、一些其他適合的材料(多個)、或上述之任何組合。在一些實施例中，接觸蝕刻終止層1318係或包含金屬氮化物、金屬氧化物、金屬碳化物、氮化矽、氧化矽、碳化矽、氧氮化矽、一些其他適合的介電質(多個)、或上述之任何組合。
在FeFET 1302的操作期間，鐵電層106的殘餘極化用於表示一資料位元。舉例而言，殘餘極化的正極 性可表示二進制「0」，而殘餘極化的負極性可表示二進制「1」，或反之亦然。
為了將殘餘極化設定為正極性，在鐵電層106上自頂部閘電極1312至通道區域1306(例如，透過源極/汲極區1304)施加第一寫入電壓。為了將殘餘極化設定為負極性，在鐵電層106上自頂部閘電極1312至通道區域1306施加第二寫入電壓。第一及第二寫入電壓具有相反的極性，且具有超過矯頑電壓的量值。
殘餘極化的極性轉移FeFET 1302的臨界電壓。取決於殘餘極化係處於正極性或負極性，臨界電壓處於第一臨界值或第二臨界值。為了讀取殘餘極化的極性，自頂部閘電極1312至源極/汲極區1304中之源極區施加小於矯頑電壓且在第一臨界電壓與第二臨界電壓之間的讀取電壓。取決於通道區域1306是否導通，殘餘極化具有正極性或負極性。
雖然第13圖圖示在鐵電層106上具有單一界面層104的FeFET 1302，但FeFET 1302可替代性地在鐵電層106上具有一對界面層104，如第3圖中所示。雖然第13圖圖示FeFET 1302具有自懸浮閘電極1310至頂部閘電極1312堆疊的單一界面層104與單一鐵電層106，FeFET 1302可替代性地具有自懸浮閘電極1310至頂部閘電極1312堆疊的複數個界面層104與複數個鐵電層106，如第5圖或第6圖中所示。
參考第14圖至第26圖，提供用於形成包含記憶 體單元的IC晶片的方法的一些實施例的一系列橫截面圖1400~2600，其中記憶體單元整合至單獨1T1C單元中，並包含單獨鐵電層底部上具有高紋理均勻性的單獨界面層。橫截面圖1400~2600可例如對應於第11A圖的IC晶片的替代實施例，其中記憶體單元如第9圖中所示。此外，橫截面圖1400~2600可例如沿第12圖中的線B截取。
如第14圖的橫截面圖1400所示，互連結構702部分形成於複數個存取電晶體1112(僅部分顯示)及周邊裝置1118上方並與之電耦合。存取電晶體1112獨立於並分別在形成的複數個1T1C單元1102處，而周邊裝置1118處於形成的IC晶片的周邊區域1116處。存取電晶體1112及周邊裝置1118在基板1108上並由基板1108部分形成，且由基板1108中的溝槽隔離結構1110分離開。舉例而言，存取電晶體1112及周邊裝置1118可例如係如關於第11A圖及第11B圖所述。
互連結構702包含堆疊於介電結構中的複數個導線704與複數個連通柱706。介電結構包含ILD層1114及ILD層1114上方的第一IMD層720a。複數個導線704包含沿互連結構702的頂表面的複數個底部電極導線704b。底部電極導線704b獨立於並分別在形成的1T1C單元1102處。此外，底部電極導線704b分別電耦合至存取電晶體1112的汲極區1104。第一IMD層720a可例如藉由及/或使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、一些其他適合的沉積製程(多個)、或上述之任何組合來形成。導線704及連通柱706可例如藉由及/或使用CVD、PVD、ALD、無電電鍍、電鍍、一些其他適合的沉積製程(多個)、或上述之任何組合形成。
如第15圖的橫截面圖1500所示，在互連結構702上沉積或以其他方式形成第一蝕刻終止層722。注意，為了繪製緊湊性，本文及後續諸圖中省略互連結構702的下部部分。第一蝕刻終止層722係介電質，且可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。
如第15圖的橫截面圖1500所示，BEVA 706b分別穿過第一蝕刻終止層722延伸至底部電極導線704b。BEVA 706b包含單獨BEVA主體710及單獨BEVA阻障層708，分別罩住BEVA主體710底面。BEVA主體710及/或BEVA阻障層708可例如藉由及/或使用CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合形成。
如第16圖的橫截面圖1600所示，底部電極層108l沉積於BEVA 706b及第一蝕刻終止層722上方。底部電極層108l係導電的，且可例如係或包含氮化鈦、氮化鉭、釕、鉑、銥、鉬、鎢、摻雜多晶矽、一些其他適合的導電材料(多個)、或上述之任何組合。底部電極層108l可例如藉由CVD、PVD、ALD、一些其他適合的沉積製 程(多個)、或上述之任何組合來沉積。
如第17圖的橫截面圖1700所示，底部界面層104b沉積於底部電極層108l上方。底部界面層104b可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。
底部電極層108l及底部界面層104b分別具有單獨的頂表面112及114，且相對而言具有低紋理均勻性及高紋理均勻性。換言之，與底部電極層108l的頂表面112相比，底部界面層104b的頂表面114具有增加的紋理均勻性。紋理可例如對應於表面在敷設、粗糙度、波紋度、其他適合參數(多個)、或上述之任何組合方面偏離完全平坦的平面。敷設可例如指主要表面圖案的方向。粗糙度可例如指表面間隔不規則性的量測值。波紋度參數可例如指粗糙度覆蓋表面的間隔不規則性的量測值。與粗糙度的不規則性相比，波紋度的不規則性更大且具有更大間距。
在一些實施例中，底部電極層108l的頂表面112及底部界面層104b的頂表面114處的紋理分別使用干涉術、AFP、一些其他適合的方法、或上述之任何組合來量測，及/或使用輪廓儀或一些其他適合的工具來量測。
在一些實施例中，分別在底部電極層108l的頂表面112及底部界面層104b的頂表面114處的紋理使用平均粗糙度來量化。舉例而言，第一組平均粗糙度量測值可在均勻分佈於底部電極層108l的頂表面112上的多個位置處量測，而第二組平均粗糙度量測值可在均勻分佈於底 部界面層104b的頂表面114上的多個位置處量測。在一些實施例中，由於底部界面層104b的頂表面112處的紋理均勻性增加，第二組量測的平均值可小於第一組量測的平均值。此外，第二組量測值的變化可小於第一組量測值的變化。舉例而言，一組量測值(例如，第一組或第二組量測值)的變化可判定為(MAX-MIN)/(2xAVG)，其中MAX對應於最大量測值，MIN對應於最小量測值，且AVG對應於量測平均值。
在一些實施例中，底部界面層104b係或包含：(1)非晶態介電質；(2)非晶態金屬氧化物；(3)非晶態金屬；(4)一些其他適合的材料(多個)；或(5)或上述之任何組合。舉例而言，非晶態金屬可限於或基本由一或多種金屬元素組成。非晶態介電質可係、或可不係、或包含金屬氧化物，且可包含、或可不包含氧化物。已認識到，底部界面層104b的非晶態性可導致底部界面層104b的頂表面112處的高紋理均勻性。
在其他實施例中，底部界面層104b係或包含：(1)結晶介電質；(2)結晶金屬氧化物；(3)結晶金屬；(4)一些其他適合的材料(多個)；或(5)或上述之任何組合。舉例而言，結晶金屬可限於或基本由一或多種金屬元素組成。結晶介電質可係、或可不係、或包含金屬氧化物，亦可包含、或可不包含氧化物。
在底部界面層104b為結晶介電質、金屬氧化物、或金屬的一些實施例中，界面層：(1)為單晶；(2)具有低 晶粒尺寸變化；(3)具有高百分數的共用共同取向之晶粒；(4)具有高百分數的具有小晶粒尺寸之晶粒；或5)係/具有上述之任何組合。已認識到，此類結晶性質可導致底部界面層104b的頂表面114處的高紋理均勻性。在至少一些實施例中，屬性(1)至(4)自最有效至最不有效排序，以增加紋理均勻性。
晶粒尺寸變化可例如判定為(MAX-MIN)/(2xAVG)*100，其中MAX對應於最大晶粒尺寸，MIN對應於最小晶粒尺寸，且AVG對應於平均晶粒尺寸。(2)處的低晶粒尺寸變化可例如係小於約10%、約5%、或一些其他適合值的晶粒尺寸變化。(3)及/或(4)處的高百分數可例如係大於約90%、約95%、或一些其他適合值的百分數。(3)處的晶粒取向可例如使用米勒指數或一些其他適合的記法系統來表示，及/或可例如藉由XRD或一些其他適合的方法來量測。在底部界面層104b為結晶氮化鈦的一些實施例中，超過約90%的晶粒可共用(111)取向。(4)處的小晶粒尺寸可例如對應於小於或等於約1奈米、0.5奈米、或一些其他適合值的平均晶粒尺寸、最大晶粒尺寸、中位數晶粒尺寸、或類似者。
在底部界面層104b係或包含結晶介電質或金屬氧化物的一些實施例中，結晶介電質或金屬氧化物具有約400攝氏度、約700攝氏度、約1000攝氏度、或一些其他適合值之上的結晶溫度。舉例而言，結晶介電質或金屬氧化物可係或包含氧化鋁(例如，Al2O3)、氧化矽(例 如，SiO2)、氧化釕(例如，RuO)、一些其他適合的材料、或上述之任何組合。
在底部界面層104b係或包含介電質或金屬氧化物的一些實施例中，無論係非晶態或晶體，底部界面層104b均具有高能帶隙。舉例而言，此類高能帶隙可係大於隨後形成於底部界面層104b上的鐵電層之帶隙的帶隙。高能帶隙可減少洩漏電流。
在一些實施例中，底部界面層104b的厚度Tbi大於0且約為5~100埃、約5~50埃、約50~100埃、或一些其他適合值。在厚度Tbi小於約50埃且底部界面層104b為晶體的程度下，底部界面層104b的平均晶粒尺寸通常小於約5埃或一些其他適合值。
如第18圖的橫截面圖1800所示，鐵電層106直接沉積於底部界面層104b上。在至少一些實施例中，底部界面層104b用作鐵電層106的晶種。舉例而言，可藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來執行沉積。
如上所述，底部界面層104b的頂表面112比底部電極層108l的頂表面114具有更高紋理均勻性。已認識到，在具有高紋理均勻性而非低紋理均勻性的表面上形成鐵電層106增強、及/或增加鐵電層106的性質的均勻性。此類性質的非限制性實例包括殘餘極化、表面粗糙度、紋理均勻性、其他適合性質，或上述之任何組合。因此，由於鐵電層106形成於底部界面層104b的頂表面112上， 而非形成於底部電極層108l的頂表面114上，故鐵電層106的性質可增強及/或具有高均勻性。舉例而言，殘餘極化可具有高均勻性，由此，批量製造產率可係低的。作為另一實例，殘餘極化可增強，由此，讀取操作可不太容易失敗。此外，由於鐵電層106的性質可增強及/或具有高均勻性，故形成的記憶體單元可比其他情況下可能的規模縮小更多。
如第18圖的橫截面圖1800所示，在鐵電層106上方沉積頂部界面層104t。在替代實施例中，根據第7A圖的實施例，省略頂部界面層104t以形成記憶體單元。頂部界面層104t可例如係如第17圖所述的底部界面層104b，及/或可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。在頂部界面層104t具有大於鐵電層106的能帶隙的程度下，頂部界面層104t可在形成記憶體單元的情況下減少洩漏電流。
如第19圖的橫截面圖1900所示，頂部電極層110l沉積於頂部界面層104t上方，且硬遮罩層712l沉積於頂部電極層110l上方。頂部電極層110l及/或硬遮罩層712l可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。
如第20圖的橫截面圖2000所示，硬遮罩層712l經圖案化，以將硬遮罩層712l分段成單獨於形成之1T1C單元1102的硬遮罩712。如下文所示，硬遮罩712具有 用於形成之記憶體單元的圖案。圖案化可例如藉由光學微影術/蝕刻製程或一些其他適合的圖案化製程來執行。
同樣如第20圖的橫截面圖2000所示，在硬遮罩712就位的情況下，對頂部電極層110l執行第一蝕刻。在藉由光學微影術/蝕刻製程圖案化硬遮罩層712l的一些實施例中，光學微影術/蝕刻製程的蝕刻與第一蝕刻相同。第一蝕刻終止於頂部界面層104t上，並將硬遮罩712的圖案轉移至頂部電極層110l，從而分段頂部電極層110l。區段分別獨立於形成之1T1C單元1102，並分別在1T1C單元1102處，下文稱為頂部電極110。在一些實施例中，頂部界面層104t為群組1材料，而底部界面層104b為群組2材料。群組1材料為介電質或金屬氧化物，如關於第17圖所述的非晶態或晶體。群組2材料係導電的，且係如關於第17圖所述的非晶態或結晶金屬。
如第21圖的橫截面圖2100所示，側壁間隔結構718形成於由硬遮罩712及頂部電極110形成的共同側壁上。形成側壁間隔結構718的製程可例如包含：1)沉積側壁間隔層；及2)回蝕側壁間隔層。然而，其他適合的製程係可接受的。側壁間隔層可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。
如第22圖的橫截面圖2200所示，在側壁間隔結構718及硬遮罩712就位的情況下，對頂部及底部界面層104t、104b、鐵電層106、及底部電極層108l執行第二 蝕刻。第二蝕刻終止於第一蝕刻終止層722上。此外，第二蝕刻將硬遮罩712及側壁間隔結構718的圖案轉移至底部電極層108l、頂部界面層104t、及底部界面層104b、以及鐵電層106，從而分段前述諸層。底部電極層108l的區段獨立於形成之1T1C單元1102，並分別在1T1C單元1102處，下文稱為底部電極108。底部電極108及頂部電極110、底部界面層104b及頂部界面層104t的區段以及鐵電層106的區段分別在形成之1T1C單元1102處形成記憶體單元102。
如第23圖至第26圖的橫截面圖2300~2600所示，互連結構702在記憶體單元102上方及周圍完成。
如第23圖的橫截面圖2300所示，形成第二蝕刻終止層724，覆蓋記憶體單元102並自周邊區域1116橫向偏移。用於形成第二蝕刻終止層724的製程可例如包含：1)沉積覆蓋記憶體單元102及周邊區域1116的第二蝕刻終止層724；及2)圖案化第二蝕刻終止層724以將其自周邊區域1116移除。然而，其他適合的製程係可接受的。第二蝕刻終止層724可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。舉例而言，圖案化可藉由光學微影術/蝕刻製程或一些其他適合的製程來執行。
如第24圖的橫截面圖2400所示，緩衝層726及第二IMD層720b沉積於第一蝕刻終止層722及第二蝕刻終止層724上方，覆蓋記憶體單元及周邊區域1116。 在替代實施例中，省略緩衝層726。緩衝層726及/或第二IMD層720b可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。
如第24圖的橫截面圖2400所示，第二IMD層720b、緩衝層726、以及第一蝕刻終止層722及第二蝕刻終止層724經圖案化以形成複數個通孔開口2402。通孔開口2402分別曝光記憶體單元102處的頂部電極110及周邊區域1116處的導線704。舉例而言，圖案化可藉由一或多個光學微影術/蝕刻製程(多個)及/或一些其他適合的圖案化製程(多個)來執行。
如第25圖的橫截面圖2500所示，第二IMD層720b進一步經圖案化，以形成與通孔開口2402重疊的複數個導線開口2502。舉例而言，圖案化可藉由光學微影術/蝕刻製程及/或一些其他適合的圖案化製程(多個)來執行。
如第26圖的橫截面圖2600所示，形成複數個額外導線704及複數個額外連通柱706，填充通孔開口2402(如第24圖所示)及導線開口2502(如第25圖所示)。複數個額外導線704分別填充導線開口2502，並包含複數個頂部電極導線704t，獨立於且分別覆蓋記憶體單元102。複數個額外連通柱706分別填充通孔開口2402，並包含複數個TEVA 706t，獨立於且分別在頂部電極110處。此外，TEVA 706t分別自頂部電極導線704t延伸至頂部電極110。
形成額外導線704及額外連通柱706的製程可包含：1)沉積填充通孔開口2402及導線開口2502的金屬層；及2)對金屬層及第二IMD層720b執行平坦化，直至第二IMD層720b與金屬層的頂表面彼此齊平。然而，其他適合的製程係可接受的。金屬層可例如藉由CVD、PVD、ALD、無電電鍍、電鍍、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。
雖然第14圖至第26圖係參照一種方法描述的，但應瞭解，第14圖至第26圖中所示的結構不限於該方法，而係可獨立於該方法。雖然第14圖至第26圖描述為一系列動作，但應理解，在其他實施例中，動作的次序可改變。雖然第14圖至第26圖圖示並描述為一組特定的動作，但在其他實施例中可省略所圖示及/或描述的一些動作。此外，未圖示及/或描述的動作可包括於其他實施例中。
參考第27圖，提供第14圖至第26圖的方法的一些實施例的方塊圖2700。
在操作2702處，互連結構部分形成於基板上方，其中互連結構包含記憶體區域處的底部電極導線。舉例而言，見第14圖。
在操作2704處，在互連結構上方沉積蝕刻終止層。舉例而言，見第15圖。
在操作2706處，形成穿過蝕刻終止層延伸至底部電極導線的底部電極連通柱。舉例而言，見第15圖。
在操作2708處，沉積底部電極層、界面層、鐵電 層、及頂部電極層，堆疊於底部電極連通柱上，其中界面層的頂部表面與底部電極層的頂表面相比具有高紋理均勻性。舉例而言，見第16圖至第19圖。
在操作2710處，在頂部電極層上方形成硬遮罩。舉例而言，見第19圖及第20圖。
在操作2712處，在硬遮罩就位的情況下，對頂部電極層執行第一蝕刻，以形成頂部電極。舉例而言，見第20圖。
在操作2714處，覆蓋由硬遮罩及頂部電極形成的共同側壁上的鐵電層形成側壁間隔結構。舉例而言，見第21圖。
在操作2716處，在硬遮罩及側壁間隔結構就位的情況下，對鐵電層、界面層、及底部電極層執行第二蝕刻，以形成記憶體單元。舉例而言，見第22圖。
在操作2718處，互連結構在記憶體單元上方及周圍完成。舉例而言，見第23圖至第26圖。
雖然第27圖的方塊圖2700在本文中圖示並描述為一系列動作或事件，但應該理解，所圖示的此類動作或事件的排序不應在限制意義上進行解釋。舉例而言，一些動作可以不同的次序發生及/或與本文圖示及/或描述的動作或事件以外的其他動作或事件同時發生。此外，並非所有圖示的動作均需要實施本文描述的一或多個態樣或實施例，且本文描繪的一或多個動作可在一或多個分開的動作及/或階段中執行。
參考第28圖及第29圖，提供第14圖至第26圖的方法的一些第一替代實施例的一系列橫截面圖2800、2900，其中第一蝕刻延伸穿過頂部界面層104t。舉例而言，可執行第一替代實施例以形成如第10A圖所示的記憶體單元。
如第28圖的橫截面圖2800所示，除了關於第20圖所述的第一蝕刻進一步延伸至頂部界面層104t並終止於鐵電層106以外，關於第14圖至第20圖所述的動作如關於第14圖至第20圖所述的方式執行。因此，第一蝕刻將硬遮罩712的圖案轉移至頂部電極層110l及頂部界面層104t，從而分段頂部電極層110l及頂部界面層104t。在一些實施例中，頂部界面層104t為群組2材料，而底部界面層104b為群組1材料。群組1材料為介電質或金屬氧化物，如第17圖所述的非晶態或晶體。此外，群組2材料係導電的，且係如關於第17圖所述的非晶態或結晶金屬。
如第29圖的橫截面圖2900所示，關於第21圖至第26圖所述的動作如關於第21圖至第26圖所述的方式執行。
雖然第28圖及第29圖係參考一種方法描述的，但應瞭解，第28圖及第29圖所示的結構不限於該方法，而可獨立於該方法存在。雖然第28圖及第29圖描述為一系列動作，但應理解，在其他實施例中，動作的次序可改變。雖然第28圖及第29圖作為一組特定的動作進行圖示 及描述，但在其他實施例中，可省略所圖示及/或描述的一些動作。此外，未圖示及/或描述的動作可包括於其他實施例中。
參考第30圖至第32圖，提供第14圖至第26圖的方法的一些第二替代實施例的一系列橫截面圖3000~3200，其中底部電極108及底部電極阻障層802形成BEVA 706b。第二替代實施例可例如經執行以形成如第10B圖中所示的記憶體單元。
如第30圖的橫截面圖3000所示，執行與第14圖有關的操作。此外，第一蝕刻終止層722沉積於互連結構702上，且隨後經圖案化以形成曝光底部電極導線704b的BEVA開口3002。第一蝕刻終止層722係介電質，且可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。圖案化可例如藉由光學微影術/蝕刻製程或一些其他適合的圖案化製程來執行。
如第31圖的橫截面圖3100所示，底部電極阻障層802l及底部電極層108l沉積於第一蝕刻終止層722上方，並襯出BEVA開口3002，從而形成BEVA706b。底部電極層108l係導電的，且可例如係或包含氮化鈦、氮化鉭、釕、鉑、銥、鉬、鎢、摻雜多晶矽、一些其他適合的導電材料(多個)、或上述之任何組合。底部電極阻障層802l係導電的，且可例如係或包含氮化鈦、鉑、鋁銅、金、鈦、鉭、氮化鉭、鎢、氮化鎢、一些其他適合的導電 材料(多個)、或上述之任何組合。底部電極層108l及/或底部電極阻障層802l可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。
如第32圖的橫截面圖3200所示，除了關於第22圖所述的第二蝕刻亦延伸至底部電極阻障層802l以將底部電極阻障層802l分段成獨立於底部電極108的底部電極阻障層802以外，關於第17圖至第26圖所述的動作如關於第17圖至第26圖所述的方式進行。在一些實施例中，頂部界面層104t為群組1材料，而底部界面層104b為群組1或群組2材料。
在替代實施例中，關於第20圖所述的第一蝕刻延伸至頂部界面層104t，如第28圖所示。此類替代實施例可例如形成如第10C圖中所示的記憶體單元102。在至少一些此類實施例中，頂部界面層104t係群組2材料，而底部界面層104b係群組1或群組2材料。此外，在替代實施例中，省略頂部界面層104t。此類替代實施例可例如形成如第8A圖中所示的記憶體單元102。
雖然第30圖至第32圖參考一種方法進行描述，但應瞭解，第30圖至第32圖中所示的結構不限於該方法，而係可獨立於該方法存在。雖然第30圖至第32圖描述為一系列動作，但應理解，在其他實施例中，動作的次序可改變。雖然第30圖至第32圖圖示並描述為一組特定的動作，但在其他實施例中可省略所圖示及/或描述的一些動作。 此外，未圖示及/或描述的動作可包括於其他實施例中。
參考第33圖至第35圖，提供第14圖至第26圖的方法的一些第三替代實施例的一系列橫截面圖3300~3500，其中省略第二蝕刻。第三替代實施例可例如經執行以形成如第10E圖中所示的記憶體單元。
如第33圖的橫截面圖3300所示，關於第14圖至第19圖所述的動作如關於第14圖至第19圖所述的方式執行。在替代實施例中，省略頂部界面層104t。此類替代實施例可例如形成如第8C圖中所示的記憶體單元102。此外，除了第一蝕刻進一步延伸穿過頂部界面層104t、鐵電層106、底部界面層104b、及底部電極層108l以形成記憶體單元102以外，關於第20圖所述的第一蝕刻如關於第20圖所述執行。
如第34圖的橫截面圖3400所示，側壁間隔結構718形成於藉由硬遮罩712、底部電極108及頂部電極110、底部界面層104b及頂部界面層104t、以及鐵電層106形成的共同側壁上。舉例而言，側壁間隔結構718可如第21圖所述或根據一些其他適合的製程形成。
如第35圖的橫截面圖所示，關於第23圖至第26圖所述的動作如關於第23圖至第26圖所述執行。
雖然第33圖至第35圖係參考一種方法描述的，但應瞭解，第33圖至第35圖中所示的結構不限於該方法，而係可獨立於該方法存在。雖然第33圖至第35圖描述為一系列動作，但應理解，在其他實施例中，動作的次序可 改變。雖然第33圖至第35圖圖示並描述為一組特定的動作，但在其他實施例中可省略所圖示及/或描述的一些動作。此外，未圖示及/或描述的動作可包括於其他實施例中。
參考第36圖至第40圖，提供第14圖至第26圖的方法的一些第四替代實施例的一系列橫截面圖3600~4000，其中省略第一及第二蝕刻。舉例而言，可執行第四替代實施例以形成如第10D圖所示的記憶體單元。
如第36圖的橫截面圖3600所示，關於第14圖所述的動作如關於第14圖所述的方式執行。此外，第一蝕刻終止層722、緩衝層726、及第二IMD層720b堆疊於互連結構702上，使得緩衝層726在第一蝕刻終止層722與第二IMD層720b之間。在替代實施例中，省略緩衝層726。第一蝕刻終止層722、緩衝層726、及第二IMD層720b可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。
如第37圖的橫截面圖3700所示，第一蝕刻終止層722、緩衝層726、及第二IMD層720b經圖案化以形成單元開口3702，分別曝光底部電極導線704b。舉例而言，圖案化可藉由光學微影術/蝕刻製程或一些其他適合的圖案化製程來執行。
如第38圖的橫截面圖3800所示，底部電極阻障層802l沉積於第二IMD層720b上方，並襯出單元開口3702。接著，如第16圖至第19圖所述，執行關於第16圖至第19圖所述的動作，以沉積底部電極層108l、底部 界面層104b、鐵電層106、頂部界面層104t、及頂部電極層110l。此外，在頂部電極層110l上方沉積頂部電極阻障層804l。前述層或前述層之任何組合可例如藉由CVD、PVD、ALD、一些其他適合的沉積製程(多個)、或上述之任何組合來沉積。在替代實施例中，省略頂部界面層104t以形成如第8B圖中所示的記憶體單元。
如第39圖的橫截面圖3900所示，對底部電極層108l、底部界面層104b、鐵電層106、頂部界面層104t、頂部電極層110l、底部電極阻障層802l、及頂部電極阻障層804l執行平坦化，直至其頂表面與第二IMD層720b的頂表面齊平。這將分段前述諸層以形成記憶體單元102。下文將底部電極阻障層802l及頂部電極阻障層804l的區段分別稱為底部電極阻障層802及頂部電極阻障層804。類似地，下文將底部電極層108l及頂部電極層110l的區段分別稱為底部電極108及頂部電極110。平坦化可例如藉由化學機械研磨(chemical mechanical polish，CMP)及/或一些其他適合的平坦化來執行。
如第40圖的橫截面圖4000所示，除了關於第24圖至第26圖所述的動作沉積第三IMD層720c而非第二IMD層720b、且接著圖案化第二IMD層720b及第三IMD層720c以外，關於第24圖至第26圖所述的動作如關於第24圖至第26圖所述的方式執行。
雖然第36圖至第40圖係參考一種方法描述的，但應瞭解，第36圖至第40圖中所示的結構不限於該方法， 而係可獨立於該方法存在。雖然第36圖至第40圖描述為一系列動作，但應理解，在其他實施例中，動作的次序可改變。雖然第36圖至第40圖圖示並描述為一組特定的動作，但在其他實施例中可省略所圖示及/或描述的一些動作。此外，未圖示及/或描述的動作可包括於其他實施例中。
在一些實施例中，本揭露揭示一種包括記憶體單元的IC晶片，其中記憶體單元包括：底部電極；覆蓋底部電極的鐵電層；覆蓋鐵電層的頂部電極；及位於鐵電層與底部電極之間的第一界面層，其中第一界面層的頂表面比底部電極的頂表面具有更高紋理均勻性，以增強鐵電層的殘餘極化。在一些實施例中，第一界面層係單晶介電質、金屬氧化物、或金屬。在一些實施例中，第一界面層係結晶介電質、金屬、或金屬氧化物，其中至少90%的晶粒共用共同取向。在一些實施例中，第一界面層具有高於約400攝氏度的結晶溫度。在一些實施例中，第一界面層係結晶介電質、金屬、或金屬氧化物，其中至少90%的晶粒具有小於約1奈米的晶粒尺寸。在一些實施例中，第一界面層係非晶態介電質、金屬、或金屬氧化物。在一些實施例中，記憶體單元進一步包括：頂部電極與鐵電層之間的第二界面層，其中第二界面層具有比鐵電層更高的能帶隙。在一些實施例中，第二界面層係與第一界面層相同的材料。在一些實施例中，第一界面層為介電質或金屬氧化物，而第二界面層為金屬，或反之亦然。
在一些實施例中，本揭露提供另一種包括記憶體單 元的IC晶片，其中記憶體單元包括：底部電極；覆蓋底部電極的鐵電層；覆蓋鐵電層的頂部電極；及第一界面層，在鐵電層與底部電極之間並直接接觸鐵電層及底部電極，其中第一界面層係非晶態材料、單晶材料、或第一界面層中大多數晶粒共用共同取向及/或具有小於約1奈米的晶粒尺寸的結晶材料。在一些實施例中，頂部電極直接接觸鐵電層。在一些實施例中，IC晶片進一步包括：第二界面層，在鐵電層與頂部電極之間並直接接觸鐵電層及頂部電極，其中第二界面層係與鐵電層不同的非晶態或結晶材料。在一些實施例中，第一界面層比鐵電層具有更高的能帶隙。在一些實施例中，底部電極、鐵電層、頂部電極、及第一界面層形成共同側壁。在一些實施例中，底部電極、鐵電層、頂部電極、及第一界面層形成自頂部電極的側壁橫向偏移的共同側壁，其中，IC晶片進一步包括：覆蓋鐵電層並自共同側壁延伸至頂部電極側壁的側壁間隔物。在一些實施例中，底部電極、鐵電層、及第一界面層具有各自的U形輪廓，頂表面彼此平齊。在一些實施例中，IC晶片進一步包括下伏記憶體單元的導電線，其中記憶體單元形成向下突出至導電線的BEVA，且其中底部電極、鐵電層、第一界面層、及頂部電極具有在BEVA處凹入的單獨頂表面。
在一些實施例中，本揭露提供一種包含記憶體單元的積體電路晶片之製造方法，包括：在基板上方沉積底部電極層；在底部電極層上方沉積第一界面層；覆蓋第一界 面層且直接在其上沉積鐵電層；覆蓋鐵電層沉積頂部電極層；及圖案化底部電極層及頂部電極層、第一界面層、及鐵電層以形成記憶體單元；其中，第一界面層的頂表面具有比底部電極層的頂表面更大的紋理均勻性。在一些實施例中，第一界面層係非晶態介電質、金屬、或金屬氧化物，其中底部電極層係晶體。在一些實施例中，第一界面層及底部電極層係晶體，且其中第一界面層比底部電極層具有更高百分數的具有晶粒尺寸小於約1奈米之晶粒。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
2700:方塊圖
2702~2718:操作

Claims (10)

  1. 一種包含記憶體單元的積體電路晶片，其中該記憶體單元包含：一底部電極；一鐵電層，覆蓋該底部電極；一頂部電極，覆蓋該鐵電層；及一第一界面層，位於該鐵電層與該底部電極之間，其中該第一界面層係一非晶態金屬、一單晶材料或一結晶材料，其中該第一界面層中的一多數晶粒共用一共同取向及/或具有小於約1奈米的一晶粒尺寸。
  2. 如請求項1所述的積體電路晶片，其中該底部電極、該鐵電層、該頂部電極及該第一界面層形成一共同側壁。
  3. 如請求項1所述的積體電路晶片，其中該第一界面層為一結晶介電質、一結晶金屬或一結晶金屬氧化物，其中該第一界面層中的該多數晶粒為至少90%。
  4. 如請求項1所述的積體電路晶片，其中該第一界面層具有高於約400攝氏度的一結晶溫度。
  5. 如請求項1所述的積體電路晶片，其中該底部電極的一厚度與該第一界面層的一厚度之和為約55埃 至約300埃。
  6. 如請求項1所述的積體電路晶片，其中該底部電極、該鐵電層及該第一界面層具有各自的U形輪廓。
  7. 如請求項1所述的積體電路晶片，其中該記憶體單元進一步包含：一第二界面層，位於該頂部電極與該鐵電層之間，其中該第二界面層具有比該鐵電層更高的一能帶隙。
  8. 如請求項7所述的積體電路晶片，其中該第二界面層與該第一界面層為相同的材料。
  9. 一種包含記憶體單元的積體電路晶片，其中該記憶體單元包含：一底部電極；一鐵電層，覆蓋該底部電極；一頂部電極，覆蓋該鐵電層；及一第一界面層，在該鐵電層與該底部電極之間並直接接觸該鐵電層及該底部電極，其中該第一界面層係一非晶態金屬、一單晶材料或一結晶材料，其中該第一界面層中的一多數晶粒共用一共同取向及/或具有小於約1奈米的一晶粒尺寸。
  10. 一種包含記憶體單元的積體電路晶片之製造方法，包含以下步驟：在一基板上方沉積一底部電極層；覆蓋該底部電極層沉積一第一界面層；覆蓋該第一界面層且直接在該第一界面層上沉積一鐵電層；覆蓋該鐵電層沉積一頂部電極層；及圖案化該底部電極層、該頂部電極層、該第一界面層、以及該鐵電層以形成一記憶體單元；其中該第一界面層係一非晶態金屬、一單晶材料或一結晶材料，其中該第一界面層中的一多數晶粒共用一共同取向及/或具有小於約1奈米的一晶粒尺寸。
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