TWI869245B - 半導體結構的形成方法 - Google Patents
半導體結構的形成方法 Download PDFInfo
- Publication number
- TWI869245B TWI869245B TW113110534A TW113110534A TWI869245B TW I869245 B TWI869245 B TW I869245B TW 113110534 A TW113110534 A TW 113110534A TW 113110534 A TW113110534 A TW 113110534A TW I869245 B TWI869245 B TW I869245B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- spacer material
- forming
- material layer
- hard mask
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H10W20/069—
-
- H10P50/71—
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
一種半導體結構的形成方法,包括:形成堆疊結構於基底上,堆疊結構包括包含材料不相同的第一及第二頂蓋層的頂蓋結構;依序形成第一及第二間隙壁材料層於基底以及堆疊結構上;移除第二間隙壁材料層的第一部分及第一間隙壁材料層的第一部分,以暴露出堆疊結構的第二頂蓋層;移除第二間隙壁材料層的第二部分,以使堆疊結構的第二頂蓋層的部分突出於第二間隙壁材料層;形成與堆疊結構的第二頂蓋層的部分自對準的硬罩幕圖案;和以硬罩幕圖案為罩幕,移除第二間隙壁材料層的第三部分,以在堆疊結構的側壁上形成間隙壁結構。
Description
本發明是有關於一種半導體結構的形成方法。
隨著積體電路尺寸縮小,自對準接觸結構與閘極結構之間距離變小,因此短路產生漏電流的機率增加。傳統上製作自對準接觸結構時,閘極結構的間隙壁結構的厚度可能在形成自對準接觸結構時損耗。如此不完整且變薄的間隙壁結構可能無法有效隔離自對準接觸結構與閘極結構,而產生閘極結構至自對準接觸結構之間的漏電流。
雖然現存的自對準接觸結構可大致滿足它們原先預定的用途,但其仍未在各個方面皆徹底地符合需求。因此,發展出能夠進一步改善自對準接觸結構的良率的製程,仍為目前業界致力研究的課題之一。
本發明提供一種半導體結構的形成方法,其可形成具有
近似垂直輪廓的間隙壁結構,減少蝕刻移除步驟對間隙壁結構的厚度造成的損耗,避免閘極結構的肩部外露,進而可改善字元線漏電、位元線漏電或短路等問題,並提升元件的可靠度與效能。
本發明提供一種半導體結構的形成方法,包括:提供基底;形成多個堆疊結構於基底上,其中多個堆疊結構中的每一者包括頂蓋結構,頂蓋結構包括第一頂蓋層及位於第一頂蓋層上的第二頂蓋層,第一頂蓋層及第二頂蓋層的材料不相同;形成第一間隙壁材料層於基底以及多個堆疊結構上;形成第二間隙壁材料層於第一間隙壁材料層上;進行平坦化製程,移除第二間隙壁材料層的第一部分及第一間隙壁材料層的第一部分,以暴露出多個堆疊結構中的每一者中的第二頂蓋層;移除第二間隙壁材料層的第二部分,以使多個堆疊結構中的每一者中的經暴露的第二頂蓋層的第一部分突出於第二間隙壁材料層;形成與多個堆疊結構中的每一者中的經暴露的第二頂蓋層的第一部分自對準的多個硬罩幕圖案;以多個硬罩幕圖案作為罩幕,移除第二間隙壁材料層的第三部分,以在多個堆疊結構中的每一者的側壁上形成第一間隙壁結構;形成犧牲層於多個硬罩幕圖案上以及多個堆疊結構之間;移除犧牲層及第一間隙壁材料層的第二部分,以於多個堆疊結構之間形成多個接觸開口,且多個接觸開口暴露出基底;以及填充導電材料於多個接觸開口中,以形成多個接觸插塞。
10:半導體結構
100:基底
102:穿隧介電層
104、108、204、208:導體層
106、206:閘間介電層
110、210:頂蓋結構
110a、110b、210a、210b:頂蓋層
112:硬罩幕結構
112a:碳化物層
112b:抗反射層
120:堆疊層
114:光阻圖案
114a:填充層
220:堆疊結構
230、232:間隙壁材料層
230a、230c:氧化物層
230b:氮化物層
240、270:硬罩幕層
242:硬罩幕圖案
250、290:間隙壁結構
250a、250b、290a:間隙壁
260:犧牲層
280:介電插塞
280a:間隔層
280b:介電材料層
300:接觸插塞
D1、D2、D3:厚度
G:間隙
O:開口
O2:接觸開口
P1、P2:部分
T:溝槽
t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11:頂表面
圖1A至圖1Q是依照本發明一實施例的半導體結構於其形成方法中各階段的結構剖面示意圖。
參照本實施例之圖式以更全面地闡述本發明。然而,本發明亦可以各種不同的形式體現,而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件,以下段落將不再一一贅述。
圖1A至圖1Q是依照本發明一實施例的半導體結構於其形成方法中各階段的結構剖面示意圖。
請參照圖1A,首先,提供基底100。在一實施例中,基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底(SOI)。在一實施例中,基底100為矽基底。
接著,於基底100上形成穿隧介電層102。在一實施例中,穿隧介電層102的材料可包含氧化矽,其形成方法可以是化學氣相沉積法、熱氧化法等。
之後,於穿隧介電層102上形成堆疊層120。如圖1A所示,堆疊層120由下往上依序包括:導體層104、閘間介電層106、導體層108以及頂蓋結構110。在一實施例中,導體層104的材料可包含導體材料,例如是經摻雜的多晶矽、非經摻雜的多晶矽、或前述之組合,其形成方法可以是化學氣相沈積法。在一實施例
中,閘間介電層106的材料可包含氧化物層/氮化物層/氧化物層(oxide/nitride/oxide,ONO)所構成的複合層,例如由氧化矽/氮化矽/氧化矽所構成的複合層。在一實施例中,閘間介電層106的形成方法可例如是化學氣相沈積法。在一實施例中,導體層108的材料可包含導體材料,例如是經摻雜的多晶矽、非經摻雜的多晶矽、或前述之組合,其形成方法可以是化學氣相沈積法。
如圖1A所示,頂蓋結構110包括頂蓋層110a與設置於頂蓋層110a上的頂蓋層110b。在一實施例中,頂蓋層110a的材料可例如是四乙氧基矽烷(TEOS),其形成方法可以是化學氣相沉積法;以及頂蓋層110b的材料可例如是氮化矽,其形成方法可以是化學氣相沈積法。
請參照圖1B,於堆疊層120上形成硬罩幕結構112。如圖1B所示,硬罩幕結構112包括碳化物層112a與位於碳化物層112a上的抗反射層112b。在一實施例中,碳化物層112a的材料可例如是旋塗碳(spin-on-carbon,SoC);以及抗反射層112b的材料可例如是氮氧化矽,其形成方法可以是化學氣相沈積法。接著,於頂蓋結構110上形成光阻圖案114。
請參照圖1C,以光阻圖案114作為罩幕,對硬罩幕結構112進行蝕刻製程,將硬罩幕結構112圖案化為硬罩幕圖案後,再以所述硬罩幕圖案作為罩幕,對堆疊層120進行蝕刻製程,以將堆疊層120圖案化為多個堆疊結構220。在一實施例中,所述蝕刻製程可以是乾式蝕刻製程,例如是反應性離子蝕刻製程。
詳細地說,如圖1C所示,每一個堆疊結構220由下往上依序包括:導體層204、閘間介電層206、導體層208以及頂蓋結構210。如圖1C所示,頂蓋結構210包括頂蓋層210a與設置於頂蓋層210a上的頂蓋層210b。導體層204、閘間介電層206、導體層208、頂蓋層210a以及頂蓋層210b的材料與上述的導體層104、閘間介電層106、導體層108、頂蓋層110a以及頂蓋層110b的材料相似,於此便不再贅述。在一實施例中,導體層204可作為浮置閘極;導體層208可作為控制閘極;而整個堆疊結構220可視為閘極結構,且用以當作字元線。
請參照圖1D,於基底100上形成間隙壁材料層230。如圖1D所示,間隙壁材料層230覆蓋多個堆疊結構220以及多個堆疊結構220之間的溝槽T的底部。間隙壁材料層230可包括單層結構、雙層結構或是多層結構。舉例來說,間隙壁材料層230可包括氧化物層230a、氮化物層230b以及氧化物層230c的多層結構,如圖1D所示。在一實施例中,氧化物層230a及氧化物層230c的材料例如是氧化矽;且氮化物層230b的材料例如是氮化矽。在一實施例中,間隙壁材料層230的形成方法可以是原子層沉積法。
如圖1D所示,氧化物層230a順應性地(conformally)形成於多個堆疊結構220上。也就是說,氧化物層230a與導體層204、閘間介電層206、導體層208以及頂蓋結構210直接接觸。如圖1D所示,氮化物層230b順應性地形成於氧化物層230a及多個溝槽T的底部上。也就是說,氮化物層230b與氧化物層230a
以及穿隧介電層102直接接觸。如圖1D所示,氧化物層230c順應性地形成於氮化物層230b上,並與氮化物層230b直接接觸。
請參照圖1E,形成間隙壁材料層232於間隙壁材料層230上。詳細而言,間隙壁材料層232覆蓋多個堆疊結構220,且填充於多個溝槽T中。也就是說,於此步驟中,間隙壁材料層232形成為高於氧化物層230c的頂表面t1。從另一觀點而言,間隙壁材料層232與氧化物層230c直接接觸。在一實施例中,間隙壁材料層232的材料可例如是四乙氧基矽烷,其形成方法可以是低壓化學氣相沉積法。
請參照圖1F,進行平坦化製程(例如化學機械研磨製程),以移除部分的間隙壁材料層232、部分的氧化物層230a、部分的氮化物層230b以及部分的氧化物層230c,並暴露出每一頂蓋層210b的頂表面t6。在此情況下,間隙壁材料層232的頂表面t2、氧化物層230a的頂表面t3、氮化物層230b的頂表面t4、氧化物層230c的頂表面t5以及頂蓋層210b的頂表面t6視為實質上共平面。在一實施例中,於此平坦化製程期間,不會移除頂蓋層210b。在另一實施例中,於此平坦化製程期間,些微移除頂蓋層210b。
請參照圖1G,凹蝕部分的間隙壁材料層232、部分的氧化物層230a以及部分的氧化物層230c,以暴露出氮化物層230b的部分P1及每一頂蓋層210b的部分P2。在此情況下,氮化物層230b的所述部分P1及每一頂蓋層210b的所述部分P2突出於間隙壁材料層232、氧化物層230a以及氧化物層230c。具體來說,
在凹蝕間隙壁材料層232、氧化物層230a以及氧化物層230c之後,氮化物層230b的頂表面t4及每一頂蓋層210b的頂表面t6高於間隙壁材料層232的頂表面t2、氧化物層230a的頂表面t3以及氧化物層230c的頂表面t5。從另一觀點而言,在凹蝕間隙壁材料層232、氧化物層230a以及氧化物層230c之後,多個間隙G會形成於氮化物層230b的所述部分P1與每一頂蓋層210b的所述部分P2之間。
在一實施例中,凹蝕間隙壁材料層232、氧化物層230a以及氧化物層230c包括進行濕式蝕刻製程。所述濕式蝕刻製程使用具有高蝕刻選擇比的蝕刻液,其在移除部分的間隙壁材料層232、部分的氧化物層230a以及部分的氧化物層230c的情況下,不移除或僅些微移除氮化物層230b及頂蓋層210b。也就是說,所述濕式蝕刻製程使用的蝕刻液具有氧化物對氮化物的高蝕刻選擇比。
請參照圖1H,於基底100上形成硬罩幕層240。詳細而言,如圖1H所示,硬罩幕層240可順應性地形成於間隙壁材料層232、氧化物層230c、氮化物層230b的所述部分P1與每一頂蓋層210b的所述部分P2上,並填充於多個間隙G中。如圖1H所示,硬罩幕層240圍繞氮化物層230b的部分P1的部分的厚度D2大於硬罩幕層240位於頂蓋層210b的部分P2(抑或氮化物層230b的部分P1)正上方的部分的厚度D3,及硬罩幕層240位於間隙壁材料層232正上方的部分的厚度D1。在一實施例中,硬罩幕層240的材料可包含多晶矽,其形成方法可以是低壓化學氣相沉積法。
請參照圖1I,對硬罩幕層240進行蝕刻製程,以形成彼此分離的多個硬罩幕圖案242。如圖1I所示,每一硬罩幕圖案242圍繞氮化物層230b的部分P1,位於對應的間隙G中,且暴露出位在相鄰兩個堆疊結構220之間的部分間隙壁材料層232。由於厚度D2大於厚度D1及厚度D3(如圖1H所示),因此在對硬罩幕層240進行的蝕刻製程中,可藉由自對準的方式來形成彼此分離的多個硬罩幕圖案242,進而可降低製程複雜度與製造成本。在一實施例中,所述蝕刻製程可以是乾式蝕刻製程。
請參照圖1J,以多個硬罩幕圖案242作為罩幕,對間隙壁材料層232及氧化物層230c進行蝕刻製程,移除經多個硬罩幕圖案242暴露出的部分間隙壁材料層232及部分氧化物層230c,而在每個堆疊結構220的側壁上形成間隙壁結構250。如圖1J所示,間隙壁結構250包括源自氧化物層230c的間隙壁250a及源自間隙壁材料層232的間隙壁250b。
在一實施例中,所述蝕刻製程可以是乾式蝕刻製程。詳細而言,在所述乾式蝕刻製程中,間隙壁材料層232與多個硬罩幕圖案242、頂蓋層210b具有高蝕刻選擇比,且氧化物層230c與多個硬罩幕圖案242、頂蓋層210b具有高蝕刻選擇比。也就是說,在進行所述乾式蝕刻製程的過程中,經多個硬罩幕圖案242暴露出的部分間隙壁材料層232及部分氧化物層230c被完全移除,而僅少量的多個硬罩幕圖案242與頂蓋層210b被移除,如圖1J所示。換言之,所述乾式蝕刻製程使用的蝕刻劑具有氧化物對氮
化物、氧化物對多晶矽的高蝕刻選擇比。
由於間隙壁結構250是利用多個硬罩幕圖案242作為罩幕進行蝕刻製程而形成,因此間隙壁結構250具有近似垂直的剖面輪廓,如圖1J所示。另外,由於部分間隙壁材料層232及部分氧化物層230c是利用多個硬罩幕圖案242作為罩幕來進行移除,因此可藉由自對準的方式形成間隙壁結構250,進而可降低製程複雜度與製造成本。
請參照圖1K,形成犧牲層260於多個硬罩幕圖案242上以及多個間隙壁結構250之間。詳細而言,如圖1K所示,犧牲層260覆蓋多個堆疊結構220與多個硬罩幕圖案242,且填充於多個溝槽T中,以與多個間隙壁結構250的外側壁及多個間隙壁結構250所暴露出的氮化物層230b接觸。也就是說,於此步驟中,犧牲層260形成為高於多個硬罩幕圖案242的頂表面t7。在一實施例中,犧牲層260的材料可例如包含多晶矽,其形成方法可以是低壓化學氣相沉積法。
請參照圖1L,對犧牲層260進行平坦化製程(例如化學機械研磨製程),使犧牲層260具有平坦的頂表面t8。接著,請繼續參照圖1L,形成硬罩幕層270於犧牲層260的頂表面t8上。在一實施例中,硬罩幕層270的材料可例如是氮化矽,其形成方法可以是化學氣相沈積法。
請參照圖1M,圖案化硬罩幕層270,以移除位於多個堆疊結構220上方的硬罩幕層270。接著,可藉由經圖案化的硬罩幕
層270作為罩幕,移除未被硬罩幕層270遮蔽的犧牲層260,以於多個堆疊結構220上方形成貫穿犧牲層260的多個開口O。也就是說,經圖案化的硬罩幕層270用以定義出後續形成於多個堆疊結構220上方的多個開口O的位置。另外,如圖1M所示,在形成多個開口O期間,每一硬罩幕圖案242的一部分及氮化物層230b的部分P1亦被移除。也就是說,每一開口O的尺寸形成為至少可將氮化物層230b的部分P1移除。另外,如圖1M所示,每一開口O可暴露出氮化物層230b的頂表面t9、氧化物層230a的頂表面t10及頂蓋層210b的頂表面t11。在一實施例中,在形成多個開口O期間,不會移除頂蓋層210b。在另一實施例中,在形成多個開口O期間,些微移除頂蓋層210b。在一實施例中,可藉由乾式蝕刻製程移除部分的犧牲層260以形成多個開口O,所述乾式蝕刻製程例如是反應性離子蝕刻製程。
請參照圖1N,於多個開口O中形成多個介電插塞280。介電插塞280用以定義後續將形成的接觸插塞的位置,並且可保護多個堆疊結構220,避免移動離子(mobile ion)影響元件可靠度。詳細而言,如圖1N所示,每一介電插塞280包括間隔層280a及由所述間隔層280a所圍繞的介電材料層280b。在一實施例中,多個介電插塞280的形成方法包括以下步驟。首先,形成間隔層280a,以順應性地覆蓋經圖案化的硬罩幕層270與多個開口O的表面。也就是說,間隔層280a順應性地形成於多個開口O中。在一實施例中,間隔層280a的材料可包括介電材料,例如是氮化矽,
其形成方法可以是化學氣相沈積法。接著,在基底100上形成介電材料,以填充多個開口O並覆蓋間隔層280a。在一實施例中,介電材料可例如是四乙氧基矽烷,其形成方法可以是低壓化學氣相沉積法。之後,進行平坦化製程(例如化學機械研磨製程),移除多個開口O外的介電材料及間隔層280a,以暴露出經圖案化的硬罩幕層270的頂表面,並形成位於多個開口O中且分別由對應的間隔層280a圍繞的多個介電材料層280b。
請參照圖1O,於形成多個介電插塞280之後,移除經圖案化的硬罩幕層270。在一實施例中,移除經圖案化的硬罩幕層270的方法可包括進行乾式蝕刻製程,例如是反應性離子蝕刻製程。接著,請繼續參照圖1O,移除犧牲層260。在一實施例中,移除犧牲層260的方法可包括進行濕式蝕刻製程。
請參照圖1P,移除氮化物層230b及穿隧介電層102的一部分,以於多個堆疊結構220之間形成多個接觸開口O2及在每個堆疊結構220的側壁上形成間隙壁結構290。每一接觸開口O2暴露出基底100的部分頂表面。如圖1P所示,間隙壁結構290包括間隙壁結構250、源自氮化物層230b的間隙壁290a及氧化物層230a。如前文所述,間隙壁結構250具有近似垂直的剖面輪廓,因此間隙壁結構290亦具有近似垂直的剖面輪廓。
在一實施例中,移除氮化物層230b及穿隧介電層102的方法可包括進行乾式蝕刻製程,例如是反應性離子蝕刻製程。在一實施例中,如圖1O及圖1P所示,在移除氮化物層230b及穿隧
介電層102期間,每一介電插塞280及每一間隙壁結構250亦被些微移除而下移(即高度降低)。
值得注意的是,由於間隙壁結構290形成為具有近似垂直的剖面輪廓,因此避免形成多個接觸開口O2的蝕刻製程對間隙壁結構290的厚度造成過多損耗,進而可降低堆疊結構220的肩部KN外露的風險,改善字元線漏電、位元線漏電或短路等問題,增加製程裕度,並提升元件的可靠度與效能。
請參照圖1Q,填充導電材料於多個接觸開口O2中,以形成多個接觸插塞300。在一實施例中,前述接觸插塞300可為自對準接觸件。在一實施例中,導電材料可完全地填充於多個接觸開口O2中,並且形成於多個介電插塞280之間。
在一實施例中,形成接觸插塞300的導電材料可包含金屬、多晶矽、其它合適的材料、或前述之組合,其形成方法可以是電鍍法、物理氣相沉積法、化學氣相沉積法等合適形成方法。在一實施例中,金屬可包含鎢(W)、銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、鈦(Ti)、鉬(Mo)、鎳(Ni)、鎢合金、銅合金、鋁合金、金合金、銀合金、鈦合金、鉬合金、鎳合金、其它合適的金屬材料、或前述之組合。
於此,大致完成半導體結構10的製作。具體而言,如圖1Q所示,半導體結構10可包含基底100、多個堆疊結構220、多個間隙壁結構290、以及多個接觸插塞300。多個堆疊結構220位於基底100上,每一間隙壁結構290位於對應的堆疊結構220的
側壁上,且每一接觸插塞300可位於對應的兩相鄰堆疊結構220之間,其中每一間隙壁結構290具有近似垂直的剖面輪廓。在一實施例中,多個介電插塞280可位於多個堆疊結構220上方。
綜上所述,在本發明實施例提供的半導體結構的形成方法中,透過每一堆疊結構包括具有材料不相同的彼此堆疊的兩層頂蓋層的頂蓋結構,使得在後續製程步驟中,每一堆疊結構中的位於上方的頂蓋層的一部分能夠突出於鄰近的間隙壁材料層,以用來形成自對準的多個硬罩幕圖案。如此一來,透過以多個硬罩幕圖案作為罩幕,移除部分的所述間隙壁材料層,能夠在每一堆疊結構的側壁上形成具有近似垂直輪廓的間隙壁結構,減少後續蝕刻移除步驟對間隙壁結構的厚度造成的損耗,避免堆疊結構的肩部外露,進而可改善字元線漏電、位元線漏電或短路等問題,增加製程裕度,並提升元件的可靠度與效能。
100:基底
102:穿隧介電層
204、208:導體層
206:閘間介電層
210:頂蓋結構
210a、210b:頂蓋層
220:堆疊結構
230:間隙壁材料層
230a、230c:氧化物層
230b:氮化物層
242:硬罩幕圖案
250:間隙壁結構
250a、250b:間隙壁
P1:部分
T:溝槽
Claims (10)
- 一種半導體結構的形成方法,包括: 提供基底; 形成多個堆疊結構於所述基底上,其中所述多個堆疊結構中的每一者包括頂蓋結構,所述頂蓋結構包括第一頂蓋層及位於所述第一頂蓋層上的第二頂蓋層,所述第一頂蓋層及所述第二頂蓋層的材料不相同; 形成第一間隙壁材料層於所述基底以及所述多個堆疊結構上; 形成第二間隙壁材料層於所述第一間隙壁材料層上; 進行平坦化製程,移除所述第二間隙壁材料層的第一部分及所述第一間隙壁材料層的第一部分,以暴露出所述多個堆疊結構中的每一者中的所述第二頂蓋層; 移除所述第二間隙壁材料層的第二部分,以使所述多個堆疊結構中的每一者中的經暴露的所述第二頂蓋層的第一部分突出於所述第二間隙壁材料層; 形成與所述多個堆疊結構中的每一者中的經暴露的所述第二頂蓋層的所述第一部分自對準的多個硬罩幕圖案; 以所述多個硬罩幕圖案作為罩幕,移除所述第二間隙壁材料層的第三部分,以在所述多個堆疊結構中的每一者的側壁上形成第一間隙壁結構; 形成犧牲層於所述多個硬罩幕圖案上以及所述多個堆疊結構之間; 移除所述犧牲層及所述第一間隙壁材料層的第二部分,以於所述多個堆疊結構之間形成多個接觸開口,且所述多個接觸開口暴露出所述基底;以及 填充導電材料於所述多個接觸開口中,以形成多個接觸插塞。
- 如請求項1所述的半導體結構的形成方法,其中使用乾式蝕刻製程移除所述第二間隙壁材料層的所述第三部分,且在所述乾式蝕刻製程中,所述第二間隙壁材料層與所述多個硬罩幕圖案、所述多個堆疊結構中的每一者中的經暴露的所述第二頂蓋層具有高蝕刻選擇比。
- 如請求項2所述的半導體結構的形成方法,其中所述第二間隙壁材料層的材料包括四乙氧基矽烷,所述多個硬罩幕圖案的材料包括多晶矽、所述多個堆疊結構中的每一者中的經暴露的所述第二頂蓋層的材料包括氮化矽。
- 如請求項1所述的半導體結構的形成方法,其中所述第一間隙壁材料層包括第一氧化物層、氮化物層以及第二氧化物層。
- 如請求項4所述的半導體結構的形成方法,其中經移除的所述第一間隙壁材料層的所述第一部分包括所述第一氧化物層、所述氮化物層以及所述第二氧化物層。
- 如請求項4所述的半導體結構的形成方法,其中移除所述第二間隙壁材料層的第二部分的同時,移除部分的所述第一氧化物層及部分的所述第二氧化物層,以使所述氮化物層的第一部分突出於所述第二間隙壁材料層。
- 如請求項6所述的半導體結構的形成方法,其中所述多個硬罩幕圖案自對準於所述氮化物層的所述第一部分。
- 如請求項6所述的半導體結構的形成方法,其中於形成所述犧牲層於所述多個硬罩幕圖案上以及所述多個堆疊結構之間之後,更包括: 移除部分的所述犧牲層,以於所述多個堆疊結構上形成多個開口,所述多個開口貫穿位於所述多個堆疊結構上的所述犧牲層;以及 於多個開口中形成多個介電插塞。
- 如請求項8所述的半導體結構的形成方法,其中在形成所述多個開口期間,更包括移除所述氮化物層的所述第一部分。
- 如請求項4所述的半導體結構的形成方法,其中經移除的所述第一間隙壁材料層的所述第二部分包括所述氮化物層。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW113110534A TWI869245B (zh) | 2024-03-21 | 2024-03-21 | 半導體結構的形成方法 |
| US18/670,750 US20250300017A1 (en) | 2024-03-21 | 2024-05-22 | Method for forming semiconductor structure |
| CN202410746584.0A CN120692856A (zh) | 2024-03-21 | 2024-06-11 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW113110534A TWI869245B (zh) | 2024-03-21 | 2024-03-21 | 半導體結構的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI869245B true TWI869245B (zh) | 2025-01-01 |
| TW202538977A TW202538977A (zh) | 2025-10-01 |
Family
ID=95152088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW113110534A TWI869245B (zh) | 2024-03-21 | 2024-03-21 | 半導體結構的形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20250300017A1 (zh) |
| CN (1) | CN120692856A (zh) |
| TW (1) | TWI869245B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9608077B1 (en) * | 2015-09-04 | 2017-03-28 | SK Hynix Inc. | Semiconductor structure and method for manufacturing the same |
| US10957782B2 (en) * | 2017-11-30 | 2021-03-23 | Intel Corporation | Trench contact structures for advanced integrated circuit structure fabrication |
| US11037824B2 (en) * | 2017-09-28 | 2021-06-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
2024
- 2024-03-21 TW TW113110534A patent/TWI869245B/zh active
- 2024-05-22 US US18/670,750 patent/US20250300017A1/en active Pending
- 2024-06-11 CN CN202410746584.0A patent/CN120692856A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9608077B1 (en) * | 2015-09-04 | 2017-03-28 | SK Hynix Inc. | Semiconductor structure and method for manufacturing the same |
| US11037824B2 (en) * | 2017-09-28 | 2021-06-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US10957782B2 (en) * | 2017-11-30 | 2021-03-23 | Intel Corporation | Trench contact structures for advanced integrated circuit structure fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| US20250300017A1 (en) | 2025-09-25 |
| TW202538977A (zh) | 2025-10-01 |
| CN120692856A (zh) | 2025-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI704648B (zh) | 記憶體裝置的製造方法 | |
| US20230261046A1 (en) | Method of forming semiconductor structure | |
| TW201505128A (zh) | 嵌入式記憶元件的製造方法 | |
| CN112447741A (zh) | 存储器元件及其制造方法 | |
| TWI869245B (zh) | 半導體結構的形成方法 | |
| US6562682B1 (en) | Method for forming gate | |
| CN112864008B (zh) | 半导体结构以及其形成方法 | |
| TWI451533B (zh) | 嵌入式快閃記憶體的製造方法 | |
| KR20050049391A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100549576B1 (ko) | 반도체 소자의 제조 방법 | |
| TWI905743B (zh) | 半導體元件及其形成方法 | |
| US6940134B2 (en) | Semiconductor with contact contacting diffusion adjacent gate electrode | |
| US20240387666A1 (en) | Semiconductor structure and method of forming the same | |
| TWI896481B (zh) | 半導體結構的製造方法 | |
| US20230386929A1 (en) | Semiconductor structure and fabrication method thereof | |
| KR100602082B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| CN113140569B (zh) | 存储器装置的制造方法 | |
| CN115148689B (zh) | 半导体装置及其形成方法 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| US20230017264A1 (en) | Semiconductor device and method of forming the same | |
| TW202315077A (zh) | 三維記憶體元件的形成方法 | |
| TW202545291A (zh) | 半導體元件及其形成方法 | |
| WO2024098569A1 (zh) | 半导体结构及其制造方法 | |
| KR100369355B1 (ko) | 고집적 반도체소자의 제조방법 | |
| CN119012686A (zh) | 半导体结构及其制造方法 |