TWI869110B - 扇出型疊層封裝體、其製備方法及設備 - Google Patents

Abstract

本發明涉及扇出型疊層封裝體、其製備方法及設備，該扇出型疊層封裝體包括：至少兩個預封裝體；每個預封裝體至少包括晶片、第一重佈線層和第一連接體；預封裝體疊層互連，相鄰兩個預封裝體其中一個預封裝體的第一連接體與另一個預封裝體的第一重佈線層電連接；第一重佈線層位於晶片的有源面一側，第一連接體與晶片位於第一重佈線層的同一側；在第一預設方向上，第一連接體位於晶片的至少一側；預封裝體包括一個第一預封裝體和至少一個第二預封裝體；第一預封裝體位於扇出型疊層封裝體的最外側；在第一預設方向上，第一預封裝體的長度大於第二預封裝體的長度。由此，縮短了電互連的長度，具有較高的電性能，且不需穿孔和連接基板，有利於降低成本。

Description

扇出型疊層封裝體、其製備方法及設備

本發明涉及半導體技術領域，尤其涉及扇出型疊層封裝體、其製備方法及設備。

在邏輯電路和記憶體集成領域，封裝體疊層（Package on Package，PoP）已經成為業界的首選，主要用於製造高端可擕式設備和智慧手機使用的先進移動通訊平臺。低功率記憶體記憶體封裝由多個記憶體晶片堆疊，通過引線鍵合（Wire Bonding，WB）作為互連，主要應用于智慧手機中封裝體疊層的上層，或者直接焊在手提電腦的主機板上。

相關技術中，低功率記憶體存儲技術是第五代低功耗雙數據速率記憶體標準（Low Power Double Data Rate 5X，LPDDR5X），其最大記憶體速度為8.5 Gbps；未來的第六代低功耗雙數據速率記憶體標準（Low Power Double Data Rate 6X，LPDDR6X），預計最大記憶體速度為17.0 Gbps，在這個17.0 Gbps記憶體高速運算速度下，由於信號完整性（Signal Integrity，SI）和電源完整性（Power Integrity，PI）的考慮，以引線鍵合（Wire Bonding，WB）作為記憶體堆疊的互連是不可持續的，由於金屬引線較長且直徑小，其阻抗也較高，導致電性能較差，信號容易失真且傳輸耗時長；矽通孔技術（Through -Silicon-Via，TSV）通過垂直互連減小互連長度，減小信號延遲，具有良好的電性能，降低電容/電感，實現晶片間的低功耗和高速通訊，具有更大的空間效率和更高的互連密度，但工藝成本較高。

同樣在電腦伺服器領域，隨著計算能力的提升，對記憶體容量的需求也越來越高，第四/五代雙倍數據率同步動態隨機存取記憶體（Double Data Rate Fourth/Fifth Generation Synchronous Dynamic Random Access Memory，DDR4/5 SDRAM）堆疊是解決記憶體容量需求的路徑，現有兩種方案：一是DDR4/5記憶體記憶體封裝由多個記憶體晶片堆疊，通過引線鍵合作為互連；二是DDR4/5記憶體記憶體封裝由多個記憶體晶片堆疊，通過矽通孔技術作為互連。這兩種方案有也存在上述同樣的術問題，即引線鍵合有電性能較差，矽通孔有工藝成本高的技術問題。

為了解決上述技術問題或者至少部分地解決上述技術問題，本發明提供了一種扇出型疊層封裝體、其製備方法及設備。

第一方面，本發明提供了一種扇出型疊層封裝體，包括：至少兩個預封裝體；每個所述預封裝體至少包括晶片、第一重佈線層和第一連接體；

所述至少兩個預封裝體疊層互連，相鄰兩個所述預封裝體中一個所述預封裝體的有源面和另一個所述預封裝體的無源面相對，其中一個所述預封裝體的第一連接體與另一個所述預封裝體的第一重佈線層電連接；

其中，在疊層互連方向上，所述第一重佈線層位於所述晶片的有源面一側，所述第一連接體與所述晶片位於所述第一重佈線層的同一側；在第一預設方向上，所述第一連接體位於晶片的至少一側，所述第一連接體通過所述第一重佈線層與所述晶片電連接；

所述預封裝體包括一個第一預封裝體和至少一個第二預封裝體；

所述第一預封裝體位於所述扇出型疊層封裝體的最外側，用於與其他元器件電連接；在第一預設方向上，所述第一預封裝體的長度大於第二預封裝體的長度，所述第一預設方向為垂直於疊層互連方向的任一方向。

可選地，所述預封裝體還包括：預封裝層，所述預封裝層包覆所述晶片和所述第一連接體；所述第一連接體包括第一導體柱；

所述第一導體柱填充並貫穿所述預封裝層，連接該所述預封裝體的第一重佈線層。

可選地所述第二預封裝體的第一連接體還包括金屬凸塊；

所述金屬凸塊與所述第一導體柱電連接，並暴露在所述預封裝層的表面外側；所述金屬凸塊與相鄰的預封裝體的第一重佈線層電連接。

可選地，所述第一預封裝體還包括第二重佈線層和第二連接體；

所述第二重佈線層位於所述晶片和所述第一導體柱背離所述第一重佈線層的一側，所述第二連接體位於所述第二重佈線層背離所述晶片和所述第一導體柱的一側，所述第二重佈線層與所述第一導體柱和所述第二連接體電連接，所述第二連接體用於外連其他元器件。

可選地，所述第二連接體設置為第二導體柱和焊球中的至少一種。

可選地，所述扇出型疊層封裝體還包括：封裝層，

所述封裝層位於所述第一預封裝體朝向所述第二預封裝體的一側，所述封裝層包覆所述第一預封裝體朝向所述第二預封裝體的表面以及所述第二預封裝體。

可選地，所述預封裝體還包括：鍵合焊盤；

所述鍵合焊盤位於所述晶片的有源面一側，所述鍵合焊盤分佈在所述晶片靠近所述第一連接體的區域，所述鍵合焊盤通過所述第一重佈線層與所述第一連接體電連接。

可選地，所述晶片包括存儲晶片、計算晶片、通信晶片、感知晶片和能源晶片中的至少一種。

可選地，相鄰兩個所述預封裝體中第一連接體的設置位置一致。

第二方面，本發明還提供了一種扇出型疊層封裝體的製備方法，包括：

形成至少兩個預封裝體；所述預封裝體包括晶片、第一重佈線層和第一連接體；

將所述預封裝體疊層互連，相鄰兩個所述預封裝體中一個所述預封裝體的有源面和另一個所述預封裝體的無源面相對，其中一個所述預封裝體的第一連接體與另一個所述預封裝體的第一重佈線層電連接；

其中，在疊層互連方向上，所述第一重佈線層位於所述晶片的有源面一側，所述第一連接體與所述晶片位於所述第一重佈線層的同一側；在第一預設方向上，所述第一連接體位於晶片的至少一側，所述第一連接體通過所述第一重佈線層與所述晶片電連接；

所述預封裝體包括一個第一預封裝體和至少一個第二預封裝體；所述第一預封裝體位於所述扇出型疊層封裝體的最外側，用於與其他元器件電連接；在第一預設方向上，所述第一預封裝體的長度大於第二預封裝體的長度，所述第一預設方向為垂直於疊層互連方向的任一方向。

可選地，形成所述預封裝體，包括：

提供第一載板；

在所述第一載板的一側形成第一導體柱；

提供至少一個晶片；

將所述晶片的有源面與所述第一載板貼附；所述晶片和所述第一導體柱位於所述第一載板的同一側；

形成預封裝層，所述預封裝層包覆所述晶片、所述第一導體柱以及所述第一載板朝向所述晶片和所述第一導體柱的表面，所述第一導體柱填充並貫穿所述預封裝層；

提供第二載板並將所述第二載板貼附在所述預封裝層背離所述第一載板的一側；

移除所述第一載板，在所述晶片和所述第一導體柱背離所述第二載板的一側形成第一重佈線層，所述第一重佈線層與所述晶片和所述第一導體柱電連接。

可選地，形成第二預封裝體，還包括：

提供第三載板並將所述第三載板貼附在所述第一重佈線層背離所晶片和所述第一導體柱的一側；

移除所述第二載板，在所述第一導體柱背離所述第三載板的一側形成金屬凸塊，所述金屬凸塊與所述第一導體柱電連接，並暴露在所述預封裝層的表面外側。

可選地，所述將所述預封裝體疊層互連之後，所述製備方法還包括：

形成封裝層於所述第一預封裝體朝向所述第二預封裝體的一側；所述封裝層包覆所述第一預封裝體朝向所述第二預封裝體的表面以及所述第二預封裝體。

可選地，所述製備方法還包括：

移除所述第一預封裝體背離所述第二預封裝體一側的第二載板；

在所述晶片和所述第一導體柱背離所述第一重佈線層的一側形成第二重佈線層；

在所述第二重佈線層背離所述晶片和所述第一導體柱的一側形成第二連接體；

其中，所述第二重佈線層與所述第一連接體和所述第二連接體電連接，所述第二連接體用於外連其他元器件。

第三方面，本發明還提供了一種電子設備，包括：上述任一種扇出型疊層封裝體。

本發明提供的技術方案與現有技術相比具有如下優點：

本發明提供的扇出型疊層封裝體、其製備方法及設備，該扇出型疊層封裝體包括：至少兩個預封裝體；每個預封裝體包括晶片、第一重佈線層和第一連接體；預封裝體疊層互連，相鄰兩個預封裝體中一個預封裝體的有源面和另一個預封裝體的無源面相對，其中一個預封裝體的第一連接體與另一個預封裝體的第一重佈線層電連接；其中，在疊層互連方向上，第一重佈線層位於晶片的有源面一側，第一連接體與晶片位於第一重佈線層的同一側；在第一預設方向上，第一連接體位於晶片的至少一側，第一連接體通過第一重佈線層與晶片電連接；預封裝體包括一個第一預封裝體和至少一個第二預封裝體；第一預封裝體位於扇出型疊層封裝體的最外側，用於與其他元器件電連接；在第一預設方向上，第一預封裝體的長度大於第二預封裝體的長度，第一預設方向為垂直於疊層互連方向的任一方向。由此，通過第一連接體和第一重佈線層實現晶片的疊層互連，縮短了電互連的長度，具有較高的電性能，連接可靠性和信號傳送速率得到改善，且不需穿孔和連接基板，有利於降低成本。

為了能夠更清楚地理解本發明的上述目的、特徵和優點，下面將對本發明的方案進行進一步描述。需要說明的是，在不衝突的情況下，本發明的實施例及實施例中的特徵可以相互組合。

在下面的描述中闡述了很多具體細節以便於充分理解本發明，但本發明還可以採用其他不同於在此描述的方式來實施；顯然，說明書中的實施例只是本發明的一部分實施例，而不是全部的實施例。

針對背景技術部分提出的問題，本發明實施例提供了扇出型疊層封裝體、其製備方法及設備，該扇出型疊層封裝體包括：至少兩個預封裝體；每個預封裝體包括晶片、第一重佈線層和第一連接體；預封裝體疊層互連，相鄰兩個預封裝體中一個預封裝體的有源面和另一個預封裝體的無源面相對，其中一個預封裝體的第一連接體與另一個預封裝體的第一重佈線層電連接；其中，在疊層互連方向上，第一重佈線層位於晶片的有源面一側，第一連接體與晶片位於第一重佈線層的同一側；在第一預設方向上，第一連接體位於晶片的至少一側，第一連接體通過第一重佈線層與晶片電連接；預封裝體包括一個第一預封裝體和至少一個第二預封裝體；第一預封裝體位於扇出型疊層封裝體的最外側，用於與其他元器件電連接；在第一預設方向上，第一預封裝體的長度大於第二預封裝體的長度，第一預設方向為垂直於疊層互連方向的任一方向。由此，通過第一連接體和第一重佈線層實現晶片的疊層互連，縮短了電互連的長度，具有較高的電性能，連接可靠性和信號傳送速率得到改善，且不需穿孔和連接基板，有利於降低成本。

下面結合圖1-圖19，對本發明實施例提供的扇出型疊層封裝體、其製備方法及設備進行示例性說明。

本發明實施例提供了一種疊層封裝體，如圖1-2所示，圖1為本發明實施例提供的一種疊層封裝體的結構示意圖，圖2為本發明實施例提供的另一種疊層封裝體的結構示意圖。參照圖1-2，該扇出型疊層封裝體100包括：至少兩個預封裝體10；每個預封裝體10至少包括晶片11、第一重佈線層12和第一連接體13；至少兩個預封裝體10疊層互連，相鄰兩個預封裝體10中一個預封裝體10的有源面和另一個預封裝體10的無源面相對，其中一個預封裝體10的第一連接體13與另一個預封裝體10的第一重佈線層12電連接；其中，在疊層互連方向上，第一重佈線層12位於晶片11的有源面一側，第一連接體13與晶片11位於第一重佈線層12的同一側；在第一預設方向X上，第一連接體13位於晶片11的至少一側，第一連接體13通過第一重佈線層12與晶片11電連接；預封裝體10包括一個第一預封裝體和至少一個第二預封裝體；第一預封裝體位於扇出型疊層封裝體的最外側，用於與其他元器件電連接；在第一預設方向X上，第一預封裝體的長度大於第二預封裝體的長度，第一預設方向X為垂直於疊層互連方向的任一方向。

其中，晶片11包括但不限於存儲晶片、計算晶片、感知晶片、通信晶片、感知晶片和能源晶片，例如，動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）晶片或雙倍速率動態隨機記憶體（Double Data Rate Dynamic Random Access Memory，DDR DRAM）。

第一重佈線層12為金屬薄膜層，可利用電鍍或沉積工藝製備；金屬材料可選用銅、鋁、銀、金、鈦中的至少一種。第一連接體13在疊層互連方向的高度等於或大於晶片11的高度，如此設置，使得位於上層的預封裝體10的第一連接體13能夠與位於下層的預封裝體10的第一重佈線層12接觸，保證連接可靠。第一連接體13可設置金屬材料形成的金屬柱或金屬塊，比如銅柱、鋁柱和銀柱等，也可以是其他導電材料形成的柱狀體，在此不限定。第一連接體13與第一重佈線層12可設置為相同材料，二者也可以設置為不同材料，在此也不限定。

其中，第一預封裝體為位於該扇出型疊層封裝體100中最底層的一個預封裝體，剩餘的其他預封裝體為第二預封裝體；如圖1-2所示，第一預設方向X垂直與疊層互連方向，第一預封裝體的長度大於第二預封裝體的長度；如此設置，在對該扇出型疊層封裝體進行整體封裝時，可以第一預封裝體朝向第二預封裝體的一側作為襯底，為封裝層提供支撐作用，而不需要連接基板。通過在第一預封裝體背離第二預封裝體的一側形成第二重佈線層15和第二連接體13，可將該扇出型疊層封裝體100與其他元器件電連接。

示例性地，如圖1所示，該扇出型疊層封裝體100包括四個疊層互連的預封裝體10，其中，位於該扇出型疊層封裝體100最底層的一個預封裝體10為第一預封裝體，剩餘其他預封裝體10為第二預封裝體；每個預封裝體10包括兩個晶片11、第一重佈線層12和第一連接體13；在疊層互連方向上，晶片11的有源面與第一重佈線層12電連接，在第一預設方向X上，第一連接體13位於晶片11的一側，第一連接體13與晶片11通過第一重佈線層12實現電連接；第一連接體13在兩個晶片11之間的區域分佈。在疊層互連方向上，相鄰的兩個預封裝體10中位於上層的預封裝體10的第一連接體13與位於其下層的預封裝體10的第一重佈線層12電連接，預封裝體10中晶片11的朝向第一重佈線層12的一側為有源面，背離重佈線層的一側為無源面，則位於上層的預封裝體10的無源面與位於下層的預封裝體10的有源面相對；通過第一連接體13和第一重佈線層12實現晶片的疊層互連，縮短了電互連的長度；在第一預設方向X上，第一預封裝體的長度大於第二預封裝體的長度，可以第一預封裝體作為襯底，在第一預封裝體朝向第二預封裝體的一側形成封裝層，而不需要連接基板，有利於降低成本。

示例性地，如圖2所示，該扇出型疊層封裝體100包括四個疊層互連的預封裝體10，其中，位於該扇出型疊層封裝體100最底層的一個預封裝體10為第一預封裝體，剩餘其他預封裝體10為第二預封裝體；每個預封裝體10包括一個晶片11、第一重佈線層12和第一連接體13；在疊層互連方向上，晶片11的有源面與第一重佈線層12電連接，在第一預設方向X上，第一連接體13位於晶片11的兩側，第一連接體13與晶片11通過第一重佈線層12實現電連接；第一連接體13分佈在晶片11的兩側區域。在疊層互連方向上，相鄰的兩個預封裝體10中位於上層的預封裝體10的第一連接體13與位於下層的預封裝體10的第一重佈線層12電連接，預封裝體10中晶片11的朝向第一重佈線層12的一側為有源面，背離重佈線層的一側為無源面，則位於上層的預封裝體10的無源面與位於下層的預封裝體10的有源面相對；通過第一連接體13和第一重佈線層12實現晶片的疊層互連，縮短了電互連的長度；在第一預設方向X上，第一預封裝體的長度大於第二預封裝體的長度，可以第一預封裝體作為襯底，在第一預封裝體朝向第二預封裝體的一側形成封裝層，而不需要連接基板，有利於降低成本。

其中，位於上層的預封裝體10的第一連接體13與位於其下層的預封裝體10的第一重佈線層12電連接，可採用本領域技術人員可知的所有金屬連接工藝進行連接，如壓力焊、電弧焊、氬弧焊、氣體保護電弧焊以及鐳射焊，在此不作限定。

需要說明的是，圖1-2僅示例性地示出了該疊層封裝體100包括四個預封裝體10，圖1中每個預封裝體10包括兩個晶片11以及第一連接體13在兩個晶片11之間的區域分佈；圖2中每個預封裝體10包括一個晶片11以及第一連接體13在晶片11兩側分佈，但以上內容均不構成對本發明實施例提供的疊層封裝體的限定。在其他實施方式中，可根據疊層封裝體的需求設置預封裝體10的數量、每個預封裝體10中晶片11的數量以及第一連接體13的分佈區域，在此不限定。

示例性地，如圖3-4所示，圖3為本發明實施例提供的一種第二預封裝體的結構示意圖，圖4為本發明實施例提供的一種第一預封裝體的結構示意圖；其中，第一預設方向X和第二預設方向Y均垂直於疊層互連方向。參照圖3-4，在第一預設方向X和第二預設方向Y上，第一預封裝體的長度大於第二預封裝體的長度；如此設置，在對該扇出型疊層封裝體進行整體封裝時，可以第一預封裝體朝向第二預封裝體的一側作為襯底，為封裝層提供支撐作用，而不需要連接基板。在垂直于疊層互連的任一方向上，第一預封裝體的長度等於封裝層的長度；例如，第一預封裝體在第一預設方向X上的長度為14mm，在第二預設方向Y上的長度為12.4mm。

能夠理解的是，圖4僅示例性地示出了第一預封裝體的尺寸為14mm×12.4mm，但並不構成對本發明實施例的限。在其他實施方式中，跟根據刪除性疊層封裝體的需求設置第一預封裝層的尺寸，例如針對單個DDR4 DRAM晶片，第一預封裝體的尺寸為7.5mm×11mm，針對單個DDR5 DRAM晶片，第一預封裝體的尺寸為9mm×11mm，在此不限定。

本發明實施例提供了一種扇出型疊層封裝體100，包括：至少兩個預封裝體10；每個預封裝體10包括晶片11、第一重佈線層12和第一連接體13；預封裝體10疊層互連，相鄰兩個預封裝體10中一個預封裝體10的有源面和另一個預封裝體10的無源面相對，其中一個預封裝體10的第一連接體13與另一個預封裝體10的第一重佈線層12電連接；其中，在疊層互連方向上，第一重佈線層12位於晶片11的有源面一側，第一連接體13與晶片11位於第一重佈線層12的同一側；在第一預設方向上，第一連接體13位於晶片11的至少一側，第一連接體13通過第一重佈線層12與晶片11電連接；預封裝體10包括一個第一預封裝體和至少一個第二預封裝體；第一預封裝體位於扇出型疊層封裝體的最外側，用於與其他元器件電連接；在第一預設方向X上，第一預封裝體的長度大於第二預封裝體的長度，第一預設方向X為垂直於疊層互連方向的任一方向。由此，通過第一連接體13和第一重佈線層12實現晶片的疊層互連，縮短了電互連的長度，具有較高的電性能，連接可靠性和信號傳送速率得到改善，且不需穿孔和連接基板，有利於降低成本。

在一些實施例中，如圖1-2和圖5-6所示，圖5為本發明實施例提供的另一種第二預封裝體的結構示意圖，圖6為本發明實施例提供的又一種第二預封裝體的結構示意圖。參照圖1-2和圖5-6，該預封裝體還包括：預封裝層14，預封裝層14包覆晶片11和第一連接體13；第一連接體13包括第一導體柱131；第一導體柱131填充並貫穿預封裝層14，連接該預封裝體的第一重佈線層12。

其中，預封裝層14可設置為樹脂層，材料可以環氧樹脂(Epoxy Molding Compound，EMC)、聚乙烯、聚丙烯、聚烯烴、聚醯胺、聚亞氨酯等中的一種或多種的組合。預封裝層14包覆晶片11和第一連接體13以及第一重佈線層12朝向晶片11和第一連接體13的表面，並填充晶片11和第一連接體13之間的空隙；第一重佈線層12背離晶片11和第一連接體13的表面在預封裝層14的表面裸露，第一重佈線層12背離晶片11和第一連接體13的表面可與預封裝層14的表面齊平或凸出。

其中，第一連接體13的第一導體柱131位於預封裝層14中，並貫穿預封裝層14，第一導體柱131的一端與該預封裝體的第一重佈線層連接。

在一些實施例中，如圖5-6所示，第二預封裝體的第一連接體13還包括金屬凸塊132；金屬凸塊132與第一導體柱131電連接，並暴露在預封裝層14的表面外側；金屬凸塊132與相鄰的預封裝體的第一重佈線層12電連接。

其中，金屬凸塊132與第一導體柱131背離第一重佈線層12的一端電連接，且在預封裝層14背離第一重佈線層12一側的表面凸出，與相鄰的預封裝體10的第一重佈線層12電連接。第一導體柱131和金屬凸塊132可選用相同的金屬材料，也可以選用不同的金屬材料，在此不限定。

示例性地，如圖1-2所示，按照自上而下的順序，第二預封裝體適用於第1~3個預封裝體，即扇出型疊層封裝體中最底層預封裝體以外的預封裝體；在第一預設方向X上，金屬凸塊132的長度大於第一導體柱131的長度，如此設置，增大了金屬凸塊132與相鄰預封裝體的第一重佈線層12的接觸面積，提高了連接可靠性，同時也降低了連接工藝難度；其中，第一預設方向X為垂直於疊層互連方向的任一方向。

在一些實施例中，第一連接體13還包括焊接塊，焊接塊位於金屬凸塊132背離第一導體柱131的一端，成帽狀凸點，焊接塊選用材質導電金屬，例如錫。

在一些實施例中，如圖1-2所示，第一預封裝體還包括第二重佈線層15和第二連接體16；第二重佈線層15位於晶片11和第一導體柱131背離第一重佈線層12的一側，第二連接體16位於第二重佈線層15背離晶片11和第一導體柱131的一側，第二重佈線層15與第一導體柱131和第二連接體16電連接，第二連接體16用於外連其他元器件。

其中，第一預封裝體是指在疊層互連方向上，位於扇出型疊層封裝體最底部的預封裝體10，剩餘的其他預封裝體10為第二預封裝體，第二預封裝體均在第一預封裝體的上方疊層；第一預封裝體背離第二預封裝體的一側依次設置第二重佈線層15和第二連接體16，第二連接體16用於外連其他元器件，例如基板、印製電路板（Printed Circuit Boards，PCB）或處理器，處理器可以為中央處理單元（Central Processing Unit，CPU）或者具有資料處理能力和/或指令執行能力的其他形式的處理單元。

由於第一預封裝體的底部不再疊層連接其他預封裝體10，因此，第一預封裝體的第一連接體13僅包括貫穿預封裝層14的第一導體柱131，不再設置金屬凸塊132；在第一預封裝體背離第一重佈線層12的一側形成第二重佈線層15，第一連接體13與第二重佈線層15電連接，第二重佈線層15與第二連接體16電連接，通過第一連接體13、第二重佈線層15和第二連接體16，實現了該疊層封裝體100中的所有預封裝體10與底座（如基板、PCB或CPU）的互連。

第二重佈線層15為金屬薄膜層，可利用電鍍或沉積工藝製備；金屬材料可選用銅、鋁、銀、金、鈦中的至少一種。

第二連接體16設置為柱狀、塊狀或球狀，其材料為導電材料，包括金屬材料（如銅、鋁、銀、金、鈦中的至少一種）和導電非金屬材料。第二連接體16的數量和排布需根據外連元器件靈活設置，在此不限定。

在一些實施例中，第二連接體設置為第二導體柱和焊球中的至少一種。

示例性地，如圖1所示，第二連接體13設置為焊球，焊球間距為0.4mm；焊球實際數量為496個。

示例性地，如圖2所示，第二連接體設置為焊球，焊球間距為0.8mm；對於DDR4 DRAM晶片，焊球實際數量為78個；對於DDR5 DRAM晶片，焊球實際數量為82個。

能夠理解的是，圖1-2僅示例性地示出了第二連接體16設置為焊球，但並不構成對本發明實施例提供的扇出型疊層封裝體的限定。在其他實施方式中，還可以將第二連接體16設置為本領域技術人員可知的其他形式，如柱狀或塊狀；第二連接體的數量還需根據出型疊層封裝體的需求設置，在此不限定。

在一些實施例中，如圖1-2所示，扇出型疊層封裝體100還包括：封裝層20，封裝層20位於第一預封裝體朝向第二預封裝體的一側，封裝層20包覆第一預封裝體朝向第二預封裝體的表面以及第二預封裝體。

其中，封裝層20可選用半固化片，對全部的第二預封裝體以及第一預封裝體朝向第二預封裝體的表面進行包覆，半固化片包括環氧樹脂、聚乙烯、聚丙烯、聚烯烴、聚醯胺、聚亞氨酯等中的一種或多種的組合。封裝層20還可選用液態或者粉末環氧樹脂等材料，不僅包覆全部的第二預封裝體以及第一預封裝體朝向第二預封裝體的表面，還填充滿所有預封裝體之間的間隙。

如此設置，對該扇出型疊層封裝體100進行封裝保護，避免外部因素（如液體、金屬）對其造成的破壞，同時固定全部的預封裝體，避免預封裝體移動導致連接電路斷開。

在一些實施例中，如圖7-11所示，該預封裝體還包括：鍵合焊盤17；鍵合焊盤17位於晶片11的有源面一側，鍵合焊盤17分佈在晶片11靠近第一連接體13的區域，鍵合焊盤17通過第一重佈線層12與第一連接體13電連接。

現有技術中鍵合焊盤17通常設置在晶片11的邊緣位置（如圖3或4所示），若將其應用於本發明，縮短了預封裝層之間的垂直互連長度；但由於鍵合焊盤17的排布方向與第一連接體13的整體排布方向垂直，存在第一重佈線層12長度較長的問題，可通過調整鍵合焊盤17的分佈位置進一步優化方案。本發明實施例根據第一連接體13的分佈位置設置鍵合焊盤17的分佈位置，使鍵合焊盤17分佈在晶片11靠近第一連接體13的區域，以縮短第一重佈線層12的長度，即縮短電互連長度，減小電容和電感，進一步提高電性能。

示例性地，如圖7-8所示，第一連接體13分佈在兩個晶片11之間的空隙；鍵合焊盤17位於晶片的中間區域，沿兩個晶片11平行方向排布；如此設置，縮短了第一重佈線層12的長度。

示例性地，如圖9所示，第一連接體13分佈在兩個晶片11之間的空隙；鍵合焊盤17位於晶片的中間區域，自內向外沿兩個晶片11平行方向逐漸向第一連接體靠近，逐漸縮短第一重佈線層12的長度。

示例性地，如圖10所示，第一連接體13分佈在兩個晶片11之間的空隙；鍵合焊盤17位於晶片的中間區域，整體沿兩個晶片11平行方向排布，鍵合焊盤17並未對齊，同樣也縮短了第一重佈線層12的長度。

示例性地，如圖11所示，第一連接體13分佈在晶片11外側；鍵合焊盤17位於晶片的中間區域，沿兩個晶片11平行方向排布；如此設置，縮短了第一重佈線層12的長度。

以圖7-11示出的預封裝體為例，每個預封裝體包括兩個32位元的動態隨機存取器（DRAM），晶片11有源面上設置的鍵合焊盤17的數量、第一重佈線層12的數量以及第一連接體13（即第一導體柱131）的數量均相等，大約需要設置400個；第一導體柱131的直徑大於或等於25μm，間距大於或等於40μm；第一重佈線層12的最小線寬/線距為5μm。

能夠理解的是，圖7-11僅示例性地示出了鍵合焊盤17在晶片11有源面一側的分佈位置和鍵合焊盤17的數量為8個，但並不構成對本發明實施例提供的疊層封裝體的限定。在其他實施方式中，可以根據疊層封裝體的需求靈活設置鍵合焊盤的分佈位置和數量，在此不限定。

示例性地，如圖12所示，為本發明實施例提供的又一種第二預封裝體的結構示意圖。參照圖12，該第二預封裝體包括一個晶片11，第一連接體13位於晶片11相對的兩個側邊；在晶片11有源面的一側設置了16個鍵合焊盤17，鍵合焊盤17以兩列沿著平行于該側邊的方向排布；鍵合焊盤17和第一連接體13通過第一重佈線層12實現電連接。該晶片11為個雙倍速率動態隨機記憶體（DDR DRAM），晶片11有源面上設置的鍵合焊盤17的數量、第一重佈線層12的數量以及第一連接體13（即第一導體柱131）的數量均相等，疊層封裝體中最底層的預封裝體大約需要設置400個，非最底層的預封裝體大約需要設置100個；第一導體柱131的直徑大於或等於25μm，間距大於或等於40μm；第一重佈線層12的最小線寬/線距為5μm。

在一些實施例中，晶片包括存儲晶片、計算晶片、通信晶片、感知晶片和能源晶片中的至少一種。

示例性地，如圖7-11所示，預封裝體中的晶片11為兩個動態隨機存取器（DRAM）；如圖12所示，預封裝體中的晶片11為一個雙倍速率動態隨機記憶體（DDR DRAM）；本發明實施例對於封裝的晶片類型、數量以及容量等不作限定，適用於本技術領域所有的晶片。

在一些實施例中，如圖1-2所示，相鄰兩個預封裝體中第一連接體的設置位置一致。

示例性地，如圖1-2所示，在疊層互連方向上，相鄰兩個預封裝體10的第一連接體13的設置位置一致，均設置在兩個晶片11之間的空隙，如此設置，兩個預封裝體10通過各自的第一重佈線層12和二者之間的第一連接體13即可實現互連；與相鄰兩個預封裝體10中第一連接體13的設置位置不一致的方案相比，有利於進一步縮短第一重佈線層12的長度，從而提高了電性能。

在上述實施方式的基礎上，本發明實施例還提供了一種扇出型疊層封裝體的製備方法，用於製備上述任一種扇出型疊層封裝體，具有對應的有益效果，為避免重複描述，在此不再贅述。

圖13為本發明實施例提供的一種扇出型疊層封裝體的製備方法的流程示意圖。參照圖13，該扇出型疊層封裝體的製備方法包括：

S101、形成至少兩個預封裝體。

其中，結合圖1-2，每個預封裝體10包括晶片11、第一重佈線層12和第一連接體13；在疊層互連方向上，第一重佈線層12位於晶片11的有源面一側，第一連接體13與晶片11位於第一重佈線層12的同一側；在第一預設方向X上，第一連接體13位於晶片11的至少一側，第一連接體13與第一重佈線層12電連接。

其中，晶片11包括但不限於存儲晶片、計算晶片、感知晶片、通信晶片、感知晶片和能源晶片。通過電鍍或沉積工藝製備第一重佈線層12，第一重佈線層12的材料可選用銅、鋁、銀、金、鈦中的至少一種。第一連接體13可設置為金屬材料形成的金屬柱或金屬塊，比如銅柱、鋁柱和銀柱等，也可以是其他導電材料形成的柱狀體。第一連接體13與第一重佈線層12可設置為相同材料，二者也可以設置為不同材料。

S102、將預封裝體疊層互連。

其中，結合圖1-2，相鄰兩個預封裝體10中一個預封裝體10的有源面和另一個預封裝體10的無源面相對，其中一個預封裝體10的第一連接體13與另一個預封裝體10的第一重佈線層12電連接；預封裝體10包括一個第一預封裝體和至少一個第二預封裝體；第一預封裝體位於扇出型疊層封裝體的最外側，用於與其他元器件電連接；在第一預設方向X上，第一預封裝體的長度大於第二預封裝體的長度，第一預設方向X為垂直於疊層互連方向的任一方向。如此設置，在對該扇出型疊層封裝體進行整體封裝時，可以第一預封裝體朝向第二預封裝體的一側作為襯底，為封裝層提供支撐作用，而不需要連接基板；在垂直于疊層互連的任一方向上，第一預封裝體的長度等於封裝層的長度。

在一些實施例中，如圖14-15所示，圖14為本發明實施例提供的“形成預封裝體”的一種細化流程示意圖，圖15為“形成預封裝體”各步驟對應的結構示意圖。參照圖14和15，“形成預封裝體”包括：

S201、提供第一載板。

S202、在第一載板的一側形成第一導體柱。

其中，可採用電鍍工藝來製備第一導體柱131，還可以採用本領域技術人員可知的所有工藝來製備，在此不限定。第一導體柱131可選用銅、鋁、銀、金、鈦中的至少一種。

示例性地，利用電鍍工藝製備第一導體柱，具體為：在第一載板的一側面上依次沉積光熱轉換層（Light To Heat Conversion Release Coating (LTHC) Ink）、聚合物層（如聚醯亞胺）、晶種層（包括銅和鈦中的至少一種）和光刻膠層，在光刻膠層上方放置用於圖案化光刻膠層的第一掩模層，以形成貫穿光刻膠層盲孔，利用電鍍工藝在盲孔內形成第一導體柱，最終去除光刻膠層，然後用刻蝕的方法去除殘留的晶種層。

S203、提供至少一個晶片。

其中，圖15僅示例性地示出了兩個晶片11，晶片類型為動態隨機存取器（DRAM），但並不構成對本發明實施例提供的疊層封裝體的製備方法的限定。在其他實施方式中，可根據需求靈活設置晶片的數量和類型，在此不限定。

S204、將晶片的有源面與第一載板貼附。

其中，具體地，利用粘合劑將晶片11貼附在第一載板上，晶片11的有源面與第一載板相對；晶片11和第一導體柱131位於第一載板的同一側。

S205、形成預封裝層。

具體地，利用絕緣材料（如環氧樹脂）對晶片11和第一導體柱131進行塑封，形成預封裝層14；預封裝層14包覆晶片11、第一導體柱131以及第一載板朝向晶片11和所述第一導體柱131的表面；然後通過研磨對預封裝層14進行減薄處理，直至第一導體柱131在預封裝層14背離第一載板一側的表面裸露；如此，使得第一導體柱131填充並貫穿預封裝層14。

S206、提供第二載板並將第二載板貼附在預封裝層背離第一載板的一側。

S207、移除第一載板，在晶片和第一導體柱背離第二載板的一側形成第一重佈線層。

其中，第一重佈線層12與晶片和第一導體柱131電連接，即第一導體柱131通過第一重佈線層12與晶片11電連接。

具體地，移除第一載板時，同時將製備第一導體柱131時在第一載板上沉積的光熱轉換層和聚合物層以及貼附晶片11時使用的粘合劑一同去除。移除第一載板後，將預封裝體上下翻轉，利用電鍍或沉積工藝在晶片11有源面的一側形成第一重佈線層12，第一重佈線層12與晶片11的鍵合焊盤和第一導體柱131電連接。

在一些實施例中，如圖16-17所示，圖16為本發明實施例提供的“形成第二預封裝體”的一種細化流程示意圖，圖17為“形成第二預封裝體”各步驟對應的結構示意圖。參照圖16和17，“形成第二預封裝體”包括：

S308、提供第三載板並將第三載板貼附在第一重佈線層背離晶片和第一導體柱的一側。

具體地，將第三載板貼附在第一重佈線層12所在的一側。

S309、移除第二載板，在第一導體柱背離第三載板的一側形成金屬凸塊。

其中，金屬凸塊132與第一導體柱131電連接，並暴露在預封裝層14的表面外側。

具體地，移除第二載板後，利用電鍍工藝在第一導體柱131背離第一重佈線層12的一端形成金屬凸塊132；金屬凸塊132可選用銅、鋁、銀、金、鈦中的至少一種。優選地，第一導體柱131和金屬凸塊132均選用銅。在金屬凸塊132背離第一導體柱131的一端形成帽狀焊料塊，焊料塊選用焊錫。

利用本實施例方法形成的預封裝體適用於扇出型疊層封裝體中最底層預封裝體以外的預封裝體；結合圖1-2，形成的預封裝體為扇出型疊層封裝體中位於頂層和中間層的三個預封裝體。

在一些實施例中，如圖18-19所示，18為本發明實施例提供的另一種扇出型疊層封裝體的製備方法的流程示意圖，圖19為圖18示出的扇出型疊層封裝體的製備方法中，S403~S406對應的結構示意圖。參照圖18-19，將預封裝體疊層互連之後，該製備方法還包括：

S403、形成封裝層于第一預封裝體朝向第二預封裝體的一側。

其中，封裝層20包覆第一預封裝體朝向第二預封裝體的表面以及第二預封裝體。封裝層20可選用半固化片，對全部的第二預封裝體以及第一預封裝體朝向第二預封裝體的表面進行包覆，半固化片包括環氧樹脂、聚乙烯、聚丙烯、聚烯烴、聚醯胺、聚亞氨酯等中的一種或多種的組合。封裝層20還可選用液態或者粉末環氧樹脂等材料，不僅包覆全部的第一預封裝體以及第一預封裝體朝向第二預封裝體的表面，還填充滿所有預封裝體之間的間隙。

在一些實施例中，如圖18-19所示，該製備方法還包括：

S404、移除第一預封裝體背離第二預封裝體一側的第二載板。

S405、在晶片和第一導體柱背離第一重佈線層的一側形成第二重佈線層。

具體地，移除第二載板後，利用電鍍或沉積工藝在預封裝體背離第一重佈線層12的一側形成第二重佈線層15，第二重佈線層15與該預封裝體的第一導體柱131電連接；第二重佈線層15可選用銅、鋁、銀、金、鈦中的至少一種。

S406、在第二重佈線層背離晶片和第一導體柱的一側形成第二連接體。

其中，第二重佈線層15與第一連接體13和第二連接體16電連接，第二連接體16用於外連其他元器件。

具體地，利用電鍍工藝製備第二連接體16，第二連接體16可設置為柱狀、塊狀或球狀中的一種，例如，圖18中第二連接體16設置為焊球；第二連接體16選用導電材料，包括金屬材料（如銅、鋁、銀、金、鈦中的至少一種）和導電非金屬材料。第二連接體16的數量和排布需根據外連元器件靈活設置，在此不限定。

在上述實施方式的基礎上，本發明實施例還提供了一種電子設備。該電子設備包括：上述任一種扇出型疊層封裝體，具有對應的有益效果，為避免重複描述，在此不再限定。

其中，該電子設備包括但不限於可擕式設備（如手提電腦）、移動通訊設備（如智慧手機和平板）和電腦伺服器。

需要說明的是，在本文中，諸如“第一”和“第二”等之類的關係術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關係或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。

以上所述僅是本發明的具體實施方式，使本領域技術人員能夠理解或實現本發明。對這些實施例的多種修改對本領域的技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或範圍的情況下，在其它實施例中實現。因此，本發明將不會被限制于本文所述的這些實施例，而是要符合與本文所發明的原理和新穎特點相一致的最寬的範圍。

100:扇出型疊層封裝體 10:預封裝體 11:晶片 12:第一重佈線層 13:第一連接體 131:第一導體柱 132:金屬凸塊 14:預封裝層 15:第二重佈線層 16:第二連接體 17:鍵合焊盤 20:封裝層 S101:形成至少兩個預封裝體 S102:將預封裝體疊層互連 S201:提供第一載板 S202:在第一載板的一側形成第一導體柱 S203:提供至少一個晶片 S204:將晶片的有源面與第一載板貼附 S205:形成預封裝層 S206:提供第二載板並將第二載板貼附在預封裝層背離第一載板的一側 S207:移除第一載板，在晶片和第一導體柱背離第二載板的一側形成第一重佈線層 S308:提供第三載板並將第三載板貼附在第一重佈線層背離晶片和第一導體柱的一側 S309:移除第二載板，在第一導體柱背離第三載板的一側形成金屬凸塊 S403:形成封裝層于第一預封裝體朝向第二預封裝體的一側 S404:移除第一預封裝體背離第二預封裝體一側的第二載板 S405:在晶片和第一導體柱背離第一重佈線層的一側形成第二重佈線層 S406:在第二重佈線層背離晶片和第一導體柱的一側形成第二連接體

[圖1]為本發明實施例提供的一種扇出型疊層封裝體的結構示意圖； [圖2]為本發明實施例提供的另一種扇出型疊層封裝體的結構示意圖； [圖3]為本發明實施例提供的一種第二預封裝體的結構示意圖； [圖4]為本發明實施例提供的一種第一預封裝體的結構示意圖； [圖5]為本發明實施例提供的另一種第二預封裝體的結構示意圖； [圖6]為本發明實施例提供的又一種第二預封裝體的結構示意圖； [圖7]為本發明實施例提供的又一種第二預封裝體的結構示意圖； [圖8]為本發明實施例提供的另一種第一預封裝體的結構示意圖； [圖9]為本發明實施例提供的又一種第二預封裝體的結構示意圖； [圖10]為本發明實施例提供的又一種第二預封裝體的結構示意圖； [圖11]為本發明實施例提供的又一種第二預封裝體的結構示意圖； [圖12]為本發明實施例提供的又一種第二預封裝體的結構示意圖； [圖13]為本發明實施例提供的一種扇出型疊層封裝體的製備方法的流程示意圖； [圖14]為本發明實施例提供的“形成預封裝體”的一種細化流程示意圖； [圖15]為本發明“形成預封裝體”各步驟對應的結構示意圖； [圖16]為本發明實施例提供的“形成第二預封裝體”的一種細化流程示意圖； [圖17]為本發明“形成第二預封裝體”各步驟對應的結構示意圖； [圖18]為本發明實施例提供的另一種扇出型疊層封裝體的製備方法的流程示意圖； [圖19]為本發明圖18示出的扇出型疊層封裝體的製備方法中，S403~S406對應的結構示意圖。

100:扇出型疊層封裝體

10:預封裝體

11:晶片

12:第一重佈線層

13:第一連接體

131:第一導體柱

132:金屬凸塊

14:預封裝層

15:第二重佈線層

16:第二連接體

20:封裝層

Claims (14)

1. 一種扇出型疊層封裝體，其中，包括：至少兩個預封裝體；每個所述預封裝體至少包括晶片、第一重佈線層、第一連接體和預封裝層，所述預封裝層包覆所述晶片和所述第一連接體，所述第一連接體包括第一導體柱；所述至少兩個預封裝體疊層互連，相鄰兩個所述預封裝體中一個所述預封裝體的有源面和另一個所述預封裝體的無源面相對，其中一個所述預封裝體的第一連接體與另一個所述預封裝體的第一重佈線層電連接；其中，在疊層互連方向上，所述第一重佈線層位於所述晶片的有源面一側，所述第一連接體與所述晶片位於所述第一重佈線層的同一側；在第一預設方向上，所述第一連接體位於晶片的至少一側，所述第一連接體通過所述第一重佈線層與所述晶片電連接；所述預封裝體包括一個第一預封裝體和至少一個第二預封裝體；所述第一預封裝體位於所述扇出型疊層封裝體的最外側，用於與其他電子元件電連接；在第一預設方向上，所述第一預封裝體的長度大於第二預封裝體的長度，所述第一預設方向為垂直於疊層互連方向的任一方向，所述第二預封裝體的第一連接體還包括金屬凸塊；所述金屬凸塊與所述第一導體柱電連接，並暴露在所述預封裝層的表面外側；所述金屬凸塊與相鄰的預封裝體的第一重佈線層電連接。
2. 如請求項1所述的扇出型疊層封裝體，其中，所述第一導體柱填充並貫穿所述預封裝層，連接該所述預封裝體的第一重佈線層。
3. 如請求項2所述的扇出型疊層封裝體，其中，所述第一預封裝體還包括第二重佈線層和第二連接體； 所述第二重佈線層位於所述晶片和所述第一導體柱背離所述第一重佈線層的一側，所述第二連接體位於所述第二重佈線層背離所述晶片和所述第一導體柱的一側，所述第二重佈線層與所述第一導體柱和所述第二連接體電連接，所述第二連接體用於外連其他電子元件。
4. 如請求項3所述的扇出型疊層封裝體，其中，所述第二連接體設置為第二導體柱和焊球中的至少一種。
5. 如請求項1所述的扇出型疊層封裝體，其中，還包括：封裝層，所述封裝層位於所述第一預封裝體朝向所述第二預封裝體的一側，所述封裝層包覆所述第一預封裝體朝向所述第二預封裝體的表面以及所述第二預封裝體。
6. 如請求項1-5項中任一項所述的扇出型疊層封裝體，其中，所述預封裝體還包括：鍵合焊盤；所述鍵合焊盤位於所述晶片的有源面一側，所述鍵合焊盤分佈在所述晶片靠近所述第一連接體的區域，所述鍵合焊盤通過所述第一重佈線層與所述第一連接體電連接。
7. 如請求項1所述的扇出型疊層封裝體，其中，所述晶片包括存儲晶片、計算晶片、通信晶片、感知晶片和能源晶片中的至少一種。
8. 如請求項1所述的扇出型疊層封裝體，其中，相鄰兩個所述預封裝體中第一連接體的設置位置一致。
9. 一種扇出型疊層封裝體的製備方法，其中，包括：形成至少兩個預封裝體；所述預封裝體至少包括晶片、第一重佈線層和第一連接體；將所述預封裝體疊層互連，相鄰兩個所述預封裝體中一個所述預封裝體的有 源面和另一個所述預封裝體的無源面相對，其中一個所述預封裝體的第一連接體與另一個所述預封裝體的第一重佈線層電連接；其中，在疊層互連方向上，所述第一重佈線層位於所述晶片的有源面一側，所述第一連接體與所述晶片位於所述第一重佈線層的同一側；在第一預設方向上，所述第一連接體位於晶片的至少一側，所述第一連接體通過所述第一重佈線層與所述晶片電連接；所述預封裝體包括一個第一預封裝體和至少一個第二預封裝體；所述第一預封裝體位於所述扇出型疊層封裝體的最外側，用於與其他電子元件電連接；在第一預設方向上，所述第一預封裝體的長度大於第二預封裝體的長度，所述第一預設方向為垂直於疊層互連方向的任一方向。
10. 如請求項9所述的製備方法，其中，形成所述預封裝體，包括：提供第一載板；在所述第一載板的一側形成第一導體柱；提供至少一個晶片；將所述晶片的有源面與所述第一載板貼附；所述晶片和所述第一導體柱位於所述第一載板的同一側；形成預封裝層，所述預封裝層包覆所述晶片、所述第一導體柱以及所述第一載板朝向所述晶片和所述第一導體柱的表面，所述第一導體柱填充並貫穿所述預封裝層；提供第二載板並將所述第二載板貼附在所述預封裝層背離所述第一載板的一側；移除所述第一載板，在所述晶片和所述第一導體柱背離所述第二載板的一 側形成第一重佈線層，所述第一重佈線層與所述晶片和所述第一導體柱電連接。
11. 如請求項10所述的製備方法，其中，形成第二預封裝體，還包括：提供第三載板並將所述第三載板貼附在所述第一重佈線層背離所晶片和所述第一導體柱的一側；移除所述第二載板，在所述第一導體柱背離所述第三載板的一側形成金屬凸塊，所述金屬凸塊與所述第一導體柱電連接，並暴露在所述預封裝層的表面外側。
12. 如請求項11所述的製備方法，其中，所述將所述預封裝體疊層互連之後，所述製備方法還包括：形成封裝層於所述第一預封裝體朝向所述第二預封裝體的一側；所述封裝層包覆所述第一預封裝體朝向所述第二預封裝體的表面以及所述第二預封裝體。
13. 如請求項12所述的製備方法，其中，還包括：移除所述第一預封裝體背離所述第二預封裝體一側的第二載板；在所述晶片和所述第一導體柱背離所述第一重佈線層的一側形成第二重佈線層；在所述第二重佈線層背離所述晶片和所述第一導體柱的一側形成第二連接體；其中，所述第二重佈線層與所述第一連接體和所述第二連接體電連接，所述第二連接體用於外連其他電子元件。
14. 一種電子設備，其中，包括：如請求項1-8項中任一項所述的扇出型疊層封裝體。

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