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TWI868107B - 記憶體結構、記憶體裝置、半導體裝置及其形成的方法 - Google Patents

記憶體結構、記憶體裝置、半導體裝置及其形成的方法 Download PDF

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TWI868107B
TWI868107B TW109104116A TW109104116A TWI868107B TW I868107 B TWI868107 B TW I868107B TW 109104116 A TW109104116 A TW 109104116A TW 109104116 A TW109104116 A TW 109104116A TW I868107 B TWI868107 B TW I868107B
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賴昇志
林仲德
陳永育
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種記憶體裝置及其形成的方法。本揭露的記憶體裝置包括一底部介質層、從該底部介質層垂直延伸的一閘極結構、一堆疊結構，以及延伸於該閘極結構與該堆疊結構之間的一介質層。該堆疊結構包括一第一矽化物層、一第二矽化物層、延伸於該第一矽化物層與該第二矽化物層之間的一氧化物層、覆蓋該氧化物層與延伸於該第一與第二矽化物層之間的一通道區，以及覆蓋該第二矽化物層的一隔離層。該第一與第二矽化物層包括鈷、鈦、鎢、或鈀。

Description

記憶體結構、記憶體裝置、半導體裝置及其 形成的方法
本揭露係有關於一種記憶體結構，特別是有關於一種快閃記憶體結構及其形成方法。
半導體積體電路(integrated circuit：IC)已歷經了指數式的成長。在積體電路的材料與設計上的技術進步已經產生的幾代的IC，並且每一代的IC都比上一代小且更為複雜。在IC的發展進程中，功能密度(例如每個晶片區域內的互連裝置數)通常會增加，而幾何尺寸(例如可使用製造程序所製造的最小元件(或線段))會減小。上述的尺寸縮減過程通常提供了增加生產效率及降低相關製程成本的益處。這樣的尺寸縮減過程也增加了處理及製造IC的複雜度。為了實現上述的進展，需要在IC加工和製造方面有新的發展。
例如快閃記憶體裝置已發展為包括由薄膜堆疊層形成的三維可堆疊式結構。由於能適應於高溫的特性，鎢已經被使用 在上述薄膜堆疊中。因為鎢能在高的製程溫度時被氧化，在薄膜堆疊中使用鎢需要各種阻擋層和保護層，以保護鎢層免受氧化。上述各種阻擋層和保護層的應用，同時是鎢層氧化的適當解決方案，亦增加了用於形成該快閃記憶體裝置的薄膜堆疊層及製造流程的複雜度。因此，儘管常見的半導體裝置已經普遍地用於其預期目的，但是它們並非在各個方面都令人滿意。
依據本揭露的一種記憶體結構，包括一底部介質層、從該底部介質層垂直延伸的一閘極結構、包括複數記憶體薄膜堆疊層的一堆疊結構、以及延伸於該閘極結構與該堆疊結構之間的一介質層。該等記憶體薄膜堆疊層的每一者包括一第一矽化物層、一第二矽化物層、沿著一第一方向延伸於該第一及第二矽化物層之間的一氧化物層、覆蓋該氧化物層與沿著該第一方向延伸於該第一與第二矽化物層之間的一通道區，以及沿著該第一方向覆蓋該第二矽化物層的一隔離層。
10:堆疊結構
11:替代堆疊結構
102:底部介質層
104A-1:第一矽化物層
104A-2:第二矽化物層
104B-1:第三矽化物層
104B-2:第四矽化物層
104C-1:第五矽化物層
104C-2:第六矽化物層
104D-1:第七矽化物層
104D-2:第八矽化物層
106A-1:第一多晶半導體層
106A-2:第二多晶半導體層
106B-1:第三多晶半導體層
106B-2:第四多晶半導體層
108A:第一氧化物層
108B:第二氧化物層
108C:第三氧化物層
108D:第四氧化物層
108A’:第一凹陷氧化物層
108B’:第二凹陷氧化物層
108C’:第三凹陷氧化物層
108D’:第四凹陷氧化物層
110A:第一隔離層
110B:第二隔離層
110C:第三隔離層
110D:第四隔離層
A:第一薄膜堆疊
B:第二薄膜堆疊
C:第三薄膜堆疊
D:第四薄膜堆疊
120:第一溝槽
125:凹口
W1,W2:寬度
T:厚度
130:多晶半導體材料
132:通道特徵
135:第二溝槽
137:側壁
140:介質層
145:閘極材料
150:垂直隔離特徵
160:通道欄
170:閘極欄
180:隔離欄
P:接點間距
200:方法
202,204,206,208,210:操作
212,214,216,218:操作
第1圖為根據本揭露實施例之一堆疊結構的剖面圖。
第2圖為根據本揭露實施例之另一堆疊結構的剖面圖。
第3圖揭示在一工件上用於製造一半導體裝置的方法的流程圖。
第4A圖至第10A圖揭示當工件包括相似於第1圖的堆疊結構的一堆疊結構時方法的操作。
第4B圖至第10B圖揭示當工件包括相似於第2圖的堆疊結構的一堆疊結構時方法的操作。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含第一特徵與第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。此外，用詞「由...製成」的意思可包含「包含」或「由...組成」。再者，在以下製程中，可具有一或 多個額外的操作在描述的操作裡面/之間，且操作的順序係可改變的。
再者，當用「大約」、「近似」等描述一個數字或一個數字範圍時，該詞旨在涵蓋包括所述數字在內的合理範圍內的數字，例如在所述數量的+/-10%以內或本領域技術人員所理解的其他值內。例如，用詞「大約5奈米」涵蓋從4.5奈米至5.5奈米的尺寸範圍。
本揭露一般來說係有關於半導體裝置及形成該半導體裝置的方法。更具體來說，本揭露是有關於記憶體裝置及三維記憶體結構，例如應用於NOR快閃記憶體的結構。在一些常見的記憶體結構中，鎢(W)金屬層被使用在記憶體的薄膜堆疊中，用以減少源極線與位元線的電阻負載，以及用以通過隨後的高溫積存(budget)以形成氧化物-氮化物-氧化物(ONO，例如氧化矽-氮化矽-氧化矽)層。當使用該鎢金屬層時，該鎢金屬線會暴露在含氧製程中以形成二氧化矽(SiO2)，其可能會由於氧化而導致鎢金屬線的失效。為了避免該鎢金屬線的氧化，沉積一阻擋層例如一氮化鈦層，用以將該鎢金屬層圍住。此外，當使用該鎢金屬層與該阻擋層時，需要一多晶矽側壁保護層。進一步來說，為了產生可容納該多晶矽側壁保護層的空間，一個在該阻擋層的掘入(recess)製程是必須的。因此，鎢金屬線的使用需要額外的阻擋層(例如氮化鈦或氮化鉭)，且需要額外為了該側壁保護層以及多晶矽側壁保護層而進行的阻擋金屬掘入製程(W/barrier metal recess process)，從而導致製程的複雜性增加。
本揭露提供由一堆疊結構所形成的一記憶體裝置， 該堆疊結構包括具有與鎢相當的導電性和允許熱預算(thermal budget)的一金屬矽化物。然而，與鎢相比，該金屬矽化物的氧化是自限性的，這使得該金屬矽化物在高溫下(大約800℃)對氧氣的反應性降低。由於上述原因，該金屬矽化物無需上述阻擋層及保護層的保護以避免該金屬矽化物的氧化。本揭露實施例中的該堆疊結構藉由將該鎢層替換為該金屬矽化物層而具有更簡單的結構，可以使用不太複雜的製程進行製造，從而改善了製程的在穩定性。
現在參照第1圖，第1圖為根據本揭露實施例之一堆疊結構10的剖面圖。堆疊結構10係可做為形成一記憶體裝置的基本結構，例如一三維可堆疊(3D stackable)記憶體結構。在一些實施例中，堆疊結構10包括偶數個薄膜堆疊，例如2、4、8、16、24，及32個薄膜堆疊。為了方便說明，僅圖示堆疊結構10的兩個薄膜堆疊，即一第一薄膜堆疊A以及一第二薄膜堆疊B。每一薄膜堆疊可做為場效電晶體(field effect transistors：FET)的基礎。在一些實施例中，由堆疊結構10或替代堆疊結構11所形成的記憶體裝置可包括N型場效電晶體或P型場效電晶體。在一些範例中，記憶體裝置可包括N型場效電晶體。當堆疊結構10包括更多的薄膜堆疊，額外的薄膜堆疊係會在第1圖的第二薄膜堆疊B上形成。在一些實施例中，堆疊結構10係形成在一底部介質層(bottom dielectric layer)102之上。在一些實施例中，底部介質層102係形成於一基板或一互連結構上。在某些情況下，底部介質層102可由一合適的介質材料所形成，例如氧化鋯、氧化鋁、氮化鋁、碳化矽，以及氮化矽。當氮 化矽或碳化矽用於底部介質層102時，其可摻雜碳或氮以賦予不同的蝕刻選擇性。在一實施例中，第一薄膜堆疊A包括在底部介質層102之上的一第一矽化物層(silicide layer)104A-1、在第一矽化物層104A-1之上的一第一多晶(polycrystalline)半導體層106A-1、在第一多晶半導體層106A-1之上的一第一氧化物層108A、在第一氧化物層108A之上的一第二多晶半導體層106A-2、在第二多晶半導體層106A-2之上的一第二矽化物層104A-2，以及在第二矽化物層104A-2之上的一第一隔離層110A。在一些實施例中，第一矽化物層104A-1及第二矽化物層104A-2包括一金屬矽化物，其導電性和允許的熱預算(或熱預算公差)與鎢相當。在某些情況下，該金屬矽化物可以是矽化鈦(TiSi2)、矽化鈷(CoSi2，C54相)、矽化鎢(WSi)、矽化鈀(PdSi)、其他合適的矽化物，或其結合。第一多晶半導體層106A-1及第二多晶半導體層106A-2包括摻雜或未摻雜的多晶矽。當第一多晶半導體層106A-1及第二多晶半導體層106A-2有摻雜時，其可被摻雜一N型摻雜物(例如磷或砷)，或一P型摻雜物。在一些實施例中，第一氧化物層108A可以是半導體氧化物，例如氧化矽。在一些實施例中，第一隔離層110A可由與形成底部介質層102的介質材料不同的介質材料所形成。在某些情況下，第一隔離層110A可由摻雜碳或氧用以賦予不同蝕刻選擇性的氮化矽所形成。
在一些實施例中，在堆疊結構內的層，例如在第一薄膜堆疊A及第二薄膜堆疊B內的層，係可使用化學氣相沉積 (chemical vapor deposition：CVD)、物理氣相沉積(physical vapor deposition：PVD)、原子層沉積(atomic layer deposition：ALD)或其他合適的沉積技術來進行沉積。如上所述，大約2至32個相同的薄膜堆積係形成於底部介質層102之上。舉例來說，如第1圖所示，與第一薄膜堆疊A相同的第二薄膜堆疊B係形成於第一薄膜堆疊A之上。第二薄膜堆疊B包括在第一隔離層110A之上的一第三矽化物層104B-1、在第三矽化物層104B-1之上的一第三多晶半導體層106B-1、在第三多晶半導體層106B-1之上的一第二氧化物層108B、在第二氧化物層108B之上的一第四矽化物層104B-2，以及在第四矽化物層104B-2之上的一第二隔離層110B。雖然在第1圖中圖示第二隔離層110B為堆疊結構10的最頂層，如此的說明僅僅是出於說明的目的，並且堆疊結構10可以在第二隔離層110B之上包括額外的薄膜堆疊。在一些範例中，堆疊結構10最頂層的隔離層形成的厚度大於其他隔離層的厚度，使得最頂層的隔離層可以承受形成記憶體裝置的製程中的反應式離子蝕刻(reactive ion etching：RIE)製程。
現在參照第2圖，第2圖為根據本揭露實施例之一替代堆疊結構11的剖面圖。替代堆疊結構11係與堆疊結構10的不同之處在於，替代堆疊結構11並不包括任何多晶半導體層，例如在堆疊結構10內的第一多晶半導體層106A-1、第二多晶半導體層106A-2、第三多晶半導體層106B-1，及第四多晶半導體層106B-2。上述多晶半導體層的省略可增加蕭特基能障(Schottky barrier)在矽化物層與多晶半導體通道之間的高度，亦因為上述原因，由替代堆疊結構11所形成的記憶體裝置可有異於由堆疊結構10所形成的記憶體裝置的讀寫驅動機制(scheme)。在一些實施例中，替代堆疊結構11亦包括偶數個薄膜堆疊，例如2、4、8、16、24，及32個薄膜堆疊。為了方便說明，僅圖示堆疊結構11的兩個薄膜堆疊，即一第三薄膜堆疊C以及一第四薄膜堆疊D。每一薄膜堆疊將形成場效電晶體。當替代堆疊結構11包括更多的薄膜堆疊，額外的薄膜堆疊係形成於第2圖的第四薄膜堆疊D之上。在一些實施例中，替代堆疊結構11係形成於底部介質層102之上。在一些實施例中，底部介質層102可形成於一基板或一互連結構之上，並且可由一介質材料所形成，例如氧化鋯、氧化鋁、氮化鋁、碳化矽，以及氮化矽。當氮化矽或碳化矽用於底部介質層102時，其可摻雜碳或氮以賦予不同的蝕刻選擇性。在一實施例中，第三薄膜堆疊C包括在底部介質層102之上的一第五矽化物層104C-1、在第五矽化物層104C-1之上的一第三氧化物層108C、在第三氧化物層108C之上的一第六矽化物層104C-2，以及在第六矽化物層104C-2的一第三隔離層110C。在一些實施例中，第五矽化物層104C-1及第六矽化物層104C-2包括一金屬矽化物，其導電性和允許的熱預算(或熱預算公差)與鎢相當。在某些情況下，該金屬矽化物可以是矽化鈦(TiSi2)、矽化鈷(CoSi2，C54相)、矽化鎢(WSi)、矽化鈀(PdSi)、其他合適的矽化物，或其結合。在一些實施例中，第三氧化物層108C可以是半導體氧化物，例如氧化矽。在一些實施例中，第三隔離層110C 可由與形成底部介質層102的介質材料不同的介質材料所形成。在某些情況下，第三隔離層110C可由摻雜碳或氧用以賦予不同蝕刻選擇性的氮化矽所形成。
在一些實施例中，在堆疊結構內的層，例如在第三薄膜堆疊C及第四薄膜堆疊D內的層，係可使用化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的沉積技術來進行沉積。如上所述，大約2至32個相同的薄膜堆積係形成於底部介質層102之上。舉例來說，如第2圖所示，與第三薄膜堆疊C相同的第四薄膜堆疊D係形成於第三薄膜堆疊C之上。第四薄膜堆疊D包括在第三隔離層110C之上的一第七矽化物層104D-1、在第七矽化物層104D-1之上的一第四氧化物層108D、在第四氧化物層108D之上的一第八矽化物層104D-2，以及在第八矽化物層104D-2之上的一第四隔離層110D。雖然在第2圖中圖示第四隔離層110D為堆疊結構11的最頂層，如此的說明僅僅是出於說明的目的，並且堆疊結構11可以在第四隔離層110D之上包括額外的薄膜堆疊。在一些範例中，堆疊結構11最頂層的隔離層形成的厚度大於其他隔離層的厚度，使得最頂層的隔離層可以承受形成記憶體裝置的製程中的反應式離子蝕刻製程。
與鎢相比，當有低氧化率的狀態下，用於第一、第二、第三、第四、第五、第六、第七，及第八矽化物層的金屬矽化物係有可比得上鎢的電阻率及允許的熱預算(或熱預算公差)。鎢的電阻率大約為10~30μΩ-cm以及允許的熱預算(或熱預算公差)大約 介於750℃及900℃之間。例如，矽化鈦的電阻率大約10~15μΩ-cm以及允許的熱預算(或熱預算公差)大約800℃及900℃。例如，矽化鈷(CoSi2，C54相)的電阻率大約18~20μΩ-cm以及允許的熱預算(或熱預算公差)大約介於750℃及850℃之間。可以觀察到，金屬矽化物，例如矽化鈦(TiSi2)及矽化鈷(CoSi2，C54相)，在800℃時的氧化是有自限性的。也就是說，在一薄的氧化薄膜形成在金屬矽化物與氧氣源之間的介面後，金屬矽化物的氧化率會大幅減少。然而，鎢的氧化並非具有自限性，並且其氧化可能會持續直到鎢層的大部分被氧化。由於上述原因，金屬矽化物表現出比鎢慢的氧化率。當使用鎢在一般的堆疊結構時，必須於鎢層與底部介質層之間及鎢層與氧化物層之間形成一屏障層，例如由金屬氮化物(例如氮化鈦或氮化鉭)所形成的屏障層，用以保護鎢免於氧化。另外，為了避免鎢層的側壁被氧化，鎢層及屏障層還必須被凹陷(recess)以容納多晶矽側壁保護層。屏障層的實作、鎢層的凹陷，以及多晶矽側壁保護層的形成使得製程複雜化、減少製程的穩定性，並且降低良率。本揭露提供無鎢層以及隨附的屏障層和側壁保護層的堆疊結構，因而減少製程複雜度並且增加製程的穩定性及良率。
第3圖揭示在一工件上用於製造一半導體裝置(例如一記憶體裝置)的一方法200的流程圖。在方法200的操作202中提供了一工件。該工件包括一堆疊結構，且此堆疊結構包含在一底部介質層之上的複數薄膜堆疊。在方法200的操作204中，形成穿過堆疊結構的複數第一溝槽用以暴露底部介質層。在方法200的操作206 中，將複數堆疊結構內的氧化物層凹陷(recess)。在方法200的操作208中，沉積一多晶半導體材料在複數第一溝槽內。在方法200的操作210中，凹陷沉積在複數第一溝槽的該多晶半導體材料，以形成一複數第二溝槽。在方法200的操作212中，在複數第二溝槽上沉積介質層。在方法200的操作214中，在複數第二溝槽的側壁上所沉積的介質層之上沉積一閘極材料。在方法200的操作216中，形成複數垂直隔離特徵。在方法200的操作218中，執行多個後續製程用以完成半導體裝置的製造。可在方法200之前、期間和之後提供其他步驟，並且所描述的一些步驟在方法200的其他實施例中可以被代替或消除。
現在參考第3圖、第4A圖及第4B圖，方法200包括提供一工件100的一操作202。工件100可包括一堆疊結構，例如該堆疊結構可相似於第1圖的堆疊結構10、或相似於替代堆疊結構11。第4A圖至第10A圖揭示當工件100包括相似於第1圖的堆疊結構10的堆疊結構時方法200的操作，並且第4B圖至第10B圖揭示當工件100包括相似於第2圖的堆疊結構11的堆疊結構時方法200的操作。堆疊結構10包括偶數個薄膜堆疊，例如2、4、8、16、24，及32個薄膜堆疊。第4A圖至第10A圖僅揭示2個薄膜堆疊，即第一薄膜堆疊A及第二薄膜堆疊B。相同地，替換堆疊結構11包括偶數個薄膜堆疊，例如2、4、8、16、24，及32個薄膜堆疊。第4B圖至第10B圖僅揭示2個薄膜堆疊，即第一薄膜堆疊C及第二薄膜堆疊D。在堆疊結構10及替代薄膜堆疊11內的薄膜堆疊的細節已於上述做 描述而不再贅述。值得注意的是，除非另有規定，圖式符號A、B、C、D絕不表示堆疊的必要順序。
現在參考第3圖、第5A圖、第5B圖，方法200包括一操作204，在該操作204中，形成穿過堆疊結構10或替代堆疊結構11的複數薄膜堆疊的複數第一溝槽120，用以暴露底部介質層102。在一些實施例中，對於第5A圖、第5B圖所示的兩層薄膜堆疊的堆疊結構而言，每一第一溝槽120可具有在大約5至25之間的一高長寬比(深/寬)，並且當堆疊結構包括更多薄膜堆疊時，每一第一溝槽120的長寬比可為大約5至100。在一些範例中，每一第一溝槽120可有大約400nm至1μm的深度以及大約40nm至80nm的寬度。在一些實施例中，該等複數第一溝槽120可由反應式離子蝕刻(RIE)製程來形成，直到暴露底部介質層102。在某些情況下，可選擇性地對堆疊結構10或替代堆疊結構11的該等複數薄膜堆疊進行蝕刻，而底部介質層實質上並未蝕刻。如上所述，底部介質層102的材料及隔離層(例如第一隔離層110A、第二隔離層110B、第三隔離層110C，及第四隔離層110D)的材料是不相同的，使得上述隔離層可以被蝕刻，而底部介質層102實質上並未被蝕刻。在此情況下，就形成該等複數第一溝槽120而言，底部介質層102係作為一蝕刻停止層。雖然未圖式，從垂直於底部介質層102的方向看時，每一第一溝槽120可有矩形的截面。
現在參考第3圖、第6A圖、第6B圖，方法200包括一操作206，在操作206中，將在該等複數薄膜堆疊內的氧化物層(例 如第一氧化物層108A、第二氧化物層108B、第三氧化物層108C，及第四氧化物層108D)凹陷(recessed)用以得到凹口(recesses)125。在一些實施例中，可使用乾式蝕刻、溼式蝕刻、其結合、或其他合適的蝕刻技術來對氧化物層進行選擇性地蝕刻。在這些實施例中，矽化物層(104A-1、104A-2、104B-1、104B-2、104C-1、104C-2、104D-1，及104D-2)、多晶半導體層(106A-1、106A-2、106B-1，及106B-2)，以及隔離層(例如第一隔離層110A、第二隔離層110B、第三隔離層、110C，及第四隔離層110D)實質上並未被蝕刻，而氧化物層(例如第一氧化物層108A、第二氧化物層108B、第三氧化物層108C，及第四氧化物層108D)係被蝕刻使得其寬度由W1減小為W2。W2為每一凹陷氧化物層(例如第一凹陷氧化物層108A’、第二凹陷氧化物層108B’、第三凹陷氧化物層108C’，及第四凹陷氧化物層108D’)的寬度。每一凹口可由W1和W1之間差距以及氧化物層的厚度T所定義。
現在參考第3圖、第7A圖及第7B圖，方法200包括一操作208，在操作208中，在該等複數第一溝槽120中沉積一多晶半導體材料130。在一些實施例中，可使用化學氣相沉積、原子層沉積，或具有良好的填孔能力的其他合適的沉積技術，將多晶半導體材料130沉積在工件100之上，用以填充該等複數第一溝槽120及凹口125。在某些情況下，首先使用原子層沉積沉積多晶半導體材料130，用以填充凹口125；接著使用化學氣相沉積沉積多晶半導體材料130，用以增加生產量(throughput)。在一些實施例中，多晶半 導體材料130可以為未摻雜或輕摻雜的多晶矽。在一些範例中，在操作208中沉積多晶半導體材料130之後，執行一平坦化處理(planarization process)，例如化學機械平坦化(chemical mechanical polishing：CMP)處理，為即將及到來的製程提供平坦的頂面。
現在參考第3圖、第8A圖及第8B圖，方法200包括一操作210，在操作210中，將沉積在該等複數第一溝槽120內的多晶半導體材料130進行凹陷，用以形成複數第二溝槽135。在一些實施例中，使用定向地蝕刻技術，例如反應式離子蝕刻，對在操作208沉積的多晶半導體材料130進行非均相性地蝕刻。在一些實施例中，在操作210，因為凹口125可以使沉積的多晶半導體材料130免受非均相性侵蝕，所以在形成該等複數第二溝槽135之後，以多晶半導體材料130填充凹口125。沉積在凹口125內的多晶半導體材料130作為將形成於工件100上之記憶體裝置的通道區，並且可做為通道特徵132。在第8A圖及第8B圖所表示的實施例中，在一凹陷氧化物層(例如第一凹陷氧化物層108A’、第二凹陷氧化物層108B’、第三凹陷氧化物層108C’，以及第四凹陷氧化物層108D’)的側壁上形成每一通道特徵132。此外，如第8A圖、第8B圖所示，在一某些情況下，每一第一溝槽120可以具有與每一第二溝槽135實質上相同的尺寸。每一第二溝槽135是由2個側壁137及在底部介質層102之上的一底部表面所定義。值得注意的是，方法200的操作210移除了在隔離層(例如第一隔離層110A、第二隔離層110B、第三隔離層 110C，及第四隔離層110D)側壁的多晶半導體材料130，用以防止短路或設備故障。
現在參考第3圖、第9A圖及第9B圖，方法200包括一操作212，在操作212中，在該等複數第二溝槽135的側壁137上沉積一介質層140。在一些實施例中，介質層140可包括不同介質材料的多個層。在某些情況下，介質層140包括夾設在兩半導體氧化物(semiconductor oxide)層之間的一半導體氮化物(semiconductor nitride)層，其可以被做為一氧化物-氮化物-氧化物(ONO)層。在這些情況下，該半導體氮化物層可以是一氮化矽(SixNy)層，並且該半導體氧化物層可以是一氧化矽層。因為介質層140的功能是捕獲電荷，其也可做為一儲存層，並且在記憶胞(例如汲極電流)中偵測到的電流差提供了記憶效應。可使用在ONO層內的氮化矽層中的矽與氮的比例來調整該儲存層的效能。在一些實施例中，可使用具有良好階梯覆蓋(step coverage)能力的沉積技術，例如在氣溫大約750℃至850℃之間的低壓化學氣相沉積(low pressure chemical vapor deposition：LPCVD)、低壓原子層沉積(low pressure atomic layer deposition：LPALD)來形成介質層140內的半導體氧化物層，用以確保好的薄膜品質。可使用具有良好階梯覆蓋能力的沉積技術，例如在氣溫大約650℃至700℃之間的低壓化學氣相沉積、低壓原子層沉積來形成介質層140內的半導體氮化物層。在第9A圖及第9B圖所示的實施例中，介質層140的沉積並未將該等複數第二溝槽135充滿，並且留下用於閘極材料 145的垂直開口，將在下面描述。在一些實施例中，在操作212中形成介質層140期間的高溫可能會促進該矽化物層(例如第一矽化物層104A-1、第二矽化物層104A-2、第三矽化物層104B-1、第四矽化物層104B-2、第五矽化物層104C-1、第六矽化物層104C-2、第七矽化物層104D-1，及第八矽化物層104D-2)的相變或重結晶，形成具有與鎢相當的電導率的相(phase)。例如，在操作212中的高溫可促使矽化鈦形成C54相。
現在參考第3圖、第9A圖及第9B圖，方法200包括一操作214，在操作214中，將一閘極材料145沉積在該等複數第二溝槽135的側壁上所沉積的介質層140之上。在一些實施例中，閘極材料145係沉積在工件100上，用以填充未被介質層140完全填充的該等複數第二溝槽135中的垂直開口。在一些實施例中，閘極材料145可以是以P型摻雜物(例如硼)、或N型摻雜物(例如磷)、或金屬(例如鎢、鈷、鎳、銅、氮化鈦、氮化鉭、釕、或類似物)重摻雜的多晶矽。在一些實施例中，在操作212及操作214形成介質層140及閘極材料145之後，執行一平坦化處理，例如化學機械平坦化(CMP)處理，為即將及到來的製程提供平坦的頂面。
現在參考第3圖、第10A圖及第10B圖，方法200包括一操作216，在操作216中，形成複數垂直隔離特徵150。在一些實施例中，使用微影技術以在至少一第二溝槽135內所沉積的閘極材料145中形成複數孔洞。在某些情況下，該等複數孔洞可暴露底部介質層102，並且將閘極材料145分隔為多個區段。第10A圖及第 10B圖表示穿過複數垂直隔離特徵150之一的橫截面。在那些實施例中，將一光阻層以地毯式的方式形成在工件100之上。然後，可將該光阻層暴露於反射或通過遮罩的輻射下。暴露的光阻層在一後烘烤製程中進行烘烤以進行化學變化，以允許在顯影過程中選擇性去除已曝光/未曝光的光阻層。於此時，該光阻層係被圖案化。使用一圖案化的光阻層做為一蝕刻遮罩對沉積在至少一第二溝槽135內的閘極材料145進行蝕刻，用以形成該等複數孔洞。之後，使用化學氣相沉積、物理氣相沉積、或其他合適的沉積技術將一絕緣材料沉積在工件100之上，用以透過閘極材料145填充該等複數孔洞，從而形成垂直隔離特徵150。在一些實施例中，該絕緣材料可包括一介質材料，例如一低介電係數介質材料。在某些情況下，該絕緣材料包括矽、氧、氮，及碳。在一些範例中，該絕緣材料可以是氧化矽、氧碳氮化矽(silicon oxy-carbonitride)、碳氮化矽(silicon carbonitride)、或碳氧化矽(silicon oxycarbide)。雖然在方法200中沒有單獨標識為另一操作，方法200可包括一平坦化處理，例如化學機械平坦化(CMP)處理，用以將第10A圖的堆疊結構10及第10B圖的替代堆疊結構11的頂面進行平坦化。
現在參照第3圖，方法200包括操作218，在操作218中執行後續的製程。例如，可在堆疊結構10或替代堆疊結構11之上形成接觸導孔(contact via)。再舉另一範例，可在堆疊結構10或替代堆疊結構11之上形成一互連結構，用以透過該等接觸導孔電性耦接於堆疊結構10或替代堆疊結構11。再舉另一範例，可在堆疊結構 10或替代堆疊結構11之上形成額外的一堆疊結構，用以形成具有較大容量的一記憶體裝置。
堆疊結構10及替代堆疊結構11不具有一般傳統上堆疊結構中的鎢、屏障層、及保護層。如第10A圖所示，通道特徵132在兩個多晶半導體層(例如第一多晶半導體層106A-1及第二多晶半導體層106A-2，或第三多晶半導體層106B-1及第四多晶半導體層106B-2)之間延伸。此外，在堆疊結構10內之通道特徵132的側壁係直接與介質層140接觸，其中間並沒有任何保護層。第一矽化物層104A-1、第二矽化物層104A-2、第三矽化物層104B-1、及第四矽化物層104B-2之每一者係直接與一隔離層(例如第一隔離層110A，或第二隔離層110B)接觸，並且係直接與一多晶半導體層(例如第一多晶半導體層106A-1、第二多晶半導體層106A-2、第三多晶半導體層106B-1、及第四多晶半導體層106B-2)相接觸，其中間並沒有任何的屏障層。此外，堆疊結構10內的第一矽化物層104A-1係直接與底部介質層102相接觸。
回到第10B圖的替代堆疊結構11，通道特徵132在兩矽化物層(例如第五矽化物層104C-1及第六矽化物層104C-2，或第七矽化物層104D-1及第八矽化物層104D-2)之間延伸，。此外，替代堆疊結構11內的通道特徵132的側壁係直接與介質層140接觸，其中間並沒有任何保護層。第五矽化物層104C-1、第六矽化物層104C-2、第七矽化物層104D-1及第八矽化物層104D-2之每一者係直接與一隔離層(例如第三隔離層110C，或第四隔離層110D)接 觸，並且係直接與凹陷氧化物層(例如第三凹陷氧化物層110C’及第四凹陷氧化物層110D’)相接觸，其中間並沒有任何的屏障層。此外，替代堆疊結構11內的第五矽化物層104C-1係直接與底部介質層102相接觸。
第10A圖的每一堆疊結構10及第10B圖的每一替代堆疊結構11有複數通道欄(channel columns)160及複數閘極欄(gate columns)170。每一閘極欄170包括介質層140及閘極材料145。每一通道欄160包括夾設在兩閘極欄170之間或夾設在一閘極欄170與一隔離欄180之間的經蝕刻的(carved)薄膜堆疊。在一些實施例中，該等複數通道欄160包括大約80nm至160nm且沿著X方向的接點間距P。在某些情況下，沿著X方向的通道欄160的寬度占據接點間距P的一半，並且沿著X方向的閘極欄170的寬度(或隔離結構180的寬度)佔據了另一半。亦即，在這些情況下，每一通道欄160有大約40nm至80nm的寬度；每一閘極欄170有大約40nm至80nm的寬度；以及每一隔離欄180有大約40nm至80nm的寬度。在一些範例中，介質層140具有大約10nm至15nm且沿著X方向的厚度，並且閘極材料145(或垂直隔離特徵150)具有大約10nm至60nm且沿著X方向的寬度。
因此，在一實施例中，本揭露提供一記憶體結構。該結構包括一底部介質層、一閘極結構、一堆疊結構以及一介質層。閘極結構從該底部介質層沿著一第一方向垂直延伸，而介質層在該閘極結構與該堆疊結構之間沿著該第一方向延伸。該堆疊結構包括 複數記憶體薄膜堆疊。每一記憶體薄膜堆疊包括一第一矽化物層、一第二矽化物層、在該第一矽化物層與該第二矽化物層之間沿著該第一方向延伸的一氧化物層、在該氧化物層之上且在該第一矽化物層與該第二矽化物層之間沿著該第一方向延伸的一通道區、以及沿著該第一方向在該第二矽化物層之上的一隔離層。
在一些實施例中，第一矽化物層與第二矽化物層包括鈦、鎢、鈀，或鈷。在一些實施例中，堆疊結構並沒有金屬氮化物，金屬氮化物係直接與第一矽化物層或第二矽化物層相接觸。在某些情況下，隔離層及底部介質層具有不同的組成。在一些實施例中，隔離層包括氮化矽。在一些實施例中，第一矽化物層及第二矽化物層係直接與介質層相接觸。在一些實施例中，該記憶體結構可更包括在第一矽化物層與氧化物層之間的一第一多晶半導體層，以及在第二矽化物層與氧化物層之間的一第二多晶半導體層。
在另一實施例中，提供了一種記憶體裝置。記憶體裝置包括一底部介質層、從底部介質層沿著一第一方向垂直延伸的一閘極結構、一堆疊結構，以及在閘極結構與堆疊結構之間沿著第一方向延伸的的一介質層。堆疊結構包括一第一矽化物層、一第二矽化物層、在第一矽化物層與第二矽化物層之間沿著第一方向延伸的一氧化物層、在氧化物層之上且在第一矽化物層與第二矽化物層之間沿著第一方向延伸的一通道區、以及沿著第一方向在第二矽化物層之上的一隔離層。第一矽化物層與第二矽化物層包括鈷、鈦、鎢，或鈀。
在一些實施例中，隔離層係由氮化矽所形成，底部介質層係由氧化鋁或氮化鋁所形成。在一些實施例中，堆疊結構並沒有一金屬氮化物，金屬氮化物係在第一矽化物層與氧化物層之間，以及在第二矽化物層與氧化物層之間。在一些實施例中，記憶體裝置可更包括在第一矽化物層及氧化物層之間的一第一多晶矽層，以及在第二矽化物層與氧化物層之間的一第二多晶矽層。在一些實施例中，第一矽化物層與第二矽化物層係直接與介質層相接觸。
在另一實施例中，提供了製造一半導體裝置的方法。該方法包括透過執行複數薄膜堆疊循環將一堆疊結構形成於一底部介質層之上。每一薄膜堆疊循環包括沉積一第一矽化物層、在第一矽化物層之上沉積一氧化物層、在氧化物層之上沉積一第二矽化物層，以及在第二矽化物層之上沉積一隔離層。該方法更包括：形成穿過該堆疊結構的複數第一溝槽，以暴露氧化物層及底部介質層；將暴露於第一溝槽之內的氧化物層進行蝕刻用以形成一凹口；在第一溝槽內沉積一半導體材料；將半導體材料凹陷用以形成穿過堆疊結構的複數第二溝槽，使得半導體材料的部分保留沉積在凹口；在第二溝槽內之側壁之上沉積一介質層；以及在第二溝槽內之介質層之上沉積一導電材料。
在一些實施例中，介質層的沉積包括：使用低壓化學氣相沉積(LPCVD)或低壓原子層沉積(LPALD)沉積介質層。在一些實施例中，第一矽化物層與第二矽化物層包括鈦、鈷、鎢、或鈀。在某些情況下，每一薄膜堆疊循環更包括：在沉積氧化物層之 前，在第一矽化物層之上沉積一第一多晶半導體層；以及在沉積第二矽化物層之前，在氧化物層沉積一第二多晶半導體層。在一些實施例中，隔離層與底部介質層具有不同的組成。在一些實施例中，隔離層包括氮化矽。在一些實施例中，介質層的沉積包括：在第二溝槽內之側壁上沉積一第一氧化矽層；在第一氧化矽層之上沉積一氮化矽層，以及在氮化矽層之上沉積一第二氧化矽層。在一些實施例中，該方法更包括形成複數垂直隔離特徵用以將導電材料分隔成多個的區段。
上述概述了幾個實施例的特徵，使得本領域的技術人員可以更好理解本揭露的內容。本領域技術人員應該理解，可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實施與本揭露介紹的實施例相同的目的和/或實現相同的優點。本領域的技術人員應該意識到，這樣的等同構造不脫離本揭露的精神和範圍，並且在不背離本揭露的精神和範圍的情況下，上述等同結構可以在此進行各種改變、替換和變更。
10:堆疊結構
102:底部介質層
104A-1:第一矽化物層
104A-2:第二矽化物層
104B-1:第三矽化物層
104B-2:第四矽化物層
106A-1:第一多晶半導體層
106A-2:第二多晶半導體層
106B-1:第三多晶半導體層
106B-2:第四多晶半導體層
108A:第一氧化物層
108B:第二氧化物層
110A:第一隔離層
110B:第二隔離層
A:第一薄膜堆疊
B:第二薄膜堆疊

Claims (10)

  1. 一種記憶體結構，包括：一底部介質層；一閘極結構，從該底部介質層沿著一第一方向垂直延伸；一堆疊結構，包括複數記憶體薄膜堆疊，每一記憶體薄膜堆疊包括：一第一矽化物層；一第二矽化物層；一氧化物層，在該第一矽化物層與該第二矽化物層之間沿著該第一方向延伸；一通道區，在該氧化物層之上並且在該第一矽化物層與該第二矽化物層之間沿著該第一方向延伸；以及一隔離層，沿著該第一方向在該第二矽化物層之上；以及一介質層，在該閘極結構與該堆疊結構之間沿著該第一方向延伸。
  2. 一種記憶體裝置，包括：一底部介質層；一閘極結構，從該底部介質層沿著一第一方向垂直延伸；一堆疊結構，包括：一第一矽化物層；一第二矽化物層；一氧化物層，在該第一矽化物層與該第二矽化物層之間沿著該第 一方向延伸；一通道區，在該氧化物層之上且在該第一矽化物層與該第二矽化物層之間沿著該第一方向延伸；以及一隔離層，在該第二矽化物層之上；以及一介質層，在該閘極結構與該堆疊結構之間沿著該第一方向延伸；其中，該第一矽化物層與該第二矽化物層包括鈷、鈦、鎢或鈀。
  3. 如請求項2所述的記憶體裝置，其中該隔離層係由氮化矽所形成，該底部介質層係由氧化鋁或氮化鋁所形成。
  4. 如請求項2所述的記憶體裝置，其中該堆疊結構不具有在該第一矽化物層與該氧化物層之間，以及在該第二矽化物層與該氧化物層之間的一金屬氮化物層。
  5. 如請求項2所述的記憶體裝置，更包括在該第一矽化物層及該氧化物層之間的一第一多晶矽層，以及在該第二矽化物層及該氧化物層之間的一第二多晶矽層。
  6. 如請求項5所述的記憶體裝置，其中該第一矽化物層與該第二矽化物層直接與該介質層相接觸。
  7. 一種半導體裝置，包括：一通道欄，包括複數薄膜堆疊結構，每一薄膜堆疊結構包括：一第一矽化物層；一第二矽化物層，在該第一矽化物層之上；一氧化物層，在該第一矽化物層與該第二矽化物層之間延伸；以及 一通道特徵，在該第一矽化物層與該第二矽化物層之間延伸；一閘極欄，與該通道欄相鄰，該閘極欄包括：一第一介質層及一第二介質層；以及一閘極材料在該第一介質層與該第二介質層之間；以及一隔離結構，與該通道欄相鄰，該隔離結構包括：一第三介質層與一第四介質層；以及一隔離特徵，夾設在該第三介質層與該第四介質層之間。
  8. 一種半導體裝置的形成方法，包括：透過執行複數薄膜堆疊循環，於一底部介質層之上形成一堆疊結構，每一薄膜堆疊循環包括：沉積一第一矽化物層；在該第一矽化物層之上沉積一氧化物層；在該氧化物層之上沉積一第二矽化物層；以及在該第二矽化物層之上沉積一隔離層；形成穿過該堆疊結構的複數第一溝槽，以暴露該氧化物層及該底部介質層；對暴露於該等第一溝槽之內的該氧化物層進行蝕刻，用以形成一凹口；在該等第一溝槽內沉積一半導體材料；將該半導體材料凹陷，以形成穿過該堆疊結構的複數第二溝槽，使得部分的該半導體材料保留沉積在凹口；在該等第二溝槽內之側壁之上沉積一介質層；以及在該等第二溝槽內之該介質層之上沉積一導電材料。
  9. 一種半導體裝置的形成方法，包括： 接收一工件，包括：一底部介質層；一第一矽化物層，在該底部介質層上方；一氧化物層，在該第一矽化物層上方；一第二矽化物層，在該氧化物層上方；以及一隔離層，在該第二矽化物層上方；形成複數第一溝槽穿過該隔離層、該第二矽化物層、該氧化物層、與該第一矽化物層，以暴露該底部介質層與該隔離層、該第二矽化物層、該氧化物層、與該第一矽化物層的側壁；選擇性蝕刻暴露於該等第一溝槽中的該氧化物層，以形成一凹口；在該等第一溝槽與該凹口中沉積一半導體材料；在該半導體材料中形成複數第二溝槽，以暴露該隔離層、該第二矽化物層、該凹口中的該半導體材料與該第一矽化物層的側壁；在該等第二溝槽的側壁之上，沉積一介質層；以及在該等第二溝槽中的該介質層上方，沉積一導電材料。
  10. 一種半導體裝置的形成方法，包括：接收一工件，包括：一第一矽化物層；一氧化物層，在該第一矽化物層上方；以及一第二矽化物層，在該氧化物層上方；形成複數第一溝槽，穿過該第二矽化物層、該氧化物層與該第一矽化物層；選擇性蝕刻暴露於該等第一溝槽中的該氧化物層，以形成一凹口； 在該等第一溝槽與該凹口中沉積一半導體材料；在該半導體材料中形成複數第二溝槽；在該等第二溝槽的側壁之上沉積一介質層；以及在該等第二溝槽中的該介質層上方沉積一導電材料。
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