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TWI867685B - 半導體記憶體結構及其形成方法 - Google Patents

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TWI867685B
TWI867685B TW112130626A TW112130626A TWI867685B TW I867685 B TWI867685 B TW I867685B TW 112130626 A TW112130626 A TW 112130626A TW 112130626 A TW112130626 A TW 112130626A TW I867685 B TWI867685 B TW I867685B
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陳品宏
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華邦電子股份有限公司
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Abstract

一種半導體記憶體結構的形成方法，包含形成底電極層於主動區之上，沉積第一高介電常數介電材料於底電極層之上，沉積第二高介電常數介電材料於第一高介電常數介電材料之上，對第一高介電常數介電材料和第二高介電常數介電材料進行退火製程，在退火製程之後，沉積第三高介電常數介電材料於第二高介電常數介電材料之上；以及形成頂電極層於第三高介電常數介電材料之上。

Description

半導體記憶體結構及其形成方法
本揭露係有關於一種半導體記憶體結構及其形成方法，且特別是有關於動態隨機存取記憶體及其形成方法。
為了增加動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)裝置內的元件密度以及改善其整體表現，目前DRAM裝置的製造技術持續朝向元件尺寸的微縮化而努力。因此，改進DRAM裝置的製造方法是目前必須面對的重要課題。
本發明實施例提供半導體記憶體結構的形成方法。此方法包含形成底電極層於主動區之上，沉積第一高介電常數介電材料於底電極層之上，沉積第二高介電常數介電材料於第一高介電常數介電材料之上，對第一高介電常數介電材料和第二高介電常數介電材料進行退火製程，在退火製程之後，沉積第三高介電常數介電材料於第二高介電常數介電材料之上；以及形成頂電極層於第三高介電常數介電材料之上。
本發明實施例提供半導體記憶體結構。此半導體記憶體結構包含設置於基底之上的電晶體、設置於電晶體之上且電性連接至電晶體的第一源極/汲極區的底電極層、以及電容介電膜。電容介電膜包含依序設置於底電極層之上的第一氧化鋯層、氧化鋁層、以及第二氧化鋯層。氧化鋯層的晶粒具有第一平均尺寸，第二氧化鋯層的晶粒具有第二平均尺寸，且第一平均尺寸大於第二平均尺寸。此半導體記憶體結構還包含設置於電容介電膜之上的頂電極層。
第1A和1B圖分別是顯示半導體記憶體結構100的平面示意圖和剖面示意圖，其中第1B圖對應於第1A圖中的線I-I。為了簡潔明確，第1A圖僅顯示半導體記憶體結構100的一些組件，半導體記憶體結構100的其他組件可見於第1B圖。
提供半導體記憶體結構100，半導體記憶體結構100可以是或包含動態隨機存取記憶體(DRAM)裝置。半導體記憶體結構100包含基底102。基底102可以是或者包含半導體基底，半導體基底可以是元素半導體基底(例如矽基底)或化合物半導體基底。
為了易於說明，第1A圖標示參考方向。方向D1、D2和D3是水平方向。第二方向D2大致上垂直於第三方向D3。第一方向D1與第二方向D2之間夾一銳角。線I-I平行於第二方向D2。
半導體記憶體結構100還包含多個主動區104，主動區104在第一方向D1上延伸。每個主動區104可以定義為多個通道區及多個源極/汲極區，通道區與源極/汲極區在第一方向D1交替排列。例如，兩個第一源極/汲極區位於主動區104的兩個端部，一個第二源極/汲極區位於主動區104的中央部，兩個通道區夾設於第一源極/汲極區與第二源極/汲極區之間。
半導體記憶體結構100還包含埋置基底102的多條字元線WL。字元線WL在第二方向D2上延伸，且通過主動區104的通道區。字元線WL作用為閘極結構，其與主動區104的源極/汲極區結合形成電晶體。
半導體記憶體結構100還包含設置於基底102之上的多條位元線結構BL。位元線結構BL在第三方向D3上延伸，且電性連接至主動區104中央部的第二源極/汲極區。每條位元線結構BL包含接觸插塞(未顯示)，其對應於且落在主動區104的第二源極/汲極區。
半導體記憶體結構100還包含設置於主動區104端部的第一源極/汲極區上的接觸插塞110、以及設置於接觸插塞110上的導電墊(或稱著陸墊)112。半導體記憶體結構100還包含介電結構114，介電結構114圍繞主動區104、字元線WL、位元線結構BL、接觸插塞110、導電墊112。介電結構114可以包含一或多層介電層，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、前述之多層、及/或前述之組合。
半導體記憶體結構100還包含設置於導電墊112之上的多個電容器結構CA、以及圍繞電容器結構CA的保護層132。電容器結構CA與下方的電晶體耦接，以作用為動態隨機存取記憶體裝置的單位晶胞。電容器結構CA包含底電極層120、設置於底電極層120上的電容介電膜122、以及設置於電容介電膜122上的頂電極層130。底電極層120透過導電墊112和接觸插塞110電性連接至主動區104的第一源極/汲極區。
底電極層120具有杯形輪廓。在平面圖中，底電極層120是環形的(例如，圓形)，而在剖面圖中，底電極層120呈U形。一部分的電容器結構CA的底電極層120重疊於與其電性相連的第一源極/汲極區，而另一部分的電容器結構CA的底電極層120不重疊於(或偏置一段距離)與其電性相連的第一源極/汲極區。
底電極層120具有面內的內側表面122S1、以及面外的外側表面122S2。電容介電膜122和頂電極層130沿著底電極層120的內側表面122S1及外側表面122S2延伸。如此，在平面圖中，電容器結構CA具有同心圓結構，其由內至外或由外至內依序為頂電極層130/電容介電膜122/底電極層120/電容介電膜122/頂電極層130。電容介電膜122和頂電極層130部分填充底電極層120的杯形輪廓內部。保護層132具有延伸至底電極層120中的一部分，以填充杯形輪廓內部的剩餘部分。
電容介電膜122是具有高介電常數(high-k)介電材料的多層結構。在一些實施例中，電容介電膜122的多層結構可以是或包含氧化鋯(ZrO 2)/氧化鋁(Al 2O 3)/氧化鋯(ZrO 2)，以具有高電容率及低漏電流的特性。然而，氧化鋯(ZrO 2)/氧化鋁(Al 2O 3)/氧化鋯(ZrO 2)的多層結構會產生高張應力(tensile stress)，這可能導致電容器發生扭曲或傾倒。如此，增加電容器之間發生短路的風險，從而降低半導體記憶體裝置的製造良率。
本發明實施例提供半導體記憶體結構及其形成方法，以降低電容介電膜的張應力，從而降低電容器發生扭曲或傾倒的風險。第2至5圖和第7圖是根據本發明的一些實施例，顯示形成半導體記憶體結構100在一些中間階段的剖面示意圖。第2至5圖和第7圖對應於第1A圖中的線I-I。
形成一犧牲層116於介電結構114和導電墊112之上，如第2圖所示。在一些實施例中，犧牲層116可包含一或多介電材料，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、前述之多層、其他適合材料、及/或前述之組合。
對犧牲層116進行圖案化，以形成開口118。圖案化製程可包含透過微影製程形成圖案化遮罩層(未顯示)於犧牲層116之上，之後進行蝕刻製程。開口118對應於且暴露出導電墊112。在平面圖中，開口118具有圓形輪廓。
形成底電極層120於開口118中，如第3圖所示。底電極層120沿著開口118的底部和側壁延伸。底電極層120可由導電材料製成，例如，金屬氮化物(例如，氮化鈦(TiN)或氮化鉭(TaN))、金屬材料(例如鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)或釕(Ru))、前述之多層、及/或前述之組合。底電極層120的形成包含順應性地沉積用於底電極層120的導電材料，之後對底電極層120進行回蝕刻製程。
移除犧牲層116，以暴露出底電極層120的外側表面122S2和介電結構114的上表面，如第4圖所示。移除製程可以是蝕刻製程。
形成電容介電層122於底電極層120之上，如第5圖所示。電容介電層122順應性延伸於介電結構114的上表面、以及底電極層120外側表面122S2、頂表面、內側表面122S1以及下表面。在一些實施例中，電容介電層122是氧化鋯(ZrO 2)/氧化鋁(Al 2O 3)/氧化鋯(ZrO 2)的三層結構。
第6A至6C圖是根據本發明的一些實施例，說明電容介電膜122形成的一些細節。將半導體記憶體結構100放置於沉積設備中，依序沉積第一高介電常數介電材料124和第二高介電常數介電材料126於底電極層120之上，如第6A圖所示。第一高介電常數介電材料124是氧化鋯(ZrO 2)層，而第二高介電常數介電材料126是氧化鋁(Al 2O 3)層。在一些實施例中，沉積製程可以是原子層沉積(ALD)製程。沉積第一高介電常數介電材料124的步驟和沉積第二高介電常數介電材料的步驟可以是在同一沉積設備中連續進行。
舉例而言，沉積第一高介電常數介電材料124的步驟包含使用含鋯前驅物(例如，CpZr(NMe 2) 3及/或ZrCl 4)和含氧前驅物(例如，O 3)，並且進行25至150個沉積循環。沉積第二高介電常數介電材料126的步驟包含使用含鋁前驅物(例如，三甲鋁(Trimethylaluminum, TMA)和含氧前驅物(例如，O 3)，並且進行3至20個沉積循環。
在一些實施例中，剛沉積的第一高介電常數介電材料124具有結晶部分與非晶部分。結晶部分由晶粒124G構成。例如，晶粒124G在約0.1奈米平均尺寸。在其他一些實施例中，剛沉積的第一高介電常數介電材料124僅具有非晶部分。
一旦完成沉積第二高介電常數介電材料126的步驟，將半導體記憶體結構100移出沉積設備。接著，將半導體記憶體結構100放置於熱處理設備中，對第一高介電常數介電材料124和第二高介電常數介電材料126進行退火製程1000，如第6B圖所示。退火製程1000可充分釋放第一高介電常數介電材料124與第二高介電常數介電材料126之間的張應力。因此，可以降低電容器之間發生短路的風險，從而改善半導體記憶體裝置的製造良率。
在一些實施例中，退火製程1000在400℃至約600℃之間的溫度範圍下且含有N 2的製程氣氛進行。如果退火溫度太低或退火時間太短，可能無法充分地釋放第一高介電常數介電材料124與第二高介電常數介電材料126之間的應力。如果退火溫度太高或退火時間太長，可以會導致來自第二高介電常數介電材料126的鋁原子與來自第一高介電常數介電材料124的鋯原子過度地交互擴散，這會導致電容介電膜122的漏電率顯著增加，而降低半導體記憶體裝置的可靠性。
在退火製程1000的過程中，第一高介電常數介電材料124會發生晶粒成長，並且增加第一高介電常數介電材料124的結晶度。成長的晶粒124G’具有範圍在約0.1奈米至約1奈米的平均尺寸。
一旦完成退火製程1000，將半導體記憶體結構100移出熱處理設備。將半導體記憶體結構100放置於沉積設備中，沉積第三高介電常數介電材料128，如第6C圖所示。第三高介電常數介電材料128是氧化鋯層。在一些實施例中，沉積製程可以是原子層沉積(ALD)製程。
舉例而言，沉積第三高介電常數介電材料128包含使用含鋯前驅物(例如，CpZr(NMe 2) 3及/或ZrCl 4)和含氧前驅物(例如，O 3)，並且進行10至65個沉積循環。沉積第三高介電常數介電材料128的循環次數可少於沉積第一高介電常數介電材料124的循環次數。第三高介電常數介電材料128的厚度可小於第一高介電常數介電材料124的厚度。
在一些實施例中，剛沉積的第三高介電常數介電材料128具有結晶部分與非晶部分。結晶部分由晶粒128G構成。例如，晶粒128G在約0.1奈米的平均尺寸。在其他一些實施例中，剛沉積的第三高介電常數介電材料128僅具有非晶部分。
第三高介電常數介電材料128的結晶度低於退火後的第一高介電常數介電材料124的結晶度，且晶粒128G的平均尺寸小於晶粒124G’的平均尺寸。在一些實施例中，晶粒128G的平均尺寸對晶粒124G’的平均尺寸的比值範圍在約0.1至約0.8。
在前述熱處理製程1000期間，來自第一高介電常數介電材料124的鋯原子會擴散至第二高介電常數介電材料126中，使得第二高介電常數介電材料126含有鋯。因此，第二高介電常數介電材料126中的鋯在第一高介電常數介電材料124與第二高介電常數介電材料126之間界面處的濃度高於在第三高介電常數介電材料128與第二高介電常數介電材料126之間界面處的濃度。
請參考第7圖，一旦完成沉積第三高介電常數介電材料128，順應性地形成頂電極層130於電容介電膜122的第三高介電常數介電材料128之上。頂電極層130可由導電材料製成，例如，金屬氮化物(例如，氮化鈦(TiN)或氮化鉭(TaN))、金屬材料(例如鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)或釕(Ru))、前述之多層、及/或前述之組合。
值得注意的是，在沉積第三高介電常數介電材料128之後，並未對電容介電膜122進行額外的熱處理(例如退火製程)。這是由於額外的熱處理可能會導致在電容介電膜122的三層結構的兩個界面處(即，高介電常數介電材料126與124之間的界面、和介電常數介電材料126與128之間的界面)都發生交互擴散。如此，可能會導致電容介電膜122的漏電率顯著增加。
之後，形成如第1B圖所示保護層132於頂電極層130之上。在一些實施例中，保護層132是半導體材料，例如SiGe。
根據上述，本發明實施例提供半導體記憶體結構及其形成方法。透過在形成第二高介電常數介電材料126之後，進行退火製程，可充分釋放電容介電膜的張應力。因此，降低電容器之間發生短路的風險，從而改善半導體記憶體裝置的製造良率。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:半導體記憶體結構 102:基底 104:主動區 110:接觸插塞 112:導電墊 114:介電結構 116:犧牲層 118:開口 120:底電極層 122:電容介電膜 122S1:內側表面 122S2:外側表面 124:第一高介電常數介電材料 124G,124G’,128G:晶粒 126:第二高介電常數介電材料 128:第三高介電常數介電材料 130:頂電極層 132:保護層 1000:退火製程 BL:位元線結構 CA:電容器結構 D1:第一方向 D2:第二方向 D3:第三方向 WL:字元線
讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1A圖是根據本發明的一些實施例，顯示半導體記憶體結構的平面示意圖。 第1B圖是根據本發明的一些實施例，顯示半導體記憶體結構的剖面示意圖。 第2至5圖和第7圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在一些中間階段的剖面示意圖。 第6A至6C圖是根據本發明的一些實施例，說明電容介電膜形成的一些細節。
120:底電極層
124:第一高介電常數介電材料
124G’:晶粒
126:第二高介電常數介電材料
1000:退火製程

Claims (16)

  1. 一種半導體記憶體結構的形成方法，包括：形成一底電極層於一主動區之上；沉積一第一高介電常數介電材料於該底電極層之上；沉積一第二高介電常數介電材料於該第一高介電常數介電材料之上；對該第一高介電常數介電材料和該第二高介電常數介電材料進行一退火製程；在該退火製程之後，沉積一第三高介電常數介電材料於該第二高介電常數介電材料之上；以及形成一頂電極層於該第三高介電常數介電材料之上。
  2. 如請求項1之半導體記憶體結構的形成方法，其中在該退火製程期間，該第一高介電常數介電材料中的鋯原子擴散至該第二高介電常數介電材料中。
  3. 如請求項1之半導體記憶體結構的形成方法，其中在該退火製程之前的該第一高介電常數介電材料的晶粒具有一第一平均尺寸，且該退火製程之後該第一高介電常數介電材料的晶粒具有一第二平均尺寸，該第二平均尺寸大於該第一平均尺寸。
  4. 如請求項1之半導體記憶體結構的形成方法，其中該第三高介電常數介電材料的晶粒具有一第三平均尺寸，該第三平均尺寸小於該第二平均尺寸。
  5. 如請求項1之半導體記憶體結構的形成方法，其中沉積該第一高介電常數介電材料與沉積該第二高介電常數介電材料係在同一沉積設備中連續進行。
  6. 如請求項1之半導體記憶體結構的形成方法，其中該退火製程係在一熱處理設備中進行，且在該退火製程期間，該第二高介電常數介電材料的表面暴露於一製程氣氛。
  7. 如請求項1之半導體記憶體結構的形成方法，更包括：形成一介電結構圍繞該主動區；形成一犧牲層於該介電結構之上，其中該犧牲層具有一開口，且該底電極層形成於該開口中；移除該犧牲層，以暴露出該底電極層的側表面；以及形成一保護層圍繞該頂電極層。
  8. 如請求項1之半導體記憶體結構的形成方法，其中形成該第一高介電常數介電材料包括：採用一第一沉積循環進行一第一原子層沉積，形成該第三高介電常數介電材料包括：採用一第二沉積循環進行一第二原子層沉積，該第一沉積循環的次數比該第二沉積循環的次數多。
  9. 一種半導體記憶體結構，包括：一電晶體，設置於一基底之上：一底電極層，設置於該電晶體之上且電性連接至該電晶體的一第一源極/汲極區； 一電容介電膜，包括依序設置於該底電極層之上的一第一高介電常數介電材料、一第二高介電常數介電材料、以及一第三高介電常數介電材料，其中該第二高介電常數介電材料含鋯且具有：一第一鋯濃度，在該第一高介電常數介電材料與該第二高介電常數介電材料之間的界面處；以及一第二鋯濃度，在該第三高介電常數介電材料與該第二高介電常數介電材料之間的界面處，該第一鋯濃度高於該第二鋯濃度；以及一頂電極層，設置於該電容介電膜之上。
  10. 如請求項9之半導體記憶體結構，其中在一平面圖中，該底電極層具有一環形輪廓。
  11. 如請求項10之半導體記憶體結構，其中該電容介電膜延伸於該底電極層的該環形輪廓的一內側表面以及一外側表面。
  12. 如請求項10之半導體記憶體結構，更包括：一保護層，圍繞該頂電極層，其中該保護層包含位於該底電極層的該環形輪廓內的一部分。
  13. 如請求項9之半導體記憶體結構，更包括：一接觸插塞，設置於該電晶體的該第一源極/汲極區上；以及一導電墊，設置於該接觸插塞之上，其中該底電極設置於該導電墊上。
  14. 如請求項9之半導體記憶體結構，其中該第一高介電常數介電材料具有一第一結晶度，且該第三高介電常數介電材料具有小於該第一結晶度的一第二結晶度。
  15. 如請求項9之半導體記憶體結構，更包括：一位元線結構，在一第一方向上延伸於該基底之上，且電性連接至該電晶體的一第二源極/汲極區，其中該電晶體具有位於該基底內的一閘極結構，該閘極結構在一第二方向上延伸，該第二方向垂直於該第一方向。
  16. 如請求項9之半導體記憶體結構，其中該第一高介電常數介電材料的晶粒具有一第一平均尺寸，該第三高介電常數介電材料的晶粒具有一第二平均尺寸，且該第一平均尺寸大於該第二平均尺寸。
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