TWI867215B

TWI867215B - 半導體封裝

Info

Publication number: TWI867215B
Application number: TW110114908A
Authority: TW
Inventors: 崔銀景
Original assignee: 南韓商三星電子股份有限公司
Priority date: 2020-07-27
Filing date: 2021-04-26
Publication date: 2024-12-21
Also published as: TW202205599A; KR20220013737A; US20220028791A1; US11557543B2

Abstract

本發明提供一種半導體封裝，包含：第一半導體晶片，包含第一表面及第二表面且包含在鄰近於第一表面的一部分上的第一主動層；第一重佈線結構，位於第一半導體晶片的第一表面上，其中第一重佈線結構包含第一區域及緊鄰第一區域的第二區域；第二半導體晶片，安置於第一重佈線結構的第一區域中，包含面向第一表面的第三表面以及第四表面，且包含在鄰近於第三表面的一部分上的第二主動層；導電柱，安置於第一重佈線結構的第二區域中；模製層，至少部分地環繞第一重佈線結構上的第二半導體晶片及導電柱；以及第二重佈線結構，設置於模製層上且連接至導電柱。

Description

半導體封裝

本揭露大體上是關於一種半導體封裝。更特定言之，本揭露是關於具有增大的空間利用率及減小的大小的半導體封裝。

在電子工業中，對大小及重量減小的半導體封裝的需求不斷增長。此外，已進行研究以將具有各種功能的半導體晶片包含在半導體封裝中且提高半導體晶片的速度。類似地，繼續進行對包含具有堆疊結構的半導體晶片的半導體封裝的研究。舉例而言，當第二半導體晶片及被動元件安置於第一半導體晶片上時，已積極地研究了第一半導體晶片、第二半導體晶片以及被動元件的有效佈置與此等組件之間的電連接。

本揭露的態樣是關於一種其中半導體晶片、被動元件以及導電柱的空間效率以及半導體晶片與被動元件之間的電連接提高的半導體封裝。

本揭露的另一態樣是關於一種具有減小的大小的半導體封裝。

本揭露的另一態樣是關於一種具有翹曲減少及可靠性增加的半導體封裝。

為了達到上述目的，半導體封裝包含：第一半導體晶片，包含第一表面及面向第一表面的第二表面，且包含在鄰近於第一表面的一部分上的第一主動層；第一重佈線結構，位於第一半導體晶片的第一表面上且連接至第一半導體晶片，其中第一重佈線結構包含第一區域及緊鄰第一區域的第二區域；第二半導體晶片，安置於第一重佈線結構的第一區域中，包含靠近第一表面的第三表面及與第三表面相對的第四表面，且包含在鄰近於第三表面的一部分上的第二主動層；導電柱，安置於第一重佈線結構的第二區域中；模製層，至少部分地環繞第一重佈線結構上的第二半導體晶片及導電柱；以及第二重佈線結構，設置於模製層上且連接至導電柱。

根據一或多個實例實施例，半導體封裝包含：第一半導體晶片，包含第一表面及與第一表面相對的第二表面，且包含在鄰近於第一表面的一部分上的第一主動層；第一重佈線結構，設置於第一半導體晶片的第一表面上且連接至第一半導體晶片且包含第一區域及緊鄰第一區域且大於第一區域的第二區域；第二半導體晶片，安置於第一重佈線結構的第一區域上，包含靠近第一表面的第三表面及與第三表面相對的第四表面，且包含形成於鄰近於第三表面的一部分上的第二主動層及穿過第二半導體晶片的至少一部分且連接至第二主動層的貫穿電極；被動元件，安置於第一重佈線結構的第一區域中；導電柱，安置於第一重佈線結構的第二區域中；模製層，至少部分地環繞第一重佈線結構上的第二半導體晶片、被動元件以及導電柱；以及第二重佈線結構，設置於模製層上且連接至第二半導體晶片的貫穿電極及導電柱。

根據一或多個實施例，半導體封裝包含：封裝基底；半導體裝置，安置於封裝基底上，其中半導體裝置包含：第一半導體晶片，包含第一表面及與第一表面相對的第二表面且包括在鄰近於第一表面的一部分上的第一主動層；第一重佈線結構，設置於第一半導體晶片的第一表面上且包括第一區域及緊鄰第一區域的第二區域；第二半導體晶片，安置於第一重佈線結構的第一區域中，包含與第一表面相對的第三表面及靠近第三表面的第四表面，且包含在鄰近於第三表面的一部分上的第二主動層；導電柱，安置於第一重佈線結構的第二區域中；模製層，至少部分地環繞第一重佈線結構上的第二半導體晶片及導電柱；第二重佈線結構，設置於模製層上且連接至導電柱；以及封裝連接端子，將半導體裝置與封裝基底彼此連接。

半導體封裝可包含在第一區域中的半導體晶片及被動元件以及在緊鄰第一區域的第二區域中的導電柱。因此，半導體晶片、被動元件以及導電柱的佈置可簡化，且設置有半導體晶片、被動元件以及導電柱的空間可允許空間利用率提高。此外，半導體晶片與被動元件之間的電連接可增強。

由於可更有效地利用設置半導體晶片、被動元件以及導電柱的空間，因此半導體封裝的大小可減小。

此外，半導體封裝可包含附接至半導體晶片的防止變形結構，且因此，半導體封裝的翹曲可減少。

在下文中，將參考隨附圖式詳細描述本發明概念的各種實例實施例。圖式中的相同參考符號可表示相同元件，且就已省略的元件的描述而言，可理解，所述元件至少與在本說明書中的其他處描述的對應元件類似。

圖1為根據實例實施例的半導體封裝10的橫截面圖，圖2為沿著圖1的線A-A截取的半導體封裝10的橫截面圖，且圖3為沿著圖2的線B-B截取的半導體封裝10的橫截面圖。

根據實例實施例的半導體封裝10可為系統級封裝（System In Package；SIP），其中第一半導體晶片110與第二半導體晶片210彼此電連接且作為一個系統工作。

參考圖1至圖3，半導體封裝10可包含第一半導體晶片110、第一重佈線結構120、第二半導體晶片210、被動元件220、導電柱130、第一模製層140、第二重佈線結構150以及封裝連接端子160。

第一半導體晶片110可包含第一半導體基底113，所述第一半導體基底113包含第一主動層AL_1、第一晶片墊115以及第一鈍化層117。此外，第一半導體晶片110可包括第一表面110a及與第一表面110a相對的第二表面110b。舉例而言，第一表面110a可為第一半導體晶片110的下部表面，且第二表面110b可為第一半導體晶片110的上部表面。

在實例實施例中，第一半導體基底113可包含在鄰近於第一半導體晶片110的第一表面110a的一部分上的第一主動層AL_1。第一主動層AL_1可包含各種類型的個別裝置。

舉例而言，個別裝置可包含各種微電子裝置，例如，影像感測器，諸如互補金屬氧化物半導體（complementary metal-oxide semiconductor；CMOS）電晶體、金屬氧化物半導體場效電晶體（metal-oxide-semiconductor filed effect transistors；MOSFET）、系統大規模積體電路（large scale integration；LSI）及CMOS成像感測器（CMOS imaging sensors；CIS）、微機電系統（micro-electro-mechanical systems；MEMS）、主動元件、被動元件以及類似者。

在實例實施例中，第一半導體基底113可包含矽（Si）。另外或替代地，第一半導體基底113可包含半導體元素，諸如鍺（Ge）；或化合物，諸如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）以及磷化銦（InP）。然而，第一半導體基底113的材料不一定限於此。

在實例實施例中，第一半導體基底113的大小可大於第二半導體基底213的大小。舉例而言，第一半導體基底113在X方向上的長度可大於第二半導體基底213在X方向上的長度。此外，X-Y平面中的第一半導體基底113的面積可大於第二半導體基底213的面積。

在實例實施例中，第一半導體基底113的側表面可與半導體封裝10的側表面對準。舉例而言，第一半導體基底113的側表面可與第一重佈線結構120、第一模製層140以及第二重佈線結構150的側表面位於同一平面上。

第一晶片墊115可設置於第一半導體基底113上，且可電連接至第一半導體基底113的第一主動層AL_1中的個別裝置。舉例而言，可存在多個晶片墊115電連接至第一半導體基底113的第一主動層AL_1中的個別裝置。除非上下文另外指示，否則第一晶片墊115的描述可應用於多個第一晶片墊115。此可應用於在隨附圖式中示出多個此等組件的任何組件。

在實例實施例中，第一晶片墊115可包含金屬，諸如鎳（Ni）、銅（Cu）、金（Au）、銀（Ag）、鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、銦（In）、鉬（Mo）、錳（Mn）、鈷（Co）、錫（Sn）、鎂（Mg）、錸（Re）、鈹（Be）、鎵（Ga）或釕（Ru）或其合金。然而，第一晶片墊115的材料不一定限於此。

第一鈍化層117可設置於第一半導體基底113上以至少部分地環繞第一晶片墊115的側表面。此外，第一鈍化層117可暴露第一晶片墊115的一個表面。在實例實施例中，第一鈍化層117可包含諸如絕緣聚合物的絕緣材料。

第一重佈線結構120可設置於第一半導體晶片110的第一表面110a上，且可連接至第一半導體晶片110。第一重佈線結構120可包含接觸第一半導體晶片110的第一表面110a的上部表面及面向上部表面且接觸第一模製層140的下部表面。

在實例實施例中，第一重佈線結構120可包含電連接至第一晶片墊115的第一重佈線圖案123，及至少部分地環繞第一重佈線圖案123的第一重佈線絕緣層127。

在實例實施例中，第一重佈線絕緣層127可包含絕緣材料，所述絕緣材料包含用於微影製程的光成像電介質（Photo Imageable Dielectric；PID）。舉例而言，第一重佈線絕緣層127可包含感光性聚醯亞胺（photosensitive polyimide；PSPI）。然而，本揭露不必限於此。第一重佈線絕緣層127可包含氧化物或氮化物。舉例而言，第一重佈線絕緣層127可包含氧化矽或氮化矽。

在實例實施例中，第一重佈線圖案123可為電連接至第一半導體晶片110的第一晶片墊115的導電圖案。舉例而言，第一重佈線圖案123可包含在豎直方向上在第一重佈線絕緣層127中延伸的第一重佈線通孔圖案123a及在水平方向上在第一重佈線絕緣層127中延伸的第一重佈線圖案123b。

在實例實施例中，第一重佈線圖案123可包含金屬，諸如Ni、Cu、Au、Ag、Al、W、Ti、Ta、In、Mo、Mn、Co、Sn、Mg、Re、Be、Ga或Ru或其合金。

當在X-Y平面上觀察第一重佈線結構120時，第一重佈線結構120可包含第一區域A1及緊鄰第一區域A1的第二區域A2。

在實例實施例中，第一區域A1可為第一重佈線結構120的安置有第二半導體晶片210及被動元件220的區域，且第二區域A2可為第一重佈線結構120的安置有導電柱130的區域。

在實例實施例中，當在平面上觀察第一重佈線結構120時，第一重佈線結構120在X方向上的長度（亦即，水平方向上的長度）可定義為第一方向上的長度d，且第一重佈線結構120在Y方向上的長度（亦即，豎直方向上的長度）可定義為第二方向上的長度w。第二方向可垂直於第一方向。

在實例實施例中，當在平面上觀察第一重佈線結構120時，第一區域A1及第二區域A2的邊界L可為第一區域A1與第二區域A2相接的交叉線。舉例而言，當在平面上觀察第一重佈線結構120時，邊界L可為在Y方向上延伸且將第一區域A1與第二區域A2彼此區分的虛擬線。

在實例實施例中，自第一重佈線結構120的側表面120s_1至邊界L的區域可定義為第一區域A1，且自邊界L至第一重佈線結構120的另一側表面120s_2的區域可定義為第二區域A2。

在實例實施例中，當在平面上觀察第一重佈線結構120時，邊界L可在Y方向上在第二半導體晶片210與導電柱130之間延伸。舉例而言，邊界L可在Y方向上及在第二半導體晶片210的側表面與導電柱130的最接近第二半導體晶片210的側表面之間延伸。

此外，在實例實施例中，當在平面上觀察第一重佈線結構120時，邊界L可在Y方向上在被動元件220與導電柱130之間延伸。舉例而言，邊界L可在Y方向上及在被動元件220的側表面與導電柱130的最接近被動元件220的側表面之間延伸。

在實例實施例中，當在X-Y平面上觀察第一重佈線結構120時，在X方向上自第一重佈線結構120的側表面120s_1至邊界L的長度可定義為第一區域A1在第一方向上的長度d1，且在X方向上自第一重佈線結構120的另一側表面120s_2至邊界L的長度可定義為第二區域A2在第一方向上的長度d2。

舉例而言，第一區域A1在第一方向上的長度d1可小於第二區域A2在第一方向上的長度d2。舉例而言，第一區域A1在第一方向上的長度d1可在第一重佈線結構120在第一方向上的長度d的約10%與約40%之間。亦即，在X方向上自第一重佈線結構120的側表面120s_1至邊界L的長度可在第一重佈線結構120在第一方向上的長度d的約10%與約40%之間。

此外，第二區域A2在第一方向上的長度d2可在第一重佈線結構120在第一方向上的長度d的約60%與約90%之間。亦即，在X方向上自第一重佈線結構120的另一側表面120s_2至邊界L的長度可在第一重佈線結構120在第一方向上的長度d的約60%與約90%之間。

在實例實施例中，當在平面上觀察第一重佈線結構120時，自第一重佈線結構120的側表面120s_1至邊界L的第一區域A1可包含第二半導體晶片210及被動元件220，但可不包含導電柱130。

在實例實施例中，當在平面上觀察第一重佈線結構120時，自第一重佈線結構120的另一表面120s_2至邊界L的第二區域A2可包含導電柱130，但可不包含第二半導體晶片210及被動元件220。

此外，第一區域A1在第一方向上的長度d1與第二區域A2在第一方向上的長度d2的總和可與第一重佈線結構120在第一方向上的長度d實質上相同（d1+d2=d）。

舉例而言，當第一區域A1在第一方向上的長度d1為第一重佈線結構120在第一方向上的長度d的約30%時，第二區域A2在第一方向上的長度d2可為第一重佈線結構120在第一方向上的長度d的約70%。

第一區域A1可具有第一重佈線結構120的側表面120s_1，且第二區域A2可具有與第一重佈線結構120的側表面120s_1相對的另一側表面120s_2。第一區域A1在第二方向上的長度及第二區域A2在第二方向上的長度可與第一重佈線結構120的長度w實質上相同。

在實例實施例中，當在X-Y平面上觀察第一重佈線結構120時，第一區域A1的面積可小於第二區域A2的面積。舉例而言，第一區域A1的面積可在第一重佈線結構120的面積的約10%與約40%之間。此外，第二區域A2的面積可在第一重佈線結構120的面積的約60%與約90%之間。

舉例而言，當第一區域A1的面積為第一重佈線結構120的面積的約30%時，第二區域A2的面積可為第一重佈線結構120的面積的約70%。

晶片連接墊124可設置於第一重佈線結構120的第一區域A1中。晶片連接墊124可將第二半導體晶片210連接至第一重佈線結構120。舉例而言，晶片連接墊124可在第一重佈線結構120的第一區域A1中接觸第一重佈線通孔圖案123a。

被動元件連接墊126可設置於第一重佈線結構120的第一區域A1中。被動元件連接墊126可將被動元件220連接至第一重佈線結構120。舉例而言，被動元件連接墊126可在第一重佈線結構120的第一區域A1中接觸第一重佈線通孔圖案123a。

第一支柱連接墊128可在第一重佈線結構120的第二區域A2中。第一支柱連接墊128可將導電柱130連接至第一重佈線結構120。舉例而言，第一支柱連接墊128可在第一重佈線結構120的第二區域A2中接觸第一重佈線通孔圖案123a。

第二半導體晶片210可安置於第一重佈線結構120的第一區域A1中。在實例實施例中，第二半導體晶片210可包含第二半導體基底213，所述第二半導體基底213包含第二主動層AL_2、第二晶片墊215以及第二鈍化層217。此外，第二半導體晶片210可包含面向第一半導體晶片110的第一表面110a的第三表面210a及面向第三表面210a的第四表面210b。

在實例實施例中，第二半導體基底213可包含在鄰近於第三表面210a的一部分上的第二主動層AL_2。因此，第二半導體晶片210的第二主動層AL_2可靠近第一半導體晶片110的第一主動層AL_1，且第一半導體晶片110與第二半導體晶片210之間的電路徑距離可減小。

在實例實施例中，第一半導體晶片110可與第二半導體晶片210不同。在實例實施例中，第一半導體晶片110可包含邏輯半導體晶片。邏輯半導體晶片可包含諸如中央處理單元（Central Processing Unit；CPU）、微處理器單元（Micro Processor Unit；MPU）、圖形處理器單元（Graphic Processor Unit；GPU）或應用程式處理器（Application Processor；AP）或類似者的半導體晶片。

第二半導體晶片210可包含記憶體半導體晶片。記憶體半導體晶片可包含例如諸如動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）或靜態隨機存取記憶體（Static Random Access Memory；SRAM）的揮發性記憶體半導體晶片，或諸如相變隨機存取記憶體（Phase-change Random Access Memory；PRAM）、磁阻式隨機存取記憶體（Magneto-resistive Random Access Memory；MRAM）、鐵電隨機存取記憶體（Ferroelectric Random Access Memory；FeRAM）或電阻式隨機存取記憶體（Resistive Random Access Memory；RRAM）的非揮發性記憶體半導體晶片。

然而，本揭露不必限於此。第一半導體晶片110可為記憶體半導體晶片，且第二半導體晶片210可為邏輯半導體晶片。此外，第一半導體晶片110及第二半導體晶片210可屬於相同類型。

晶片連接端子216可設置於第二半導體晶片210的第二晶片墊215與晶片連接墊124之間。晶片連接墊216可為將第二半導體晶片210的第二晶片墊215電連接至第一重佈線結構120的第一重佈線圖案123的端子。

黏著層218可設置於第二半導體晶片210的第三表面210a與第一重佈線結構120的下部表面之間，且可將第二半導體晶片210固定在第一重佈線結構120上。

在實例實施例中，黏著層218可覆蓋第二半導體晶片210的第三表面210a且至少部分環繞晶片連接端子216的側表面。黏著層218可為非導電膜（non-conductive film；NCF）且可包含例如絕緣聚合物。

被動元件220可安置於第一重佈線結構120的第一區域A1中。在實例實施例中，被動元件220可包含以下中的至少一者：電容器、電阻器以及電感器。被動元件可電連接至第二半導體晶片210。

在實例實施例中，因為被動元件220及第二半導體晶片210兩者可設置於第一重佈線結構120的第一區域A1中，所以被動元件220及第二半導體晶片210的佈局可簡化。

因此，第二半導體晶片210與被動元件220之間的電連接的可靠性可增加，且第二半導體晶片210與被動元件220之間的電路徑距離可減小。

導電柱130可位於第一重佈線結構120的第二區域A2中且可連接至第一支柱連接墊128。導電柱130可設置於第一重佈線結構120與第二重佈線結構150之間，且可將第一重佈線結構120與第二重佈線結構150彼此連接。

在實例實施例中，導電柱130可自第一支柱連接墊128的一個表面延伸且可在豎直方向（亦即，Z方向）上穿過第一模製層140。上述豎直方向（Z方向）可垂直於第一重佈線結構120的下部表面。

在實例實施例中，導電柱130在豎直方向（Z方向）上的長度可大於第二半導體晶片210及被動元件220在豎直方向上的長度。舉例而言，導電柱130在豎直方向上的長度可與第一模製層140在豎直方向上的長度實質上相同，且第二半導體晶片210及被動元件220在豎直方向上的長度可各自小於第一模製層140在豎直方向上的長度。

在實例實施例中，導電柱130可以蜂巢形狀或Z形圖案佈置於第一重佈線結構120的第二區域A2中。此外，圖2繪示導電柱130的形狀為圓柱體，但可為多稜鏡。

在實例實施例中，導電柱130可位於第二區域A2中，且因此，導電柱130的佈置可不干涉第二半導體晶片210及被動元件220的佈置。因此，導電柱130可佈置於第二區域A2中。

第一模製層140可設置於第一重佈線結構120上且可至少部分地環繞第二半導體晶片210、被動元件220以及導電柱130。在實例實施例中，第一模製層140可包含含有環氧樹脂模製化合物（Epoxy Molding Compound；EMC）的材料。然而，模製材料不限於EMC且可包含各種材料，諸如環氧類材料、熱固性材料、熱塑性材料以及UV處理材料。

在實例實施例中，第一模製層140可覆蓋第二半導體晶片210的側表面及第四表面210b。第一模製層140亦可至少部分地環繞導電柱130的側表面，但可暴露其表面。換言之，第一模製層140的表面可與導電柱130的一個表面設置於同一平面上。

第二支柱連接墊144可設置於導電柱130上且可至少部分地由第二重佈線結構150環繞。第二支柱連接墊144可將導電柱130與第二重佈線結構150彼此連接。舉例而言，第二支柱連接墊144可接觸第二重佈線結構150的第二重佈線圖案153的第二重佈線通孔圖案153a。

第二重佈線結構150可設置於第一模製層140上且可連接至導電柱130。第二重佈線結構150可包含面向第一模製層140的上部表面，及面向上部表面且附接有封裝連接端子160的下部表面。

在實例實施例中，第二重佈線結構150可包含電連接至導電柱130的第二重佈線圖案153及至少部分地環繞第二重佈線圖案153的第二重佈線絕緣層157。

在實例實施例中，第二重佈線絕緣層157可包含絕緣材料，所述絕緣材料包含用於微影製程的PID。舉例而言，第二重佈線絕緣層157可包含感光聚醯亞胺。然而，第二重佈線絕緣層157的材料不必限於此且可包含氧化物或氮化物。舉例而言，第二重佈線絕緣層157可包含氧化矽或氮化矽。

在實例實施例中，第二重佈線圖案153可為電連接至導電柱130的導電圖案。舉例而言，第二重佈線圖案153可包含在豎直方向上在第二重佈線絕緣層157中延伸的第二重佈線通孔圖案153a，以及在水平方向上在第二重佈線絕緣層157中延伸的第二重佈線圖案153b。

在實例實施例中，第二重佈線圖案153的材料可包含金屬，諸如Ni、Cu、Au、Ag、Al、W、Ti、Ta、In、Mo、Mn、Co、Sn、Mg、Re、Be、Ga或Ru或其合金。

封裝連接墊164可將第二重佈線圖案153連接至封裝連接端子160。封裝連接墊164可設置於第二重佈線絕緣層157的下部部分上以接觸第二重佈線線圖案153b。

封裝連接端子160可提供半導體封裝10與（圖7的）封裝基底710之間的電連接。在實例實施例中，封裝連接端子160可附接至封裝連接墊164。封裝連接端子160可為包含金屬材料的焊球，所述金屬材料包含Sn、Ag、Cu以及Al中的至少一者，但本揭露不必限於此。

根據實例實施例的半導體封裝10可包含第一重佈線結構120，所述第一重佈線結構120包含安置有第二半導體晶片210及被動元件220的第一區域A1，及緊鄰第一區域A1且安置有導電柱130的第二區域A2。

因為第一重佈線結構120的第一區域A1及第二區域A2可彼此分離，所以第一區域A1中的第二半導體晶片210及被動元件220的佈置及第二區域A2中的導電柱130的佈置可簡化。因此，可更有效地利用置放有第二半導體晶片210、被動元件220以及導電柱130的空間，且半導體封裝10的大小可減小。

此外，因為第二半導體晶片210及被動元件220兩者可設置於第一區域A1中，所以第二半導體晶片210與被動元件220之間的電連接可簡化，且此等組件之間的電路徑距離可減小。

此外，因為導電柱130可設置於第二區域A2中，所以導電柱130的佈置可不干涉第二半導體晶片210及被動元件220的佈置。

圖4為根據實例實施例的半導體封裝20的橫截面圖。

參考圖4，根據實例實施例的半導體封裝20可包含第一半導體晶片110、第一重佈線結構120、第三半導體晶片310、被動元件220、導電柱130、第一模製層140、第二重佈線結構150、封裝連接端子160以及類似者。

在下文中，圖4的半導體封裝20及圖1的半導體封裝10的描述可應用於相同元件，且將描述任何差異。

在實例實施例中，第三半導體晶片310可安置於第一重佈線結構120的第一區域A1中。第三半導體晶片310可包含第三半導體基底313，所述第三半導體基底313包含第三主動層AL_3、第三晶片墊315、第三鈍化層317以及貫穿電極TSV。

此外，第三半導體晶片310可包含靠近第一半導體晶片110的第一表面110a的第五表面310a，及與第五表面310a相對的第六表面310b。

在實例實施例中，第三基底313可包含在鄰近於第五表面310a的一部分上的第三主動層AL_3。因此，第三半導體晶片310的第三主動層AL_3及第一半導體晶片110的第一主動層AL_1可彼此靠近，且第一半導體晶片110與第三半導體晶片310之間的電路徑距離可減小。

在實例實施例中，貫穿電極TSV可在豎直方向上穿過第三半導體基底313且可連接至第三主動層AL_3中的個別裝置。舉例而言，貫穿電極TSV的一側可連接至第三主動層AL_3，且另一側可連接至第二重佈線結構150的第二重佈線圖案153。

圖4繪示貫穿電極TSV完全穿過第三半導體基底313且接觸第三晶片墊315，但本揭露不必限於此。貫穿電極TSV僅可穿過第三半導體基底313的一部分且因此可不接觸第三晶片墊315。

在實例實施例中，貫穿電極TSV可自第三半導體晶片310的第六表面310b突出。自第三半導體晶片310的第六表面310b突出的貫穿電極TSV的一部分可至少部分地由第一模製層140環繞。

在實例實施例中，貫穿電極TSV可具有圓柱形形狀。貫穿電極TSV可包含形成於柱的表面上的障壁層及填充障壁層的內部的內埋式導電層。

貫穿電極連接墊324可設置於貫穿電極TSV上，且可至少部分由第二重佈線結構150環繞。貫穿電極連接墊324可將貫穿電極TSV連接至第二重佈線結構150。舉例而言，貫穿電極連接墊324可接觸第二重佈線結構150的第二重佈線圖案153的第二重佈線通孔圖案153a。

在實例實施例中，因為第三半導體晶片310可包含將第三主動層AL_3電連接至第二重佈線圖案153的貫穿電極TSV，所以第三半導體晶片310與第二重佈線結構150之間的電路徑距離可減小。

圖5為根據實例實施例的半導體封裝30的橫截面圖。

參考圖5，半導體封裝30可包含第一半導體晶片110、第一重佈線結構120、第三半導體晶片310、被動元件220、導電柱130、第一模製層140、第二重佈線結構150、封裝連接端子160以及防止變形結構510。

在下文中，圖5的半導體封裝30及圖1的半導體封裝10的描述可應用於相同元件，且將描述差異。

參考圖1的半導體封裝10，第二半導體晶片210及被動元件220可安置於第一重佈線結構120的第一區域A1中，且導電柱130可安置於第二區域A2中。因此，圖1的半導體封裝10的結構可相對於半導體封裝10的中心不對稱，且半導體封裝10的重心可位於半導體封裝10的邊緣部分上。

此外，形成導電柱130的材料可具有比形成第二半導體晶片210及被動元件220的材料更大的熱導率，且因此，在半導體封裝10中產生的熱量可集中於第一重佈線結構120的第二區域A2附近的一部分中。

圖1的半導體封裝10的重心可位於半導體封裝10的邊緣部分上，且在半導體封裝10中產生的熱量可集中於圍繞第二區域A2的一部分中。因此，半導體封裝20可在製造期間翹曲或可由於外部衝擊翹曲。

為防止翹曲，圖5的半導體封裝30可更包含附接至第一半導體晶片110的第二表面110b的防止變形結構510。防止變形結構510可藉由黏著材料520附接至第一半導體晶片110的第二表面110b以防止半導體封裝30的翹曲。

在實例實施例中，防止變形結構510可完全地覆蓋第一半導體晶片110的第二表面110b。此外，防止變形結構510的表面可與半導體封裝30的側表面位於同一平面上。

在實例實施例中，形成防止變形結構510的材料的熱膨脹係數（coefficient of thermal expansion；CTE）可小於形成第一半導體晶片110的材料的CTE。舉例而言，當第一半導體晶片110包含矽材料時，防止變形結構510可包含具有小於矽的CTE的CTE的材料。

此外，在實例實施例中，形成防止變形結構510的材料的剛性可大於形成第一半導體晶片110的材料的剛性。舉例而言，當第一半導體晶片110包含矽材料時，防止變形結構510可包含具有大於矽的剛性的剛性的材料。

半導體封裝30的第一重佈線結構120可包含第一區域A1及緊鄰第一區域A1且大於第一區域A1的第二區域A2，且因此，第一區域A1中的第二半導體晶片210及被動元件220的佈置及第二區域A2中的導電柱130的佈置可簡化。因此，根據實例實施例的半導體封裝30的大小可減小。

因為半導體封裝30的第二半導體晶片210及被動元件220可設置於第一區域A1中，所以第二半導體晶片210與被動元件220之間的電連接可簡化，且第二半導體晶片210與被動元件220之間的電路徑距離可減小。

因為半導體封裝30的導電柱130可設置於第二區域A2中，所以導電柱130的佈置可不干涉第二半導體晶片210及被動元件220的佈置。

此外，因為半導體封裝30可包含附接至第一半導體晶片110的防止變形結構510，所以半導體封裝30的翹曲可減少。

圖6為根據實例實施例的半導體封裝40的橫截面圖。

參考圖6，根據實例實施例的半導體封裝40可包含第一半導體晶片110、第一重佈線結構120、第三半導體晶片310、被動元件220、導電柱130、第一模製層140、第二重佈線結構150、封裝連接端子160以及防止變形結構510。

在下文中，將省略圖6的半導體封裝40及圖5的半導體晶片30的重複描述，且將描述差異。

在實例實施例中，第三半導體晶片310的第六表面310b可由第二重佈線結構150支撐。換言之，第三半導體晶片310的第六表面310b可不由第一模製層140覆蓋且可接觸第二重佈線結構150的上部表面。

此外，第三半導體晶片310的第六表面310b、導電柱130的表面以及第二重佈線結構150的上部表面可位於同一平面上。此外，第三半導體晶片310的貫穿電極TSV可不自第六表面310b突出，且因此貫穿電極TSV的表面可與第六表面310b位於同一平面上。

因為根據實例實施例的半導體封裝40的第三半導體晶片310可由第一模製層140支撐，所以半導體封裝40的結構可靠性可增加。

圖7為根據實例實施例的半導體封裝1的橫截面圖。圖7的半導體封裝1可包含封裝基底710、安置於封裝基底710上的半導體裝置30以及第二模製層730。半導體裝置30的概念與圖5的半導體封裝30實質上相同，且因此將省略其詳細描述。

封裝基底710可為其上安置有半導體封裝30的基底。在實例實施例中，封裝基底710可為包含位於封裝基底710的兩個表面上的第一基底墊713及第二基底墊717的雙側印刷電路板(double-sided printed circuit board；PCB)。

然而，本揭露不必限於此，且封裝基底710可為包含位於封裝基底710的一側上的基底墊的單側PCB。封裝基底710可不限於PCB的結構及材料，且可包含例如各種基底，諸如陶瓷基底。

在實例實施例中，用於與外部裝置連接的外部連接端子725可附接至封裝基底710。外部連接端子725可附接至設置於封裝基底710的下部表面上的第二基底墊717。舉例而言，外部連接端子725可為包含金屬材料的焊球，所述金屬材料包含Sn、Ag、Cu以及Al中的至少一者。

在實例實施例中，半導體封裝30的封裝連接端子160可附接至設置於封裝基底710的上部表面上的第一基底墊713。半導體封裝30可藉由封裝連接端子160電連接至封裝基底710。

第二模製層730可至少部分環繞封裝基底710上的半導體裝置30。第二模製層730可將半導體裝置30固定在封裝基底710上。

在實例實施例中，第二模製層730可包含EMC。然而，第二模製層730的材料不必限於此且可包含各種材料，諸如環氧類材料、熱固性材料、熱塑性材料以及UV處理材料。

在實例實施例中，第二模製層730可至少部分地環繞半導體裝置30的側表面，但可暴露半導體裝置30的上部表面。換言之，第二模製層730可將半導體裝置30的防止變形結構510暴露於外部。舉例而言，第二模製層730的上部表面可與防止變形結構510的上部表面位於同一平面上。然而，本揭露不必限於此，且第二模製層730可至少部分地環繞包含防止變形結構510的半導體裝置30的側表面及上部表面。

在下文中，將參考隨附圖式更詳細地描述半導體封裝的製造方法。

圖8為根據實例實施例的半導體封裝的製造方法S100的流程圖。圖9至圖16繪示根據實例實施例的半導體封裝的製造方法S100的操作。半導體封裝的製造方法S100可為圖4的半導體封裝20的製造方法。

半導體封裝的製造方法S100可包含：形成第一半導體晶片110（S1100）；形成第一重佈線結構120（S1200）；在第一重佈線結構120上安置導電柱130（S1300）；在第一重佈線結構120上安置第二半導體晶片210（S1400）；在第一重佈線結構120上形成第一模製層140（S1500）；在第一模製層140上形成第二重佈線結構150（S1600）；在第二重佈線結構150上形成封裝連接端子160（S1700）以及將半導體封裝個別化（S1800）。

在實例實施例中，可以晶圓級執行半導體封裝的製造方法S100。詳言之，半導體封裝的製造方法S100可包含以晶圓級製造半導體封裝且將半導體封裝個別化成個別半導體封裝。

參考圖8及圖9，半導體封裝的製造方法S100可包含形成第一半導體晶片110（S1100）。舉例而言，可以晶圓級或面板級執行第一半導體晶片110的形成（S1100）。

操作S1100可包含在第一半導體基底113上形成第一主動層AL_1、在第一半導體基底113上安置第一晶片墊115以及在第一半導體基底113上形成第一鈍化層117。

在實例實施例中，第一半導體基底113可包含矽材料。然而，本揭露不必限於此，且第一半導體基底113可包含半導體元素（諸如Ge）或化合物（諸如SiC、GaAs、InAs以及InP）。

在實例實施例中，在第一半導體基底113上形成第一主動層AL_1可包含在第一半導體基底113上形成個別裝置。此類個別裝置可藉由使用通用電鍍製程、蝕刻製程以及類似者而形成於第一半導體基底113上。

在實例實施例中，第一晶片墊115的形成可包含在第一半導體基底113的第一主動層AL_1上形成第一晶片墊115。第一晶片墊115可形成於第一主動層AL_1上，且可電連接至第一主動層AL_1中的個別裝置。

在實例實施例中，第一鈍化層117的形成可包含在第一半導體基底113的第一主動層AL_1上擴展第一鈍化層117以至少部分地環繞第一晶片墊115的側部分。第一鈍化層117可至少部分地環繞第一晶片墊115的側表面，但可將第一晶片墊115的一個表面暴露於外部。

參考圖8及圖10，半導體封裝的製造方法S100可包含形成第一重佈線結構120（S1200）。

操作S1200可包含形成第一重佈線絕緣層127及形成第一重佈線絕緣層127中的電連接至第一晶片墊115的第一重佈線圖案123。第一重佈線結構120可藉由使用通用微影製程、電鍍製程、蝕刻製程以及類似者來形成。

在實例實施例中，第一重佈線層127的形成可包含在第一半導體晶片110的第一表面110a上擴展包含用於微影製程的PID的絕緣材料。

在實例實施例中，第一重佈線圖案123的形成可包含形成在豎直方向上在第一重佈線絕緣層127中延伸的第一重佈線通孔圖案123a及在水平方向上在第一重佈線絕緣層127中延伸的第一重佈線圖案123b。

在實例實施例中，第一重佈線結構120可包含第一區域A1及緊鄰第一區域A1且大於第一區域A1的第二區域A2。此外，第一區域A1可為安置有第二半導體晶片210及被動元件220的第一重佈線結構120的區域，且第二區域A2可為安置有導電柱130的第一重佈線結構120的區域。

參考圖1至圖3描述第一重佈線結構120的第一區域A1及第二區域A2，且因此將省略其詳細描述。

在操作S1200之後，可額外執行在第一重佈線結構120的第一區域A1中形成晶片連接墊124。晶片連接墊124可在第一區域A1中接觸第一重佈線圖案123的第一重佈線通孔圖案123a。

可額外執行在第一重佈線結構120的第二區域A2中形成第一支柱連接墊128。第一支柱連接墊128可在第二區域A2中接觸第一重佈線圖案123的第一重佈線通孔圖案123a。

參考圖8及圖11，半導體封裝的製造方法S100可包含在第一重佈線結構120上安置導電柱130（S1300）。

操作S1300可包含在第一重佈線結構120的第二區域A2中的第一支柱連接墊128上安置導電柱130。導電柱130可以在第一重佈線結構120的第二區域A2中形成的蜂巢或Z形形狀佈置。當在X-Y平面上觀察時，導電柱130的佈置形狀可顯而易見。

在實例實施例中，可在在第一重佈線結構120上安置第二半導體晶片210的操作（S1400）之前執行在第一重佈線結構120上安置導電柱130（S1300）。

導電柱130在安置第二半導體晶片210之前安置於第一重佈線結構120上，且導電柱130可安置於與第一區域A1分離的第二區域A2中。因此，導電柱130的置放可不干涉第二半導體晶片210的置放。因此，導電柱130可佈置於第二區域A2中。此外，因為導電柱130可剛性地固定至第一重佈線結構120，所以可防止導電柱130的旋轉及傾斜。

參考圖8及圖12，半導體封裝的製造方法S100可包含在第一重佈線結構120上安置第二半導體晶片310（S1400）。

操作S1400可包含在第一重佈線結構120上安置第二半導體晶片310以使得第二半導體晶片210的第二主動層AL_3能夠靠近第一半導體晶片110的第一主動層AL_1。

在實例實施例中，第二半導體晶片310可藉由設置於第二半導體晶片310與第一重佈線結構120之間的晶片連接端子216電連接至第一重佈線結構120的第一重佈線圖案123。

在實例實施例中，第二半導體晶片310可藉由設置於第二半導體晶片310與第一重佈線結構120之間的黏著層218剛性地固定至第一重佈線結構120的一個表面。

在實例實施例中，第二半導體晶片310的貫穿電極TSV可自第二半導體晶片210的第四表面210b突出。因此，在操作S1400中，貫穿電極TSV的一部分可暴露於外部。

在實例實施例中，可執行在第一重佈線結構120上安置被動元件（圖2的220）。舉例而言，被動元件220可藉由被動元件連接墊（圖3的126）電連接至第一重佈線結構120的第一重佈線圖案123。

因為半導體封裝20的製造方法可包含在第一區域A1中安置第二半導體晶片210及被動元件220，所以第二半導體晶片210與被動元件220之間的電連接可簡化，且第二半導體晶片210與被動元件220之間的電路徑距離可減小。

參考圖8及圖13，半導體封裝的製造方法S100可包含在第一重佈線結構120上形成第一模製層140（S1500）。

操作S1500可包含在第一重佈線結構120上形成第一模製層140以至少部分地環繞第二半導體晶片310、被動元件220以及導電柱130，以及研磨第一模製層140的一部分。

在實例實施例中，第一模製層140可包含EMC。然而，模製材料的材料不限於EMC且可包含各種材料，諸如環氧類材料、熱固性材料、熱塑性材料以及UV處理材料。

在實例實施例中，在第一模製層140的形成中，第一模製層140可覆蓋第二半導體晶片310、被動元件220以及導電柱130。

在實例實施例中，第一模製層140的一部分可接地以將第二半導體晶片310的貫穿電極TSV及導電柱130的表面暴露於外部。

在實例實施例中，第一模製層140可接地以使得第一模製層140的一個表面與貫穿電極TSV的一個表面及導電柱130的一個表面位於同一平面上。

參考圖8及圖14，半導體封裝的製造方法S100可包含在第一模製層140上形成第二重佈線結構150（S1600）。

在執行操作S1600之前，可在第一模製層140上形成第二支柱連接墊144。第二支柱連接墊144可形成於導電柱130的由第一模製層140暴露的一個表面上。

在操作S1600之前，亦可執行在第一模製層140上形成貫穿電極連接墊324。貫穿電極連接墊324可附接至貫穿電極TSV的由第一模製層140暴露的一個表面。

操作S1600可包含形成第二重佈線絕緣層157及在第二重佈線絕緣層157中形成電連接至貫穿電極連接墊324的第二支柱連接墊144及第二重佈線圖案153。第二重佈線結構150可藉由使用通用微影製程、電鍍製程、蝕刻製程以及類似者來形成。

在實例實施例中，第二重佈線絕緣層157的形成可包含在第一模製層140上擴展包含用於微影製程的PID的絕緣材料。

在實例實施例中，第二重佈線圖案153的形成可包含形成在豎直方向上在第二重佈線絕緣層157中延伸的第二重佈線通孔圖案153a，及在水平方向上在第二重佈線絕緣層157中延伸的第二重佈線圖案153b。

參考圖8及圖15，半導體封裝的製造方法S100可包含在第二重佈線結構150上形成封裝連接端子160（S1700）。

在執行操作S1700之前，可執行形成封裝連接墊164。封裝連接墊164可接觸第二重佈線絕緣層157上的第二重佈線線圖案153b。

操作S1700可包含在封裝連接墊164上安置包括金屬材料的焊球，所述金屬材料包含Sn、Ag、Cu以及Al中的至少一者，但本揭露不必限於此等材料。舉例而言，封裝連接端子160可經由回焊製程熔化且耦接至封裝連接墊164。

參考圖8及圖16，半導體封裝的製造方法S100可包含將半導體封裝個別化（S1800）。

操作S1800可包含切割圖16的結構的切割道SL。在實例實施例中，操作S1800可包含藉由使用葉輪切割切割道SL。

然而，本揭露不必限於此，且操作S1800可包含藉由使用雷射切割切割道SL。舉例而言，操作S1800可包含藉由將自雷射發射的光照射至切割道SL的內部來切割切割道SL。

根據根據實例實施例的半導體封裝的製造方法S100製造的半導體封裝20可包含第一重佈線結構120，所述第一重佈線結構120包含安置有第二半導體晶片210及被動元件220的第一區域A1，及緊靠第一區域A1且安置有導電柱130的第二區域A2。

因為第一重佈線結構120的第一區域A1及第二區域A2可彼此分離，所以第一區域A1中的第二半導體晶片210及被動元件220的佈置及第二區域A2中的導電柱130的佈置可簡化。因此，根據半導體封裝的製造方法S100製造的半導體封裝20的大小可減小。

此外，因為第二半導體晶片210及被動元件220可設置於第一區域A1中，所以第二半導體晶片210與被動元件220之間的電連接可簡化，且第二半導體晶片210與被動元件220之間的電路徑距離可減小。

此外，導電柱130可在第二半導體晶片210及被動元件220之前安置，且導電柱130可設置於與第一區域A1分離的第二區域A2中。因此，導電柱130的佈置可不干涉第二半導體晶片210及被動元件220的佈置。此外，因為導電柱130可剛性地安置於第一重佈線結構120上，所以可防止導電柱130的旋轉及傾斜。

雖然本發明概念已參考其實施例進行具體繪示及描述，但應瞭解，可在不脫離隨附申請專利範圍的精神及範疇的情況下作出形式及細節的各種改變。

1、10、20、30、40:半導體封裝 110:第一半導體晶片 110a:第一表面 110b:第二表面 113:第一半導體基底 115:第一晶片墊 117:第一鈍化層 120:第一重佈線結構 120s_1、120s_2:側表面 123、123b:第一重佈線圖案 123a:第一重佈線通孔圖案 124:晶片連接墊 126:被動元件連接墊 127:第一重佈線絕緣層 128:第一支柱連接墊 130:導電柱 140:第一模製層 144:第二支柱連接墊 150:第二重佈線結構 153、153b:第二重佈線圖案 153a:第二重佈線通孔圖案 157:第二重佈線絕緣層 160:封裝連接端子 164:封裝連接墊 210:第二半導體晶片 210a:第三表面 210b:第四表面 213:第二半導體基底 215:第二晶片墊 216:晶片連接端子 217:第二鈍化層 218:黏著層 220:被動元件 310:第三半導體晶片 310a:第五表面 310b:第六表面 313:第三半導體基底 315:第三晶片墊 317:第三鈍化層 324:貫穿電極連接墊 510:防止變形結構 520:黏著材料 710:封裝基底 713:第一基底墊 717:第二基底墊 725:外部連接端子 730:第二模製層 A-A、B-B:線 A1:第一區域 A2:第二區域 AL_1:第一主動層 AL_2:第二主動層 AL_3:第三主動層 d、d1、d2、w:長度 L:邊界 S100:方法 S1100、S1200、S1300、S1400、S1500、S1600、S1700、S1800:步驟 SL:切割道 TSV:貫穿電極 X、Y、Z:方向

將參考隨附圖式自以下詳細描述更清楚地理解本發明概念的實施例，在隨附圖式中：圖1為根據實例實施例的半導體封裝的橫截面圖。圖2為沿著圖1的線A-A截取的半導體封裝的橫截面圖。圖3為沿著圖2的線B-B截取的半導體封裝的橫截面圖。圖4為根據實例實施例的半導體封裝的橫截面圖。圖5為根據實例實施例的半導體封裝的橫截面圖。圖6為根據實例實施例的半導體封裝的橫截面圖。圖7為根據實例實施例的半導體封裝的橫截面圖。圖8為根據實例實施例的半導體封裝的製造方法的流程圖。圖9至圖16為分別繪示根據實例實施例的半導體封裝的製造方法的操作的圖。

10:半導體封裝

110:第一半導體晶片

110a:第一表面

110b:第二表面

113:第一半導體基底

115:第一晶片墊

117:第一鈍化層

120:第一重佈線結構

123、123b:第一重佈線圖案

123a:第一重佈線通孔圖案

124:晶片連接墊

127:第一重佈線絕緣層

128:第一支柱連接墊

130:導電柱

140:第一模製層

144:第二支柱連接墊

150:第二重佈線結構

153、153b:第二重佈線圖案

153a:第二重佈線通孔圖案

157:第二重佈線絕緣層

160:封裝連接端子

164:封裝連接墊

210:第二半導體晶片

210a:第三表面

210b:第四表面

213:第二半導體基底

215:第二晶片墊

216:晶片連接端子

217:第二鈍化層

218:黏著層

A-A:線

A1:第一區域

A2:第二區域

AL_1:第一主動層

AL_2:第二主動層

X、Y、Z:方向

Claims

一種半導體封裝，包括：第一半導體晶片，包括第一表面及與所述第一表面相對的第二表面，且包括在鄰近於所述第一表面的一部分上的第一主動層；第一重佈線結構，設置於所述第一半導體晶片的所述第一表面上且連接至所述第一半導體晶片，其中所述第一重佈線結構包括第一區域及位在所述第一區域旁且大於所述第一區域的第二區域；第二半導體晶片，安置於所述第一重佈線結構的所述第一區域中，其中所述第二半導體晶片包括第三表面及與所述第三表面相對的第四表面，且包括設置於所述第二半導體晶片鄰近於所述第三表面的一部分上的第二主動層；被動元件，設置於所述第一重佈線結構的所述第一區域中；導電柱，安置於所述第一重佈線結構的所述第二區域中；模製層，至少部分地環繞所述第一重佈線結構上的所述導電柱及所述第二半導體晶片；以及第二重佈線結構，設置於所述模製層上且連接至所述導電柱，其中所述第一半導體晶片的側壁與所述模製層的側壁共平面，其中所述半導體封裝相對於所述第一區域與所述第二區域的所述半導體封裝的中心為不對稱的，其中所述第二半導體晶片與所述第二區域的分隔方向不同於所述第二半導體晶片與所述被動元件的分隔方向。
如請求項1所述的半導體封裝，其中由所述第一區域佔據的平面面積在所述第一重佈線結構的平面面積的約10%與約40%之間，且由所述第二區域佔據的平面面積在所述第一重佈線結構的平面面積的約60%與約90%之間。
如請求項1所述的半導體封裝，更包括防止變形結構，所述防止變形結構附接至所述第一半導體晶片的所述第二表面且包括具有小於所述第一半導體晶片的熱膨脹係數的熱膨脹係數的材料。
如請求項1所述的半導體封裝，其中所述模製層覆蓋所述第二半導體晶片的所述第四表面。
如請求項1所述的半導體封裝，其中所述模製層的一個表面與所述第二半導體晶片的所述第四表面位於同一平面上，且所述第二半導體晶片的所述第四表面由所述第二重佈線結構支撐。
一種半導體封裝，包括：第一半導體晶片，包括第一表面及與所述第一表面相對的第二表面，且包括在鄰近於所述第一表面的一部分上的第一主動層；第一重佈線結構，設置於所述第一半導體晶片的所述第一表面上且連接至所述第一半導體晶片，且包括第一區域及在所述第一區域旁且大於所述第一區域的第二區域；第二半導體晶片，安置於所述第一重佈線結構的所述第一區域上，包括第三表面及與所述第三表面相對的第四表面，且包括形成於鄰近於所述第三表面的一部分上的第二主動層及穿過所述第二半導體晶片的至少一部分且連接至所述第二主動層的貫穿電極；被動元件，安置於所述第一重佈線結構的所述第一區域中；導電柱，安置於所述第一重佈線結構的所述第二區域中；模製層，至少部分地環繞所述第一重佈線結構上的所述導電柱、所述被動元件以及所述第二半導體晶片；以及第二重佈線結構，設置於所述模製層上且連接至所述第二半導體晶片的所述貫穿電極及所述導電柱，其中所述第一半導體晶片的側壁與所述模製層的側壁共平面，其中所述半導體封裝相對於所述第一區域與所述第二區域的所述半導體封裝的中心為不對稱的，其中所述第二半導體晶片與所述第二區域的分隔方向不同於所述第二半導體晶片與所述被動元件的分隔方向。
如請求項6所述的半導體封裝，其中所述第一區域在第一方向上的長度在所述第一重佈線結構在所述第一方向上的長度的約10%與約40%之間，所述第二區域在所述第一方向上的長度在所述第一重佈線結構在所述第一方向上的所述長度的約60%與約90%之間，且所述第一區域及所述第二區域在垂直於所述第一方向的第二方向上的長度的總和與所述第一重佈線結構在所述第二方向上的長度相同。
一種半導體封裝，包括：封裝基底；半導體裝置，安置於所述封裝基底上，其中所述半導體裝置包括：第一半導體晶片，包括第一表面及與所述第一表面相對的第二表面，且包括在鄰近於所述第一表面的一部分上的第一主動層；第一重佈線結構，設置於所述第一半導體晶片的所述第一表面上且包括第一區域及位在所述第一區域旁且大於所述第一區域的第二區域；第二半導體晶片，安置於所述第一重佈線結構的所述第一區域中，包括第三表面及與所述第三表面相對的第四表面，且包括在鄰近於所述第三表面的一部分上的第二主動層；被動元件，安置於所述第一重佈線結構的所述第一區域中；導電柱，安置於所述第一重佈線結構的所述第二區域中；模製層，至少部分地環繞所述第一重佈線結構上的所述導電柱及所述第二半導體晶片；以及第二重佈線結構，設置於所述模製層上且連接至所述導電柱；以及封裝連接端子，將所述半導體裝置與所述封裝基底彼此連接，其中所述第一半導體晶片的側壁與所述模製層的側壁共平面，其中所述半導體封裝相對於所述第一區域與所述第二區域的所述半導體封裝的中心為不對稱的，其中所述第二半導體晶片與所述第二區域的分隔方向不同於所述第二半導體晶片與所述被動元件的分隔方向。
如請求項8所述的半導體封裝，其中所述第二半導體晶片更包括配置成穿過所述第二半導體晶片的至少一部分的貫穿電極，其中所述貫穿電極的一側連接至所述第二主動層，且所述貫穿電極的另一側連接至所述第二重佈線結構，且其中所述貫穿電極的自所述第二半導體晶片的所述第四表面突出的一部分至少部分地被所述模製層環繞。