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TWI866663B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

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TWI866663B
TWI866663B TW112146859A TW112146859A TWI866663B TW I866663 B TWI866663 B TW I866663B TW 112146859 A TW112146859 A TW 112146859A TW 112146859 A TW112146859 A TW 112146859A TW I866663 B TWI866663 B TW I866663B
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龍濤
李 史賓塞 賴利
黃品豪
黃保順
則瑞 陳
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美商達爾科技股份有限公司
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Abstract

一種半導體結構包括：基板，有單元區及終端區，且有第一表面、相對於第一表面且位於終端區的第二表面及位於單元區的第三表面，第二表面與第三表面相鄰且處於不同水平高度；第一溝槽結構，位於單元區且穿越第三表面往第一表面延伸，包括部分突出於第三表面的第一半導體材料層及第一氧化層，往平行第三表面的第一方向延伸；第二溝槽結構，位於單元區，包括部分突出於第三表面的第二半導體材料層及第二氧化層，往平行第一方向延伸，其中第三表面設有摻雜區於第一溝槽結構與第二溝槽結構間，且摻雜區往平行第三表面且垂直第一方向的第二方向延伸。

Description

半導體結構及其製造方法
本發明系關於半導體結構及其製造方法，更具體而言，是關於溝槽式金屬氧化半導體(MOS)結構的整流器件及其製造方法。
現代功率電路需要具有高功率、低損耗與快速切換的整流器。對於高電壓應用，當需要高擊穿電壓(breakdown voltage)和高工作溫度時經常會採用具有高開關速度的P-N結柵整流器。對於低電壓應用，當需要高開關速度和非常低的順向電壓(forward bias)時經常採用肖特基(Schottky)勢壘整流器。肖特基勢壘整流器是一種多數載流子器件，它運用金屬氧化半導體(MOS)制程，允許在恢復過程中僅僅只有很小的逆向漏電流流過。不幸的是，當工作在升高的溫度時，肖特基勢壘整流器會承受所不希望出現的高逆向漏電流。
目前採用的一些改進措施來改善肖特基整流器的閉塞能力。這類改善方法之一是利用結勢壘肖特基(Junction Barrier Schottky，簡稱JBS)整流器，它將P/N結柵極與足夠小的肖特基勢壘區域相結合，從P-N結柵極擴展空間電荷區域，從而消除鏡像電荷所引起的肖特基勢壘的降低。
另一種這類改善方法是利用肖特基勢壘二極體(Schottky Barrier Diode，SBD)，其具有較低的順向電壓，有利於正向功率損耗。但SBD也有較高的逆向漏電流，導致較高的反向功率損耗，成為此類裝置的技術瓶頸。
因此，現有技術的關於整流器件需要進一步改良，以獲得更理想的高功率、低損耗，以能適用于快速切換應用。
本揭露的實施例涉及一種半導體結構。半導體結構包括：基板，定義有從頂視圖來看的單元區以及鄰近單元區的終端區，基板具有第一表面、相對於第一表面且位於終端區內的第二表面以及相對於第一表面且位於單元區內的第三表面，第二表面與第三表面相鄰且處於不同水平高度；第一溝槽結構，位於單元區內，且穿越第三表面往第一表面延伸，其中第一溝槽結構包括至少部分突出於第三表面的第一半導體材料層及圍繞第一半導體材料層的第一氧化層，且第一溝槽結構往平行第三表面的一第一方向延伸；以及第二溝槽結構，位於單元區內，且穿越第三表面往第一表面延伸，其中第二溝槽結構包括至少部分突出於第三表面的第二半導體材料層及圍繞第二半導體材料層的第二氧化層，且第二溝槽結構往平行第一方向延伸，其中基板的第三表面設有第一摻雜區，由俯視角度觀之，第一摻雜區設置於第一溝槽結構與第二溝槽結構間，且第一摻雜區往平行第三表面且垂直於第一方向的第二方向延伸。
本揭露的實施例涉及一種半導體結構的製造方法。所述方法包括：在基板中間隔地形成沿第一方向且由第二表面往相對於第二表面的第一表面延伸的第一溝槽、第二溝槽與第三溝槽，其中基板定義有從頂視圖來看的單元區以及終端區，第一溝槽與第二溝槽設置于單元區中，第三溝槽設置于終端區中；形成第一氧化層於第一溝槽中、形成第二氧化層 於第二溝槽中，以及形成第三氧化層於第三溝槽中；形成第一半導體材料層在第一溝槽中使第一半導體材料層被第一氧化層圍繞且形成第一溝槽結構、形成第二半導體材料層在第二溝槽中使第二半導體材料層被第二氧化層圍繞且形成第二溝槽結構，以及形成第三半導體材料層在第三溝槽中使第三半導體材料層被第三氧化層圍繞且形成第三溝槽結構；在單元區、第一溝槽結構與第二溝槽結構上形成光罩層；對光罩層進行第一蝕刻工藝，用以形成第一開口及第二開口，第一開口沿第一方向延伸使第一半導體材料層至少部分露出，第二開口沿垂直於第一方向的第二方向延伸使第二表面及第一溝槽結構至少部分露出；在第一蝕刻工藝後，於第二開口進行第二蝕刻工藝，使基板形成第三表面，且使第一溝槽結構與第二溝槽結構至少部分突出于單元區的第三表面；以及在鄰近第二開口露出的第三表面形成第一摻雜區，其中由俯視角度觀之，第一摻雜區設置於第一溝槽結構與第二溝槽結構間，且往第二方向延伸。
10:半導體結構
11:基板
12A:第一表面
12B:第二表面
12C:第三表面
21:第一溝槽結構
22:第二溝槽結構
23:第三溝槽結構
23:第三溝槽
24:第四溝槽結構
25:第五溝槽結構
26:第六溝槽結構
31:第一摻雜區
32:第二摻雜區
33:第三摻雜區
35:光罩層
37:第五氧化層
38:導電層
41:第一開口
42:第二開口
43:第三開口
111:基材
112:磊晶層
210:第一溝槽
211:第一氧化層
212:第一半導體材料層
215:第一半導體材料
219:溝槽內氧化層
220:第二溝槽
221:第二氧化層
222:第二半導體材料層
225:第二半導體材料
231:第三氧化層
232:第三半導體材料層
235:第三半導體材料
240:第四溝槽
250:第五溝槽
260:第六溝槽
351:第四氧化層
352:第四半導體材料層
370:氧化層
371:邊緣
381:第一導電層
382:第二導電層
383:導電插塞
421:開口
431:開口
A1:單元區
A3:終端區
D1:距離
D2:距離
D3:距離
T1:第一厚度
T2:第二厚度
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
X:第一方向
Y:第二方向
Z:垂直方向
當閱讀附圖時，從以下實施方式更佳瞭解本發明之多個態樣。應注意，根據產業中之標準作法，各種特徵件並未按比例繪出。事實上，為了討論的清晰，可任意增加或減少各種特徵件的尺寸。
圖1所示為根據本案的某些實施例的半導體結構的頂視圖；圖2所示為根據本案的某些實施例的半導體結構沿圖1所示A-A'切線的剖面圖；圖3所示為根據本案的某些實施例的半導體結構沿圖1所示B-B'切線的剖面圖；圖4所示為根據本案的某些實施例的半導體結構沿圖1所示 C-C'切線的剖面圖；圖5至25所示為根據本案的某些實施例的半導體結構的製造方法中的一或者更多階段。
下列揭露內容提供許多不同的具體實施例或實例，用於實現所提供專利標的事項之不同特徵。組件及配置之具體實例係描述如下，以簡化本發明。當然，彼等僅為實例，且未旨在侷限。例如，在以下描述中，在第二特徵件之上或上方形成第一特徵件可包括第一與第二特徵件直接接觸所形成的具體實施例，且亦可包括可在第一與第二特徵件之間形成附加特徵件的具體實施例，使得第一與第二特徵件可不直接接觸。此外，本發明在各種實例中可能重複參考標號及/或字母。此重複之目的在於簡單及清楚，且其本身並未規定所討論之各種具體實施例及/或配置之間的關係。
此外，為了便於描述，本文中可能使用諸如「下方」、「以下」、「下部」、「以上」、「上部」等空間相關用語，以描述一元件或特徵件與另外(多個)元件或(多個)特徵的關係，如各圖中所示。除了圖中描繪的方向以外，空間相關術語旨在涵蓋使用中或操作中之裝置的不同方向。儀器可以其他方式定向(旋轉90度或位於其他方向)，且本文中使用的空間相關描述符號因此可同樣解釋。
儘管闡述本發明之廣泛範圍的數值範圍與參數為近似值，但在具體實例中闡述之數值係盡可能準確示出。然而，任何數值本質含有某些誤差，該等誤差必然是由於在個別測試測量中發現的標準差所致。同時，如本文中所用，用語「約」通常意指在所給定數值或範圍之10%、5%、1%或0.5%之內。或者，術語「約」意指當領域普通技術人員考慮 時，在平均值之可接受標準誤差內。除了在操作例/工作例中以外，或除非另有明確規定，否則所有數字範圍、量、數值及百分比，例如本文中揭露之該等材料量、持續時間、溫度、操作條件、量之比率等，應被理解為在所有情況下皆由術語「約」修飾。據此，除非有相反指示，否則本發明及所附申請專利範圍中闡述之數字參數為近似值，其視需求可改變。至少，每一數字參數應根據所示出之有效數位數量及應用普通四捨五入技術進行解釋。範圍在本文中可表示為從一端點到另一端點或介於兩端點之間。除非另有說明，否則本文中揭露之所有範圍皆包括端點。
本揭露提供一種半導體結構及其製造方法。本揭露的半導體結構中，通道(channel)的延伸方向與溝槽結構的延伸方向垂直，可以根據工藝能力調整通道的間距(pitch)大小，因此能增加通道密度，進而提升電流密度，以及提升電場均勻度，減低逆向漏電流。
圖1所示是根據本案的某些實施例的半導體結構10的頂視圖。圖2所示是根據本案的某些實施例的半導體結構10沿切線A-A'的剖面圖。圖3所示是根據本案的某些實施例的半導體結構10沿切線B-B'的剖面圖。圖4所示是根據本案的某些實施例的半導體結構10沿切線C-C'的剖面圖。具體而言，半導體結構10為溝槽式MOS整流器件結構，具有垂直的電流傳導路徑。例如，半導體結構10之電流可垂直地傳導通過半導體結構10。
在一些實施例中，半導體結構10包括基板11、第一溝槽結構21、第二溝槽結構22。
在一些實施例中，基板11包括基材111及位於基材111上的磊晶層(epitaxial layer)112。在一些實施例中，基材111包括例如是矽、碳化矽(SiC)、鍺(Ge)、矽鍺(SiGe)、氮化鎵(GaN)、砷化鎵(GaAs)、磷砷 化鎵(GaAsP)或其他半導體材料。在一些實施例中，磊晶層112包括例如是矽、碳化矽(SiC)、鍺(Ge)、矽鍺(SiGe)、氮化鎵(GaN)、砷化鎵(GaAs)、磷砷化鎵(GaAsP)或其他半導體材料。基材111是N型或P型的半導體材料。磊晶層112是N型或P型的半導體材料。在一些實施例中，基材111與磊晶層112具有為相同導電型，例如基材111與磊晶層112均為N型。
基材111具有與磊晶層112相同的導電型摻雜。在一些實施例中，基材111屬於矽基板或矽晶圓的一部分。在一些實施例中，基材111的摻雜濃度大於磊晶層112的摻雜濃度。
在一些實施例中，基板11定義有從頂視圖來看的單元區A1以及鄰近單元區的終端區A3。單元區A1用以容納主動元件或被動元件，終端區A3用以連接至電路終端。在一些實施例中，終端區A3鄰接單元區A1的一側。在一些實施例中，終端區A3圍繞單元區A1。在一些實施例中，基板11于單元區A1具有第一厚度T1，且于終端區A3具有第二厚度T3，第二厚度T3大於第一厚度T1。
在一些實施例中，基板11可具有第一表面12A、相對於第一表面12A且位於終端區A3內的第二表面12B，以及相對於第一表面12A且位於單元區A1內的第三表面12C，第二表面12B與第三表面12C相鄰且處於不同水平高度。在一些實施例中，第二表面12B及第一表面12A可以位於基板11之相對側。在一些實施例中，第一表面12A、第二表面12B及第三表面12C可以是水平面。為方便說明，正交於第一表面12A、第二表面12B及第三表面12C的方向定義為垂直方向Z，而第一方向X及第二方向Y構成的平面正交於垂直方向Z。在一些實施例中，第三表面12C可為磊晶層112的有源面(active surface)。基材111的底面為第一表面12A，可用 以接觸金屬層(未繪示於附圖中，可以形成於第一表面12A上接觸基材111，作為漏極或陰極)。
在一些實施例中，第一溝槽結構21位於單元區A1內，且穿越第三表面12C往第一表面12A延伸。第一溝槽結構21包括至少部分突出於第三表面12C的第一半導體材料層212及圍繞第一半導體材料層212的第一氧化層211。在一些實施例中，第一溝槽結構21的頂表面與第二表面12B為共平面。由俯視角度觀之，第一溝槽結構21往第一方向X沿第三表面12C延伸。
第一氧化層211用以電性隔離第一半導體材料層212與磊晶層112。換言之，第一半導體材料層212經由溝槽內第一氧化層211與磊晶層112分離。一些實施例中，第一半導體材料層212的側壁及底壁與第一氧化層211接觸。第一氧化層211的厚度可以依據例如第一半導體材料層212的尺寸或是操作電壓等進行調整。例如第一氧化層211的厚度小於溝槽內的第一半導體材料層212的寬度。在一些實施例中，第一半導體材料層212包含多晶矽材料。
在一些實施例中，第二溝槽結構22位於單元區A1內，且穿越第三表面12C往第一表面12A延伸。第二溝槽結構22包括至少部分突出於第三表面12C的第二半導體材料層222及圍繞第二半導體材料層222的第二氧化層221。在一些實施例中，第二溝槽結構22的頂表面與第二表面12B為共平面。由俯視角度觀之，第二溝槽結構22往第一方向X沿第三表面12C延伸。在一些實施例中，第二溝槽結構22位於第一溝槽結構21與終端區A3間。
第二氧化層221用以電性隔離第二半導體材料層222與磊晶層112。換言之，第二半導體材料層222經由溝槽內第二氧化層221與磊晶 層112分離。在一些實施例中，第二氧化層221包圍第二半導體材料層222。一些實施例中，第二半導體材料層222的側壁及底壁與第二氧化層221接觸。第二氧化層221的厚度可以依據例如第二半導體材料層222的尺寸或是操作電壓等進行調整。例如第二氧化層221的厚度小於溝槽內的第二半導體材料層222的寬度。在一些實施例中，第一氧化層211與第二氧化層221包含相同材料。在一些實施例中，第一半導體材料層212與第二半導體材料層222包含相同材料。在一些實施例中，第二半導體材料層222包含多晶矽材料。在一些實施例中，第一溝槽結構21的深度與第二溝槽結構22的深度基本上相同。在一些實施例中，第一溝槽結構21的寬度W1與第二溝槽結構22的寬度W2基本上相同。
在一些實施例中，半導體結構10進一步包括第三溝槽結構23。第三溝槽結構23位於終端區A3內，且由第二表面12B往第一表面12A延伸。第三溝槽結構23位於半導體結構10的外周緣。第三溝槽結構23包括第三半導體材料層232及圍繞第三半導體材料層232的第三氧化層231，且第三溝槽結構23往第一方向X延伸。在一些實施例中，第三溝槽結構23的頂表面與第二表面12B為共平面。在一些實施例中，第一溝槽結構21、第二溝槽結構22以及第三溝槽結構23的頂表面為共平面。由俯視角度觀之，第三溝槽結構23往第一方向X沿第三表面12C延伸。在一些實施例中，第二溝槽結構22位於第一溝槽結構21與第三溝槽結構23中間。
第三氧化層231用以電性隔離第三半導體材料層232與磊晶層112。換言之，第三半導體材料層232經由溝槽內第三氧化層231與磊晶層112分離。在一些實施例中，第三氧化層231包圍第三半導體材料層232。在一些實施例中，第三半導體材料層232的側壁及底壁與第三氧化層231接觸。第三氧化層231的厚度可以依據例如第三半導體材料層232的 尺寸或是操作電壓等進行調整。例如第三氧化層231的厚度小於溝槽內的第三半導體材料層232的寬度。在一些實施例中，第一氧化層211與第三氧化層231包含相同材料。在一些實施例中，第一半導體材料層212與第三半導體材料層232包含相同材料。在一些實施例中，第三半導體材料層232包含多晶矽材料。在一些實施例中，第一溝槽結構21的深度與第三溝槽結構23的深度基本上相同。在一些實施例中，第一溝槽結構21的寬度W1與第三溝槽結構23的寬度W3基本上相同。
在一些實施例中，半導體結構10進一步包括多個溝槽結構位於第二溝槽結構22及第三溝槽結構23間，例如包括第四溝槽結構24、第五溝槽結構25及第六溝槽結構26。在一些實施例中，相比於第四溝槽結構24、第五溝槽結構25及第六溝槽結構26與單元區A1的距離，第三溝槽結構23與單元區A1的距離最遠。在一些實施例中，第三溝槽結構23位於半導體結構10的外周緣，且第四溝槽結構24、第五溝槽結構25及第六溝槽結構26位於第二溝槽結構22與第三溝槽結構23之間。在一些實施例中，第四溝槽結構24、第五溝槽結構25及第六溝槽結構26位於終端區A3，由第二表面12B往第一表面12A延伸且往平行所述第一方向X延伸。在一些實施例中，第四溝槽結構24、第五溝槽結構25及第六溝槽結構26的結構與第三溝槽結構23基本上相同。在一些實施例中，第四溝槽結構24、第五溝槽結構25及第六溝槽結構26的頂表面分別與第二表面12B為共平面。在一些實施例中，第三溝槽結構23、第四溝槽結構24、第五溝槽結構25及第六溝槽結構26的頂表面為共平面。由俯視角度觀之，第四溝槽結構24、第五溝槽結構25及第六溝槽結構26分別往第一方向X沿第三表面12C延伸。
第一摻雜區31設置於基板11的第三表面12C。由俯視角度 觀之，第一摻雜區31設置於第一溝槽結構21與第二溝槽結構22間，且第一摻雜區31往垂直於第一方向X的第二方向Y沿第三表面12C延伸。在一些實施例中，半導體結構10包含多個設置於第一溝槽結構21與第二溝槽結構22間的摻雜區。在一些實施例中，第一摻雜區31位於磊晶層112之上方位置且鄰接第三表面12C。第一摻雜區31具有與不同的導電型。在一些實施例中，第一摻雜區31具有第二型的的導電型。在一些實施例中，第一摻雜區31具有P型，而磊晶層112具有N型。在一些實施例中，第一摻雜區31的摻雜濃度大於磊晶層112的摻雜濃度。在一些實施例中，第一摻雜區31包含P型摻雜劑，P型摻雜劑可以例如硼、鋁、鎵、銦等。在一些實施例中，第一摻雜區31包含的P型摻雜劑是硼。
在一些實施例中，第二摻雜區32設置於基板11的第三表面12C。由俯視角度觀之，第二摻雜區32設置於第一溝槽結構21與第二溝槽結構22間，鄰近第一摻雜區31。在一些實施例中，第二摻雜區32與第一摻雜區31間隔設置。第二摻雜區32與第一摻雜區31之間的距離D1可視需求及工藝能力調整，距離D1是大於0。在一些實施例中，第二摻雜區32與第一摻雜區31往相同方向延伸，例如第二摻雜區32往第二方向Y延伸。在一些實施例中，第二摻雜區32位於磊晶層112之上方位置且鄰接第三表面12C。第二摻雜區32具有與磊晶層112不同的導電型，例如第二摻雜區32具有P型，磊晶層112具有N型。第二摻雜區32具有與第一摻雜區31相同的導電型，例如均是P型。在一些實施例中，第二摻雜區32的摻雜濃度大於磊晶層112的摻雜濃度。在一些實施例中，第二摻雜區32的摻雜濃度與第一摻雜區31的摻雜濃度大致相同。在一些實施例中，第二摻雜區32包含P型摻雜劑，P型摻雜劑可以例如硼、鋁、鎵、銦等。在一些實施例中，第二摻雜區32包含的P型摻雜劑是硼。
光罩層35，位於單元區A1內且在第二表面12B上。在一些實施例中，光罩層35與終端區A3分離。在一些實施例中，光罩層35覆蓋部分的第一溝槽結構21與部分的第二溝槽結構22。光罩層35的上表面高於第一摻雜區31與第二摻雜區32。至少部分的第一半導體材料層212與至少部分的第二半導體材料層222自光罩層35露出。至少部分的第一氧化層211與至少部分的第二氧化層221自光罩層35露出。
由俯視角度觀之，光罩層35位於第一摻雜區31與第二摻雜區32間。在一些實施例中，光罩層35包含第一開口41及第二開口42。第一開口41沿第一方向X延伸使第一半導體材料層212的至少部分露出，第二開口42沿垂直於第一方向X的第二方向Y延伸使第二表面12B及第一溝槽結構21的至少部分露出。第一開口41及第二開口42相交。第一摻雜區31位於第二開口42中。在一些實施例中，光罩層35還包含第三開口43沿垂直於第一方向X的第二方向Y延伸使第二表面12B及第一溝槽結構21的至少部分露出。第三開口43與第二開口42平行設置，並且亦與第一開口41相交。第二摻雜區32位於第三開口43中。以俯視角度觀之，第一摻雜區31及第二摻雜區32設置於第一溝槽結構21及第二溝槽結構22之間，且和光罩層35交錯設置。
在一些實施例中，光罩層35包括第四氧化層351及設置於第四氧化層351上的第四半導體材料層352。第四氧化層351設置於第二表面12B上且覆蓋至少部分第一溝槽結構21及至少部分第二溝槽結構22。第四氧化層351與第一氧化層211及第二氧化層221接觸。在一些實施例中，第四氧化層351是閘極氧化層。在一些實施例中，第四氧化層351的厚度是50Å至150Å。在一些實施例中，第四半導體材料層352包含多晶矽材料。
在一些實施例中，基板11的第三表面12C還設有第三摻雜區33。由俯視角度觀之，第三摻雜區33設置于單元區A1的周緣，且往第一方向X延伸。在一些實施例中，第三摻雜區33設置於第二溝槽結構22與第三溝槽結構23間。在一些實施例中，第三摻雜區33設置於第二溝槽結構22與終端區A3間。第二溝槽結構22位於第一摻雜區31與第三摻雜區33間。在一些實施例中，第三摻雜區33位於磊晶層112之上方位置且鄰接第三表面12C。第三摻雜區33具有與磊晶層112不同的導電型，例如第三摻雜區33具有P型，磊晶層112具有N型。第三摻雜區33、第二摻雜區32及第一摻雜區31具有相同的導電型，例如均是P型。在一些實施例中，第三摻雜區33的摻雜濃度大於磊晶層112的摻雜濃度。在一些實施例中，第一摻雜區31、第二摻雜區32及第三摻雜區33為重摻雜區。在一些實施例中，第一摻雜區31、第二摻雜區32及第三摻雜區33為體摻雜區。在一些實施例中，第一摻雜區31的摻雜濃度、第二摻雜區32的摻雜濃度及第三摻雜區33的摻雜濃度大致相同。在一些實施例中，第三摻雜區33包含P型摻雜劑，P型摻雜劑可以例如硼、鋁、鎵、銦等。在一些實施例中，第三摻雜區33包含的P型摻雜劑是硼。第三摻雜區33的寬度W5與第一摻雜區31的寬度W4可為相同或不同。在一些實施例中，第三摻雜區33的寬度W5與第一摻雜區31的寬度W4基本相同。
在一些實施例中，第三摻雜區33為單元區A1與終端區A3間的一第一檯面(mesa surface)。在一些實施例中，第一檯面將單元區A1的第二溝槽結構22與終端區A3的第三溝槽結構23分開。第一檯面的寬度D2可由第二溝槽結構22與第三溝槽結構23的位置來調控。在一些實施例中，第一檯面的寬度D2可由第二溝槽結構22與第四溝槽結構24的位置來調控。
半導體結構10還包含一導電層38，使第一溝槽結構21與第二溝槽結構22電性連接。導電層38設置于第一摻雜區31上方及第二摻雜區32上方，且覆蓋至少部分光罩層35。導電層38還設置於第一開口41、第二開口42及第三開口43中，與第一半導體材料層212與第二半導體材料層222電性連接。在一些實施例中，導電層38沿光罩層35的側壁延伸，並與第一半導體材料層212及第二半導體材料層222接觸且電連接。在一些實施例中，導電層38與第四溝槽結構24、第五溝槽結構25及第六溝槽結構26的部分接觸且電連接。在一些實施例中，導電層38包含導電材料，例如金屬，可例如但不限於銅(Cu)、金(Au)、銀(Ag)、鋁(Al)、鎳(Ni)、鈦(Ti)、鎢(W)、錫(Sn)、氮化鈦(TiN)、鋁矽合金(AlSi)合金、鋁矽銅(AlSiCu)合金或其他金屬或合金。在一些實施例中，導電層38被光罩層35圍繞的部分是作為導電插塞383。在一些實施例中，導電插塞383是柱狀構型，沿垂直方向Z具有基本上相同的寬度。在一些實施例中，導電插塞383是上寬下窄的構型，導電插塞383的寬度沿垂直方向Z具有導電層38往第一表面12A減小的趨勢。
在一些實施例中，導電層38包含第一導電層381設置於光罩層35上且沿光罩層35的側壁延伸，並與第一半導體材料層212及第二半導體材料層222接觸。在一些實施例中，第一導電層381是晶種層(seed layer)。導電層38包含第二導電層382設置於第一導電層381上，且沿第一導電層381的側壁延伸，並與第一半導體材料層212及第二半導體材料層222接觸。
在一些實施例中，導電層38設置于單元區A1以及終端區A3。導電層38設置于第三摻雜區33上方。半導體結構10還包含第五氧化層37設置於第三溝槽結構23與導電層38之間。第五氧化層37設置于終端 區A3且位於第二表面12B上。在一些實施例中，第五氧化層37設置於第三溝槽結構23、第四溝槽結構24、第五溝槽結構25及第六溝槽結構26上方。在一些實施例中，導電層38設置于第一摻雜區31上方、第二摻雜區32上方及第五氧化層37上方。在一些實施例中，第四溝槽結構24、第五溝槽結構25及第六溝槽結構26的至少一部份自第五氧化層37露出，且與導電層38接觸並電連接。在一些實施例中，導電層38穿越第五氧化層37與第四溝槽結構24、第五溝槽結構25及第六溝槽結構26電性連接。在一些實施例中，第五氧化層37的邊緣371自導電層38露出。
在一些實施例中，第三溝槽結構23被第五氧化層37覆蓋。在一些實施例中，第五氧化層37位於第三溝槽結構23與導電層38之間，並且使第三溝槽結構23與導電層38電性隔離。第三溝槽結構23位於半導體結構10的周緣且為懸浮(floated)或虛設(dummy)，以在半導體結構10逆向偏壓(reverse bias)時阻止耗盡區(depletion region)的擴展。
當順向電壓時，如圖1及圖4標記之箭頭所示，電流可由設置於第二開口42中的導電層38流入第一摻雜區31，由第一摻雜區31流入磊晶層112，由第三表面12C往第一表面12A流。當順向電壓時，電流還可由設置於第三開口43中的導電層38流入第二摻雜區32，由第二摻雜區32流入磊晶層112，由第三表面12C往第一表面12A。在一些實施例中，半導體結構10之有源面是第三表面12C。半導體結構10之電流可在與半導體結構10的有源面正交的方向上流動。在一些實施例中，半導體結構10之電流沿垂直方向Z流動。
在一些實施例中，第一摻雜區31及第二摻雜區32分別形成第一溝槽結構21與第二溝槽結構22間的一第二檯面。在一些實施例中，第二檯面的寬度可由第一溝槽結構21與第二溝槽結構22的位置來調控。 第一溝槽結構21與第二溝槽結構22可以減小第二檯面處的電場，從而可以減小半導體結構10的反向漏電流，並且通過通道的延伸方向與第一溝槽結構21、第二溝槽結構22的延伸方向垂直，即可以通過工藝調節通道位置(例如使通道變得更窄)，從而使順向電壓更低，並且能增加通道密度，進而提升電流密度。
圖5到圖25所示為根據本案的某些實施例的半導體結構的製造方法中的一或者更多階段。這些附圖中的至少一些附圖已經簡化，俾便更好地理解本揭露的態樣。
參照圖5及圖6，基板11可包括基材111及位於基材111上的磊晶層112。所述製造方法包括基材111進行磊晶生長(epitaxial growth)，形成磊晶層112。基材111具有基板11的第一表面12A，磊晶層112具有基板11的第二表面12B，第一表面12A與第二表面12B相對。在一些實施例中，磊晶生長同時進行離子注入，注入具有N型電性的離子，以形成N型的磊晶層112。
在磊晶層112上形成如圖5所式的圖案化光罩層113(下文統稱為第一光罩層)，用來定義如圖6所式第一溝槽210、第二溝槽220與第三溝槽230的位置，並通過第一光罩層113對磊晶層112進行蝕刻工藝(例如等離子體乾蝕刻工藝)來形成第一溝槽210、第二溝槽220與第三溝槽230。所述蝕刻工藝針由第二表面12B對磊晶層112進行移除，會停止在磊晶層112中。根據第一光罩層113定義的位置，第一溝槽210、第二溝槽220與第三溝槽230在基板11中間隔地形成沿第一方向X且由第二表面12B往相對於第二表面的第一表面12A延伸。第一溝槽210、第二溝槽220形成於基板11的單元區A1，第三溝槽230形成於基板11的終端區A3。
在一些實施例中，第一溝槽210、第二溝槽220與第三溝槽 230可具有垂直的側壁。第一溝槽210、第二溝槽220與第三溝槽230可具有圓弧狀的底面。此外，第一溝槽210、第二溝槽220與第三溝槽230可為圓形、橢圓形、矩形或多邊形。在一些實施例中，第一溝槽210、第二溝槽220與第三溝槽230具有相同寬度。在一些實施例中，第一溝槽210、第二溝槽220與第三溝槽230具有相同深度。在一些實施例中，第四溝槽240、第五溝槽250與第六溝槽260基板11中間隔地形成沿第一方向X且由第二表面12B往相對於第二表面的第一表面12A延伸。第四溝槽240、第五溝槽250與第六溝槽260位於第二溝槽220與第三溝槽230間。
參照圖7，所述製造方法包括在第一溝槽210、第二溝槽220與第三溝槽230中形成溝槽內氧化層219。在一些實施例中，溝槽內氧化層129覆蓋第二表面12B。在一些實施例中，溝槽內氧化層219可透過熱氧化技術或其他沉積工藝而形成而形成。在一些實施例中，溝槽內氧化層219可保形或共形地沉積在第一溝槽210、第二溝槽220與第三溝槽230的內側表面(包括相對的側壁及延伸在側壁之間的底部)上。在一些實施例中，溝槽內氧化層219可經由沉積工藝填入第一溝槽210、第二溝槽220與第三溝槽230中，使溝槽內氧化層219分別在第一溝槽210、第二溝槽220與第三溝槽230中形成至少一凹槽。在一些實施例中，溝槽內氧化層129在第一溝槽210中的部分為第一氧化層211，在第二溝槽220中的部分為第二氧化層221，在第三溝槽230中的部分為第三氧化層231。第一氧化層211、第二氧化層221及第三氧化層231同時形成。
參照圖8，所述製造方法包括在第一溝槽210、第二溝槽220與第三溝槽230中分別形成第一半導體材料215、第二半導體材料225與第三半導體材料235。在一些實施例中，將第一半導體材料215置於第一溝槽210中以及第一氧化層211的頂表面上、將第二半導體材料225置於 第二溝槽220中，以及第二氧化層225的頂表面上、將第三半導體材料235置於第三溝槽230中，以及第三氧化層231的頂表面上。
溝槽內氧化層219可包圍第一半導體材料215、第二半導體材料225與第三半導體材料235。在一些實施例中，第一半導體材料215、第二半導體材料225與第三半導體材料235可透過物理氣相沉積(physical vapor deposition,PVD)，例如濺鍍或噴塗而形成。在一些實施例中，第一半導體材料215、第二半導體材料225與第三半導體材料235可透過電鍍或CVD而形成。在一些實施例中，半導體材料可以覆蓋溝槽內氧化層219，之後進行幹式蝕刻工藝，將第一溝槽210、第二溝槽220與第三溝槽230以外的半導體材料以例如蝕刻等方法去除以形成第一半導體材料215、第二半導體材料225與第三半導體材料235。在一些實施例中，半導體材料包括多晶矽。
參照圖9，所述製造方法包括在第一溝槽210、第二溝槽220與第三溝槽230中分別形成第一半導體材料層212、第二半導體材料層222與第三半導體材料層232，使第一半導體材料層212被第一氧化層211圍繞且形成第一溝槽結構21，使第二半導體材料層222被第二氧化層221圍繞且形成第二溝槽結構22，以及使第三半導體材料層232被第三氧化層231圍繞且形成第三溝槽結構23。在一些實施例中，第一半導體材料層212、第二半導體材料層222與第三半導體材料層232的頂表面基本上與第二表面12B共平面。
在一些實施例中，第一半導體材料215、第二半導體材料225與第三半導體材料235經蝕刻而分別形成第一半導體材料層212、第二半導體材料層222與第三半導體材料層232。通過蝕刻工藝，用以移除至少部分在第一溝槽210中的第一半導體材料215、至少部分在第二溝槽220 中的第二半導體材料225，與至少部分在第三溝槽230中的第三半導體材料235。第一半導體材料層212、第二半導體材料層222與第三半導體材料層232可以由第二光罩層(圖未示)來定義位置，並進行乾蝕刻工藝來形成。所述乾蝕刻工藝針對部分第一半導體材料215、第二半導體材料225與第三半導體材料235進行移除，並且會停止在第一半導體材料215、第二半導體材料225與第三半導體材料235的預定深度。
為方便說明之故，第一半導體材料層212與第一氧化層211統稱為第一溝槽結構21，第二半導體材料層222與第二氧化層221統稱為第二溝槽結構22，同理，第三半導體材料層232與第三氧化層231統稱為第三溝槽結構23結構。第一溝槽結構21、第二溝槽結構22、第三溝槽結構23同時形成。在一些實施例中，第四溝槽結構24、第五溝槽結構25、第六溝槽結構26與第一溝槽結構21、第二溝槽結構22、第三溝槽結構23同時形成。
在一些實施例中，形成氧化層370於第三溝槽結構23上，使氧化層370覆蓋第三溝槽結構23。參照圖10，所述製造方法包括在第一溝槽結構21、第二溝槽結構22、第三溝槽結構23上形成氧化層370。在一些實施例中，氧化層370是形成在溝槽內氧化層219上並覆蓋第一溝槽結構21、第二溝槽結構22及第三溝槽結構23。氧化層370與第一半導體材料層212、第二半導體材料層222與第三半導體材料層232接觸。在一些實施例中，氧化層370還與第四溝槽結構24、第五溝槽結構25、第六溝槽結構26的半導體材料層接觸。
氧化層370與溝槽內氧化層219可包含相同或不同材料。在一些實施例中，氧化層370可透過ALD、CVD或其他沉積工藝而形成。在一些實施例中，形成氧化層370之後進行研磨工藝，例如，CMP工藝，將 氧化層370的頂表面磨平。
參照圖11，所述製造方法包括移除部分的氧化層370及部分溝槽內氧化層219，使位於單元區A1的基板11及第一溝槽結構21、第二溝槽結構22露出。在一些實施例中，通過微影及蝕刻工藝以局部移除氧化層370及溝槽內氧化層219。在一些實施例中，第四溝槽結構24、第五溝槽結構25、第六溝槽結構26的至少部份半導體材料112分別自氧化層370露出。在一些實施例中，在移除部分的氧化層370及部分溝槽內氧化層219之後，氧化層370及溝槽內氧化層219僅設置于終端區A3，並且氧化層370覆蓋溝槽內氧化層219及第三溝槽結構23，單元區的第二表面12B露出。為方便說明之故，以下將位於終端區A3的溝槽內氧化層219及氧化層370統稱為第五氧化層37。
所述製造方法包括形成光罩層35在單元區A1、第一溝槽結構21與第二溝槽結構22上。參照圖12，所述製造方法包括形成第四氧化層351于單元區的第二表面12B及第五氧化層37上，以及形成第四半導體材料層352於第四氧化層351上。第四氧化層351與第五氧化層37可包含相同或不同材料。在一些實施例中，第四氧化層351的厚度小於第五氧化層37。在一些實施例中，第四氧化層351與第五氧化層37的側壁接觸，第四半導體材料層352與第五氧化層37的側壁及頂表面接觸。在一些實施例中，第四氧化層351可透過熱氧化技術或其他沉積工藝而形成。在一些實施例中，第四半導體材料層352可透過PVD，例如濺鍍或噴塗而形成。在一些實施例中，第四半導體材料層352可透過電鍍或CVD而形成。
所述製造方法包括對光罩層35進行蝕刻工藝，用以形成第一開口41、第二開口42及第三開口43。圖13是所示是根據本案的某些實施例的半導體結構10的製造方法中的一階段的頂視圖。圖14所示是根據 本案的某些實施例的半導體結構的製造方法中的於圖13所示階段沿切線A-A'的剖面圖。圖15所示是根據本案的某些實施例的半導體結構的製造方法中的於圖12所示階段沿切線B-B'的剖面圖。圖16所示是根據本案的某些實施例的半導體結構的製造方法中的於圖13所示階段沿切線C-C'的剖面圖。
參照圖13至16，所述製造方法包括對光罩層35進行第一蝕刻工藝，用以形成第一開口41沿第一方向X延伸使第一半導體材料層212至少部分露出，以及形成開口421及開口431彼此間隔的沿垂直於第一方向的第二方向Y延伸使第二表面12B及第一溝槽結構21至少部分露出。第一蝕刻工藝還包括移除部分的第四氧化層351及部分第四半導體材料層352，使光罩層35僅設置在單元區A1、第一溝槽結構21與第二溝槽結構22上，而第二溝槽結構22與終端區A3之間的第二表面12B露出，第五氧化層37亦露出。
在一些實施例中，在第四半導體材料層352上形成圖案化光罩層(下文統稱為第三光罩層)(圖未示)。第一開口41及開口421、431可以由第三光罩層來定義位置，並進行蝕刻工藝來形成。所述蝕刻工藝針對第四氧化層351與第四半導體材料層352進行移除，會停止在第二表面12B或是第一溝槽結構21與第二溝槽結構22的上表面。根據第三光罩層定義的位置，第一開口41會覆蓋第一半導體材料層212的至少部分，開口421、431可能會覆蓋第一溝槽結構21及部分鄰近第一溝槽結構21的第二表面12B。在一些實施例中，第一開口41向下延伸到第一半導體材料層212的頂表面。在一些實施例中，開口421、431向下延伸到第一溝槽結構21的頂表面及第二表面12B。
參照圖17至19，所述製造方法包括在第一蝕刻工藝後，於 開口421、431進行第二蝕刻工藝，使基板11形成第三表面12C，且使第一溝槽結構21與第二溝槽結構22至少部分突出于單元區A1的第三表面12C，並形成第二開口42及第三開口43。圖17是所示是根據本案的某些實施例的半導體結構的製造方法中的一階段的頂視圖。圖18所示是根據本案的某些實施例的半導體結構的製造方法中的於圖17所示階段沿切線A-A'的剖面圖。圖19所示是根據本案的某些實施例的半導體結構的製造方法中的於圖17所示階段沿切線C-C'的剖面圖。
所述製造方法包括以光罩層35為遮罩，局部地移除磊晶層112。在一些實施例中，以光罩層35及第五氧化層37為遮罩，對暴露出的磊晶層112進行蝕刻工藝。在一些實施例中，通過第二蝕刻工藝，將開口421、431重新定義為第二開口42及第三開口43。在一些實施例中，第二開口42及第三開口43的側壁包含光罩層35及部分磊晶層112。在一些實施例中，圖12中開口421、431的底部高於或約略等於圖16中第二開口42及第三開口43的底部的水準高度。在一些實施例中，第二開口42及第三開口43的深度大於開口421、431的深度。
在第二蝕刻工藝後，基板11于單元區具A1有第一厚度T1且于終端區A3具有第二厚度T3，第二厚度T3大於第一厚度T1。在一些實施例中，第五氧化層37的水準高度是高於光罩層35的水準高度，光罩層35的水準高度高於第三表面12C的水準高度。
參照圖20至22，所述製造方法包括在第二開口42露出的第三表面12C形成第一摻雜區31以及在第三開口43露出的第三表面12C形成第二摻雜區32。由俯視角度觀之，第一摻雜區31及第二摻雜區32分別設置於第一溝槽結構21與第二溝槽結構22間，且往第二方向Y延伸。所述製造方法還包括形成第三摻雜區33于單元區A1與終端區A3間，其中第一摻 雜區31與第三摻雜區33分離。由俯視角度觀之，第二溝槽結構22位於第一摻雜區31與第三摻雜區33間。圖19是所示是根據本案的某些實施例的半導體結構的製造方法中的一階段的頂視圖。圖20所示是根據本案的某些實施例的半導體結構的製造方法中的於圖18所示階段沿切線A-A'的剖面圖。圖21所示是根據本案的某些實施例的半導體結構的製造方法中的於圖19所示階段沿切線B-B'的剖面圖。
第一摻雜區31、第二摻雜區32與第三摻雜區33可以是經由自第三表面12C進行擴散或離子注入工藝而形成。在形成第一摻雜區31、第二摻雜區32與第三摻雜區33之後，第一溝槽結構21與第二溝槽結構22至少部分突出于第一摻雜區31、第二摻雜區32與第三摻雜區33。
第一摻雜區31、第二摻雜區32與第三摻雜區33的深度小於第一溝槽結構21與第二溝槽結構22的深度。換言之，第一摻雜區31、第二摻雜區32與第三摻雜區33的底部會高於第一溝槽結構21與第二溝槽結構22的底部。在一些實施例中，第一摻雜區31、第二摻雜區32與第三摻雜區33的覆蓋範圍，定義在單元區A1中，且是光罩層35、第一溝槽結構21與第二溝槽結構22之外的部分磊晶層112。在一些實施例中，在離子注入工藝之後進行退火工藝，以使摻雜離子擴散。在一些實施例中，摻雜離子例如硼離子、鋁離子、鎵離子、銦離子等。在一些實施例中，將硼離子注入第一摻雜區31、第二摻雜區32與第三摻雜區33。
在一些實施例中，在光罩層35及第五氧化層37上形成圖案化光罩層(下文統稱為第三光罩層)，以定義第一摻雜區31、第二摻雜區32與第三摻雜區33的位置，並通過調整擴散或離子注入工藝的通入離子、能量與劑量，以定義第一摻雜區31、第二摻雜區32與第三摻雜區33的導電型以及深度。離子沿垂直方向Z注入第三表面12C中。在一些實施 例中，第三光罩層是使用具有對應圖案的光掩模進行光刻工藝後所形成。在一些實施例中，第一摻雜區31、第二摻雜區32與第三摻雜區33分別形成，在每次對第三表面12C離子注入工藝之後進行一次退火工藝，以使摻雜離子擴散。
參照圖23至25，所述製造方法包括形成導電層38於第一半導體材料層212、第二半導體材料層222及第三半導體材料層232上。導電層38可以通過電鍍或CVD而形成。導電層38的材料可以包括銅(Cu)、金(Au)、銀(Ag)、鋁(Al)、鎳(Ni)、鈦(Ti)、鎢(W)、錫(Sn)、氮化鈦(TiN)、鋁矽合金(AlSi)合金、鋁矽銅(AlSiCu)合金或其他金屬或合金。第一溝槽結構21、第二溝槽結構22與導電層38電性連接。在一些實施例中，所述製造方法包括還移除終端區A3之邊緣的部分導電層38，使第五氧化層37的邊緣371自導電層38露出。
所述製造方法包括形成第一導電層381於光罩層35、第三表面12C及第五氧化層37上。第一導電層381沿光罩層35的側壁延伸，並與第一半導體材料層212及第二半導體材料層222接觸。在一些實施例中，第一導電層381包含鈦(Ti)。
所述製造方法包括形成第二導電層382設置於第一導電層381上，且沿第一導電層381的側壁延伸，並與第一半導體材料層212及第二半導體材料層222接觸。在一些實施例中，第二導電層382包含氮化鈦(TiN)。
經以上步驟形成的半導體結構10可與圖1至4所示的半導體結構10基本上相同。半導體結構10具有第一摻雜區31及第二摻雜區32設置於第一溝槽結構21與第二溝槽結構22間，且第一摻雜區31及第二摻雜區32彼此間隔的往平行第三表面12C且垂直於第一方向X的第二方向Y)延 伸，達到增加通道密度的效果。
以上概括數個具體實施例之特徵，使得熟習該項技藝者可更佳瞭解本發明之態樣。熟習該項技藝者應明白，其可易於使用本發明來設計或修改以進行相同目的及/或實現本文所介紹之具體實施例之相同優勢的其他過程及結構的基礎。熟習該項技藝者亦應理解，此類等效構造並未悖離本發明之精神及範疇，並可在不悖離本本發明之精神及範疇的情況下對本文進行各種改變、取代及變更。
此外，本申請案之範圍未旨在侷限於說明書中所述之過程、機器、製造、物質組成、工具、方法及步驟的特定具體實施例。熟習該項技藝者從本發明之揭露內容中易於明白，可根據本發明使用當前存在或以後將開發之過程、機器、製造、物質組成、工具、方法或步驟，其與本文所述之相應具體實施例執行實質相同的功能或達到實質相同的結果。因此，文後申請專利範圍旨在將此類過程、機器、製造、物質組成、工具、方法及步驟包括在其範疇內。
10:半導體結構
11:基板
12A:第一表面
12B:第二表面
12C:第三表面
21:第一溝槽結構
22:第二溝槽結構
23:第三溝槽結構
24:第四溝槽結構
25:第五溝槽結構
26:第六溝槽結構
31:第一摻雜區
33:第三摻雜區
37:第五氧化層
38:導電層
111:基材
112:磊晶層
211:第一氧化層
212:第一半導體材料層
221:第二氧化層
222:第二半導體材料層
231:第三氧化層
232:第三半導體材料層
371:邊緣
381:第一導電層
382:第二導電層
A1:單元區
A3:終端區
T1:第一厚度
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
X:第一方向
Y:第二方向
Z:垂直方向

Claims (24)

  1. 一種半導體結構，其包含：基板，定義有從頂視圖來看的單元區以及鄰近所述單元區的終端區，所述基板具有第一表面、相對於所述第一表面且位於所述終端區內的第二表面以及相對於所述第一表面且位於所述單元區內的第三表面，所述第二表面與所述第三表面相鄰且處於不同水平高度；第一溝槽結構，位於所述單元區內，且穿越所述第三表面往所述第一表面延伸，其中所述第一溝槽結構包括至少部分突出於所述第三表面的第一半導體材料層及圍繞所述第一半導體材料層的第一氧化層，且所述第一溝槽結構往平行所述第三表面的一第一方向延伸；以及第二溝槽結構，位於所述單元區內，且穿越所述第三表面往所述第一表面延伸，其中所述第二溝槽結構包括至少部分突出於所述第三表面的第二半導體材料層及圍繞所述第二半導體材料層的第二氧化層，且所述第二溝槽結構往平行所述第一方向延伸，其中所述基板的所述第三表面設有第一摻雜區，由俯視角度觀之，所述第一摻雜區設置於所述第一溝槽結構與第二溝槽結構間，且所述第一摻雜區往平行所述第三表面且垂直於所述第一方向的第二方向延伸。
  2. 如請求項1所述之半導體結構，其中所述基板的所述第三表面還設有第二摻雜區，由俯視角度觀之，所述第二摻雜區設置於所述第一溝槽結構與第二溝槽結構間，鄰近所述第一摻雜區，且所述第二摻雜區往所述第二 方向延伸。
  3. 如請求項2所述之半導體結構，其更包含：光罩層，位於所述單元區內且在所述第二表面上，其中由俯視角度觀之，所述光罩層位於所述第一摻雜區與所述第二摻雜區間。
  4. 如請求項3所述之半導體結構，其中所述光罩層包括第四氧化層及設置於所述第四氧化層上的第四半導體材料層，所述第四氧化層設置於所述第二表面上且覆蓋至少部分所述第一溝槽結構及至少部分所述第二溝槽結構。
  5. 如請求項3所述之半導體結構，其更包含：導電層設置於所述第一摻雜區上方及所述第二摻雜區上方，且覆蓋至少部分所述光罩層。
  6. 如請求項5所述之半導體結構，其中所述導電層與所述第一半導體材料層與所述第二半導體材料層電性連接。
  7. 如請求項5所述之半導體結構，其中所述導電層沿所述光罩層的一側壁延伸，並與所述第一半導體材料層接觸。
  8. 如請求項1所述之半導體結構，其更包含：第三溝槽結構，位於所述終端區內，且由所述第二表面往所述第一表面延伸，其中所述第三溝槽結構包括第三半導體材料層及圍繞 所述第三半導體材料層的第三氧化層，且所述第三溝槽結構往平行所述第一方向延伸。
  9. 如請求項8所述之半導體結構，其中所述第一溝槽結構的寬度與所述第三溝槽結構的寬度基本上相同。
  10. 如請求項8所述之半導體結構，其中所述第一溝槽結構的深度與所述第三溝槽結構的深度基本上相同。
  11. 如請求項8所述之半導體結構，其中所述第三溝槽結構位於所述半導體結構的周緣。
  12. 如請求項11所述之半導體結構，其更包含：第四溝槽結構，位於所述終端區內、位於所述單元區與所述第三溝槽結構之間、由所述第二表面往所述第一表面延伸且往平行所述第一方向延伸；第五氧化層，設置於所述第三溝槽結構上方及所述第四溝槽結構上方；以及導電層，設置於所述第一摻雜區上方、所述第二摻雜區上方及所述第五氧化層上方，其中，所述導電層穿越所述第五氧化層與所述第四溝槽結構電性連接，所述第五氧化層使所述第三半導體材料層與所述導電層電性隔離。
  13. 如請求項1所述之半導體結構，其中所述基板於所述單元區具有第一厚度且於所述終端區具有第二厚度，所述第二厚度大於所述第一厚度。
  14. 如請求項1所述之半導體結構，其中所述基板的所述第三表面還設有第三摻雜區，由俯視角度觀之，所述第三摻雜區設置於所述單元區的周緣，且往所述第一方向延伸。
  15. 如請求項1所述之半導體結構，其中所述第一溝槽結構與所述第二溝槽結構電性連接。
  16. 如請求項8所述之半導體結構，其中所述第一溝槽結構、所述第二溝槽結構以及所述第三溝槽結構的頂表面為共平面。
  17. 如請求項1所述之半導體結構，其中所述第一溝槽結構、所述第二溝槽結構的頂表面以及所述第二表面為共平面。
  18. 一種半導體結構的製造方法，其包含：在基板中間隔地形成沿第一方向且由第二表面往相對於所述第二表面的第一表面延伸的第一溝槽、第二溝槽與第三溝槽，其中所述基板定義有從頂視圖來看的單元區以及終端區，所述第一溝槽與所述第二溝槽設置於所述單元區中，所述第三溝槽設置於所述終端區中；形成第一氧化層於所述第一溝槽中、形成第二氧化層於所述第二溝槽中，以及形成第三氧化層於所述第三溝槽中； 形成第一半導體材料層在所述第一溝槽中使所述第一半導體材料層被所述第一氧化層圍繞且形成第一溝槽結構、形成第二半導體材料層在所述第二溝槽中使所述第二半導體材料層被所述第二氧化層圍繞且形成第二溝槽結構，以及形成第三半導體材料層在所述第三溝槽中使所述第三半導體材料層被所述第三氧化層圍繞且形成第三溝槽結構；在所述單元區、所述第一溝槽結構與所述第二溝槽結構上形成光罩層；對光罩層進行第一蝕刻工藝，用以形成第一開口及第二開口，所述第一開口沿第一方向延伸使所述第一半導體材料層至少部分露出，所述第二開口沿垂直於所述第一方向的第二方向延伸使所述第二表面及所述第一溝槽結構至少部分露出；在所述第一蝕刻工藝後，於所述第二開口進行第二蝕刻工藝，使所述基板形成第三表面，且使所述第一溝槽結構與所述第二溝槽結構至少部分突出於所述單元區的所述第三表面；以及在鄰近所述第二開口露出的所述第三表面形成第一摻雜區，其中由俯視角度觀之，所述第一摻雜區設置於所述第一溝槽結構與第二溝槽結構間，且往所述第二方向延伸。
  19. 如請求項18所述之製造方法，其中形成所述第一半導體材料層、所述第二半導體材料層及所述第三半導體材料層還包括：將第一半導體材料置於所述第一溝槽中，使所述第一半導體材料的頂表面與所述第一氧化層的頂表面基本上共平面、將第二半導體材料置於所述第二溝槽中，使所述第二半導體材料的頂表面與所述 第二氧化層的頂表面共平面、將第三半導體材料置於所述第三溝槽中，使所述第三半導體材料的頂表面與所述第三氧化層的頂表面基本上共平面；進行第三蝕刻工藝，用以移除至少部分在所述第一溝槽中的所述第一半導體材料、至少部分在所述第二溝槽中的所述第二半導體材料，與至少部分在所述第三溝槽中的所述第三半導體材料，其中所述第三蝕刻工藝後，所形成的所述第一半導體材料層之頂表面、所述第二半導體材料層之頂表面及所述第三半導體材料層之頂表面與所述基板的所述第二表面基本上共平面。
  20. 如請求項18所述之製造方法，其中所述第二蝕刻工藝後，所述基板於所述單元區具有第一厚度且於所述終端區具有第二厚度，所述第二厚度大於所述第一厚度。
  21. 如請求項18所述之製造方法，其更包含：形成第二摻雜區於所述單元區與所述終端區間，其中所述第一摻雜區與所述第二摻雜區分離，由俯視角度觀之，所述第二溝槽結構位於所述第一摻雜區與所述第二摻雜區間。
  22. 如請求項18所述之的製造方法，其中所述第一氧化層、所述第二氧化層及所述第三氧化層同時形成。
  23. 如請求項21所述之製造方法，其更包含：形成一導電層於所述第一半導體材料層、所述第二半導體材料層 及所述第三半導體材料層上，其中所述第一溝槽結構、所述第二溝槽結構與所述導電層電性連接。
  24. 如請求項18所述之製造方法，其中形成所述第一摻雜區包括在鄰近所述第二開口露出的所述第三表面注入離子。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI358130B (en) * 2006-03-10 2012-02-11 Alpha & Omega Semiconductor Shielded gate trench (sgt) mosfet cells implemente
US20210210625A1 (en) * 2020-01-07 2021-07-08 Texas Instruments Incorporated Bipolar junction transistor with biased structure between base and emitter regions

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
JP4047153B2 (ja) * 2002-12-03 2008-02-13 株式会社東芝 半導体装置
US7737522B2 (en) * 2005-02-11 2010-06-15 Alpha & Omega Semiconductor, Ltd. Trench junction barrier controlled Schottky device with top and bottom doped regions for enhancing forward current in a vertical direction
US8692322B2 (en) * 2006-02-17 2014-04-08 Alpha And Omega Semiconductor Incorporated Flexible Crss adjustment in a SGT MOSFET to smooth waveforms and to avoid EMI in DC-DC application
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
JP7750090B2 (ja) * 2021-12-27 2025-10-07 富士電機株式会社 半導体装置およびその製造方法
JP2023135082A (ja) * 2022-03-15 2023-09-28 富士電機株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI358130B (en) * 2006-03-10 2012-02-11 Alpha & Omega Semiconductor Shielded gate trench (sgt) mosfet cells implemente
US20210210625A1 (en) * 2020-01-07 2021-07-08 Texas Instruments Incorporated Bipolar junction transistor with biased structure between base and emitter regions

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