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TWI866641B - 半導體元件以及其製造方法 - Google Patents

半導體元件以及其製造方法 Download PDF

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TWI866641B
TWI866641B TW112145432A TW112145432A TWI866641B TW I866641 B TWI866641 B TW I866641B TW 112145432 A TW112145432 A TW 112145432A TW 112145432 A TW112145432 A TW 112145432A TW I866641 B TWI866641 B TW I866641B
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bond
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李斗珪
李汀鎭
郭旻哲
李承潤
黃燦
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南韓商三星電子股份有限公司
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    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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Abstract

本發明提供一種用於使用疊對量測來製造半導體元件的方法及藉由所述方法製造的半導體元件。方法包含：在基底上形成包含具有第一間距的下部疊對鍵圖案的下部圖案；在下部圖案上形成包含具有不同於第一間距的第二間距的上部疊對鍵圖案的上部圖案；量測下部疊對鍵圖案與上部疊對鍵圖案之間的疊對；移除上部疊對鍵圖案；以及在移除上部疊對鍵圖案之後，使用上部圖案作為蝕刻遮罩來執行蝕刻製程。

Description

半導體元件以及其製造方法
[相關申請案的交叉參考]
本申請案主張2022年12月23日在韓國智慧財產局申請的韓國專利申請案第10-2022-0183061號的優先權及自其獲利的所有權益，所述申請案的全部內容以引用的方式併入本文中。
實施例是關於一種用於製造半導體元件的方法。更特定言之，實施例是關於一種用於使用疊對量測來製造半導體元件的方法，且實施例進一步是關於一種使用所述方法製造的半導體元件。
隨著半導體元件變得高度整合，包含於半導體元件中的圖案的關鍵尺寸變得更小。隨著應用複雜的製程及材料，量測製程的困難亦增大。
疊對量測製程是一種掌握基底上的下部圖案與上部圖案之間的對準狀態(亦即，疊對)的製程。用於各圖案的疊對鍵可用於準確地掌握疊對。然而，疊對鍵可歸因於新材料及複雜製造製程的引入而損壞，此可能逐漸增大疊對量測的困難程度。
實施例提供一種用於製造半導體元件的方法，方法包含：在基底上形成包含具有第一間距的下部疊對鍵圖案的下部圖案；在下部圖案上形成包含具有不同於第一間距的第二間距的上部疊對鍵圖案的上部圖案；量測下部疊對鍵圖案與上部疊對鍵圖案之間的疊對；移除上部疊對鍵圖案；以及在移除上部疊對鍵圖案之後，使用上部圖案作為蝕刻遮罩來執行蝕刻製程。
實施例進一步提供一種用於製造半導體元件的方法，方法包括：提供包含胞元區及疊對鍵區的基底；形成下部圖案，所述下部圖案包含胞元區上的下部胞元圖案及疊對鍵區上的下部疊對鍵圖案，下部疊對鍵圖案具有第一間距；形成上部圖案，所述上部圖案包含下部胞元圖案上的上部胞元圖案及下部疊對鍵圖案上的上部疊對鍵圖案，上部疊對鍵圖案具有不同於第一間距的第二間距；使用由下部疊對鍵圖案及上部疊對鍵圖案形成的莫瑞紋來量測下部疊對鍵圖案與上部疊對鍵圖案之間的疊對；移除上部疊對鍵圖案；以及在移除上部疊對鍵圖案之後，使用上部胞元圖案作為蝕刻遮罩來執行蝕刻製程，其中蝕刻製程的蝕刻端點低於下部胞元圖案的上部面。
實施例進一步提供一種用於製造半導體元件的方法，方法包含：提供包含胞元區及疊對鍵區的基底；形成下部圖案，所述下部圖案包含胞元區上的下部胞元圖案及疊對鍵區上的下部疊對鍵圖案，下部疊對鍵圖案具有第一間距；形成上部圖案，所述上部圖案包含下部胞元圖案上的上部胞元圖案及下部疊對鍵圖案上的上部疊對鍵圖案，上部疊對鍵圖案具有不同於第一間距的第二間 距；移除上部疊對鍵圖案；以及在移除上部疊對鍵圖案之後，使用上部胞元圖案作為蝕刻遮罩來執行蝕刻製程以移除下部胞元圖案的至少一部分。
下文將參考圖1至圖21來描述根據例示性實施例的用於製造半導體元件的方法。
圖1為用於解釋根據一些實施例的用於製造半導體元件的方法中所使用的疊對誤差偵測元件的例示性示意圖。
參考圖1，根據一些實施例的疊對誤差偵測元件1可包含光譜影像量測設備10及計算系統20。
光譜影像量測設備10可用量測光輻照目標基底(例如，半導體晶圓W)，且根據自目標基底反射的光量測目標基底的特性值。特定言之，光譜影像量測設備10可藉由偵測如由目標基底反射的偏振狀態、繞射以及類似者來分析目標基底。偏振狀態可描述為Ψ(psi，磅/平方吋)及△(delta，差量)，其中Ψ(磅/平方吋)為p波與s波的反射係數的比率，且△(差量)為相差。因此，光譜影像量測設備10可根據量測光的波長量測形成目標基底的物質的複雜折射率或類似者，藉此提供各種類型的目標基底資訊，包含複雜折射率、形狀、結晶狀態、化學結構、電導率以及類似者，以及包含目標基底的薄膜的厚度。因此，光譜影像量測設備10可偵測下部膜與上部膜之間的對準程度。
計算系統20可接收由光譜影像量測設備10量測的資料(例如，與目標基底的由Ψ(磅/平方吋)及△(差量)表示的偏振狀態相關的資料)，且對資料進行分析。
在一些實施例中，計算系統20可包含處理器21及記憶體22。處理器21及記憶體22可經由匯流排23傳輸及接收資料。舉例而言，由光譜影像量測設備10量測的資料可在傳輸至計算系統20之後儲存於計算系統20的記憶體22中。在記憶體22中量測的資料接著可經由在處理器21上運行的分析軟體或應用程式以曲線圖繪示，且或可經歷各種分析製程。
記憶體22可將配方資訊儲存為輸出文件，所述配方資訊包含用於疊對量測的設定資訊，諸如量測區的置放及大小，量測光的中心波長、頻寬以及光譜結構，以及表示下部膜與上部膜之間的疊對誤差程度的核心3σ、週期比、對比度以及類似者。
作為非限制性實例，計算系統20可包含諸如桌上型電腦的攜帶型電腦、伺服器、筆記型電腦、膝上型電腦、包含智慧型手機的行動電腦，或平板電腦。在一些實施中，計算系統20可直接連接(例如，經由纜線)至光譜影像量測設備10，且可經由包含區域網路(Local Area Network LAN)、廣域網路(Wide Area Network；WAN)以及類似者的有線網路或包含WiFi網路、蜂巢式網路以及類似者的無線網路連接。計算系統20及量測設備10亦可將資料發送至彼此及自彼此接收資料。
圖2為用於解釋製造根據一些實施例的用於製造半導體元件的方法中所使用的光譜影像量測設備的例示性示意圖。
參考圖2，根據一些實施例的光譜影像量測設備10可包 含光源11、分光鏡12、濾光器13、影像感測器14以及載物台15。作為非限制性實例，光譜影像量測設備10可使用混合照明的光(包含連續波長帶)作為量測光La。視實施例而定，亦可使用具有短波長的光。
在一些實施例中，作為非限制性實例，光源11可為白光光源。分光鏡12及濾光器13可用於將自光源11發射的光轉換成具有特定波長的光或具有特定帶的波長的光。
分光鏡12可根據波長分散自光源11發射的光，且將分散光提供至濾光器13。接收分散光的濾光器13可產生輻照至半導體晶圓W的量測光La，調整量測光La的中心波長及量測光La的波長帶，且判定量測光La波長的光譜結構(例如，單通帶或雙通帶)。
儘管未具體繪示，但自濾光器13產生的光可由偏振器偏振，且經由照明光學系統以預定入射角輻照至目標基底，例如輻照至定位於載物台15上的半導體晶圓W。在一些實施例中，自濾光器13產生的光可經由補償器以及偏振器輻照至半導體晶圓W，或可經由相位調變器而非補償器輻照至半導體晶圓W。
影像感測器14可接收自半導體晶圓W反射的反射光Lb。影像感測器14可量測偏振改變、繞射角度、能量大小改變以及類似者作為影像以偵測下部膜與上部膜之間的疊對誤差。以影像形式收集的資料可傳輸至圖1的計算系統20且由所述計算系統處理。
因此，光譜影像量測設備10可量測半導體晶圓W。儘管未具體繪示，但半導體晶圓W可在由暴露元件暴露之後移動至載 物台15上。然而，在由暴露元件暴露之後此移動至載物台15上可僅為實例，且半導體晶圓W可在由蝕刻元件蝕刻之後移動至載物台15上。
圖3為用於解釋根據一些實施例的用於製造半導體元件的方法的流程圖。圖4至圖9為用於解釋根據一些實施例的用於製造半導體元件的方法的中間步驟圖。
參考圖3及圖4，可形成包含具有第一間距P1的下部疊對鍵圖案44的下部圖案40(S10)。
可提供基底100。下部圖案40可形成於基底100上。基底100可為塊狀矽或絕緣層上矽(silicon-on-insulator；SOI)。基底100可為矽基底，或可包含其他材料，諸如矽鍺、砷化鎵、絕緣層上矽鍺(silicon germanium on insulator；SGOI)、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。在一些實施中，基底100可包含形成於基礎基底上的磊晶層，或基底100可為陶瓷基底、石英基底、顯示器玻璃基底或類似者。
基底100可包含胞元區CA及疊對鍵區OA。用於實施半導體元件(例如，半導體記憶體元件)的單元胞元(unit cell)圖案(例如，下部胞元圖案42以及上部胞元圖案62)可形成於胞元區CA上。可靠近胞元區CA置放疊對鍵區OA。對應於單元胞元圖案的疊對鍵圖案(例如，下部疊對鍵圖案44及上部疊對鍵圖案64)可形成於疊對鍵區OA上。
下部圖案40可包含胞元區CA上的下部胞元圖案42，及疊對鍵區OA上的下部疊對鍵圖案44。下部胞元圖案42及下部疊對鍵圖案44可形成於同一層級處。在本文中，表述「形成於同一 層級處」可指藉由同一製造製程形成。在一些實施例中，下部胞元圖案42及下部疊對鍵圖案44可置放於同一層級處。在本文中，表述「置放於同一層級處」可指基於基底100置放於同一高度處。在本文中，術語「同一」可不僅指完全相同的事物，而且指展現歸因於製程裕度及類似者而可能出現的微小差異的物品。
下部疊對鍵圖案44可具有第一間距P1。亦即，下部疊對鍵圖案44可包含以第一間距P1間隔開且週期性地配置的多個第一單元圖案。第一間距P1可定義為各第一單元圖案的第一線間距L1與鄰近第一單元圖案之間的第一空間間距S1的總和。在一些實施例中，下部疊對鍵圖案44的第一間距P1可大於下部胞元圖案42的間距。
儘管下部圖案40僅示出為壓花圖案，但此僅為例示性的。在一些實施中，下部圖案40可為雕刻圖案。下部圖案40可由用於創建半導體元件的各種材料組成。作為實例，下部圖案40可包含導電材料，諸如金屬、金屬氮化物、金屬矽化物以及金屬矽化物氮化物。作為另一實例，下部圖案40可包含絕緣材料，諸如氧化矽、氮化矽以及氮氧化矽。作為又另一實例，下部圖案40可包含半導體材料，諸如多晶矽。
在一些實施例中，下部圖案40可形成於下部膜30上，且下部膜30可形成於基底100上。下部膜30可由用於創建半導體元件以及下部圖案40的各種材料組成。作為實例，下部膜30可包含導電材料，諸如金屬、金屬氮化物、金屬矽化物以及金屬矽化物氮化物。作為另一實例，下部膜30可包含絕緣材料，諸如氧化矽、氮化矽以及氮氧化矽。作為又另一實例，下部膜30可包含半 導體材料，諸如多晶矽。儘管下部膜30僅繪示為單層膜，但此僅為例示性的。在一些實施中，下部膜30可包含由彼此不同的材料形成的多層膜。在一些其他實施例中，可省略下部膜30。
參考圖3及圖5，可形成包含具有不同於第一間距P1的第二間距P2的上部疊對鍵圖案64的上部圖案60(S20)。
舉例而言，上部膜50可形成於基底100及下部圖案40上。上部圖案60可形成於上部膜50上。上部膜50可以比下部圖案40更厚的厚度形成以覆蓋下部圖案40。此外，上部膜50的上部面可為平坦的。在一些實施例中，上部膜50可包含下部圖案40穿透的透明膜。舉例而言，作為非限制性實例，上部膜50可包含氧化矽或氮化矽。儘管上部膜50僅繪示為單層膜，但在一些實施中，上部膜50可包含由彼此不同的材料形成的多層膜。
上部圖案60可包含胞元區CA上的上部胞元圖案62，及疊對鍵區OA上的上部疊對鍵圖案64。上部胞元圖案62及上部疊對鍵圖案64可形成於同一層級處。在一些實施例中，上部胞元圖案62及上部疊對鍵圖案64可位於同一層級處。
上部胞元圖案62可相對於下部胞元圖案42對準。儘管上部胞元圖案62僅繪示為在豎直方向上與下部胞元圖案42完全重疊，但此僅為例示性的。作為另一實例，不同於所繪示實例，上部胞元圖案62的至少一部分在豎直方向上可不與下部胞元圖案42重疊。在一些實施例中，不同於所繪示實例，上部胞元圖案62的寬度可不同於下部胞元圖案42的寬度，或上部胞元圖案62的間距可不同於下部胞元圖案42的間距。
上部疊對鍵圖案64可具有第二間距P2。亦即，上部疊對 鍵圖案64可包含以第二間距P2間隔開且週期性地配置的多個第二單元圖案。第二間距P2可定義為各第二單元圖案的第二線間距L2與鄰近第二單元圖案之間的第二空間間距S2的總和。在一些實施例中，上部疊對鍵圖案64的第二間距P2可大於上部胞元圖案62的間距。
在一些實施例中，上部圖案60可包含感光光阻。舉例而言，可藉由塗覆製程，諸如旋塗製程、浸塗製程或噴塗製程將光阻膜塗覆於上部膜50上。上部圖案60可為藉由對光阻膜執行暴露製程及顯影製程而形成的光阻圖案。
在一些實施例中，上部圖案60可包含但不限於用於極紫外線(extreme ultraviolet；EUV)雷射(約13.5奈米)的光阻、用於KrF準分子雷射(約248奈米)的光阻、用於ArF準分子雷射(約193奈米)的光阻或用於F2準分子雷射的(約157奈米)光阻。
在一些實施例中，上部圖案60可包含用於極紫外線(EUV)的光阻。作為實例，上部圖案60可為包含諸如聚羥基苯乙烯的有機聚合物的有機光阻。有機光阻可更包含具有高EUV吸收的材料，例如有機金屬材料、含碘材料或含氟材料。作為另一實例，上部圖案60可為含有諸如氧化錫的無機材料的無機光阻。
上部疊對鍵圖案64的第二間距P2可不同於下部疊對鍵圖案44的第一間距P1。作為實例，第二間距P2可大於第一間距P1。在一些實施中，不同於所繪示實例，第二間距P2可小於第一間距P1。只要第一間距P1與第二間距P2彼此不同，則第一線間距L1與第二線間距L2可彼此相同，或第一空間間距S1與第二空 間間距S2可彼此相同。作為實例，第一線間距L1與第二線間距L2可彼此相同，且第一空間間距S1與第二空間間距S2可彼此不同。作為另一實例，第一線間距L1與第二線間距L2可彼此不同，且第一空間間距S1與第二空間間距S2可彼此相同。
參考圖3及圖6，可量測下部圖案40與上部圖案60之間的疊對(S30)。
舉例而言，使用上文所描述的疊對誤差偵測元件1使用圖1及圖3，藉由朝向下部疊對鍵圖案44及上部疊對鍵圖案64輻照量測光La，且藉由獲取自下部疊對鍵圖案44及上部疊對鍵圖案64反射的反射光Lb，可量測下部疊對鍵圖案44與上部疊對鍵圖案64之間的疊對誤差。
在一些實施例中，可使用莫瑞效應(Moire effect)量測下部圖案40與上部圖案60之間的疊對。特定言之，第一間距P1與第二間距P2可彼此不同，且自反射光Lb獲取的影像可包含莫瑞紋(Moire pattern)。莫瑞紋的週期或間距(在下文中為莫瑞間距PM)可通常大於第一間距P1及第二間距P2中的各者，且可與第一間距P1與第二間距P2之間的差相關。更特定言之，可藉由下式1來定義莫瑞間距PM。
Figure 112145432-A0305-02-0013-2
當使用此莫瑞紋時，可實現較準確疊對量測。特定言之，上部疊對鍵圖案64相對於下部疊對鍵圖案44的實體移位(在下文中稱為疊對誤差)可引起莫瑞紋的移位。莫瑞紋的移位通常可大於疊對誤差且與疊對誤差成比例。更特定言之，可以由式(2)定 義的放大率(在下文中稱為莫瑞因數PF)放大莫瑞紋的移位。
Figure 112145432-A0305-02-0014-1
因此，可實現較準確疊對量測，且上部胞元圖案62可以高準確度與下部胞元圖案42對準。
在一些實施例中，第一間距P1與第二間距P2之間的差可為約100奈米至約300奈米。在以上範圍內，有可能向影像感測器(例如，圖2的14)提供足夠解析度以捕捉莫瑞紋，且容易地量測所捕捉莫瑞紋。
在一些實施例中，當上部圖案60包含光阻時，下部圖案40與上部圖案60之間的疊對的量測可包含顯影後檢測(after development inspection；ADT)的執行。
參考圖3及圖7，可移除上部疊對鍵圖案64(S40)。
可相對於上部胞元圖案62選擇性地移除上部疊對鍵圖案64。舉例而言，可形成覆蓋胞元區CA且暴露疊對鍵區OA的遮罩膜70。可接著移除由遮罩膜70暴露的上部疊對鍵圖案64。在移除上部疊對鍵圖案64之後，可移除遮罩膜70。
參考圖3及圖8，可使用上部圖案60執行蝕刻製程(S50)。
蝕刻製程可使用上部圖案60作為蝕刻遮罩。舉例而言，可執行使用包含光阻的上部胞元圖案62作為蝕刻遮罩的蝕刻製程。因此，可對胞元區CA上的上部膜50執行蝕刻製程。舉例而言，可移除胞元區CA上的上部膜50的由上部胞元圖案62的開口62o暴露的部分。
在一些實施例中，蝕刻製程的蝕刻端點可低於下部胞元 圖案42的上部面。舉例而言，如所繪示，胞元區CA上的下部膜30可在執行蝕刻製程時暴露。在一些替代實施中，可不完全移除胞元區CA上的由開口62o暴露的上部膜50。在一些實施中，當執行蝕刻製程時，可移除胞元區CA上的下部膜30的在豎直方向上與開口62o重疊的部分，以暴露胞元區CA上的基底100。
在一些實施中，當移除上部疊對鍵圖案64時，如上文關於圖7所描述，疊對鍵區OA上的蝕刻製程可能受限。特定言之，用於移除上部疊對鍵圖案64的疊對鍵區OA的蝕刻條件可不同於用於具有預定大小的開口62o的胞元區CA的蝕刻條件。舉例而言，當蝕刻製程以胞元區CA為目標時，蝕刻製程的蝕刻製程的蝕刻條件(例如，蝕刻時間、蝕刻溫度、蝕刻劑濃度以及類似者)可設定成適合於(對應於)具有預定大小的開口62o的上部胞元圖案62。因此，即使在完成蝕刻製程之後，疊對鍵區OA上的上部膜50亦可不被蝕刻或幾乎不被蝕刻。此外，即使蝕刻製程的蝕刻端點低於下部胞元圖案42的上部面，但疊對鍵區OA上的下部疊對鍵圖案44亦可不藉由蝕刻製程蝕刻。
在本文中，在執行蝕刻製程之後僅保留上部胞元圖案62的實例繪示為非限制性實例。不同於所繪示實例，在完成蝕刻製程之後，可移除上部胞元圖案62的一部分，且可完全移除上部胞元圖案62以暴露上部膜50的上部面。
在一些實施例中，在完成蝕刻製程之後，疊對鍵區OA上的上部膜50的上部面的高度H2可低於或等於胞元區CA上的上部膜50的上部面的高度H1。
接下來，參考圖9，可移除上部胞元圖案62及/或上部膜 50。
舉例而言，可執行用於移除上部胞元圖案62及/或上部膜50的清潔製程。因此，可執行使用精確對準的上部胞元圖案62的蝕刻製程。
圖10及圖11為用於解釋根據一些實施例的用於製造半導體元件的方法的效應的中間步驟圖。出於參考，圖10為用於解釋在通向圖5的步驟之後發生的步驟的中間步驟圖。
參考圖10，可使用包含上部疊對鍵圖案64的上部圖案60使用用於製造不同於一些其他實施例的半導體元件的蝕刻製程來執行蝕刻製程。
不同於上文關於圖3及圖8所解釋的製程，用於疊對鍵區OA的蝕刻製程可不受限制。特定言之，類似於上部胞元圖案62，上部疊對鍵圖案64亦可具有預定大小的開口。可在類似於胞元區CA上的上部膜50的層級的層級處蝕刻疊對鍵區OA上的上部膜50。
當蝕刻製程的蝕刻端點低於下部胞元圖案42的上部面時，存在疊對鍵區OA上的下部疊對鍵圖案44的一部分可能因蝕刻製程而損壞的風險。舉例而言，可藉由蝕刻程序蝕刻疊對鍵區OA上的下部疊對鍵圖案44的一部分，以形成經圖案化疊對鍵圖案44p。此時，經圖案化疊對鍵圖案44p可能歸因於下部疊對鍵圖案44的第一間距P1與上部疊對鍵圖案64的第二間距P2可彼此不同的事實而不均勻地形成。此外，經圖案化疊對鍵圖案44p可包含具有過小關鍵尺寸(critical dimension；CD)的圖案。
參考圖11，可移除上部胞元圖案62及/或上部膜50。由 於上部胞元圖案62及/或上部膜50的移除類似於上文關於圖9所描述的移除，下文將不重複其詳細描述。
當移除上部胞元圖案62及/或上部膜50時，可能暴露經圖案化疊對鍵圖案44p，且可能在後續製程中產生缺陷。舉例而言，如所繪示，經圖案化疊對鍵圖案44p中的具有過小關鍵尺寸的圖案可自基底100及/或下部膜30脫離以造成圖案缺陷。此問題可在製造用於形成精細胞元圖案的半導體元件的方法中對基於莫瑞效應的疊對量測製程產生限制。
在一些實施中，如上文關於圖3至圖9所描述，根據一些實施例的用於製造半導體元件的方法包含在移除上部疊對鍵圖案64(S40)之後使用上部圖案60執行蝕刻製程(S50)。因此，可防止可由上部疊對鍵圖案64引起的下部疊對鍵圖案44的損壞，且可提供用於使用基於莫瑞效應的疊對量測製程來製造半導體元件的方法。
圖12至圖15為用於解釋根據一些實施例的用於製造半導體元件的方法的中間步驟圖。為方便解釋起見，將簡要地解釋或不重複上文使用圖1至圖11解釋的彼等部分的重複部分。出於參考，圖12為用於解釋在通向圖4的步驟之後發生的步驟的中間步驟圖。
參考圖12，可形成上部圖案60，所述上部圖案包含胞元區CA上的上部胞元圖案62及疊對鍵區OA上的上部疊對鍵圖案64。
上部胞元圖案62可與下部胞元圖案42對準。在一些實施例中，上部胞元圖案62在豎直方向上可不與下部胞元圖案42 完全重疊。舉例而言，上部胞元圖案62的開口62o在豎直方向上可與下部胞元圖案42的一部分重疊。替代地，如所繪示，上部胞元圖案62的寬度可不同於下部胞元圖案42的寬度，或上部胞元圖案62的間距可不同於下部胞元圖案42的間距。
上部疊對鍵圖案64的第二間距P2可不同於下部疊對鍵圖案44的第一間距P1。
接下來，可量測下部圖案40與上部圖案60之間的疊對。下部圖案40與上部圖案60之間的疊對的量測類似於上文使用圖3及圖6解釋的量測，且因此將不在下文進行詳細描述。
參考圖13，可移除上部疊對鍵圖案64。上部疊對鍵圖案64的移除可類似於上文使用圖3及圖7解釋的移除，且因此下文將不重複或詳細描述其描述。
參考圖14，可使用上部圖案60執行蝕刻製程。
蝕刻製程可使用上部圖案60作為蝕刻遮罩。因此，可移除胞元區CA上的上部膜50的由上部胞元圖案62的開口62o暴露的部分。
在一些實施例中，蝕刻製程的蝕刻端點可低於下部胞元圖案42的上部面。在此情況下，下部胞元圖案42的在豎直方向上與上部胞元圖案62的開口62o重疊的部分可經蝕刻以形成目標胞元圖案42p。
替代地，如上文關於圖3及圖8所解釋，可限制用於疊對鍵區OA的蝕刻製程。因此，疊對鍵區OA上的下部疊對鍵圖案44可能不會因蝕刻製程而損壞。
參考圖15，可移除上部胞元圖案62及/或上部膜50。上 部胞元圖案62及/或上部膜50的移除可類似於上文關於圖9所解釋的製程。因此，下文將不重複其詳細描述。因此，目標胞元圖案42p可使用精確對準的上部胞元圖案62形成。
圖16及圖17為用於描述根據一些實施例的用於製造半導體元件的方法的中間步驟圖。為方便解釋起見，將簡要地解釋或不重複上文使用圖1至圖15解釋的彼等部分的重複部分。出於參考，圖16為用於解釋圖13之後的步驟的中間步驟圖。
參考圖16，可使用上部圖案60執行蝕刻製程。
在一些實施例中，蝕刻製程的蝕刻端點可低於下部胞元圖案42的上部面且高於下部胞元圖案42的下部面。在此情況下，下部胞元圖案42的在豎直方向上與上部胞元圖案62的開口62o重疊的部分可經蝕刻以形成目標胞元圖案42p。
在一些實施例中，目標胞元圖案42p可包含藉由蝕刻製程形成的第一凹槽42r。第一凹槽42r可藉由移除下部胞元圖案42的上部部分來形成。
參考圖17，可移除上部胞元圖案62及/或上部膜50。上部胞元圖案62及/或上部膜50的移除類似於上文使用圖9所解釋的移除，且因此下文將不重複其詳細描述。因此，包含第一凹槽42r的目標胞元圖案42p可使用精確對準的上部胞元圖案62來形成。
圖18及圖19為用於解釋根據一些實施例的用於製造半導體元件的方法的中間步驟圖。為方便解釋起見，將簡要地解釋或不重複上文使用圖1至圖15解釋的彼等部分的重複部分。出於參考，圖18為用於解釋在通向圖13的步驟之後的步驟的中間步驟圖。
參考圖18，可使用上部圖案60執行蝕刻製程。
在一些實施例中，蝕刻製程的蝕刻端點可低於下部膜30的上部面。在此情況下，可蝕刻下部膜30的在豎直方向上與上部胞元圖案62的開口62o重疊的一部分。
在一些實施例中，下部膜30可包含藉由蝕刻製程形成的第二凹槽30r。第二凹槽30r可藉由移除下部膜30的上部部分來形成。
參考圖19，移除上部胞元圖案62及/或上部膜50。上部胞元圖案62及/或上部膜50的移除類似於上文使用圖9所解釋的移除，且因此下文將不重複其詳細描述。因此，目標胞元圖案42p及第二凹槽30r可使用精確對準的上部胞元圖案62來形成。
圖20及圖21為用於解釋根據一些實施例的用於製造半導體元件的方法的中間步驟圖。為方便解釋起見，將簡要地解釋或不進一步重複上文使用圖1至圖15所解釋的彼等部分的重複部分。出於參考，圖20為用於解釋在通向圖13的步驟之後的步驟的中間步驟圖。
參考圖20，可使用上部圖案60執行蝕刻製程。
在一些實施例中，蝕刻製程的蝕刻端點可低於基底100的上部面。在此情況下，可蝕刻基底100的在豎直方向上與上部胞元圖案62的開口62o重疊的一部分。
在一些實施例中，基底100可包含藉由蝕刻製程形成的第三凹槽100r。第三凹槽100r可藉由移除基底100的上部部分來形成。
參考圖21，可移除上部胞元圖案62及/或上部膜50。上 部胞元圖案62及/或上部膜50的移除可類似於上文使用圖9解釋的移除，且因此下文將不重複其詳細描述。因此，可使用精確對準的上部胞元圖案62來形成目標胞元圖案42p及第三凹槽100r。
將在下文參考圖1至圖37來描述根據例示性實施例的用於製造半導體元件的方法。儘管圖23至圖37繪示動態隨機存取記憶體(Dynamic Random-Access Memory；DRAM)作為半導體元件的實例，但此僅為實例。所屬領域中具有通常知識者應瞭解，本發明的技術想法亦可實施於使用疊對量測製程製造的各種其他半導體元件上，例如系統大規模整合(large scale integration；LSI)、快閃記憶體、SRAM、EEPROM、PRAM、MRAM或RERAM、諸如CMOS成像感測器(CMOS imaging sensor；CIS)的影像感測器、微機電系統(micro-electro-mechanical system；MEMS)、主動元件、被動元件以及類似者。
圖22為用於解釋根據一些實施例的用於製造半導體元件的方法的佈局圖。圖23至圖37為用於解釋根據一些實施例的用於製造半導體元件的方法的中間步驟圖。為方便解釋起見，將簡要地解釋或不重複上文使用圖1至圖21解釋的彼等部分的重複部分。
參考圖22，根據一些實施例的半導體元件可包含多個晶片區CH及劃線道區SL。
多個晶片區CH可二維地配置。胞元區CA可置放於各晶片區CH中。劃線道區SL可位於晶片區CH之間。各晶片區CH可由劃線道區SL界定。舉例而言，劃線道區SL可包圍各晶片區CH。在完成用於形成晶片區CH的半導體製程之後，劃線道區SL 可經切割以提供彼此分離的晶片區CH。
在一些實施例中，疊對鍵區OA可置放於劃線道區SL內部。然而，本揭露的技術想法不限於此。在一些實施中，疊對鍵區OA可置放於晶片區CH內部。在以下描述中，疊對鍵區OA將例示為置放於劃線道區SL內部。
參考圖23至圖25，主動區AR及字元線WL可形成於胞元區CA上，且第一疊對鍵圖案ARk可形成於疊對鍵區OA上。出於參考，圖24為沿著圖23的A1-A1及A2-A2截取的橫截面圖，且圖25為沿著圖23的B-B截取的橫截面圖。
主動區AR及第一疊對鍵圖案ARk可形成於基底100上。主動區AR及第一疊對鍵圖案ARk可藉由蝕刻基底100的一部分來形成或可為自基底100生長的磊晶層。
主動區AR可呈在平行於彼此的方向上延伸的多個條的形式。此外，多個主動區AR中的一者的中心可鄰近於另一主動區AR的遠端部分而置放。在一些實施例中，主動區AR可呈對角線條(diagonal bar)的形式。舉例而言，如圖23中所繪示，主動區AR可呈在包含第一方向X及第二方向Y的平面(XY平面)中在不同於第一方向X及第二方向Y的方向(在下文中為第四方向)上延伸的對角線條的形式。主動區AR可藉由包含雜質而提供為源極/汲極區。
第一疊對鍵圖案ARk可在與主動區AR相同的層級處形成。第一疊對鍵圖案ARk可具有第一間距P1。舉例而言，第一疊對鍵圖案ARk可包含以第一間距P1間隔開且週期性地配置的多個第一單元圖案。第一間距P1可定義為各第一單元圖案的第一線 間距L1與鄰近第一單元圖案之間的第一空間間距S1的總和。在一些實施例中，多個第一單元圖案可在第二方向Y上並排延伸。儘管未具體繪示，但多個第一單元圖案可旋轉對稱地配置以形成第一疊對鍵圖案ARk。
在一些實施例中，元件隔離膜110可形成於基底100內部。元件隔離膜110可在基底100內部界定主動區AR及第一疊對鍵圖案ARk。儘管圖24及圖25繪示元件隔離膜110的側面具有傾角，但此僅為製程的特徵，且實施例不限於此。
舉例而言，元件隔離膜110可包含氧化矽、氮化矽以及其組合中的至少一者。元件隔離膜110可為由一種類型的絕緣材料組成的單層膜，或可為由各種類型的絕緣材料的組合組成的多層膜。
字元線WL可跨越主動區AR在第一方向X上延伸得較長。舉例而言，字元線WL可與主動區AR對角交叉。字元線WL可插入於直接觸點DC與內埋觸點BC之間，如下文將描述。多個字元線WL可彼此平行地延伸。舉例而言，可形成以規則間隔開且在第一方向X上延伸的多個字元線WL。
字元線WL可包含第一導電圖案160。第一導電圖案160可為單層膜，或可為如例如圖25中所繪示的多層膜。舉例而言，第一導電圖案160可包含依序堆疊於基底100上的第一子導電圖案164及第二子導電圖案166。作為非限制性實例，第一子導電圖案164及第二子導電圖案166可各自包含金屬、多晶矽以及其組合中的至少一者。
字元線介電膜162可插入於第一導電圖案160與基底100 之間。作為非限制性實例，字元線介電膜162可包含以下中的至少一者：氧化矽、氮氧化矽、氮化矽以及具有比氧化矽的介電常數更大的介電常數的高介電常數(高k)材料。
在一些實施例中，字元線頂蓋圖案168可形成於第一導電圖案160上。作為非限制性實例，字元線頂蓋圖案168可包含氮化矽。
在一些實施例中，字元線WL可內埋於基底100內部。舉例而言，基底100可包含在第一方向X上延伸的字元線溝渠WT。字元線介電膜162可沿著字元線溝渠WT的輪廓延伸。第一導電圖案160可在字元線介電膜162上填充字元線溝渠WT的一部分。字元線頂蓋圖案168可在第一導電圖案160上填充字元線溝渠WT的另一部分。因此，第一導電圖案160的上部面可形成為低於基底100的上部面。
參考圖26及圖27，基礎絕緣膜120、硬遮罩膜210、抗反射膜220、光阻圖案230以及第二疊對鍵圖案230k可形成於基底100及元件隔離膜110上。出於參考，圖27為沿著圖26的A1-A1及A2-A2截取的橫截面圖。
基礎絕緣膜120可形成於基底100及元件隔離膜110上。基礎絕緣膜120可為單層膜，或可為如所繪示的多層膜。舉例而言，基礎絕緣膜120可包含依序堆疊於基底100上的第一絕緣膜122、第二絕緣膜124以及第三絕緣膜126。作為實例，第一絕緣膜122可包含氧化矽。第二絕緣膜124可包含具有與第一絕緣膜122的蝕刻選擇性不同的蝕刻選擇性的材料。作為實例，第二絕緣膜124可包含氮化矽。第三絕緣膜126可包含具有比第二絕緣膜 124更低的介電常數的材料。作為實例，第三絕緣膜126可包含氧化矽。
硬遮罩膜210可堆疊於基礎絕緣膜120上。硬遮罩膜210可包含對基底100、元件隔離膜110以及基礎絕緣膜120具有適當蝕刻選擇性的材料。舉例而言，作為非限制性實例，硬遮罩膜210可包含非晶碳層(amorphous carbon layer；ACL)、旋塗式硬遮罩(spin-on hard mask；SOH)或其他基於碳的材料。
抗反射膜220可堆疊於硬遮罩膜210上。作為非限制性實例，抗反射膜220可包含氮化矽、氮氧化矽、非晶矽、鈦、二氧化鈦、氮化鈦、氧化鉻、碳、有機抗反射塗層(anti-reflective coating；ARC)材料或其組合。
光阻圖案230及第二疊對鍵圖案230k可形成於抗反射膜220上。光阻圖案230及第二疊對鍵圖案230k可各自包含光阻。舉例而言，可藉由塗覆製程，諸如旋塗製程、浸塗製程或噴塗製程將光阻膜塗覆於抗反射膜220上。光阻圖案230及第二疊對鍵圖案230k可為在對光阻膜執行暴露製程及顯影製程時形成的光阻圖案。
在一些實施例中，作為非限制性實例，光阻圖案230及第二疊對鍵圖案230k可各自包含用於極紫外線(EUV)(約13.5奈米)的光阻、用於KrF準分子雷射(約248奈米)的光阻、用於ArF準分子雷射(約193奈米)的光阻或用於F2準分子雷射(約157奈米)的光阻。
光阻圖案230可包含多個接觸孔230o。接觸孔230o可界定形成將在下文描述的第一接觸溝渠(圖30的CT1)的位置。在 一些實施例中，接觸孔230o可與各主動區AR的中心重疊。在一些實施例中，接觸孔230o的一部分可與元件隔離膜110的一部分重疊。
第二疊對鍵圖案230k可在與光阻圖案230相同的層級處形成。第一疊對鍵圖案ARk可具有第二間距P2。舉例而言，第二疊對鍵圖案230k可包含以第二間距P2間隔開且週期性地配置的多個第二單元圖案。第二間距P2可定義為各第二單元圖案的第二線間距L2與鄰近第二單元圖案之間的第二空間間距S2的總和。在一些實施例中，多個第二單元圖案可在第一方向X上並排延伸。儘管未具體繪示，但多個第二單元圖案可旋轉對稱地配置以形成第二疊對鍵圖案230k。
上部疊對鍵圖案64的第二間距P2可不同於下部疊對鍵圖案44的第一間距P1。作為實例，第二間距P2可大於第一間距P1。只要第一間距P1與第二間距P2彼此不同，則第一線間距L1與第二線間距L2可彼此相同，或第一空間間距S1與第二空間間距S2可彼此相同。
參考圖28至圖31，使用光阻圖案230作為蝕刻遮罩來形成第一接觸溝渠CT1。
在一些實施例中，第一接觸溝渠CT1的形成可利用上文關於圖1至圖9解釋的用於製造半導體元件的方法。舉例而言，第一疊對鍵圖案ARk可用作下部疊對鍵圖案44，且第二疊對鍵圖案230k可用作上部疊對鍵圖案64。
特定言之，首先，可量測第一疊對鍵圖案ARk與第二疊對鍵圖案230k之間的疊對(例如，圖3的S30)。在一些實施例 中，對第一疊對鍵圖案ARk與第二疊對鍵圖案230k之間的疊對的量測可利用莫瑞效應。
接下來，如圖28中所繪示，可移除第二疊對鍵圖案230k(例如，圖3的S40)。可相對於光阻圖案230選擇性地移除第二疊對鍵圖案230k。
隨後，可執行使用光阻圖案230作為蝕刻遮罩的蝕刻製程(例如，圖3的S40)。
舉例而言，如圖29中所繪示，由接觸孔230o暴露的硬遮罩膜210的區及抗反射膜220的區可經蝕刻以形成硬遮罩圖案210p及/或抗反射圖案220p。硬遮罩圖案210p及/或抗反射圖案220p可界定將形成將在下文描述的第一接觸溝渠CT1的位置。儘管僅繪示保留抗反射圖案220p的實例，但此僅為實例。在一些實施中，可在形成硬遮罩圖案210p的製程中移除抗反射圖案220p。 另一方面，如上文關於圖3及圖8所描述，可限制用於疊對鍵區OA的蝕刻製程。
隨後，如圖30中所繪示，可執行使用硬遮罩圖案210p作為蝕刻遮罩的蝕刻製程。蝕刻製程的蝕刻端點可低於基底100的上部面(或主動區AR的上部面)。因此，可形成穿透基礎絕緣膜120以暴露主動區AR的至少一部分的第一接觸溝渠CT1。在一些實施例中，第一接觸溝渠CT1可暴露主動區AR的中心。同時，由於用於疊對鍵區OA的蝕刻製程可如上文所描述而受限，因此疊對鍵區OA上的第一疊對鍵圖案ARk可不藉由蝕刻製程蝕刻。
在形成第一接觸溝渠CT1之後，可移除硬遮罩圖案210p，如圖31中所繪示。因此，可形成與主動區AR精確對準的第一接 觸溝渠CT1。
參考圖32，位元線BL形成於基底100、元件隔離膜110以及基礎絕緣膜120上。
位元線BL可跨越主動區AR及字元線WL在第二方向Y上延伸得較長。舉例而言，位元線BL可與主動區AR對角交叉且與字元線WL豎直交叉。多個位元線BL可彼此平行地延伸。舉例而言，可形成以規則間隔開且在第二方向Y上延伸的多個位元線BL。
位元線BL可包含第二導電圖案130。第二導電圖案130可為單層膜，或可為如所繪示的多層膜。舉例而言，第二導電圖案130可包含依序堆疊於基底100上的第三子導電圖案132、第四子導電圖案134以及第五子導電圖案136。
作為非限制性實例，第三子導電圖案132、第四子導電圖案134以及第五子導電圖案136可各自包含多晶矽、TiN、TiSiN、鎢、矽化鎢以及其組合中的至少一者。舉例而言，第三子導電圖案132可包含多晶矽，第四子導電圖案134可包含TiSiN，且第五子導電圖案136可包含鎢。
第一位元線頂蓋圖案138及第二位元線頂蓋圖案139可依序形成於第二導電圖案130上。第一位元線頂蓋圖案138及第二位元線頂蓋圖案139可沿著第二導電圖案130的上部面延伸。第一位元線頂蓋圖案138及第二位元線頂蓋圖案139可包含但不限於氮化矽。
直接觸點DC可形成於基底100及元件隔離膜110上。直接觸點DC可穿透基礎絕緣膜120，且電連接基底100的主動區 AR及位元線BL。舉例而言，直接觸點DC可形成於第一接觸溝渠CT1中以連接主動區AR的中心及第二導電圖案130。
參考圖33，位元線間隔物140可形成於位元線BL的側面上。
舉例而言，可形成沿著直接觸點DC的側面、第二導電圖案130的側面、第一位元線頂蓋圖案138的側面以及第二位元線頂蓋圖案139的側面及上部面延伸的位元線間隔物140。在一些實施例中，位元線間隔物140可包含第一間隔物141、第二間隔物142、第三間隔物143、第四間隔物144以及第五間隔物145。
第一間隔物141可沿著位元線BL的側面延伸。舉例而言，第一間隔物141可沿著第二導電圖案130、第一位元線頂蓋圖案138以及第二位元線頂蓋圖案139的側面延伸。
在並未形成有第一接觸溝渠CT1的區中，第一間隔物141可沿著位元線BL的側面及基礎絕緣膜120的上部面延伸。在形成有第一接觸溝渠CT1的區中，第一間隔物141可沿著位元線BL的側面、直接觸點DC的側面以及第一接觸溝渠CT1延伸。在一些實施例中，第一間隔物141可與位元線BL及直接觸點DC接觸。
第二間隔物142可在第一接觸溝渠CT1中形成於第一間隔物141上。舉例而言，第二間隔物142可在第一接觸溝渠CT1內部沿著第一間隔物141的輪廓延伸。
第三間隔物143可在第一接觸溝渠CT1中形成於第二間隔物142上。第三間隔物143可填充第一接觸溝渠CT1的在形成第一間隔物141及第二間隔物142之後剩餘的區。
第四間隔物144可形成於第二間隔物142及第三間隔物143上。第四間隔物144可沿著位元線BL的側面的至少一部分延伸。舉例而言，第四間隔物144可沿著第一間隔物141的側面的一部分延伸。
第五間隔物145可形成於第三間隔物143上。第五間隔物145可沿著位元線BL的側面的至少一部分延伸。舉例而言，第五間隔物145可沿著第四間隔物144的側面延伸。
在一些實施例中，第五間隔物145的下部面可形成為低於第三間隔物143的最上部面。舉例而言，第五間隔物145的下部部分可具有內埋於第三間隔物143內部的形狀。
第一間隔物141、第二間隔物142、第三間隔物143、第四間隔物144以及第五間隔物145中的各者可包含氧化矽、氮氧化矽、氮化矽以及其組合中的至少一者。作為實例，第一間隔物141可包含氮化矽，第二間隔物142可包含氧化矽，第三間隔物143可包含氮化矽，第四間隔物144可包含氧化矽，且第五間隔物145可包含氮化矽。
在一些實施例中，位元線間隔物140可包含空氣間隔物。空氣間隔物140A可由空氣或空隙組成。由於空氣間隔物140A具有比氧化矽更低的介電常數，因此有可能有效地減小根據一些實施例的半導體記憶體元件的寄生電容。舉例而言，第四間隔物144可為空氣間隔物。
參考圖34，內埋觸點BC可形成於基底100及元件隔離膜110上。
舉例而言，暴露主動區AR的一部分的第二接觸溝渠CT2 可形成於基底100內部。在一些實施例中，第二接觸溝渠CT2可暴露主動區AR的兩端。可接著形成填充第二接觸溝渠CT2的內埋觸點BC。
在一些實施例中，內埋觸點BC的上部面可形成為低於第二位元線頂蓋圖案139的上部面。舉例而言，可執行回蝕製程，使得內埋觸點BC的上部面變為低於第二位元線頂蓋圖案139的上部面。因此，可形成形成多個隔離區的內埋觸點BC。內埋觸點BC可包含但不限於多晶矽。
參考圖35，可形成著陸導電膜400。
著陸導電膜400可電連接至內埋觸點BC。作為非限制性實例，著陸導電膜400可包含例如鎢(W)。在一些實施例中，著陸導電膜400的上部面可形成為高於第二位元線頂蓋圖案139的上部面。
參考圖36，可執行蝕刻著陸導電膜400的蝕刻製程以形成多個著陸襯墊LP。
舉例而言，可形成界定多個著陸襯墊LP的襯墊溝渠PT。在一些實施例中，襯墊溝渠PT的一部分可暴露第二位元線頂蓋圖案139的一部分。舉例而言，襯墊溝渠PT可自著陸襯墊LP的上部面延伸，且可形成為具有低於第二位元線頂蓋圖案139的上部面的面。因此，多個著陸襯墊LP可藉由第二位元線頂蓋圖案139及襯墊溝渠PT彼此分離。
在一些實施例中，襯墊溝渠PT的形成可利用上文使用圖1至圖9解釋的用於製造半導體元件的方法。舉例而言，第二位元線頂蓋圖案139可用作下部疊對鍵圖案44，且用於形成襯墊溝渠 PT的光阻圖案可包含第二疊對鍵圖案230k。因此，可形成與位元線BL精確對準的著陸襯墊LP。
參考圖37，層間絕緣膜180及電容器190可形成於著陸襯墊LP上。
舉例而言，可形成填充襯墊溝渠PT的層間絕緣膜180。可形成形成藉由層間絕緣膜180彼此分離的多個隔離區的多個著陸襯墊LP。在一些實施例中，層間絕緣膜180可經圖案化以暴露各著陸襯墊LP的上部面的至少一部分。
隨後，電容器190可形成於層間絕緣膜180及著陸襯墊LP上。電容器190可連接至由層間絕緣膜180暴露的著陸襯墊LP。電容器190可經由內埋觸點BC及著陸襯墊LP電連接至基底100的主動區AR。因此，電容器190可由位元線BL及字元線WL控制以儲存資料。
在一些實施例中，電容器190可包含下部電極192、電容器介電膜194以及上部電極196。電容器190可使用下部電極192與上部電極196之間產生的電位差將電荷儲存於電容器介電膜194中。
作為非限制性實例，下部電極192及上部電極196可包含摻雜多晶矽、金屬或金屬氮化物。另外，作為非限制性實例，電容器介電膜194可包含氧化矽或高介電常數材料。
本文中已揭露實例實施例，且儘管採用特定術語，但僅以一般及描述性意義而非出於限制目的來使用及解釋所述實例實施例。在一些情況下，如所屬領域中具有通常知識者截至本申請案申請時將顯而易見，除非另外具體指示，否則結合特定實施例所描述 的特徵、特性及/或元件可單獨使用或與結合其他實施例所描述的特徵、特性及/或元件組合使用。因此，所屬領域中具有通常知識者應理解，可在不脫離如以下申請專利範圍中所闡述的本發明的精神及範疇的情況下對形式及細節作出各種改變。
1:疊對誤差偵測元件
10:光譜影像量測設備
11:光源
12:分光鏡
13:濾光器
14:影像感測器
15:載物台
20:計算系統
21:處理器
22:記憶體
23:匯流排
30:下部膜
30r:第二凹槽
40:下部圖案
42:下部胞元圖案
42p:目標胞元圖案
42r:第一凹槽
44:下部疊對鍵圖案
44p:經圖案化疊對鍵圖案
50:上部膜
60:上部圖案
62:上部胞元圖案
62o:開口
64:上部疊對鍵圖案
70:遮罩膜
100:基底
100r:第三凹槽
110:元件隔離膜
120:基礎絕緣膜
122:第一絕緣膜
124:第二絕緣膜
126:第三絕緣膜
130:第二導電圖案
132:第三子導電圖案
134:第四子導電圖案
136:第五子導電圖案
138:第一位元線頂蓋圖案
139:第二位元線頂蓋圖案
140:位元線間隔物
140A:空氣間隔物
141:第一間隔物
142:第二間隔物
143:第三間隔物
144:第四間隔物
145:第五間隔物
160:第一導電圖案
162:字元線介電膜
164:第一子導電圖案
166:第二子導電圖案
168:字元線頂蓋圖案
180:層間絕緣膜
190:電容器
192:下部電極
194:電容器介電膜
196:上部電極
210:硬遮罩膜
210p:硬遮罩圖案
220:抗反射膜
220p:抗反射圖案
230:光阻圖案
230k:第二疊對鍵圖案
230o:接觸孔
400:著陸導電膜
AR:主動區
ARk:第一疊對鍵圖案
BC:內埋觸點
BL:位元線
CA:胞元區
CH:晶片區
CT1:第一接觸溝渠
CT2:第二接觸溝渠
DC:直接觸點
H1、H2:高度
L1:第一線間距
L2:第二線間距
La:量測光
Lb:反射光
LP:著陸襯墊
OA:疊對鍵區
P1:第一間距
P2:第二間距
PT:襯墊溝渠
S1:第一空間間距
S10、S20、S30、S40、S50:步驟
S2:第二空間間距
SL:劃線道區
W:半導體晶圓
WL:字元線
WT:字元線溝渠
X:第一方向
Y:第二方向
藉由參考附圖詳細描述例示性實施例，特徵將對於所屬領域中具有通常知識者變得顯而易見，在附圖中：圖1為用於解釋根據一些實施例的用於製造半導體元件的方法中所使用的疊對誤差偵測元件的例示性示意圖。
圖2為用於解釋製造根據一些實施例的用於製造半導體元件的方法中所使用的光譜影像量測設備的例示性示意圖。
圖3為用於解釋根據一些實施例的用於製造半導體元件的方法的流程圖。
圖4至圖9為用於解釋根據一些實施例的用於製造半導體元件的方法的中間步驟圖。
圖10及圖11為用於解釋根據一些實施例的用於製造半導體元件的方法的效應的中間步驟圖。
圖12至圖15為用於解釋根據一些實施例的用於製造半導體元件的方法的中間步驟圖。
圖16及圖17為用於描述根據一些實施例的用於製造半導體元件的方法的中間步驟圖。
圖18及圖19為用於解釋根據一些實施例的用於製造半導體元件的方法的中間步驟圖。
圖20及圖21為用於解釋根據一些實施例的用於製造半導體 元件的方法的中間步驟圖。
圖22為用於解釋根據一些實施例的用於製造半導體元件的方法的佈局圖。
圖23至圖37為用於解釋根據一些實施例的用於製造半導體元件的方法的中間步驟圖。
S10、S20、S30、S40、S50:步驟

Claims (20)

  1. 一種用於製造半導體元件的方法，所述方法包括： 在基底上形成包含具有第一間距的下部疊對鍵圖案的下部圖案； 在所述下部圖案上形成包含具有不同於所述第一間距的第二間距的上部疊對鍵圖案的上部圖案； 量測所述下部疊對鍵圖案與所述上部疊對鍵圖案之間的疊對； 移除所述上部疊對鍵圖案；以及 在移除所述上部疊對鍵圖案之後，使用所述上部圖案作為蝕刻遮罩來執行蝕刻製程。
  2. 如請求項1所述的用於製造半導體元件的方法，其中所述量測所述疊對包含使用由所述下部疊對鍵圖案及所述上部疊對鍵圖案形成的莫瑞紋。
  3. 如請求項1所述的用於製造半導體元件的方法，其中所述蝕刻製程的蝕刻端點低於所述下部圖案的上部面。
  4. 如請求項1所述的用於製造半導體元件的方法，其中所述下部疊對鍵圖案不藉由所述蝕刻製程蝕刻。
  5. 如請求項1所述的用於製造半導體元件的方法，其中所述上部圖案包含光阻。
  6. 如請求項5所述的用於製造半導體元件的方法，其中所述量測所述下部疊對鍵圖案與所述上部疊對鍵圖案之間的所述疊對包含執行清潔後檢測（ACI）。
  7. 如請求項1所述的用於製造半導體元件的方法，其中所述第一間距與所述第二間距之間的差為100奈米至300奈米。
  8. 一種半導體元件，藉由如請求項1所述的方法製造。
  9. 一種用於製造半導體元件的方法，所述方法包括： 提供包含胞元區及疊對鍵區的基底； 形成下部圖案，所述下部圖案包含所述胞元區上的下部胞元圖案及所述疊對鍵區上的下部疊對鍵圖案，所述下部疊對鍵圖案具有第一間距； 形成上部圖案，所述上部圖案包含所述下部胞元圖案上的上部胞元圖案及所述下部疊對鍵圖案上的上部疊對鍵圖案，所述上部疊對鍵圖案具有不同於所述第一間距的第二間距； 使用由所述下部疊對鍵圖案及所述上部疊對鍵圖案形成的莫瑞紋來量測所述下部疊對鍵圖案與所述上部疊對鍵圖案之間的疊對； 移除所述上部疊對鍵圖案；以及 在移除所述上部疊對鍵圖案之後，使用所述上部胞元圖案作為蝕刻遮罩來執行蝕刻製程，其中所述蝕刻製程的蝕刻端點低於所述下部胞元圖案的上部面。
  10. 如請求項9所述的用於製造半導體元件的方法，其中移除所述上部疊對鍵圖案包含： 形成覆蓋所述胞元區的遮罩膜； 移除由所述遮罩膜暴露的所述上部疊對鍵圖案；以及 移除所述遮罩膜。
  11. 如請求項9所述的用於製造半導體元件的方法，其中所述下部胞元圖案的至少一部分藉由所述蝕刻製程蝕刻。
  12. 如請求項9所述的用於製造半導體元件的方法，其中所述下部疊對鍵圖案不藉由所述蝕刻製程蝕刻。
  13. 如請求項9所述的用於製造半導體元件的方法，其中所述上部圖案包含光阻。
  14. 如請求項9所述的用於製造半導體元件的方法，其中所述第一間距與所述第二間距之間的差為100奈米至300奈米。
  15. 一種半導體元件，藉由如請求項9所述的方法製造。
  16. 一種用於製造半導體元件的方法，所述方法包括： 提供包含胞元區及疊對鍵區的基底； 形成下部圖案，所述下部圖案包含所述胞元區上的下部胞元圖案及所述疊對鍵區上的下部疊對鍵圖案，所述下部疊對鍵圖案具有第一間距； 形成上部圖案，所述上部圖案包含所述下部胞元圖案上的上部胞元圖案及所述下部疊對鍵圖案上的上部疊對鍵圖案，所述上部疊對鍵圖案具有不同於所述第一間距的第二間距； 移除所述上部疊對鍵圖案；以及 在移除所述上部疊對鍵圖案之後，使用所述上部胞元圖案作為蝕刻遮罩來執行蝕刻製程以移除所述下部胞元圖案的至少一部分。
  17. 如請求項16所述的用於製造半導體元件的方法，其中在執行所述蝕刻製程之後，所述下部胞元圖案包含藉由所述蝕刻製程形成的凹槽。
  18. 如請求項16所述的用於製造半導體元件的方法，其中所述下部疊對鍵圖案不藉由所述蝕刻製程蝕刻。
  19. 如請求項16所述的用於製造半導體元件的方法，其中所述上部圖案包含光阻。
  20. 一種半導體元件，藉由如請求項16所述的方法製造。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI896210B (zh) * 2024-07-04 2025-09-01 華邦電子股份有限公司 半導體結構及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050018190A1 (en) * 2001-02-12 2005-01-27 Abdurrahman Sezginer Overlay alignment metrology using diffraction gratings
US20070077503A1 (en) * 2005-10-01 2007-04-05 Samsung Electronics Co., Ltd. Overlay key, method of forming the overlay key and method of measuring overlay accuracy using the overlay key
US20160300767A1 (en) * 2015-04-10 2016-10-13 Kang-woong KO Method for detecting overlay error and method for manufacturing semiconductor device using the same
TW201923492A (zh) * 2017-11-15 2019-06-16 台灣積體電路製造股份有限公司 於基板上製造結構的方法
US20220179302A1 (en) * 2020-12-03 2022-06-09 Samsung Electronics Co., Ltd. Overlay correction method, method of evaluating overlay correction operation, and method of fabricating semiconductor device using the overlay correction method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150231A (en) * 1998-06-15 2000-11-21 Siemens Aktiengesellschaft Overlay measurement technique using moire patterns
KR100564563B1 (ko) 2000-02-15 2006-03-28 삼성전자주식회사 다층 구조의 오버레이 키를 갖춘 반도체 소자
KR100728948B1 (ko) 2001-09-05 2007-06-15 주식회사 하이닉스반도체 오버레이 측정 키
KR20030053224A (ko) 2001-12-22 2003-06-28 주식회사 하이닉스반도체 반도체 제조용 중첩도 측정 패턴
KR20060069999A (ko) 2004-12-20 2006-06-23 삼성전자주식회사 오버레이 측정 방법
KR20060110940A (ko) 2005-04-21 2006-10-26 삼성전자주식회사 반도체 장치의 오버레이 마크 및 그 형성 방법
KR100689709B1 (ko) * 2005-08-10 2007-03-08 삼성전자주식회사 반도체 디바이스 제조를 위한 오버레이 마크 및 이를이용한 오버레이 측정방법
KR20080081467A (ko) * 2007-03-05 2008-09-10 삼성전자주식회사 반도체 기판의 리워크 방법 및 패턴 형성방법
KR102223035B1 (ko) * 2014-03-05 2021-03-04 삼성전자주식회사 반도체 소자의 패턴 형성 방법
EP3457212A1 (en) * 2017-09-18 2019-03-20 ASML Netherlands B.V. Method of controlling a patterning process, device manufacturing method
KR102387947B1 (ko) * 2017-11-21 2022-04-18 삼성전자주식회사 오버레이 패턴을 갖는 반도체 소자
KR102791110B1 (ko) * 2019-11-04 2025-04-07 삼성전자주식회사 반도체 소자 제조 방법
US11852981B2 (en) 2020-02-27 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Frequency-picked methodology for diffraction based overlay measurement
KR102461662B1 (ko) 2020-07-02 2022-11-02 (주)오로스 테크놀로지 오버레이 측정장치
KR20220088538A (ko) 2020-12-18 2022-06-28 삼성전자주식회사 반도체 소자의 제조방법
US12106962B2 (en) * 2021-06-07 2024-10-01 United Microelectronics Corp. Patterning method and overlay measurement method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050018190A1 (en) * 2001-02-12 2005-01-27 Abdurrahman Sezginer Overlay alignment metrology using diffraction gratings
US20070077503A1 (en) * 2005-10-01 2007-04-05 Samsung Electronics Co., Ltd. Overlay key, method of forming the overlay key and method of measuring overlay accuracy using the overlay key
US20160300767A1 (en) * 2015-04-10 2016-10-13 Kang-woong KO Method for detecting overlay error and method for manufacturing semiconductor device using the same
TW201923492A (zh) * 2017-11-15 2019-06-16 台灣積體電路製造股份有限公司 於基板上製造結構的方法
US20220179302A1 (en) * 2020-12-03 2022-06-09 Samsung Electronics Co., Ltd. Overlay correction method, method of evaluating overlay correction operation, and method of fabricating semiconductor device using the overlay correction method

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