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TWI866330B - 半導體元件、半導體晶粒及其製造方法 - Google Patents

半導體元件、半導體晶粒及其製造方法 Download PDF

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TWI866330B
TWI866330B TW112125753A TW112125753A TWI866330B TW I866330 B TWI866330 B TW I866330B TW 112125753 A TW112125753 A TW 112125753A TW 112125753 A TW112125753 A TW 112125753A TW I866330 B TWI866330 B TW I866330B
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高韻峯
姜慧如
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台灣積體電路製造股份有限公司
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種半導體元件，包括第一閘極、配置在第一閘極之上的第二閘極、第一接觸導體、第二接觸導體、配置在第一閘極與第二閘極之間的第三接觸導體、第一半導體層，以及第二半導體層。第一半導體層配置在第一閘極與第三接觸導體之間。第一半導體層包括第一通道區、第一源極區以及第一汲極區，且第一通道區在第一汲極區與第一接觸導體之間側向地延伸。第二半導體層配置在第二閘極與第三接觸導體之間。第二半導體層包括第二通道區、第二源極區以及第二汲極區，且第二通道區在第二汲極區與第二接觸導體之間側向地延伸。

Description

半導體元件、半導體晶粒及其製造方法
本發明的實施例是有關於一種半導體元件、半導體晶粒及其製造方法。
用以產生邏輯功能的半導體元件被常見的為互補金屬氧化物半導體(CMOS)反相器。CMOS反相器是半導體晶粒製造中的基本構件。CMOS反相器是場效電晶體(FET)，場效電晶體包括金屬閘極，且金屬閘極位於半導體材料上的絕緣氧化物層上。CMOS反相器在大多數電子元件中使用和製造，以生成資料。CMOS反相器用以反轉所施加的輸入信號。在數位邏輯電路中，二元演算以及切換或邏輯函數的數學運算是通過符號0和1執行的。當輸入邏輯為LOW(例如0)時，CMOS反相器的輸出為HIGH(例如1)；當輸入邏輯為HIGH(例如1)時，CMOS反相器的輸出為LOW(例如0)。
目前，CMOS反相器的品質可以通過測量CMOS反相器的電壓傳輸特性(VTC)來評估。由於CMOS反相器的p型通道和n型通道之間的材料以及遷移率的差異，VTC會偏移，且 CMOS反相器的效能因此而劣化。因此，需要對CMOS反相器的可靠度進行改進。
根據本發明的一些實施例，提供一種半導體元件，其包括第一閘極、配置在第一閘極上的第二閘極、第一接觸導體、第二接觸導體、配置在第一閘極與第二閘極之間的第三接觸導體、第一半導體層以及第二半導體層。第一半導體層配置在第一閘極和第三接觸導體之間。第一半導體層包括第一通道區、與第一接觸導體側向地接觸的第一源極區以及與第三接觸導體接觸的第一汲極區，且第一通道區在第一汲極區與第一接觸導體之間側向地延伸。第二半導體層配置在第二閘極和第三接觸導體之間。第二半導體層包括第二通道區、與第二接觸導體側向地接觸的第二源極區以及與第三接觸導體接觸的第二汲極區，且第二通道區在第二汲極區與第二接觸導體之間側向地延伸。
根據本發明的一些其他實施例，提供了一種半導體晶粒，其包括半導體基底、配置在半導體基底上的內連線結構以及內嵌於內連線結構的反相器。反相器包括第一接觸導體、與第一接觸導體側向地分隔的第二接觸導體、第一薄膜電晶體、第二薄膜電晶體以及第三接觸導體。第二薄膜電晶體堆疊於第一薄膜電晶體上，其中第一薄膜電晶體與第二薄膜電晶體配置在第一接觸導體與第二接觸導體之間的區中。第三接觸導體配置在第一接觸導體與第二接觸導體之間的區中，其中第一薄膜電晶體與第二薄膜電晶體配置在第三接觸導體的相對側，第一薄膜電晶體的第一 半導體層從第三接觸導體的底表面側向地延伸到第一接觸導體的第一側壁，且第二薄膜電晶體的第二半導體層從第三接觸導體中的頂表面側向地延伸到第二接觸導體的第二側壁。
根據本發明的一些其他實施例，提供一種半導體元件，其包括第一接觸導體、第二接觸導體、第一閘極絕緣層、第二閘極絕緣層、第一閘極、第二閘極、第一半導體層、第二半導體層以及第三接觸導體。第二接觸導體與第一接觸導體側向地分隔。第一閘極絕緣層在第一接觸導體與第二接觸導體之間側向地延伸。第二閘極絕緣層配置在第一閘極絕緣層上方，並且在第一接觸導體與第二接觸導體之間側向地延伸。第一閘極配置在第一閘極絕緣層下方。第二閘極配置在第二閘極絕緣層上方。第一半導體層、第二半導體層以及第三接觸導體配置在第一閘極絕緣層與第二閘極絕緣層之間。第一半導體層從第三接觸導體側向地延伸至第一接觸導體，且第二半導體層從第三接觸導體側向地延伸至第二接觸導體。
101:半導體基底
102:內連線結構
102D1、102D2、102D4、102D5:介電層
102D3:介電圖案
102V1、102V2、102V3、102V4:接觸通孔
102W1、102W2、102W3、102W4:內連線佈線
103:反相器
110:第一場效電晶體
112:第一半導體層
112C:第一通道區
112D:第一汲極區
112R:第一偏移區
112S:第一源極區
120:第二場效電晶體
122、212:第二半導體層
122C:第二通道區
122D:第二汲極區
122R:第二偏移區
122S:第二源極區
130:第一接觸導體
135:區
140:第二接觸導體
150:第三接觸導體
160:導電材料
D1:第一汲極
D2:第二汲極
ESL:蝕刻終止層
G1:第一閘極
G2:第二閘極
GI1:第一閘極絕緣層
GI2:第二閘極絕緣層
GND:低電壓準位
L1:第一水平高度
L2:第二水平高度
L3:第三水平高度
L4:第四水平高度
L5:第五水平高度
LD1:第一側向距離
LD2:第二側向距離
O1、O2、O3、O4:貫孔
R:凹陷
Vout:輸出電壓
Vin:輸入電壓
VDD:高電壓準位
S1:第一源極
S2:第二源極
當閱讀隨附的圖時，可以從以下詳細說明中更好地理解本揭露的方面。需要說明的是，按照行業慣例，各特徵並未按比例繪製。其實各種特徵的尺寸都可以任意增減清晰度的討論。
圖1示意地繪示出根據本揭露一些實施例的反相器的電路圖。
圖2示意地繪示出根據本揭露一些實施例的半導體晶粒的立體圖。
圖3至圖13示意地繪示出根據本揭露一些實施例的製程流程剖視圖，而此製程流程用以製造嵌入於半導體晶粒的內連線結構內的反相器。
圖14A至圖14G示意地繪示出根據本揭露一些實施例的反相器中的各種薄膜的布局。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下(beneath)」、「位於…下方(below)」、「下(lower)」、「位於…上方(above)」、「上(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣 相應地進行解釋。
圖1示意地繪示出根據本揭露一些實施例的反相器的電路圖。
參考圖1，根據本揭露的一些實施例，反相器103包括第一場效電晶體(例如，n型場效電晶體)110以及電性連接至第一場效電晶體110的第二場效電晶體(例如，p型場效電晶體)120。第一場效電晶體110的第一汲極D1電性連接至第二場效電晶體120的第二汲極D2，且第一場效電晶體110的第一閘極G1電性連接至第二場效電晶體120的第二閘極G2。如圖1所示，第一汲極D1和第二汲極D2電性連接至輸出端子以輸出一輸出電壓Vout，第一閘極G1和第二閘極G2電性連接至輸入端子以接收一輸入電壓Vin，而第一場效電晶體110的第一源極S1電性連接至高電壓準位VDD(例如，供應電壓VDD)，且第二場效電晶體120的第二源極S2電性連接至低電壓準位GND(例如，電性接地)。當施加低輸入電壓Vin(例如，Vin=0伏)至反相器103中的第一閘極G1和第二閘極G2時，第二場效電晶體120被切換成“ON”，而第一場效電晶體110則被切換成“OFF”，因此，反相器103會輸出高輸出電壓Vout(即Vout=VDD)。類似地，當施加高輸入電壓Vin(例如，Vin=5伏特)至反相器103中的第一閘極G1和第二閘極G2時，第二場效電晶體120被切換成“OFF”，而第一場效電晶體110則為被切換成“ON”，因此，反相器103會輸出低輸出電壓Vout(即Vout=GND)。
圖2示意地繪示出根據本揭露一些實施例的半導體晶粒的立體圖。
參照圖1和圖2，其繪示出半導體晶粒100，且半導體晶粒100包括嵌入其中的半導體元件(例如，反相器103)。半導體晶粒100包括半導體基底101、配置在半導體基底101上的內連線結構102以及嵌入內連線結構102中的反相器103。在一些實施例中，半導體基底101包括金屬氧化物半導體場效電晶體(MOSFET)，諸如在其上形成的P型金屬氧化物半導體場效電晶體(PMOSFET)、N型金屬氧化物半導體場效電晶體(NMOSFET)、互補型金屬氧化物半導體場效電晶體(CMOSFET)或其組合；以及通過內連線結構102電性連接至MOSFET的嵌入型反相器103。整合在半導體晶粒100的內連線結構102中的反相器103可包括第一薄膜電晶體(例如，圖1所示的n型場效電晶體)110、第二薄膜電晶體(例如，圖1所示的p型場效電晶體)120、第一接觸導體130、與第一接觸導體130側向地分隔的第二接觸導體140，以及第三接觸導體150。第二薄膜電晶體120堆疊在第一薄膜電晶體110之上，其中第一薄膜電晶體110和第二薄膜電晶體120配置在第一接觸導體130和第二接觸導體140之間的區135中。第三接觸導體150配置在第一接觸導體130和第二接觸導體140之間的區135中，其中第一薄膜電晶體110和第二薄膜電晶體120配置在第三接觸導體150的相對側。此外，第一薄膜電晶體110和第二薄膜電晶體120通過內連線結構102兒電性連接至形成在半導體基底101上的MOSFET。在一些實施例中，第一薄膜電晶體110和第二薄膜電晶體120通過內連線結構102的至少一介電層102D1與半導體基底101分隔。
第一薄膜電晶體110可包括第一閘極G1和第一半導體 層112。第二薄膜電晶體120可包括第二閘極G2和第二半導體層122。第二閘極G2配置在第一閘極G1之上，且第三接觸導體150配置在第一閘極G1和第二閘極G2之間。第一半導體層112配置在第一閘極G1和第三接觸導體150之間。第一半導體層112與第二接觸導體140側向地分隔，且第二半導體層122與第一接觸導體130側向地分隔。第一薄膜電晶體110的第一半導體層112從第三接觸導體150的底表面側向地延伸到第一接觸導體130的第一側壁，而第二薄膜電晶體120的第二半導體層122側向地從第三接觸導體150的頂表面延伸到第二接觸導體140的第二側壁。如圖2中所示，第一半導體層112的頂表面的部分與第三接觸導體150的底表面接觸，且第一半導體層112的側壁(例如，右側的側壁)與第一接觸導體130的第一側壁接觸。此外，第二半導體層212的底表面的部分與第三接觸導體150的頂表面接觸，且第二半導體層212的側壁(例如，左側的側壁)與第二接觸導體140的第二側壁接觸。
第一半導體層112可以是n型摻雜半導體層，且第二半導體層122可以是p型摻雜半導體層。第一半導體層112包括第一通道區112C、與第一接觸導體130側向地接觸的第一源極區112S，以及與第三接觸導體150接觸的第一汲極區112D。第一通道區112C從第一汲極區112D側向地延伸到第一接觸導體130。第一通道區112C和第一汲極區112D與下方的第一閘極G1重疊，且第一汲極區112D垂直地夾在第一閘極G1和第三接觸導體150之間。第二半導體層122配置在第二閘極G2和第三接觸導體150之間。第二半導體層122包括側向地與第二接觸導體 140接觸的第二通道區122C以及與第三接觸導體150接觸的第二汲極區122D，且第二通道區122C從第二汲極區122D側向地延伸到第二接觸導體140。此外，第二通道區122C和第二汲極區122D與上覆的第二閘極G2重疊，且第二汲極區122D垂直地夾在第二閘極G2和第三接觸導體150之間。
如圖2所示，第一閘極G1和第二閘極G2配置在第一接觸導體130和第二接觸導體140之間。在一些實施例中，第一閘極G1位在第一水平高度L1，第二閘極G2位在不同於第一水平高度L1的第二水平高度L2，第三接觸導體150位在介於第一水平高度L1和第二水平高度L2之間的第三水平高度L3。第一接觸導體130可從第一水平高度L1垂直地延伸到第二水平高度L2。第一半導體層112位在介於第一水平高度L1和第三水平高度L3之間的第四水平高度L4，且第二半導體層122位在介於第二水平高度L2和第三水平高度L3之間的第五水平高度L5。在一些實施例中，第一半導體層112與第二接觸導體140側向地分隔，且第二半導體層122與第一接觸導體130側向地分隔。具體來說，第一半導體層112通過內連線結構102中的介電層102D2與第二接觸導體140側向地分隔，而第二半導體層122通過內連線結構102中的另一個介電層102D3與第一接觸導體130側向地分隔。
反相器103可進一步包括第一閘極絕緣層GI1和第二閘極絕緣層GI2，其中第一閘極絕緣層GI1配置在第一閘極G1和第一半導體層112之間，且第二閘極絕緣層GI2配置在第二閘極G2和第二半導體層122之間。第一閘極絕緣層GI1在第一接觸 導體130和第二接觸導體130之間側向地延伸。第二閘極絕緣層GI2配置在第一閘極絕緣層GI1上方，且在第一接觸導體130和第二接觸導體140之間側向地延伸。第一閘極G1配置在第一閘極絕緣層GI1下方。第二閘極G2配置在第二閘極絕緣層GI2上方。第一半導體層112、第二半導體層122和第三接觸導體150配置在第一閘極絕緣層GI1和第二閘極絕緣層GI2之間。第一半導體層112從第三接觸導體150側向地延伸到第一接觸導體130，且第二半導體層122從第三接觸導體150側向地延伸到第二接觸導體140。
第三接觸導體150、第一閘極G1、第一半導體層112、第一閘極絕緣層GI1、第二閘極G2、第二半導體層212和第二閘極絕緣層GI2分別位於不同的水平高度。如圖2所示，第一閘極絕緣層GI1的多個端(或側壁)與第一接觸導體130以及第二接觸導體140接觸，且第二閘極絕緣層GI2的多個端(或側壁)與第一接觸導體130以及第二接觸導體140接觸。換句話說，第一閘極絕緣層GI1和第二閘極絕緣層GI2分別在第一接觸導體130和第二接觸導體140之間側向地且連續地延伸。具體來說，第一閘極絕緣層GI1的多個端(或側壁)以及第二閘極絕緣層GI2的多個端(或側壁)會與第一接觸導體130的側壁以及第二接觸導體140的側壁接觸。
在一些實施例中，第一半導體層112、第二半導體層122和第三接觸導體150配置在第一閘極絕緣層GI1和第二閘極絕緣層GI2之間。第一接觸導體130與第三接觸導體150之間以第一側向距離LD1側向地分隔，第二接觸導體140與第三接觸導 體150之間以第二側向距離LD2側向地分隔，且第一側向距離LD1可不同於第二側向距離LD2。舉例來說，第一接觸導體130和第三接觸導體150之間的第一側向距離LD1大於150奈米，且第二接觸導體140和第三接觸導體150之間的第二側向距離LD2大於150奈米。
圖3至圖13示意地繪示出根據本揭露一些實施例的製程流程剖視圖，而此製程流程用以製造嵌入於半導體晶粒的內連線結構內的反相器。圖14A至圖14G示意地繪示出根據本揭露一些實施例的反相器中的各種薄膜的布局。
參照圖3和圖14A，提供半導體基底101，此半導體基底101具有形成在其上的至少一介電層102D1。半導體基底101可包括元素半導體(例如結晶、多晶的或非晶形結構等的矽或鍺)、化合物半導體(例如SiC、GaAs、GaP、InP、InAs和/或InSb等)、合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP等)、前述的組合或其他合適的材料。在一些實施例中，半導體基底101是具有多層結構的半導體基底或任何合適的基底。在一些實施例中，半導體元件形成在半導體基底101中，並且可以包括主動元件(例如，電晶體、二極體等)和/或被動元件(例如，電容器、電阻器、電感器等)，或其他合適的電氣元件。至少一介電層102D1可以是上述內連線結構102的一部分(如圖2所示)。在一些實施例中，內連線結構102(如圖2所示)包括堆疊介電層以及嵌入在堆疊介電層中的內連線佈線，且介電層102D1是堆疊介電層中的其中一者。介電層102D1的材料可以是或包括二氧化矽、氮化矽、氧氮化矽或其他無機介電 材料。
執行圖案化製程，以在介電層102D1中形成凹陷R。在一些實施例中，在介電層102D1上執行的圖案化製程包括微影製程以及在微影製程之後進行的蝕刻製程。在介電層102D1中形成的凹陷R的深度可小於或實質上等於介電層102D1的厚度。在介電層102D1中形成凹陷R之後，在介電層102D1上形成導電材料以填充凹陷R並且覆蓋介電層102D1的頂表面。導電材料的材料可以是或包括銅或其他金屬材料。導電材料可由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他合適的沉積製程形成在介電層102D1上。在介電層102D1的頂表面上沉積導電材料之後，進行移除製程以去除導電材料的多個部分直到露出介電層102D1的頂表面，從而在介電層102D1的凹陷R中形成第一閘極G1。用於移除導電材料的過量部分的移除製程可以是或包括化學機械研磨(CMP)製程、機械研磨製程、蝕刻製程、前述製程的組合或其他合適的移除製程。
如圖3，第一閘極G1的頂表面與介電層102D1的頂表面實質上切齊。在一些其他實施例中，由於CMP製程的研磨選擇性、機械研磨製程的研磨選擇性或蝕刻製程的蝕刻選擇性，第一閘極G1的頂表面可略低於介電層102D1的頂表面。在一些替代實施例中，由於CMP製程的研磨選擇性、機械研磨製程的研磨選擇性或蝕刻製程的蝕刻選擇性，第一閘極G1的頂表面可略高於介電層102D1的頂表面。
參考圖4和圖14B，沉積第一閘極絕緣層GI1以覆蓋第一閘極G1的頂表面和介電層102D1的頂表面。第一閘極絕緣層 GI1的材料可以是或包括二氧化矽、氮化矽、氧氮化矽或其他絕緣材料。第一閘極絕緣層GI1可以由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他合適的沉積製程形成。
形成第一閘極絕緣層GI1之後，在第一閘極絕緣層GI1上形成第一半導體層112。第一半導體層112的材料可以是或包括n型摻雜銦鎵鋅氧化物(IGZO)、銦氮化鈦氧化鋅(ITZO)、銦氧化鋅(IZO)或其他合適的半導體氧化物材料。第一半導體層112可以由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他合適的沉積製程形成。如圖4和圖14B所示，第一半導體層112包括第一通道區112C、第一源極區112S和第一汲極區112D，其中第一通道區112C從第一汲極區112D側向地延伸至第一源極區112S。第一通道區112C和第一汲極區112D與下方的第一閘極G1垂直地重疊，且第一源極區112S不與下方的第一閘極G1垂直地重疊。此外，第一通道區112C、第一源極區112S和第一汲極區112D通過第一閘極絕緣層GI1與第一閘極G1分隔。
如圖4和圖14B所示，第一半導體層112可進一步包括與第一汲極區112D接觸的第一偏移區112R，其中第一偏移區112R與下方的第一閘極G1垂直地重疊，且第一汲極區112D從第一偏移區112R側向地延伸到第一通道區112C。也就是說，第一汲極區112D和第一偏移區112R位於第一通道區112C的第一側(例如，左側)，而第一源極區112S位於第一通道區112C的第二側(例如，右側)，且第一側與第二側相對。
參照圖5，形成介電層102D2以覆蓋住第一半導體層 112以及未被第一半導體層112所覆蓋的第一閘極絕緣層GI1的部分。介電層102D2是內連線結構102的堆疊介電層中的其中一者(如圖2所示)。介電層102D2的材料可以是或包括二氧化矽、氮化矽、氧氮化矽或其他無機介電材料。如圖5所示，介電層102D2通過第一閘極絕緣層GI1與介電層102D1分隔。
參照圖6和圖14C，進行圖案化製程，以在介電層102D2中形成貫孔O1。在一些實施例中，在介電層102D2上執行的圖案化製程包括微影製程以及在微影製程之後進行的蝕刻製程。貫孔O1穿透介電層102D2，且貫孔O1顯露出第一半導體層112的第一汲極區112D。在介電層102D2中形成貫孔O1之後，在介電層102D2上形成導電材料以填充貫孔O1並且覆蓋介電層102D2的頂表面。導電材料的材料可以是或包括銅或其他金屬材料。導電材料可以由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他合適的沉積製程形成介電層102D2上。在介電層102D2的頂表面上沉積導電材料之後，進行移除製程以移除導電材料的部分，直到露出介電層102D2的頂表面，從而在介電層102D2的貫孔O1中形成第三接觸導體150。用於移除導電材料的過量部分的移除製程可以是或包括化學機械研磨(CMP)製程、機械研磨製程、蝕刻製程、前述製程的組合或其他合適的移除製程。歐姆接觸介面形成在第三接觸導體150的底表面和第一汲極區112D的頂表面之間。
如圖6，第三接觸導體150的頂表面與介電層102D2的頂表面實質上切齊。在一些其他實施例中，由於CMP製程的研磨選擇性，機械研磨製程的研磨選擇性或蝕刻製程的蝕刻選擇 性，第三接觸導體150的頂表面略低於介電層102D2的頂表面。在一些替代實施例中，由於CMP製程的研磨選擇性，機械研磨製程的研磨選擇性或蝕刻製程的蝕刻選擇性，第三接觸導體150的頂表面略高於介電層102D2的頂表面。
此外，第一汲極區112D和第一偏移區112R之間的邊界與第三接觸導體150的側壁(例如，左側側壁)實質上對齊，而第一汲極區112D和第一通道區112C之間的邊界與第三接觸導體150的另一側壁(例如，右側側壁)對齊。換句話說，第一半導體層112的第一汲極區112D的邊界是由第三接觸導體150的側壁定義。如圖6所示，第三接觸導體150與第一汲極區112D垂直地重疊。此外，第一偏移區112R、第一通道區112C和第一源極區112S不與第三接觸導體150垂直地重疊。
只有第一汲極區112D與第三接觸導體150和下方的第一閘極G1垂直地重疊。換句話說，第一汲極區112D垂直地夾在第三接觸導體150和下方的第一閘極G1之間。此外，只有第一源極區112S不與第三接觸導體150和下方的第一閘極G1垂直地重疊。
參考圖7和圖14D，形成第二半導體層122以覆蓋介電層102D2和第三接觸導體150。第二半導體層122的材料可以是或包括p型摻雜銦鎵鋅氧化物(IGZO)、銦氮化鈦氧化鋅(ITZO)、銦氧化鋅(IZO)或其他合適的半導體氧化物材料。第二半導體層122可由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他合適的沉積製程形成。如圖7和圖14D所示，第二半導體層122包括第二通道區122C、第二源極區122S和第二汲極區 122D，其中第二通道區122C從第二汲極區122D側向地延伸至第二源極區122S。歐姆接觸介面形成在第三接觸導體150的頂表面與第二半導體層122的第二汲極區122D的底表面之間。
第二半導體層122可進一步包括和第二汲極區122D接觸的第二偏移區122R，其中第二汲極區122D從第二偏移區122R側向地延伸到第二通道區122C。也就是說，第二汲極區122D和第二偏移區122R位於第二通道區122C的第一側(例如，右側)，第二源極區122S位於第二通道區122C的第二側(例如，左側)，且第一側與第二側相對。
第二汲極區122D和第二偏移區112R之間的邊界與第三接觸導體150的側壁(例如，右側側壁)實質上對齊，而第二汲極區122D和第二通道區122C之間的邊界與第三接觸導體150的另一個側壁(例如，左側側壁)實質上對齊。換句話說，第二半導體層122的第二汲極區122D的邊界是由第三接觸導體150的側壁定義。如圖7所示，第三接觸導體150與第一汲極區112D和第二汲極區122D垂直地重疊。此外，第二偏移區122R、第二通道區122C和第二源極區122S不與第三接觸導體150垂直地重疊。
參考圖8，在形成第二半導體層122之後，在露出的介電層102D2的部分上形成介電圖案102D3。介電圖案102D3是內連線結構102的堆疊介電層中的其中一者(如圖2所示)。介電圖案102D3的材料可以是或包括二氧化矽、氮化矽、氧氮化矽或其他無機介電材料。介電層102D2的顯露部分未被第二半導體層122覆蓋，且介電層102D2的顯露部分與介電圖案102D3接觸。 介電層102D2的頂表面與介電圖案102D3的頂表面實質上切齊，可有助於隨後製程的執行。換句話說，介電圖案102D3可以充當平坦化層，並且可以增強隨後形成的薄膜的階梯覆蓋(step coverage)。在一些其他實施例中，介電圖案102D3的形成可省略。
在形成第二半導體層122之後，沉積第二閘極絕緣層GI2以覆蓋第二半導體層122的頂表面和介電圖案102D3的頂表面。第二閘極絕緣層GI2的材料可以是或包括二氧化矽、氮化矽、氧氮化矽或其他絕緣材料。第二閘極絕緣層GI2可以由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他合適的沉積製程形成。
在第二閘極絕緣層GI2上相繼地形成在介電層102D4和蝕刻終止層ESL。介電層102D4是內連線結構102的堆疊介電層中的其中一者(如圖2所示)。介電層102D4的材料可以是或包括二氧化矽、氮化矽、氧氮化矽或其他無機介電材料。如圖8所示，介電層102D4通過第二閘極絕緣層GI2與介電圖案102D3和第二半導體層122分隔。此外，蝕刻終止層ESL也是內連線結構102的堆疊介電層中的其中一者(如圖2所示)。蝕刻終止層ESL的材料可以是或包括氮化矽或其他蝕刻終止材料。如圖8所示，蝕刻終止層ESL通過第二閘極絕緣層GI2和介電層102D4而與介電圖案102D3和第二半導體層122分隔。在一些其他實施例中，蝕刻終止層ESL的形成可省略。
參考圖9和圖14E，進行圖案化製程以在介電層102D4和蝕刻終止層ESL中形成貫孔O2。在一些實施例中，在介電層 102D4和蝕刻終止層ESL上執行的圖案化製程包括微影製程以及在微影製程之後的蝕刻製程。形成在介電層102D4和蝕刻終止層ESL中的貫孔O2的深度可實質上等於介電層102D4和蝕刻終止層ESL的厚度總和。在介電層102D4和蝕刻終止層ESL中形成貫孔O2後，在蝕刻終止層ESL上形成導電材料以填充貫孔O2並且覆蓋蝕刻終止層ESL的頂表面。導電材料的材料可以是或包括銅或其他金屬材料。導電材料可由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他合適的沉積製程形成在蝕刻終止層ESL上。在蝕刻終止層ESL的頂表面上沉積導電材料之後，進行移除製程以移除導電材料的部分直到露出蝕刻終止層ESL的頂表面，從而在介電層102D4和蝕刻終止層ESL的貫孔O2中形成第二閘極G2。用以移除導電材料的過量部分的移除製程可以是或包括化學機械研磨(CMP)製程、機械研磨製程、蝕刻製程、前述製程的組合或其他合適的移除製程。
如圖9，第二閘極G2的頂表面和蝕刻終止層ESL的頂表面實質上切齊。在一些其他實施例中，由於CMP製程的研磨選擇性，機械研磨製程的研磨選擇性或蝕刻製程的蝕刻選擇性，第二閘極G2的頂表面略低於蝕刻終止層ESL的頂表面。在一些替代實施例中，由於CMP製程的研磨選擇性，機械研磨製程的研磨選擇性或蝕刻製程的蝕刻選擇性，第二閘極G2的頂表面略高於蝕刻終止層ESL的頂表面。
第二通道區122C以及第二汲極區122D與上覆的第二閘極G2垂直地重疊，且第二源極區122S不與上覆的第二閘極G2垂直地重疊。此外，第二通道區122C、第二源極區122S以及第 二汲極區122D通過第二閘極絕緣層GI2與上覆的第二閘極G2分隔。
在形成第二閘極G2之後，製造第一場效電晶體(例如，n型場效電晶體)110以及堆疊在第一場效電晶體110並且與第一場效電晶體110電性連接的第二場效電晶體(例如，p型場效電晶體)120。第一場效電晶體110包括第一閘極G1、第一閘極絕緣層GI1和第一半導體層112。第二場效電晶體120包括第二閘極G2、第二閘極絕緣層GI2和第二半導體層122。第三接觸導體150垂直地夾在第一場效電晶體110和第二場效電晶體120之間。第一半導體層112和第二半導體層122都與第三接觸導體150接觸。第一半導體層112的頂表面與第三接觸導體150的底表面之間形成第一歐姆接觸介面，且第二半導體層122的底表面與第三接觸導體150的頂表面之間形成第二歐姆接觸介面。
參考圖10，執行圖案化製程以形成貫孔O3和貫孔O4。貫孔O3貫通蝕刻終止層ESL、介電層102D4、第二閘極絕緣層GI2、介電圖案102D3、介電層102D2、第一半導體層112以及第一閘極絕緣層GI1。貫孔O3進一步向下延伸到介電層102D1內。貫孔O3的底部可與第一閘極G1的底表面實質上切齊。貫孔O4貫通蝕刻終止層ESL、介電層102D4、第二閘極絕緣層GI2、第二半導體層122、介電圖案102D3、介電層102D2以及第一閘極絕緣層GI1。貫孔O4進一步向下延伸到介電層102D1內。開口O4的底部可與第一閘極G1的底表面實質上切齊。在一些實施例中，用以同時形成貫孔O3和貫孔O4的圖案化製程包括微影製程以及在微影製程之後進行的蝕刻製程。
在形成貫孔O3和貫孔O4之後，在蝕刻終止層ESL和第二閘極G2上形成導電材料160以填充貫孔O3和貫孔O4。導電材料160的材料可以是或包括銅或其他金屬材料。導電材料160可以由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他合適的沉積製程形成在蝕刻終止層ESL和第二閘極G2上。
參考圖10、圖11和圖14F，在蝕刻終止層ESL和第二閘極G2的頂表面上沉積導電材料160之後，執行移除製程以移除導電材料160中的部分，直到露出蝕刻終止層ESL中的頂表面和第二閘極G2，從而在貫孔O3和貫孔O4中分別形成第一接觸導體130和第二接觸導體140。用於移除導電材料160的過量部分的移除製程可以是或包括化學機械研磨(CMP)製程、機械研磨製程、蝕刻製程、前述製程的組合或其他合適的移除製程。
第一接觸導體130和第二接觸導體140定義了區135，且第一閘極G1、第一閘極絕緣層GI1、第一半導體層112、第三接觸導體150、第二半導體層122、第二閘極絕緣層GI2以及第二閘極G2分佈在第一接觸導體130和第二接觸導體140之間的區135中。第一接觸導體130和第二接觸導體140的頂表面與蝕刻終止層ESL的頂表面實質上切齊。在一些其他實施例中，由於CMP製程的研磨選擇性、機械研磨製程的研磨選擇性或蝕刻製程的蝕刻選擇性，第一接觸導體130和第二接觸導體140的頂表面略低於蝕刻終止層ESL的頂表面。在一些替代實施例中，由於CMP製程的研磨選擇性、機械研磨製程的研磨選擇性或蝕刻製程的蝕刻選擇性，第一接觸導體130和第二接觸導體140的頂表面略高於蝕刻終止層ESL的頂表面。
如圖11中所示，第一閘極G1與第一接觸導體130以及第二接觸導體140通過介電層102D1的不同部分而側向地分隔。第一閘極G1與第一接觸導體130以及第二接觸導體140電性絕緣。第一閘極絕緣層GI1的二相對端(或側壁)分別與第一接觸導體130和第二接觸導體140接觸。換句話說，第一閘極絕緣層GI1在第一接觸導體130和第二接觸導體140之間側向地並且連續地延伸。此外，第一半導體層112的一端(即第一源極區112S)與第一接觸導體130接觸並且電性連接。第一半導體層112通過介電層102D2與第二接觸導體140側向地分隔。第一半導體層112與第二接觸導體140電性絕緣。
第三接觸導體150通過介電層102D2與第一接觸導體130以及第二接觸導體140側向地分隔。第三接觸導體150與第一接觸導體130以及第二接觸導體140電性絕緣。
第二半導體層122通過介電圖案102D3與第一接觸導體130側向地分隔。第二半導體層122與第一接觸導體130電性絕緣。此外，第二半導體層122的一端(即第二源極區122S)與第二接觸導體140接觸並且電性連接。第二閘極絕緣層GI2中的二相對端(或側壁)分別與第一接觸導體130的側壁以及第二接觸導體140的側壁接觸。換句話說，第二閘極絕緣層GI2在第一接觸導體130和第二接觸導體140之間側向地且連續地延伸。第二閘極G2通過介電層102D4的不同部分以及蝕刻終止層ESL的不同部分而與第一接觸導體130以及第二接觸導體140側向地分隔。第二閘極G2與第一接觸導體130和第二接觸導體140電性絕緣。
參考圖12，形成介電層102D5以覆蓋第二閘極G2、蝕刻終止層ESL、第一接觸導體130和第二接觸導體140。介電層102D5可以是上述內連線結構102的一部分(如圖2所示)。在一些實施例中，內連線結構102(如圖2)包括堆疊介電層以及嵌入於堆疊介電層中的內連線佈線，且介電層102D5是堆疊介電層中的其中一者。介電層102D5的材料可以是或包括二氧化矽、氮化矽、氧氮化矽或其他無機介電材料。
參考圖13和圖14G，形成穿過介電層102D5的接觸通孔102V1、102V2和102V3。接觸通孔102V1位於第一接觸導體130上並且電性連接至第一接觸導體130，接觸通孔102V2位於第二接觸導體140上並且電性連接至第二接觸導體140，且接觸通孔102V3位於第一閘極G1和第二閘極G2上並且電性連接至第一閘極G1和第二閘極G2。此外，在第三接觸導體150上形成貫穿介電層102D5、蝕刻終止層ESL、介電層102D4以及第二閘極絕緣層GI2的接觸通孔102V4。接觸通孔102V4位於第三接觸導體150上並且電性連接至第三接觸導體150。接觸通孔102V4的高度可大於接觸通孔102V1、102V2和102V3的高度。在一些實施例中，接觸通孔102V1、102V2、102V3和102V4是通過微影製程以及在微影製程之後接著進行的蝕刻製程所形成的。
如圖2、圖13和圖14G所示，形成內連線結構102的內連線佈線102W1、102W2、102W3和102W4。內連線佈線102W1形成在接觸通孔102V1上並且和電性連接至接觸通孔102V1，內連線佈線102W2形成在接觸通孔102V2上並且電性連接至接觸通孔102V2，內連線佈線102W3形成在接觸通孔102V3 上並且電性連接至接觸通孔102V3，且內連線佈線102W4形成在接觸通孔102V4上並且電性連接至接觸通孔102V4。通過內連線佈線102W1，第一接觸導體130電性連接至低電壓準位GND(例如，電性接地)。通過內連線佈線102W2，第二接觸導體140電性連接至高電壓準位VDD(例如，供應電壓VDD)。通過內連線佈線102W3，第一閘極G1和第二閘極G2相互電性連接，且輸入電壓Vin可被施加至第一閘極G1和第二閘極G2上。此外，通過形成在第三接觸導體150上的內連線佈線102W4，第三接觸導體150可依據被施加於第一閘極G1和第二閘極G2的輸入電壓Vin應用輸出高輸出電壓Vout。
在上述實施例中，可通過自由地調整輸出接觸(即第三接觸導體150)的側向尺寸和位置來改善反相器103的VTC偏移問題，使得反相器103可具有對稱的VTC。此外，反相器103的製造流程與現有製程相容，且反相器103可輕易地整合在半導體晶粒的內連線結構中。
根據本發明的一些實施例，提供一種半導體元件，其包括第一閘極、配置在第一閘極上的第二閘極、第一接觸導體、第二接觸導體、配置在第一閘極與第二閘極之間的第三接觸導體、第一半導體層以及第二半導體層。第一半導體層配置在第一閘極和第三接觸導體之間。第一半導體層包括第一通道區、與第一接觸導體側向地接觸的第一源極區以及與第三接觸導體接觸的第一汲極區，且第一通道區在第一汲極區與第一接觸導體之間側向地延伸。第二半導體層配置在第二閘極和第三接觸導體之間。第二半導體層包括第二通道區、與第二接觸導體側向地接觸的第二源 極區以及與第三接觸導體接觸的第二汲極區，且第二通道區在第二汲極區與第二接觸導體之間側向地延伸。在一些實施例中，第一閘極與第二閘極配置在第一接觸導體與第二接觸導體之間。在一些實施例中，第一閘極位在第一水平高度，第二閘極位在與第一水平高度不同的第二水平高度，且第三接觸導體位在介於第一水平高度與第二水平高度之間的第三水平高度。在一些實施例中，第一接觸導體從第一水平高度延伸至第二水平高度。在一些實施例中，第一半導體層位在介於第一水平高度與第三水平高度之間的第四水平高度，且第二半導體層位在介於第二水平高度與第三水平高度之間的第五水平高度。在一些實施例中，第一半導體層與第二接觸導體分隔，且第二半導體層與第一接觸導體分隔。在一些實施例中，半導體元件進一步包括配置在第一閘極與第一半導體層之間的第一閘極絕緣層；以及配置在第二閘極與第二半導體層之間的第二閘極絕緣層。在一些實施例中，第一閘極絕緣層的多個端與第一接觸導體以及第二接觸導體接觸，且第二閘極絕緣層的多個端與第一接觸導體以及第二接觸導體接觸。在一些實施例中，第一半導體層、第二半導體層以及第三接觸導體配置在第一閘極絕緣層和第二閘極絕緣層之間。在一些實施例中，第一接觸導體與第三接觸導體以第一側向距離分隔，第二接觸導體與第三接觸導體以第二側向距離分隔，且第一側向距離與第二側向距離不同。
根據本發明的一些其他實施例，提供了一種半導體晶粒，其包括半導體基底、配置在半導體基底上的內連線結構以及內嵌於內連線結構的反相器。反相器包括第一接觸導體、與第一 接觸導體側向地分隔的第二接觸導體、第一薄膜電晶體、第二薄膜電晶體以及第三接觸導體。第二薄膜電晶體堆疊於第一薄膜電晶體上，其中第一薄膜電晶體與第二薄膜電晶體配置在第一接觸導體與第二接觸導體之間的區中。第三接觸導體配置在第一接觸導體與第二接觸導體之間的區中，其中第一薄膜電晶體與第二薄膜電晶體配置在第三接觸導體的相對側，第一薄膜電晶體的第一半導體層從第三接觸導體的底表面側向地延伸到第一接觸導體的第一側壁，且第二薄膜電晶體的第二半導體層從第三接觸導體中的頂表面側向地延伸到第二接觸導體的第二側壁。在一些實施例中，半導體基底包括金屬氧化物半導體場效電晶體(MOSFET)，且第一薄膜電晶體與第二薄膜電晶體通過內連線結構電性連接至MOSFET。在一些實施例中，第一薄膜電晶體和第二薄膜電晶體通過內連線結構的介電層與半導體基底隔開。在一些實施例中，第三接觸導體、第一薄膜電晶體的第一閘極、第一半導體層、第一薄膜電晶體的第一閘極絕緣層、第二薄膜電晶體的第二閘極、第二半導體層以及第二薄膜電晶體的第二閘極絕緣層分別位在不同的水平高度。在一些實施例中，第一半導體層與第二接觸導體分隔，且第二半導體層與第一接觸導體分隔。在一些實施例中，第一接觸導體與第三接觸導體以第一側向距離分隔，第二接觸導體與第三接觸導體以第二側向距離分隔，且第一側向距離與第二側向距離不同。
根據本發明的一些其他實施例，提供一種半導體元件，其包括第一接觸導體、第二接觸導體、第一閘極絕緣層、第二閘極絕緣層、第一閘極、第二閘極、第一半導體層、第二半導體層 以及第三接觸導體。第二接觸導體與第一接觸導體側向地分隔。第一閘極絕緣層在第一接觸導體與第二接觸導體之間側向地延伸。第二閘極絕緣層配置在第一閘極絕緣層上方，並且在第一接觸導體與第二接觸導體之間側向地延伸。第一閘極配置在第一閘極絕緣層下方。第二閘極配置在第二閘極絕緣層上方。第一半導體層、第二半導體層以及第三接觸導體配置在第一閘極絕緣層與第二閘極絕緣層之間。第一半導體層從第三接觸導體側向地延伸至第一接觸導體，且第二半導體層從第三接觸導體側向地延伸至第二接觸導體。在一些實施例中，第一閘極絕緣層的第一端以及第二閘極絕緣層的第二端與第一接觸導體的第一側壁以及第二接觸導體的第二側壁接觸。在一些實施例中，第一半導體層與第二接觸導體側向地分隔，且第二半導體層與第一接觸導體側向地分隔。在一些實施例中，半導體晶粒進一步包括與第二閘極、第一接觸導體以及第二接觸導體接觸的蝕刻終止層。
上述對幾個實施例中的特徵進行了概述，以便於本領域技術人員更好地理解本發明的方面。本領域的技術人員應該理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎以用於完成以達到與本文介紹的實施例相同的目的和/或實現相同的優點。本領域的技術人員還應該意識到，這樣的等效構造並不脫離本揭露的精神和範圍，並且他們可以在不脫離本公開的精神和範圍的情況下在此處進行各種改變、替換和更改。
102D1、102D2、102D4、102D5：介電層 102D3：介電圖案 102V1、102V2：接觸通孔 102W1、102W2：內連線佈線 103：反相器 110：n型場效電晶體 112：第一半導體層 120：p型場效電晶體 122：第二半導體層 130：第一接觸導體 140：第二接觸導體 150：第三接觸導體 ESL：蝕刻終止層 G1：第一閘極 G2：第二閘極 GI1：第一閘極絕緣層 GI2：第二閘極絕緣層

Claims (10)

  1. 一種半導體元件，包括：第一閘極；第二閘極，配置在所述第一閘極上方；第一接觸導體；第二接觸導體；第三接觸導體，配置在所述第一閘極與所述第二閘極之間；第一半導體層，配置在所述第一閘極與所述第三接觸導體之間，其中所述第一半導體層包括第一通道區，與所述第一接觸導體側向地接觸的第一源極區以及與所述第三接觸導體接觸的第一汲極區，且所述第一通道區在所述第一汲極區與所述第一接觸導體之間側向地延伸；以及第二半導體層，配置在所述第二閘極與所述第三接觸導體之間，其中所述第二半導體層包括第二通道區、與所述第二接觸導體側向地接觸的第二源極區以及與所述第三接觸導體接觸的第二汲極區，且所述第二通道區在所述第二汲極區與所述第二接觸導體之間側向地延伸。
  2. 如請求項1所述的半導體元件，其中所述第一閘極位在第一水平高度，所述第二閘極位在不同於所述第一水平高度的第二水平高度，所述第三接觸導體位在介於所述第一水平高度與所述第二水平高度之間的第三水平高度。
  3. 如請求項2所述的半導體元件，其中所述第一接觸導體從所述第一水平高度延伸到所述第二水平高度。
  4. 如請求項2所述的半導體元件，其中所述第一半導體層位在介於所述第一水平高度與所述第三水平高度之間的第四水平高度，且所述第二半導體層位在介於所述第二水平高度與所述第三水平高度之間的第五水平高度。
  5. 如請求項1所述的半導體元件，其中所述第一半導體層與所述第二接觸導體分隔，且所述第二半導體層與所述第一接觸導體分隔。
  6. 如請求項1所述的半導體元件，其中所述第一接觸導體與所述第三接觸導體以第一側向距離分隔，所述第二接觸導體與所述第三接觸導體以第二側向距離分隔，且所述第一側向距離與所述第二側向距離不同。
  7. 一種半導體元件的製造方法，包括：在半導體基底上形成第一閘極；在所述第一閘極上形成第一閘極絕緣層；在所述第一閘極絕緣層上形成第一半導體層；在所述第一半導體層上形成第一接觸導體；在所述第一接觸導體上形成第二半導體層；在所述第二半導體層上形成第二閘極絕緣層；在所述第二閘極絕緣層上形成第二閘極；以及在所述第二閘極絕緣層上形成所述第二閘極之後，形成第二接觸導體與第三接觸導體，其中所述第一半導體層、所述第二半導體層以及所述第一接觸導體配置在所述第一閘極絕緣層與所述第二閘極絕緣層之間，所述第一半導體層從所述第一接觸導體側 向地延伸至所述第二接觸導體，且所述第二半導體層從所述第一接觸導體側向地延伸至所述第三接觸導體。
  8. 如權利要求7所述的製造方法，進一步包括：在所述半導體基底上形成第一介電層，其中所述第一閘極嵌入於所述第一介電層中。
  9. 如權利要求8所述的製造方法，進一步包括：在所述第一閘極絕緣層與所述第一半導體層上形成第二介電層，其中所述第一接觸導體是形成以嵌入於所述第二介電層，且所述第二半導體層形成在所述第二介電層上；以及在所述第二半導體層與所述第二介電層上形成第三介電層，其中所述第二閘極嵌入於所述第三介電層中。
  10. 如權利要求9所述的製造方法，其中所述第二接觸導體與所述第三接觸導體是形成以貫穿所述第一介電層、所述第二介電層以及所述第三介電層，所述第二接觸導體電性連接至所述第一半導體層，且所述第三接觸導體電性連接至所述第二半導體層。
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