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TWI864715B - 具有減小的孔隙的通道層的半導體元件結構及其製備方法 - Google Patents

具有減小的孔隙的通道層的半導體元件結構及其製備方法 Download PDF

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TWI864715B
TWI864715B TW112116120A TW112116120A TWI864715B TW I864715 B TWI864715 B TW I864715B TW 112116120 A TW112116120 A TW 112116120A TW 112116120 A TW112116120 A TW 112116120A TW I864715 B TWI864715 B TW I864715B
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Abstract

本申請提供一種半導體元件結構及其製備方法。該半導體元件結構包括一基底、一字元線、一通道層及一位元線。該字元線設置於該基底上。該通道層被字元線所圍繞。該位元線設置於該通道層上。該通道層具有在該基底中的一第一部分和在該基底上方的一第二部分。該第一部分的一第一寬度沿一第一方向上大於該第二部分的一第二寬度。

Description

具有減小的孔隙的通道層的半導體元件結構及其製備方法
本申請案主張美國第17/821,464號專利申請案之優先權（即優先權日為「2022年8月22日」），其內容以全文引用之方式併入本文中。
本揭露涉及一種半導體元件結構及其製備方法，尤其涉及一種包括減小孔隙的通道層的半導體元件結構。
隨著電子工業的快速發展，積體電路(integrated circuits，IC)的發展已經實現了高性能化和小型化，IC材料和設計方面的技術進步產生了多代的IC，每一代都具有比上一代更小、更複雜的電路。
動態隨機存取記憶體 (Dynamic Random Access Memory，DRAM) 設備是一種隨機存取記憶體，它將每一位(bit)的數據儲存在積體電路內的單獨電容中。通常，DRAM以每個單元一個電容和晶體管的方形陣列排列。已經為4F 2DRAM單元開發了垂直晶體管，其中F代表微影的最小特徵寬度或臨界尺寸(critical dimension，CD)。然而，最近隨著字元線間距的不斷縮小，DRAM製造商面臨著縮小記憶體單元面積的巨大挑戰。例如，位元線的通道容易與字元線接觸，從而由於微影製程的重疊誤差而引起短路。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一方面提供一種半導體元件結構，該半導體元件結構包括一基底、一字元線、一通道層及一位元線。該字元線設置於該基底上。該通道層被字元線所圍繞。該位元線設置於該通道層上。該通道層具有在該基底中的一第一部分和在該基底上方的一第二部分。該第一部分的一第一寬度沿一第一方向上大於該第二部分的一第二寬度。
本揭露的另一方面提供另一種半導體元件結構，該半導體元件結構包括一基底、一字元線、一位元線、一通道層及一孔隙調整組件。該字元線設置於該基底上。該位元線設置在該字元線上並與該字元線物理上間隔開。該通道層延伸在該基底和該位元線之間。該孔隙調整組件設置於該字元線與該位元線之間。該孔隙調整組件具有與該字元線的側壁實質上共平面的一側壁。
本揭露的另一方面提供一種半導體元件結構的製備方法，該製備方法包括：提供一基底；形成一通道層的一第一部分在該基底中；形成一字元線在該基底的上方；形成一經圖形化的遮罩結構，其暴露出該字元線，其中該經圖形化的遮罩結構定義出具有一第一孔隙的一第一凹陷，其中該第一凹陷垂直地對準該通道層的該第一部分；形成一孔隙調整組件，其覆蓋該經圖形化的遮罩結構，其中該孔隙調整組件定義一第二凹陷，該第二凹陷具有小於該第一孔隙的一第二孔隙；進行一蝕刻製程，以形成由該字元線定義的一溝渠；及形成該通道層的一第二部分在該溝渠內。
本揭露的實施例提供一種半導體元件結構，其通道層與字元線物理上間隔開。可以利用孔隙調整組件來輔助防止通道層和字元線之間的短路，同時可以減小通道層的尺寸。結果，半導體元件結構的性能將得以提高。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
應當注意，術語「約」改變本揭露的成分、組分或反應物的量是指例如通過用於製備的典型測量和液體處理程序可發生的數值變化於濃縮物或溶液。此外，變化亦可能源自量測程序中的非故意失誤、製備組合物或實施方法時等情況中所使用之成分的製備、來源或純度上之差異。在一些方面，術語「約」指所示數值10%以內之變化。在另一些方面，術語「約」指所示數值5%以內之變化。在其他方面，術語「約」係指所示數值10%、9%、8%、7%、6%、5%、4%、3%、2%、或1%以內之變化。
圖1A為俯視圖，例示本揭露一些實施例的半導體元件結構100a的佈局。
在一些實施例中，半導體元件結構100a可以包括半導體元件，其可以包括主動組件(active components)和/或被動組件(passive components)。主動組件可以包括記憶體裝置(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)裝置、靜態隨機存取記憶體(static random access memory，SRAM)裝置等)、電源管理裝置(例如，電源管理積體電路(power management integrated circuit，PMIC)裝置))、邏輯裝置(例如，片上系統(system-on-a-chip，SoC)、中央處理器(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、應用處理器(application processor，AP)、微控制器等))、射頻(radio frequency，RF)設備、傳感器設備、微機電系統(micro-electro-mechanical-system，MEMS)設備、訊號處理設備(例如，數字訊號處理(digital signal processing，DSP)設備)、前端設備(例如，類比前端(analog front-end，AFE)設備))、或其他主動組件。被動組件可以包括電容(capacitor)、電阻(resistor)、電感(inductor)、保險絲(fuse)、或其他被動組件。
在一些實施例中，半導體元件結構100a可以應用於記憶體(memory)、記憶體設備(memory device)、記憶體晶粒(memory die)、記憶體晶片(memory chip)、或其他組件。半導體元件結構100a可為記憶體、記憶體裝置、記憶體晶粒、或記憶體晶片的一部分，例如，記憶體可以是DRAM。在一些實施例中，DRAM可以是雙倍數據速率第四代(DDR4) DRAM。在一些實施例中，記憶體包括一個或多個記憶體單元(memory cell)(或記憶體位元(memory bits)、記憶體區塊(memory block))。
如圖1A所示，半導體元件結構100a可包括一基底102、多個字元線WL1、WL2、多個位元線BL1、BL2、多個閘極介電層104-1、104-2、多個通道層106-1、106-2、及一介電層112。
各字元線WL1、WL2可沿Y軸延伸，字元線WL1、WL2彼此間互相平行。在一些實施例中，字元線WL1、WL2可以在物理上彼此間隔開。字元線WL1、WL2可以包括導電材料，例如鎢(tungsten，W)、銅(copper，Cu)、鋁(aluminum，Al)、鉭(tantalum，Ta)、鉬(molybdenum，Mo)、氮化鉭(tantalum nitride，TaN)、鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)等、和/或其組合。
各位元線BL1、BL2可沿X軸延伸，位元線BL1、BL2可以彼此間互相平行。位元線BL1、BL2可以在物理上彼此間隔開。在一些實施例中，位元線BL1、BL2可位於高於字元線WL1、WL2的水平高度(horizontal level)。位元線BL1、BL2可包括導電材料，例如鎢、銅、鋁、鉭、氮化鉭、鈦、氮化鈦等、和/或其組合。
在一些實施例中，閘極介電層104-1、104-2可以設置在字元線的側壁上。在一些實施例中，各閘極介電層104-1、104-2可以設置在字元線WL1的側壁116s1上。在一些實施例中，閘極介電層104-1、104-2可以被嵌入於字元線WL1或字元線WL2中。在一些實施例中，閘極介電層104-1、104-2可以被字元線WL1或字元線WL2圍繞。在一些實施例中，閘極介電層104-1、104-2可以完全被字元線WL1或字元線WL2的側壁116s1圍繞。
在一些實施例中，各閘極介電層104-1、104-2可以沿著Z軸與位元線BL1、BL2重疊。
在一些實施例中，閘極介電層104-1、104-2可以包括氧化矽(SiO x)、氮化矽(Si xN y)、氮氧化矽(SiON)、或其組合。在一些實施例中，閘極介電層可以包括介電材料，例如高k介電材料，高k介電材料可以具有大於4的介電常數(dielectric constant，k值)。高k介電材料可以包括氧化鉿(HfO 2)、氧化鋯(ZrO 2)、氧化鑭(La 2O 3)、氧化釔(Y 2O 3)、氧化鋁(Al 2O 3)、氧化鈦(TiO 2)、或其他適用的材料，其他適用的材料在本揭露的預期範圍內。在一些實施例中，閘極介電層104-1、104-2可以包括圓形輪廓、蛋形輪廓(oval profile)、橢圓形輪廓等。
在一些實施例中，各通道層106-1、106-2可以設置在字元線的側壁上。在一些實施例中，通道層106-1可設置於字元線WL1的側壁116s1上。在一些實施例中，各通道層106-1、106-2可以分別設置在閘極介電層104-1、104-2的側壁104s1上。在一些實施例中，各通道層106-1、106-2可以嵌入字元線WL1或WL2中。在一些實施例中，各通道層106-1、106-2可以被字元線WL1或WL2圍繞。在一些實施例中，各通道層106-1、106-2可以被字元線WL1或WL2的側壁116s1圍繞。
在一些實施例中，各通道層106-1、106-2可以嵌入閘極介電層104-1或104-2中。在一些實施例中，各通道層106-1、106-2可以被閘極介電層104-1或104-2圍繞。在一些實施例中，各通道層106-1、106-2可以被閘極介電層104-1或104-2的側壁104s1圍繞。在一些實施例中，各通道層106-1、106-2可以與閘極介電層104-1或104-2相接觸。在一些實施例中，各通道層106-1、106-2可以沿著Z軸與位元線BL1或BL2重疊。在一些實施例中，從俯視圖看，各通道層106-1、106-2可以完全被閘極介電層104-1或104-2圍繞。
通道層106-1、106-2的材料可以包括非晶半導體、多晶半導體和/或金屬氧化物。半導體可包括但不限於鍺(Ge)、矽(Si)、錫(Sn)、銻(Sb)。金屬氧化物可包括但不限於氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn系氧化物、Sn-Zn系氧化物、Al-Zn系氧化物、Zn-Mg系氧化物、Sn-Mg系氧化物、In-Mg系氧化物或In-Ga系氧化物；三元金屬氧化物如In-Ga-Zn基氧化物(也表示為IGZO)、In-Al-Zn基氧化物、In-Sn系氧化物(也表示為ITO)、In-Sn-Zn系氧化物、Sn-Ga-Zn系氧化物、Al-Ga-Zn系氧化物、Sn-Al-Zn系氧化物、In-Hf-Zn系氧化物、In-La-Zn系氧化物、In-Ce-Zn系氧化物、In-Pr-Zn系氧化物、In-Nd-Zn系氧化物、In-Sm-Zn系氧化物、In- Eu-Zn系氧化物、In-Gd-Zn系氧化物、In-Tb-Zn系氧化物、In-Dy-Zn系氧化物、In-Ho-Zn系氧化物、In- Er-Zn系氧化物、In-Tm-Zn系氧化物、In-Yb-Zn系氧化物、或In-Lu-Zn系氧化物；四元金屬氧化物如In-Sn-Ga-Zn系氧化物、In-Hf-Ga-Zn系氧化物、In-Al-Ga-Zn系氧化物、In-Sn-Al-Zn系氧化物、In-Sn-Hf-Zn系氧化物、或In-Hf-Al-Zn系氧化物，但本揭露不限於此。
在一些實施例中，介電層112可設置於字元線WL1或WL2的側壁116s2上。在一些實施例中，介電層112可以設置在兩條相鄰的字元線之間。例如，介電層112可設置於字元線WL1、WL2之間。在一些實施例中，各閘極介電層104-1、104-2可以與介電層112物理地間隔開。在一些實施例中，各閘極介電層104-1、104-2可以通過字元線WL1或WL2與介電層112物理地間隔開。
在一些實施例中，各通道層106-1或106-2可以與介電層112物理地間隔開。在一些實施例中，通道層106-1或106-2可通過閘極介電層104-1、104-2以及字元線WL1或WL2與介電層112物理間地隔開。
介電層112可包括氧化矽(SiO x)、氮化矽(Si xN y)、氮氧化矽(SiON)、或其他合適的材料。在一些實施例中，介電層112的材料可以不同於閘極介電層104-1、104-2的材料。在一些實施例中，介質層112的材料可以與閘極介電層104-1、104-2的材料相同，但具有不同的質量或膜密度(film density)。
圖1B為沿圖1A中A-A'線的剖面圖，例示本揭露一些實施例的半導體元件結構100a。
如圖1B所示，半導體元件結構100a可進一步包括一電容結構108、一介電層110、一介電層114、及一隔離特徵130。
基底102可以是半導體基底，例如塊狀半導體(bulk semiconductor)、絕緣體上半導體(semiconductor-on-insulator，SOI)基底等。基底102可以包括單晶形式、多晶形式或非晶形式的包含矽或鍺的元素半導體；一種化合物半導體材料，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和銻化銦中的至少一種；一種合金半導體材料，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP中的至少一種；任何其他合適的材料；或其組合。在一些實施例中，合金半導體基底可以包括具有梯度Ge特徵的SiGe合金，其中Si和Ge的組成從梯度SiGe特徵的一個位置處的一個比率變化到另一個位置處的另一個比率。在另一個實施例中，SiGe合金形成在矽基底的上方。在一些實施例中，SiGe合金可以被與SiGe合金接觸的另一種材料機械應變(strained)。在一些實施例中，基底102可以具有多層結構，或者基底102可以包括多層化合物半導體結構。
基底102內可具有多個摻雜區(未示出)。在一些實施例中，可以在基底102中摻雜p型和/或n型摻雜劑。在一些實施例中，p型摻雜劑包括硼(B)、其他III族元素、或其組合。在一些實施例中，n型摻雜劑包括砷(As)、磷(P)、其他V族元素、或其組合。
在一些實施例中，各通道層106-1或106-2可以包括一部分1061和設置在部分1061上的一部分1062。通道層106-1或106-2的部分1061及部分1062可用來電性連接電容結構108與位元線BL1(或BL2)。在一些實施例中，通道層106-1或106-2的部分1061可以嵌入基底102中。在一些實施例中，通道層106-1或106-2的部分1062可設置在基底102上或上方。
通道層106-1或106-2的部分1061可在基底102的頂面102s1處具有寬度W1。通道層106-1或106-2的部分1062可在基底102的頂面102s1處具有寬度W2。在一些實施例中，寬度W1可大於寬度W2。在一些實施例中，部分1061的材料可不同於通道層106-1或106-2的部分1062的材料。在一些實施例中，部分1061的材料可以與通道層106-1或106-2的部分1062的材料相同。例如，部分1061可包括ITO，而部分1062可包括IGZO。通道層106-1或106-2的部分1061可具有表面(或側表面)1061s1及實質上垂直於表面1061s1的表面(或底表面)1061s2。
在一些實施例中，電容結構108可以嵌入基底102中。在一些實施例中，通道層106-1(或106-2)的部分1061可設置在通道層106-1(或106-2)的部分1062與電容結構108之間。在一些實施例中，電容結構108可以包括一電極1081、一絕緣層1082和一電極1083。在一些實施例中，從俯視視角看電容結構108可以具有圓形輪廓、蛋形輪廓、橢圓形輪廓等。在一些實施例中，絕緣層1082可圍繞電極1081。在一些實施例中，電極1083可圍繞電極1081。在一些實施例中，電極1083可圍繞絕緣層1082。在一些實施例中，絕緣層1082可以設置在電極1081和電極1083之間。
在一些實施例中，電極1081可以與通道層106-1或106-2的部分1061的底面1061s2相接觸。電極1081可包括半導體材料或導電材料。半導體材料可以包括多晶矽或其他合適的材料。導電材料可包括鎢、銅、鋁、鉭、或其他合適的材料。電極1081可具有與絕緣層1082接觸的表面(或側表面或側壁)1081s1。在一些實施例中，電極1081的表面1081s1可以與通道層106-1或106-2的部分1061的表面1061s1共面。在一些實施例中，電容結構108的電極1081可以沿Z軸與閘極介電層104-1或104-2重疊。在一些實施例中，電容結構108的電極1081可沿Z軸與字元線WL1或WL2重疊。在一些實施例中，電容結構108的電極1081可沿Z軸與字元線WL1或WL2部分重疊。在一些實施例中，字元線WL1或WL2的一部分可以不沿Z軸與電容結構108的電極1081重疊。
在一些實施例中，絕緣層1082可以設置在電極1081的側壁1081s1上。在一些實施例中，絕緣層1082可以與通道層106-1或106-2的部分1061的表面1061s1相接觸。在一些實施例中，絕緣層1082可以沿著X軸與通道層106-1或106-2的部分1061重疊。在一些實施例中，絕緣層1082可暴露自基底102的表面102s1。在一些實施例中，絕緣層1082可以不沿Z軸與閘極介電層104-1、104-2重疊。在一些實施例中，絕緣層1082可以不沿Z軸與通道層106-1或106-2的部分1062重疊。在一些實施例中，絕緣層1082可沿Z軸與字元線WL1或WL2部分地重疊。絕緣層1082可以包括介電材料，例如氧化矽、氧化鎢、氧化鋯、氧化銅、氧化鋁、氧化鉿等。
在一些實施例中，電極1083可沿X軸與通道層106-1或106-2的部分1061重疊。在一些實施例中，電容結構108的電極1083可以從基底102的頂面102s1暴露。在一些實施例中，電極1083可以不沿Z軸與閘極介電層104-1、104-2重疊。在一些實施例中，電極1083可以不沿Z軸與通道層106-1或106-2的部分1062重疊。在一些實施例中，電極1083可以不沿Z軸與字元線WL1或WL2重疊。
電極1083可包括半導體材料或導電材料。半導體材料可以包括多晶矽或其他合適的材料。導電材料可包括鎢、銅、鋁、鉭或、其他合適的材料。在一些實施例中，電極1081的材料可以不同於電極1083的材料。在一些實施例中，電極1081的材料可以與電極1083的材料相同。
隔離特徵130可以嵌入基底102中。隔離特徵130可以設置在電容結構108之間。隔離特徵130可以包括諸如氧化矽、氮化矽、氮氧化矽、摻雜氟化物的矽酸鹽(fluoride-doped silicate，FSG)的介電材料、低k介電材料、其組合、和/或其他合適的材料。
介電層110可設置於基底102上。介電層110可包括氧化矽(SiO x)、氮化矽(Si xN y)、氮氧化矽(SiON)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低k介電材料(k＜4)、或其他合適的材料。在一些實施例中，字元線WL1、WL2可以設置在介電層110上。
介電層114可設置於字元線WL1、WL2上。介電層114可包括氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k介電材料(k＜4)、或其他合適的材料。在一些實施例中，位元線(例如，BL1)可以設置在介電層114上。
在一些實施例中，各閘極介電層104-1、104-2都可穿透介電層114。在一些實施例中，各閘極介電層104-1、104-2可穿透介電層110。在一些實施例中，各通道層106-1、106-2可穿透介電層114。在一些實施例中，各通道層106-1、106-2都可穿透介電層110。
在一些實施例中，字元線(例如，WL1或WL2)、閘極介電層104-1或104-2以及通道層106-1或106-2可包含在晶體管(transistor)中。在讀取操作期間，字元線(例如，WL1或WL2)可以被斷言(asserted)，從而導通晶體管。啟用的晶體管允許通過位元線(例如，BL1或BL2)由感測放大器(sense amplifier)讀取電容(例如，電容結構108)的電壓。在寫入操作期間，當字元線(例如，WL1或WL2)被斷言時，可以在位元線(例如，BL1或BL2)上提供要寫入的數據。
在本實施例中，部分1602的寬度W2小於通道106-1或106-2的部分1061的寬度W1。在本實施例中，通道106-1或106-2可通過孔隙調整組件與字元線WL1或WL2物理地隔離，稍後將詳細描述。前述的孔隙調整組件可用來縮小閘極介電層104-1、104-2以及通道層106-1或106-2的孔隙、縮小閘極介電層104-1、104-2的尺寸，及縮小通道層106-1、106-2的部分1062的尺寸。結果，當高外部電壓施加到字元線WL1或WL2時，可以防止短路，從而提高半導體元件結構100a的性能。
圖2為剖面圖，例示本揭露一些實施例的半導體元件結構100b。圖2的半導體元件結構100b可類似於圖1B所示的半導體元件結構100a，其不同處在於，半導體元件結構100b可以包括一孔隙調整組件128。
在一些實施例中，孔隙調整組件128可用於定義一孔隙，以容納閘極介電層104-1、104-2以及通道層106-1或106-2。在一些實施例中，孔隙調整組件128可用於減小通道層106-1、106-2的部分1062的寬度或直徑。在一些實施例中，孔隙調整組件128可用於控制或修改通道層106-1、106-2的部分1062的寬度或直徑。
在一些實施例中，孔隙調整組件128可設置於字元線WL1或WL2上或上方。在一些實施例中，孔隙調整組件128可與字元線WL1或WL2相接觸。在其他實施例中，孔隙調整組件128可以通過諸如氧化矽的介電層與字元線WL1或WL2物理地間隔開。在一些實施例中，孔隙調整組件128可具有側壁128s1，其與字元線WL1或WL2的側壁116s1實質上共平面。
在一些實施例中，孔隙調整組件128的側壁128s1的粗糙度(roughness)實質上與字元線WL1或WL2的側壁116s1的粗糙度相同。在一些實施例中，孔隙調整組件128的側壁128s1可與字元線WL1或WL2的側壁116s1共平面。在一些實施例中，孔隙調整組件128可以與閘極介電層104-1或104-2相接觸。在一些實施例中，孔隙調整組件128可沿Z軸與通道層106-1或106-2的部分1061重疊。
在一些實施例中，孔隙調整組件128可沿Z軸與電容結構108的電極1081重疊。在一些實施例中，孔隙調整組件128可沿Z軸與電容結構108的絕緣層1082重疊。在一些實施例中，孔隙調整組件128可以不沿Z軸與電容結構108的電極1083重疊。在其他實施例中，孔隙調整組件128可沿Z軸與電容結構108的電極1083重疊。
在一些實施例中，孔隙調整組件128可包括介電材料，例如氧化矽(SiO x)、氮化矽(Si xN y)、氮氧化矽(SiON)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)。在一些實施例中，孔隙調整組件128可以包括金屬氧化物，例如氧化鎢、氧化鋯、氧化銅、氧化鋁等。在一些實施例中，孔隙調整組件128可以包括感光材料，例如光阻劑層。光阻劑層可包括負性光阻(或負光阻)。在一些實施例中，孔隙調整組件128可為複合結構，例如，孔隙調整組件128可以包括被共形地形成在其上的氧化物覆蓋的光阻劑層。在一些實施例中，孔隙調整組件128可以包括含碳材料(carbon-containing material)。
在一些實施例中，孔隙調整組件128可用於減小容納閘極介電層104-1或104-2以及通道層106-1或106-2的孔隙。進一步地，孔隙調整組件128可以作為在濕式蝕刻或乾式蝕刻製程中圖案化字元線WL1、WL2時的遮罩。結果，當高外部電壓施加到字元線WL1或WL2時，可以防止短路，從而提高半導體元件結構100b的性能。
圖3為剖面圖，例示本揭露一些實施例的半導體元件結構100c。圖3的半導體元件結構100c可類似於圖1B所示的半導體元件結構100a，其不同處在於，半導體元件結構100c可以包括一接觸插塞132。
在一些實施例中，接觸插塞132可以嵌入基底102中。在一些實施例中，接觸插塞132可以設置在電容結構108'和通道層106-1或106-2的部分1062之間。接觸插頭132可以包括導電材料，例如鎢、銅、鋁、鉭、或其他合適的材料。在一些實施例中，接觸插塞132可用於電連接電容結構108'和位元線BL1或BL2。在一些實施例中，接觸插塞132可用於電連接電容結構108'和字元線WL1或WL2。
在一些實施例中，電容結構108'的絕緣層1082'可以不沿Z軸與接觸插塞132重疊。在一些實施例中，電容結構108'的電極1083'可以不沿Z軸與接觸塞132重疊。接觸塞132可用於控制或調整電容結構108'的電極1081'、絕緣層1082'和/或電極1083'的尺寸，並優化半導體元件結構100c的性能。
圖4為流程圖，例示本揭露一些實施例的半導體元件結構的製備方法200。
製備方法200起始於提供一基底的操作202。形成一第一介電層在基底上。形成一金屬化層在基底上。金屬化層可以形成在第一介電層上。金屬化層可通過第一介電層與基底分離。形成一第二介電層在金屬化層上。形成一電容結構在基底中。一通道層的一第一部分可以形成在基底中。通道層的第一部分可以形成在電容結構和第一介電層之間。
繼續進行製備方法200的操作204，其中金屬化層被圖案化。可以執行蝕刻製程以蝕刻第一介電層、金屬化層和第二介電層的一部分。結果，可以形成多個字元線。此外，可以在字元線之間形成一開口。
繼續進行操作206，其中一第三介電層可形成在開口內。
繼續進行製備方法200的操作208，其中一經圖形化的遮罩結構可以形成在第三介電層上。經圖形化的遮罩結構可暴露出第三介電層。經圖形化的遮罩結構可通過自對準雙圖案化(self-aligned double patterning，SADP)製程形成。經圖形化的遮罩結構可包括多層，例如，經圖形化的遮罩結構可以包括遮罩層和遮罩層上的抗反射塗層(anti-reflection coating，ARC)。經圖形化的遮罩結構可以定義一第一凹陷，其具有一第一孔隙。第一凹陷可以暴露第二介電層。
繼續進行製備方法200的操作210，其中一孔隙調整組件可以共形地形成在經圖形化的遮罩結構上。孔隙調整組件可覆蓋經圖形化的遮罩結構的頂面與側面。孔隙調整組件可覆蓋字元線。孔隙調整組件可定義一第二凹陷，其具有小於第一孔隙的一第二孔隙。
繼續進行製備方法200的操作212，可以執行蝕刻製程以去除第二介電層、字元線和第一介電層的一部分。第二電介層、字元線和第二凹陷下方的第一電介層的部分可以被去除。在一些實施例中，經圖形化的遮罩結構和孔隙調整組件可以在進行蝕刻製程之後去除。在其他實施例中，孔隙調整組件可在進行蝕刻製程後保留。可以形成一溝渠以暴露通道層的第一部分。可以通過控制孔隙調整組件的厚度來確定溝渠的孔隙。
繼續進行製備方法200的操作214，其中可以在溝渠內形成一閘極介電層和通道層的一第二部分。通道層的第一部分和第二部分的寬度或直徑可以彼此間不同。
繼續進行製備方法200的操作216，其中可以在通道層上形成一位元線。結果，可以產生一半導體元件結構。
製備方法200僅僅是一個示例，並不旨在將本揭露限制在請求項中明確記載的內容之外。可以在製備方法200的每個操作之前、期間或之後提供附加操作，並且對於該製備方法的附加實施例，可以替換、消除或移動所描述的一些操作。在一些實施例中，製備方法200可以包括圖4中未描繪的進一步的操作。在一些實施例中，製備方法200可以包括圖4中描繪的一個或多個操作。
圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、及圖12A例示本揭露一些實施例的半導體元件結構的製備方法的一個或多個階段。圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、及圖12B分別為沿圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、及圖12A中A-A'線的剖面圖。應當注意，為了簡潔起見，一些元件僅於剖面圖示出，而未示出於俯視圖中。
如圖5A和圖5B，提供一基底102。在一些實施例中，一電容結構108可以形成在基底102內。在一些實施例中，一通道層的一部分1061可以形成在基底102內。在一些實施例中，通道層的部分1061可以形成在電容結構108上。在一些實施例中，一介電層110可以形成在基底102上。在一些實施例中，一金屬化層116可以形成在介電層110上。在一些實施例中，一介電層114可以形成在金屬化層116上。介電層110和介電層114可以通過化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、或其他合適的製程形成。金屬化層116可以通過濺射、PVD、或其他合適的製程形成。電容結構108可以包括一電極1081、一電極1083以及電極1081和1083之間的一絕緣層。在一些實施例中，可以形成一隔離特徵130。可以執行圖案化製程來定義隔離特徵的開口。電容結構108可以形成在由隔離特徵130定義的開口內。通道層的部分1061可以形成在電容結構108上和由隔離特徵130定義的開口內。
如圖6A和圖6B所示，可以執行圖案化製程以去除介電層110、介電層112和金屬化層116的一部分。結果，形成字元線WL1、WL2。可形成多個開口116r1以暴露基底102的上表面。圖案化製程可以包括微影製程、蝕刻製程和其他合適的製程。微影製程可以包括光阻劑塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光阻劑、漂洗和乾燥(例如，硬烘烤)。蝕刻製程可以包括例如乾式蝕刻製程或濕式蝕刻製程。
如圖7A和圖7B所示，可以形成一介電層112以填充開口116r1。介電層112可與字元線WL1或WL2的側壁116s2相接觸。介電層112可通過CVD、ALD、PVD、LPCVD、或其他合適的製程形成。
如圖8A和圖8B所示，可以在介電層112上形成一經圖形化的遮罩結構120。在一些實施例中，經圖形化的遮罩結構120可覆蓋部分字元線WL1、WL2。
經圖形化的遮罩結構120可定義暴露介電層114的一凹陷120r。經圖形化的遮罩結構120可定義出暴露出字元線WL1、WL2的凹陷120r。凹陷120r可以用來限定隨後形成的閘極介電層和通道層的位置。部分的字元線WL1或WL2可暴露於經圖形化的遮罩結構120。通道層的部分1061可沿Z軸從經圖形化的遮罩結構120暴露。凹陷120r可具有孔隙L1。
在一些實施例中，經圖形化的遮罩結構120可以包括遮罩層122和遮罩層122上方的ARC層124。遮罩層122可以包括例如碳、摻雜碳(doped carbon)、聚合物、或其他合適的材料。在一些實施例中，經圖形化的遮罩結構120可以通過SADP製程形成。在一些實施例中，SADP製程可以包括形成沿X軸延伸的一第一圖案化光阻劑層。在第一圖案化光阻劑層的兩側壁形成一第一間隙壁(first spacer)，然後去除第一光阻劑層。接著，可於第一間隙壁上形成一第二圖案化光阻劑層並沿Y軸延伸。可於第二圖案化光阻層的兩側壁形成一第二間隙壁，並移除第二圖案化光阻層。第一間隙壁可與第二間隙壁在一相交區域(intersecting region)相交。一第三光阻劑層可形成於相交區域。可以在第三光阻劑層的側壁上形成一第三間隙壁，去除第三光阻劑層以形成對應於凹陷120r的位置的開口。
如圖9A和圖9B所示，可在經圖形化的遮罩結構120上形成一孔隙調整組件126。孔隙調整組件126可覆蓋經圖形化的遮罩結構120的頂面及側面。在一些實施例中，孔隙調整組件126例如可以通過原子層沉積製程形成。介電層114的頂面可被孔隙調整組件126所覆蓋。孔隙調整件126可定義一凹陷126r。凹陷126r可具有一孔隙L2。在一些實施例中，孔隙L1大於孔隙L2。
如圖10A和圖10B所示，可以執行一蝕刻製程302。可以去除介電層114、字元線WL1、WL2以及介電層110的部分。此外，經圖形化的遮罩結構120與孔隙調整組件126可在進行蝕刻製程302後移除。可以形成一溝渠116r2以暴露通道層的部分1061。在一些實施例中，溝渠116r2的孔隙L3可以通過控制孔隙調整組件126的厚度來確定。在一些實施例中，蝕刻製程302可以包括例如乾式蝕刻製程。在一些實施例中，蝕刻製程302可以包括例如各向異性蝕刻製程。
如圖11A和圖11B所示，可以在溝渠116r2內形成閘極介電層104-1、104-2以及通道層的一部分1062。結果，可以形成通道層106-1、106-2。閘極介電層104-1、104-2及部分1062可以通過CVD、ALD、PVD、LPCVD、或其他合適的製程形成。
如圖12A和圖12B所示，可以在介電層112上形成位元線BL1、BL2，從而形成半導體元件結構100a。位元線BL1、BL2可以通過濺射、PVD、或其他合適的製程形成。
與對比的半導體元件結構相比，對比的半導體元件結構的閘極介電層和/或通道層形成在字元線內，且未包括孔隙調整組件；在某些情況下，當微影製程存在較大的重疊誤差(overlay error)時，字元線的邊界可能會被去除，導致沉積的通道層超出字元線的邊界；結果，當外部電壓施加到字元線時，位元線可能不響應字元線的電訊號。在本實施例中，利用孔隙調整組件來縮小經圖形化的遮罩結構的凹陷的孔隙，經圖形化的遮罩結構可以幫助減小通道層的尺寸；結果，當高外部電壓施加到字元線WL1或WL2時，可以防止短路(electrical short)，從而提高半導體元件結構100a的性能。
本揭露的一方面提供一種半導體元件結構，該半導體元件結構包括一基底、一字元線、一通道層及一位元線。該字元線設置於該基底上。該通道層被字元線所圍繞。該位元線設置於該通道層上。該通道層具有在該基底中的一第一部分和在該基底上方的一第二部分。該第一部分的一第一寬度沿一第一方向上大於該第二部分的一第二寬度。
本揭露的另一方面提供另一種半導體元件結構，該半導體元件結構包括一基底、一字元線、一位元線、一通道層及一孔隙調整組件。該字元線設置於該基底上。該位元線設置在該字元線上並與該字元線物理上間隔開。該通道層延伸在該基底和該位元線之間。該孔隙調整組件設置於該字元線與該位元線之間。該孔隙調整組件具有與該字元線的側壁實質上共平面的一側壁。
本揭露的另一方面提供一種半導體元件結構的製備方法，該製備方法包括：提供一基底；形成一通道層的一第一部分在該基底中；形成一字元線在該基底的上方；形成一經圖形化的遮罩結構，其暴露出該字元線，其中該經圖形化的遮罩結構定義出具有一第一孔隙的一第一凹陷，其中該第一凹陷垂直地對準該通道層的該第一部分；形成一孔隙調整組件，其覆蓋該經圖形化的遮罩結構，其中該孔隙調整組件定義一第二凹陷，該第二凹陷具有小於該第一孔隙的一第二孔隙；進行一蝕刻製程，以形成由該字元線定義的一溝渠；及形成該通道層的一第二部分在該溝渠內。
本揭露的實施例提供一種半導體元件結構，其通道層與字元線物理上間隔開。可以利用孔隙調整組件來輔助防止通道層和字元線之間的短路，同時可以減小通道層的尺寸。結果，半導體元件結構的性能將得以提高。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100a:半導體元件結構 100b:半導體元件結構 100c:半導體元件結構 102:基底 102s1:頂面 104-1:閘極介電層 104-2:閘極介電層 104s1:側壁 106-1:通道層 106-2:通道層 1061:部分 1061s1:表面 1061s2:底面 1062:部分 108:電容結構 108':電容結構 1081:電極 1081s1:側壁 1081':電極 1082:絕緣層 1082':絕緣層 1083:電極 1083':電極 110:介電層 112:介電層 114:介電層 116:金屬化層 116r1:開口 116r2:溝渠 116s1:側壁 116s2:側壁 120:經圖形化的遮罩結構 120r:凹陷 122:遮罩層 124:ARC層 126:孔隙調整組件 126r:凹陷 128:孔隙調整組件 128s1:側壁 130:隔離特徵 132:接觸插塞 200:製備方法 202:操作 204:操作 206:操作 208:操作 210:操作 212:操作 214:操作 216:操作 302:蝕刻製程 BL1:位元線 BL2:位元線 L1:孔隙 L2:孔隙 L3:孔隙 W1:寬度 W2:寬度 WL1:字元線 WL2:字元線
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1A為俯視圖，例示本揭露一些實施例的半導體元件結構的佈局。 圖1B為沿圖1A中A-A'線的剖面圖，例示本揭露一些實施例的半導體元件結構。 圖2為剖面圖，例示本揭露一些實施例的半導體元件結構。 圖3為剖面圖，例示本揭露一些實施例的半導體元件結構。 圖4為流程圖，例示本揭露一些實施例的半導體元件結構的製備方法。 圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、及圖12A例示本揭露一些實施例的半導體元件結構的製備方法的一個或多個階段。 圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、及圖12B分別為沿圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、及圖12A中A-A'線的剖面圖。
100b:半導體元件結構
102:基底
102s1:頂面
104-1:閘極介電層
104-2:閘極介電層
104s1:側壁
106-1:通道層
106-2:通道層
1061:部分
1061s1:表面
1061s2:底面
1062:部分
108:電容結構
1081:電極
1081s1:側壁
1082:絕緣層
1083:電極
110:介電層
112:介電層
116s1:側壁
128:孔隙調整組件
128s1:側壁
130:隔離特徵
BL1:位元線
W1:寬度
W2:寬度
WL1:字元線
WL2:字元線

Claims (15)

  1. 一種半導體元件結構，包括：一基底；一字元線，其設置於該基底上；一通道層，其被該字元線圍繞；一位元線，其設置於該通道層上；以及一電容結構，其內嵌於該基底中，其中該電容結構通過該通道層電性連接至該位元線；其中該通道層具有一第一部分，其設置於該基底中，及一第二部分，其設置於該基底的上方；於沿一第一方向上，該第一部分的一第一寬度大於該第二部分的一第二寬度；其中該電容結構包括一第一電極、一第二電極以及介於該第一電極與該第二電極之間的一絕緣層，該第二電極圍繞該第一電極。
  2. 如請求項1所述的半導體元件結構，其中該第一電極的側面與該通道層的該第一部分的側面共平面。
  3. 如請求項1所述的半導體元件結構，還包括：一閘極介電層，其設置於該通道層與該字元線之間，其中該閘極介電層沿一第二方向上與該通道層的該第一部分重疊，該第二方向垂直於該第一方向。
  4. 如請求項3所述的半導體元件結構，其中該閘極介電層沿該第二方向 上與該電容結構的該第一電極重疊。
  5. 如請求項3所述的半導體元件結構，其中該閘極介電層沿該第二方向上不與該電容結構的該第二電極重疊。
  6. 如請求項3所述的半導體元件結構，其中該閘極介電層沿該第二方向上不與該電容結構的該絕緣層重疊。
  7. 如請求項1所述的半導體元件結構，其中該電容結構的該絕緣層與該通道層的該第一部分的側面相接觸。
  8. 如請求項1所述的半導體元件結構，其中該電容結構的該第二電極沿該第一方向上與該通道層的該第一部分重疊。
  9. 如請求項1所述的半導體元件結構，還包括：一孔隙調整組件，其設置於該字元線與該位元線之間。
  10. 如請求項11所述的半導體元件結構，其中該孔隙調整組件具有與該字元線的側壁共平面的側壁。
  11. 如請求項10所述的半導體元件結構，其中該孔隙調整組件的側壁的粗糙度與該字元線的側壁的粗糙度相同。
  12. 一種半導體元件結構，包括： 一基底；一字元線，其設置於該基底上；一位元線，其設置在該字元線上並與該字元線物理上間隔開；一通道層，其延伸於該基底與該位元線之間；一孔隙調整組件，其設置於該字元線與該位元線之間，其中該孔隙調整組件具有與該字元線的側壁共平面的一側壁；以及一電容結構，其內嵌於該基底中，其中該電容結構通過該通道層電性連接至該位元線；其中該電容結構包括一第一電極、一第二電極以及介於該第一電極與該第二電極之間的一絕緣層，該第二電極圍繞該第一電極。
  13. 如請求項12所述的半導體元件結構，其中該孔隙調整組件的側壁的粗糙度與該字元線的側壁的粗糙度相同。
  14. 如請求項12所述的半導體元件結構，還包括：一閘極介電層，其設置於該通道層與該字元線之間，該閘極介電層被該孔隙調整組件所圍繞。
  15. 一種半導體元件結構的製備方法，包括：提供一基底；形成一通道層的一第一部分在該基底中；形成一字元線在該基底的上方；形成一經圖形化的遮罩結構，其暴露出該字元線，其中該經圖形化的遮罩結構定義出具有一第一孔隙的一第一凹陷，其中該第一凹 陷垂直地對準該通道層的該第一部分；形成一孔隙調整組件，其覆蓋該經圖形化的遮罩結構，其中該孔隙調整組件定義一第二凹陷，該第二凹陷具有小於該第一孔隙的一第二孔隙；進行一蝕刻製程，以形成由該字元線定義的一溝渠；及形成該通道層的一第二部分在該溝渠內。
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