TWI864689B - 半導體裝置及其製造方法 - Google Patents

Abstract

半導體裝置的製造方法包含沉積第一介電層在第一元件晶粒的第一基材上；蝕刻第一介電層，以形成溝槽；沉積金屬材料在溝槽中及在第一介電層的頂表面上；以及進行化學機械研磨製程，以自第一介電層的頂表面上移除金屬材料之一部分，其中在溝槽內的金屬材料之剩餘部分形成第一金屬墊。在進行化學機械研磨製程之後，方法選擇性蝕刻第一金屬墊，以形成凹槽在第一金屬墊的邊緣部分；沉積第二介電層在第二元件晶粒的第二基材上；形成第二金屬墊在第二介電層中；以及接合第二元件晶粒至第一元件晶粒。

Description

半導體裝置及其製造方法

本揭露是關於一種半導體裝置及其製造方法，特別是關於一種具有接合結構的半導體裝置及其製造方法。

半導體積體電路(Integrated Circuit，IC)產業已經歷指數成長。IC材料和設計的技術進步已生產出許多世代的IC，且每一世代都比前一代具有較小和更複雜的電路。在IC進化的過程中，功能密度(即每個晶片面積中內連接裝置的數目)普遍隨著幾何尺寸[即利用一次製程所能創造最小的組件(或線)]的減小而增加。尺度縮小製程一般提供增加生產效率和減少相關成本的效益。此尺度縮小亦增加製作和製造IC的複雜度。

舉例而言，積體電路的封裝逐漸變得複雜，由於須將更多的元件晶粒包裝在相同封裝內，以得到更多功能。已發展的系統整合單晶片(System-on-integrated-chip，SoIC)包含複數個元件晶粒(例如處理器及記憶體立方體)在相同封裝內。系統 整合單晶片可包含利用不同技術形成及具有不同功能的元件晶粒接合至相同的元件晶粒，藉以形成系統。這可降低製造成本並改善裝置效能。為了將元件晶粒接合在一起，在升高溫度下將兩個金屬墊彼此壓合，且金屬墊的相互擴散使得金屬墊接合。熱膨脹係數(coefficients-of-thermal-expansion，CTE)在金屬墊及周圍介電層之間不匹配會弱化接合強度。因此，亟需進一步發展接合結構，以解決提升電路效能及依賴性的關注。

本揭露之一態樣係提供一種半導體裝置的製造方法。方法包含沉積第一介電層在第一元件晶粒的第一基材上；蝕刻第一介電層，以形成溝槽；沉積金屬材料在溝槽中及在第一介電層的頂表面上；進行化學機械研磨製程，以自第一介電層的頂表面上移除金屬材料之一部分，其中在溝槽內的金屬材料之剩餘部分形成第一金屬墊；在進行化學機械研磨製程之後，選擇性蝕刻第一金屬墊，以形成凹槽在第一金屬墊的邊緣部分；沉積第二介電層在第二元件晶粒的第二基材上；形成第二金屬墊在第二介電層中；以及接合第二元件晶粒至第一元件晶粒，其中第二介電層接合至第一介電層，且第二金屬墊接合至第一金屬墊。

本揭露之另一態樣係提供一種半導體裝置的製造方法。方法包含形成第一元件結構、形成第二元件結構以 及接合第二元件結構至第一元件結構。形成第一元件結構包含沉積第一介電層、形成第一金屬墊在第一介電層中以及選擇性蝕刻第一金屬墊之邊緣部分，以形成第一凹槽。形成第二元件結構包含沉積第二介電層、形成第二金屬墊在第二介電層中以及選擇性蝕刻第二金屬墊之邊緣部分，以形成第二凹槽。第二金屬墊接合至第一金屬墊，且第二介電層接合至第一介電層。

本揭露之再一態樣係提供一種半導體裝置。半導體裝置包含第一元件結構及第二元件結構。第一元件結構包含第一介電層、在第一介電層中的第一金屬墊及在第一金屬墊之邊緣部分的第一孔隙。第二元件結構包含接觸第一介電層的第二介電層、在第二介電層中並接觸第一金屬墊的第二金屬墊及在第二金屬墊之邊緣部分的第二孔隙。

10:方法

12,14,16,18,20,22,24,26,28,30,32,34,36,38,40,42,44,46:操作

100:元件結構

102:基材

104:切割道區域

106:積體電路元件區域

108:層間介電層

110:接點插塞

112:內連接結構

114:絕緣層

118:通孔

120:金屬墊

122:覆蓋層

124:導電襯墊/探測墊

126:探測針

130:介電層

132:介電層/蝕刻中止層

134:介電層

136:溝槽

138:通孔開口

140:阻障層

142:金屬材料

146:接合墊孔

148,148a,148c:接合墊

148b:虛設接合墊

150:框架

152:黏著層

154:圖案化光阻層

158:表面處理製程

159:區域

160:凹槽/孔隙/孔隙環

161:孔隙

170:載體結構

172:黏著層

174:介電區域

200:元件結構

202:基材

204:切割道區域

206:積體電路元件區域

212:內連接結構

216:金屬線

218:通孔

220:金屬墊

228:貫穿孔/基材穿孔

234:介電層

240:阻障層

242:金屬材料

248,248a:接合墊

248b:虛設接合墊

250:框架

252:黏著層

254:圖案化光阻層

259:區域

260:凹槽

270:載體結構

272:黏著層

274:介電區域

276:介電質穿孔

278:區域

300:元件結構

302:鈍化層

304:通孔

306:金屬墊

308:鈍化層

310:後鈍化內連線

312:聚合物層

314:凸塊下金屬層

D1:深度

D2:寬度

△H1:高度差

根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。

[圖1]係繪示根據本揭露一些實施例之封裝的製造方法的流程圖。

[圖2]、[圖3]、[圖4]、[圖5]、[圖6]、[圖7]、[圖8]、[圖9]、[圖10]、[圖11]、[圖13]、[圖14]、[圖15]、[圖16]、[圖17]、[圖18]、[圖19]、[圖20]、[圖21]、 [圖22]及[圖23]係繪示根據本揭露之各種態樣在根據圖1之方法的製程過程中的封裝的剖面視圖。

[圖12A]、[圖12B]、[圖12C]及[圖12D]係繪示根據本揭露一些實施例之接合墊的剖面視圖。

[圖24A]、[圖24B]、[圖24C]、[圖24D]、[圖24E]、[圖24F]、[圖24G]、[圖24H]及[圖24I]係繪示根據本揭露一些實施例之金屬和金屬連接的剖面視圖。

[圖25A]及[圖25B]係繪示根據本揭露一些實施例之位於具有凹槽的接合墊上的矽穿孔的剖面視圖。

以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之組件和配置方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。

除此之外，本揭露在各種具體例中重覆元件符號及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。再者，本揭露中之一特徵連接至(connected to)及/或耦接至(coupled to)另一特徵係可包含特徵形成為直接接觸的實施例，亦可包含有額外的特徵形成為插入在特徵中的實 施例，而使特徵非直接接觸。除此之外，空間相對性用語，例如「低於(lower)」、「高於(upper)」、「水平(horizontal)」、「垂直(vertical)」、「在…之上(above)」、「在…上方(over)」、「在…之下(below)」、「下方(beneath)」、「上(up)」、「下(down)」、「頂部(top)」、「底部(bottom)」等及其相關用語(例如「水平地(horizontally)」、「向下地(downwardly)」、「向上地(upwardly)」等)是為了易於描述本揭露中特徵和其他特徵的關係。空間相對性用語的目的為涵蓋包含特特徵的元件的不同方向。再者，當一數值或數值範圍係以「約(about)」、「近乎(approximately)」等用語說明時，除非另外指示，其用語係為了包含在所述之數值的正/負10%以內。舉例而言，用語「約5nm」包含的尺寸範圍為4.5nm至5.5nm。

本揭露提供系統整合單晶片(System-on-integrated-chip，SoIC)封裝及其製造方法的各種實施例。特別是提供一種具有應力緩衝區域(或應力釋放區域)的接合結構。以下討論一些實施例的一些變化。透過各種視圖及說明實施例，相似的元件符號係用來描述相似的元件。根據一些實施例說明形成系統整合單晶片封裝的中間階段。應理解的是，雖然系統整合單晶片封裝係用做例示來解釋本揭露之實施例的概念，本揭露的實施例已可應用於金屬墊與通孔彼此接合的其他接合方法及結構。

圖1所繪示的是包含形成半導體裝置的半導體製作的方法10。方法10僅為一具體例，且無意限制本揭露超過申請專利範圍明確描述者。在方法的其他實施例中，額外的操作可在方法10之前、期間及之後提供，且所述的一些操作可被取代、減少或移動。方法10係在以下配合圖2至圖25B來說明，其係根據本揭露一些實施例表示方法10之各階段的半導體裝置的剖面視圖。

方法10在操作12(圖1)中提供(或係提供為)單一基材102，例如圖2所示。在圖2至圖13中，多個元件結構100係形成在單一基材102上，然後被切割為形成單獨的元件結構100(參照圖13)。舉例而言，元件結構100可為特殊應用積體電路(application-specific integrated circuit，ASIC)晶片、類比晶片、感測器晶片、無線射頻晶片、穩壓晶片或記憶體晶片。圖2至圖11中標示「100」的區域表示圖13所示之元件結構100所形成的區域，且標示「104」的區域表示在相鄰元件結構100之間的切割道區域104。

基材102可為半導體基材，例如主體半導體、絕緣層上半導體(semiconductor-on-insulator，SOI)基材、半導體晶圓等，其可被摻雜(例如以p型或n型摻質)或未摻雜。一般而言，SOI基材包含形成在絕緣層上的一層半導體材料。舉例而言，絕緣層可為埋入氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層係提供在基材上，基材典型地為矽基材或玻璃基材。也可使用其他基材，例 如多層基材或梯度基材。在一些實施例中，基材的半導體材料可包含矽、鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或磷砷化鎵銦(GaInAsP)的合金半導體，或前述之組合。

在一些實施例中，基材102及形成於其上的特徵係用來形成元件晶粒、積體電路晶粒等。在繪示的實施例中，積體電路元件區域106係形成在基材102的頂表面上。例示積體電路元件可包含互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、鰭式場效電晶體(fin field-effect transistor，FinFET)、電阻器、電容器、二極體等或前述之組合。積體電路元件的細節不在此說明。在另一些實施例中，基材102係用來形成中介層結構。在此實施例中，沒有例如電晶體的主動元件形成在基材102上。例如電容器、電阻器、電感器等的被動元件可形成在基材102中。基材102亦可為介電基材，在一些實施例中，此基材102為中介層結構的一部分。在一些實施例中，可形成延伸穿過基材102的貫穿孔(圖未繪示)，以內連接在基材102之相對側上的元件。

方法10在操作14(圖1)中形成層間介電(inter-layer dielectric，ILD)層108在基材102上，並形成內連接結構112在層間介電層108上，如圖3所示。 層間介電層108填充在積體電路元件區域106中的電晶體(圖未繪示)之閘極堆疊之間的空間。在一些實施例中，層間介電層108係由磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate Glass，BSG)、硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、氟摻雜矽玻璃(fluorine-doped silicate glass，FSG)、四乙氧基矽烷(Tetra Ethyl Ortho Silicate，TEOS)等所組成。層間介電層108可利用旋轉塗佈(spin-on coating)、流動式化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、化學氣相沉積(Chemical Vapor Depostion，CVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)等。

接點插塞110係形成在層間介電層108中，且係用以電性連接積體電路元件至上方的金屬線及通孔。在一些實施例中，接點插塞110係由選自於鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多層的導電材料所組成。接點插塞110的形成可包含形成接觸開口在層間介電層108內，填充導電材料至接觸開口中以及進行平坦化(例如化學機械研磨(chemical mechanical polish，CMP)製程)，以使接點插塞110之頂表面與層間介電層108之頂表面等高。

內連接結構112提供形成在基材102中的元件及 可例如為重分佈結構等之間的路由連接及電性連接。內連接結構112可包含複數個絕緣層114，其可為金屬間介電(inter-metal dielectric，IMD)層。每一個絕緣層114包含形成在金屬層中的導電特徵，例如金屬線116及通孔118。在另一些實施例中，金屬線可例如為重分佈層。導電特徵可藉由接點插塞110電性連接至基材102的主動元件及/或被動元件。

形成在最頂部絕緣層114內的內連接結構112的導電特徵在圖3中係單獨地標示為金屬墊120。金屬墊120可用來連接後續形成的導電特徵(例如導電襯墊、接合墊孔(bond pad vias，BPV)等)至內連接結構112。在一些實施例中，最頂部絕緣層114的導電特徵亦可包含金屬線或通孔，其未單獨地繪示於圖3中。

在一些實施例中，絕緣層114可由具有低於約3.0之k(介電係數)值的低k介電材料所形成。絕緣層114可由具有低於2.5之k值的極低k(extra-low-k，ELK)介電材料所形成。在一些實施例中，絕緣層114可由含氧及/或含碳的低k介電材料、氫倍半矽氧烷(Hydrogen SilsesQuioxane，HSQ)、甲基倍半矽氧烷(MethylSilsesQuioxane，MSQ)等或前述之組合所形成。在一些實施例中，一些或全部的絕緣層114係由非低k介電材料所形成，例如碳化矽(SiC)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)等。在一些實施例中，可由化矽、氮化矽等所組成的蝕刻中止層(圖未繪示)係形成在絕緣層 114之間。在一些實施例中，絕緣層114係由多孔材料(例如SiOCN、SiCN、碳氧化矽(SiOC)、碳氫氧化矽(SiOCH)等)所組成，且可藉由旋轉塗佈或沉積製程(例如電漿輔助化學氣相沉積、化學氣相沉積、物理氣相沉積等)來形成。在一些實施例中，內連接結構112可包一或多個其他種類的層，例如擴散阻障層(圖未繪示)。

在一些實施例中，內連接結構係利用單鑲嵌製程及/或雙鑲嵌製程、先鑽孔製程(via-first process)或先金屬化製程(metal-first process)來形成。在一實施例中，形成絕緣層114，且利用適合的光微影及蝕刻技術形成開口(圖未繪示)於其內。擴散阻障層(圖未繪示)可形成在開口內且可包含例如氮化鉭(TaN)、鉭(Ta)、氮化鈦(TiN)、鉭(Ti)、鈷鎢(CoW)等材料，且可利用例如化學氣相沉積、原子層沉積(atomic layer deposition，ALD)等沉積製程形成在開口內。導電材料可由銅、鋁、鎳、鎢、鈷、銀、其組合等形成在開口內，且可利用電化學電鍍製程、化學氣相沉積、原子層沉積、物理氣相沉積等或其組合來形成於開口內的擴散阻障層上。在導電材料形成之後，過量的導電材料可利用例如平坦化製程(例如化學機械研磨)來移除，藉以留下在各別的絕緣層114之開口內的導電特徵。然後，可重複製程，以形成額外的絕緣層114及於其內的導電特徵。在一些實施例中，最頂部絕緣層114及形成於其內的金屬墊120可形成為具有大於內連接結構112之其他絕緣層之厚度的厚度。在一些實施例中，一或多個 最頂部導電特徵為與基材102電性隔離的虛設金屬線或虛設金屬墊120。

方法10在操作16(圖1)中形成覆蓋層122在內連接結構112上，其中有一或多個開口形成在覆蓋層122內，如圖4所示。覆蓋層122可包含一或多層的一或多種材料。舉例而言，覆蓋層122可包含一或多層的氮化矽、氧化矽、氮氧化矽等或其組合。覆蓋層122可利用合適的製程來形成，例如化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、原子層沉積等或其組合。在一些實施例中，覆蓋層122可形成為具有大於最頂部絕緣層114之厚度的厚度。覆蓋層122內的開口可利用合適的光微影及蝕刻製程來形成。舉例而言，光阻可形成在覆蓋層122上並被圖案化，然後圖案化光阻用來做為蝕刻光罩。覆蓋層122可利用合適的濕式蝕刻製程及/或乾式蝕刻製程來蝕刻。開口係形成來暴露出用來電性連接的金屬墊120之部分。

方法10在操作18(圖1)中形成導電襯墊124在覆蓋層122上，如圖5所示。一或多個導電襯墊124可形成為延伸穿過覆蓋層122內的開口，以電性連接內連接結構112的一或多個金屬墊120。在一些實施例中，導電襯墊124可藉由先沉積導電材料(例如鋁)的毯覆層來形成。舉例而言，化學氣相沉積、物理氣相沉積等可用來沉積鋁層在覆蓋層122、開口及金屬墊120上。然後，光阻層(未分開繪示)係形成在鋁層上，且蝕刻鋁層以形成導電襯墊124。在另一些實施例中，導電襯墊124係藉由先形成晶 種層在覆蓋層122及開口上來形成。在一些實施例中，晶種層為包含一或多層的金屬層，其可由不同的材料所組成。晶種層可利用例如物理氣相沉積等來形成。形成並圖案化光阻在晶種層上，且導電材料係形成在光阻的開口內及在晶種層之暴露部分上。在一些實施例中，導電材料可利用鍍覆製程來形成，例如電鍍或無電電鍍製程等。導電材料可包含一或多種材料，例如銅、鈦、鎢、金、鈷等或前述之組合。然後，利用合適的灰化製程或剝離製程(例如利用氧氣電漿等)移除在未形成導電材料上的光阻及晶種層之部分。一旦光阻被移除，剩餘的晶種層之暴露部分可利用合適的蝕刻製程來移除，例如濕式製程製程或乾式蝕刻製程。晶種層及導電材料之剩餘部分形成導電襯墊124。在另一些實施例中，導電襯墊124可利用其他技術來形成，且其所有的技術係在本揭露的範圍內。在一些實施例中，導電襯墊124的導電材料可與金屬墊120的導電材料不同。舉例而言，導電襯墊124可為鋁，而金屬墊120可為銅，但可使用其他導電材料。

在一些實施例中，在進行額外的製程步驟之前，電性連接至內連接結構112的導電襯墊124可用做測試墊。舉例而言，導電襯墊124可被探測為晶圓接受測試(wafer-acceptance-test)、電路測試、良裸晶粒(Known Good Die，KGD)檢測等之部分。可進行探測以檢查基材102之主動元件或被動元件的功能性或在基材102或內連接結構112之中各別的電性連接。可藉由接觸 探測針126至導電襯墊124來進行探測。因此，導電襯墊124亦可稱為探測墊124。探測針126可為包含多個探測針126的探測上之一部分，舉例而言，探測針126可連接至測試設備。

方法10在操作20(圖1)中沉積介電層130、介電層132及介電層134在覆蓋層122上，如圖6所示。介電層130及介電層134可由氧化矽、氮氧化矽、碳氧化矽等所組成。介電層132係由不同於介電層130及介電層134之介電材料的介電材料所組成。舉例而言，介電層132亦稱為蝕刻中止層(etch stop layer，ESL)132。介電層130、介電層132及介電層134之每一者可利用例如化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、原子層沉積等沉積製程來形成。介電層130可形成為具有大於導電襯墊124之厚度的厚度，而使介電層130的材料橫向地包圍導電襯墊124，且使介電層130可被平坦化而不暴露出導電襯墊124。

方法10在操作22(圖1)中形成溝槽136及通孔開口138，如圖7所示。為了形成溝槽136及通孔開口138，可形成並圖案化光阻(圖未繪示)及/或硬光罩(圖未繪示)在介電層134上，以助於溝槽136及通孔開口138的形成。根據本揭露的一些實施例，進行異向性蝕刻以形成溝槽136，且蝕刻停止在蝕刻中止層132上。然後，可進行另一異向性蝕刻，以藉由蝕刻暴露出的蝕刻中止層132及下方的介電層130之部分來形成通孔開口138。在 一些實施例中，不形成蝕刻中止層132，且溝槽136及通孔開口138係形成在單一介電層中。可利用時間模式進行蝕刻，以使(用來形成溝槽136的)蝕刻停止在單一介電層之頂表面及底表面之間的中間高度。通孔開口138及溝槽136暴露出金屬墊120，以使後續形成的接合墊孔及接合墊透過金屬墊120電性連接至內連接結構112。須注意的是，為了增加接合墊分佈的一致性，虛設接合墊可形成在接合墊稀少的區域，以於後續接合製程中避免翹曲。舉例而言，當探測墊124係與相鄰的金屬墊120分開約10μm至約50μm的距離，且不進一步連接接合墊時，圍繞探測墊124的區域可代表接合墊稀少區域。虛設接合墊可形成在此區域內，以增加接合墊分布密度。在說明的實施例中，形成一些溝槽136在探測墊124之上，而不受到過量的蝕刻製程，以形成通孔開口138於其內，而暴露出探測墊124。虛設接合墊會於後續製程中形成在這些溝槽內。

方法10在操作24(圖1)中以導電材料填充溝槽136及通孔開口138，如圖8所示。阻障層140係共形地沉積。舉例而言，阻障層140可為襯層、擴散阻障層、黏著層等。阻障層140可包含一或多層，其包含鈦、氮化鈦、鉭、氮化鉭等或其組合。阻障層140可為沉積在溝槽136及通孔開口138之側壁及底表面上的毯覆層。舉例而言，阻障層140可利用原子層沉積、物理氣相沉積等來形成。接著，透過例如電化學電鍍(electro-chemical plating，ECP)沉積金屬材料142。金屬材料142填充溝槽136及 通孔開口138之剩餘部分。金屬材料142更包含在介電層134之頂表面上的一些部分。金屬材料142可包含銅或銅合金或可在後續退火製程中擴散的其他金屬材料，藉以形成金屬間直接接合。在一些實施例中，金屬材料142為銅，而探測墊124主要由鋁所組成。

方法10在操作26(圖1)中進行平坦化製程(例如化學機械研磨製程)以移除金屬材料142及阻障層140之多餘部分，直到暴露出介電層134，如圖9所示。阻障層140及金屬材料142的剩餘部分界定接合墊孔146、接合墊148a、虛設接合墊148b及接合墊148c(共同地做為接合墊148)。圖9繪示用來接合的金屬墊。應理解的是，金屬線亦可同時地形成為金屬墊。接合墊148包含用來接合元件晶粒的接合墊148a與虛設接合墊148b，以及用來座落貫穿孔的接合墊(或金屬墊)148c。接合墊148a及接合墊148c透過接合墊孔146電性耦合至內連接結構112。虛設接合墊148b與內連接結構112電性隔離。

方法10在操作28(圖1)中沿著切割道區域104進行分離製程，以分開相鄰的元件結構100，如圖10所示。在分離製程之前，基材102的後側係透過黏著層152連接至框架150。在一些實施例中，黏著層152包含黏晶薄膜(die attach film，DAF)(例如環氧樹脂、酚樹脂、丙烯酸橡膠、二氧化矽填料或前述之組合)並利用貼合技術來塗敷。舉例而言，框架150包含矽基材料(例如玻璃或氧化矽)或其他材料(例如氧化鋁、金屬、陶瓷、聚合物)、 前述材料的任意組合等。然而，可取代地使用任何其他合適的替代材料及製造方法。分離製程包含電漿切割製程、雷射切割製程、鋸切製程或前述之組合。在所述實施例中，分離製程為電漿切割製程，且(在連接至框架150之前或之後，)圖案化光阻層154係形成在元件結構100的前側上，並具有暴露出切割道區域104的開口。電漿切割在低於200℃的溫度，大於50W的射頻功率及小於3torr的壓力下的製程氣體可包含六氟丁二烯(C₄F₆)或氟基氣體。製程氣體異向性地蝕刻穿過切割道區域104。接著，圖案化光阻層154係以例如合適的灰化或剝離製程(例如利用氧氣電漿等)來移除。在一些實施例中，探測並確認為良裸晶粒(如於圖5中所述)的分離之元件結構100係用於後續的製程步驟中，以連接其他的元件結構200(參照圖14)。

方法10在操作30(圖1)中進行表面處理製程158，以形成包圍接合墊148而做為應力緩衝區域(或應力釋放區域)的凹槽，如圖11及圖12A至圖12D所示。在一些實施例中，表面處理製程158包含一系列的濕式清洗製程。為了促進實施，表面處理製程158包含第一濕式清洗製程及第二濕式清洗製程，其中第一濕式清洗製程係用以在前述操作期間移除圖案化光阻層154之殘留物及形成在接合墊148上的金屬氧化物，而第二濕式清洗製程係用以形成包圍接合墊148的凹槽。

第一濕式清洗製程可藉由利用清洗液來進行。例示 清洗溶液包含臭氧水(ozone in deionized water，O₃/DI)清洗液或SPM清洗液。SPM清洗液包含硫酸、過氧化氫溶液及純水的混合物。金屬氧化物及其他剩餘的殘留物係在第一濕式清洗製程中自元件結構100的前側被移除。

第二濕式清洗製程可為利用合適的蝕刻液的選擇性濕式蝕刻製程。第二濕式清洗製程利用與第一濕式清洗製程不同的蝕刻液。蝕刻液可為鹼性溶液或酸性溶液。例示的蝕刻液包含甲烷、二甲基亞碸、羥基胺及水。蝕刻液對接合金屬相對於接合介電層的選擇性為約30：1至約100：1，以使包圍接合金屬之介電層134的介電材料受到顯著的蝕刻損耗。蝕刻液可持續施用約10秒至約150秒。

在圖11中包含接合墊148及接合墊孔146的區域159係各別地繪示於圖12A及圖12B至圖12D中，以分別繪示區域159在受到表面處理製程之前及之後的剖面視圖。請參閱圖12A，接合墊148及接合墊孔146之每一者包含阻障層140之一部分及金屬材料142。金屬材料142包含邊緣部分及在邊緣部分之間的中間部分。阻障層140插入金屬材料142及介電層130、介電層132與介電層134的介電材料間。在參照圖9的操作26中的平坦化製程之後，介電層134、阻障層140及金屬材料142的頂表面實質為共平面(等高)。在如圖12A所繪示的實施例中，沒有凹槽(間隙)存在於接合墊148中，且介電材料 包圍接合墊148。在接合墊148中的金屬材料及包圍接合墊148的介電材料具有不同的熱膨脹係數(Coefficients-of-thermal-expansion，CTE)。舉例而言，接合墊148可包含銅，而介電層134可包含例如聚合的有機介電材料。銅的熱膨脹係數為約16.7ppm/℃，而聚合物介電層的熱膨脹係數為約22ppm/℃至約28ppm/℃。在具有接合墊之區域內的材料層之間的熱膨脹係數不匹配會在接合之後造成翹曲。

請參閱圖12B，在表面處理製程158期間的選擇性濕式蝕刻製程使金屬材料142之邊緣部分及阻障層140之頂部部分凹陷，而形成凹槽160。以俯視觀之，凹槽160為包圍接合墊148的凹槽環之一部分。換言之，凹槽160可形成靠近接合墊148之邊緣的環，且金屬材料142的一些側壁及阻障層140的一些側壁在凹槽160中暴露。凹槽160之深度D1的範圍為約50nm至約300nm，且寬度D2的範圍為約50nm至約300nm。在如圖12B所繪示的實施例中，阻障層140比金屬材料142受到更多的蝕刻損耗，且深度D1係在阻障層140及介電層134的暴露側壁之間的凹陷處量測。在表面處理製程158期間的選擇性濕式蝕刻製程亦會造成金屬材料142之中間部分的頂表面呈碟狀。在金屬材料142之中間部分的頂表面之最高點及最低點之間的高度差(碟狀深度)△H1可在約1nm至約50nm之間的範圍內。

圖12C係繪示另一實施例。金屬材料142之邊緣 部分係比阻障層140凹陷更多，而使阻障層140的凸塊形成在凹槽160的底部中，且深度D1係在阻障層140之側壁及金屬材料142之間的凹陷處量測。圖12D係繪示再另一實施例。阻障層140的頂表面保持為與介電層134之頂表面實質共平面(等高)，且介電層134的側壁不暴露在凹槽160中。深度D1係在阻障層140之側壁及金屬材料142之間的凹陷處量測。

在各種實施例中，凹槽160容許金屬材料在熱循環(例如預退火及退火)期間膨脹的一些空間。因此，接合結構所承受的應力可減少。在說明的實施例中，在形成凹槽160的選擇性蝕刻製程係在操作28的分離製程之後進行。在另一些實施例中，在形成凹槽160的選擇性蝕刻製程係可在操作28的分離製程之前進行，例如在操作26的平坦化製程之後，且在圖案化光阻層154的沉積及連接框架150之前。各別的濕式清洗製程可在操作28之後進行，以移除圖案化光阻層154的剩餘粒子及來自接合墊148的金屬氧化物。

方法10在操作32(圖1)中透過黏著層172利用例如取放(pick-and-place)製程連接元件結構100至載體結構170，如圖13所示。載體結構170可為矽基材(例如矽晶圓)、玻璃基材、有機基材(例如面板)等。黏著層172係實質相似於上述的黏著層152。在一些實施例中，介電區域174(或稱為「間隙填充介電」區域)係形成為包圍元件結構100。介電區域174可由一或多層氧化矽、磷 矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜磷矽玻璃(BPSG)、氟摻雜矽玻璃(FSG)、氮化矽等或前述之組合所形成。介電區域174的介電材料可利用例如化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積等或前述之組合的沉積製程來形成。

方法10在操作34(圖1)中形成透過黏著層252連接至框架250的元件結構200，其中元件結構200係透過暴露在圖案化光阻層254的開口中的切割道區域204所分離，如圖14所示。元件結構200及其製造方法實質上相同或相似於上述的元件結構100。舉例而言，元件結構200可為特殊應用積體電路(ASIC)晶片、類比晶片、感測器晶片、無線射頻晶片、穩壓晶片或記憶體晶片。元件結構200及元件結構100可為相同類型的晶粒或不同類型的晶粒。在一些實施例中，元件結構200為主動元件或被動元件。在繪示的實施例中，元件結構200比元件結構100的總面積小。元件結構100亦可稱為底層晶粒(base die)。在另一些實施例中，元件結構200的尺寸係大於元件結構100的尺寸，而元件結構200為底層晶粒。

相似於元件結構100，元件結構200包含基材202、積體電路元件區域206、包含內埋於絕緣層中的金屬線216及通孔218的內連接結構212以及金屬墊220。基材202、積體電路元件區域206、內連接結構212、金屬墊220、黏著層252、框架250及圖案化光阻層254的材料組成及形成方法係分別實質相似於上述的基材102、 積體電路元件區域106、內連接結構112、金屬墊120、黏著層152、框架150及圖案化光阻層154，故為了簡化不在此重複說明。在元件結構200的分離之後，圖案化光阻層254係接著利用例如合適的灰化或剝離製程(例如利用氧氣電漿等)來移除。

在繪示的實施例中，貫穿孔228係形成於基材202內。在一些實施例中，當基材202為含矽基材時，貫穿孔228亦可稱為矽穿孔。在一些實施例中，貫穿孔228延伸至基材202中，且在後側研磨製程之後，貫穿孔228會自基材202之後側中暴露。換言之，貫穿孔228可延伸在基材202的兩個相對表面之間。貫穿孔228亦可稱為基材穿孔(through-substrate-via，TSV)。在一些實施例中，基材穿孔228包含銅、銅合金、鋁、鋁合金或前述之組合。在一些實施例中，基材穿孔228更包含在導電通孔及基材202之間的擴散阻障層(圖未繪示)。擴散阻障層可包含Ta、TaN、Ti、TiN、CoW或前述之組合。

方法10在操作36(圖1)中翻轉元件結構200並透過黏著層272例如取放製程連接元件結構200之前側至載體結構270，如圖15所示。載體結構270可為矽基材(例如矽晶圓)、玻璃基材、有機基材(例如面板)等。黏著層272係實質相似於上述的黏著層152。介電區域274(或稱為「間隙填充介電」區域)係形成為包圍元件結構200。介電區域274可由一或多層氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜磷矽玻璃(BPSG)、氟摻雜矽玻璃 (FSG)、氮化矽等或前述之組合所形成。介電區域274的介電材料可利用例如化學氣相沉、電漿輔助化學氣相沉積、物理氣相沉積等或前述之組合的沉積製程來形成。

方法10在操作38(圖1)中進行後側研磨製程，以自後側薄化元件結構200，如圖16所示。後側研磨可藉由研磨輪進行粗磨步驟及細磨步驟。因此，基材202之約15μm至約30μm的厚度可被研磨掉。在後側研磨之後，基材穿孔228係被暴露。

方法10在操作40(圖1)中沉積介電層234在元件結構200上並形成接合墊248在介電層234中，如圖17所示。介電層234可為單層或包含複數個由不同材料所形成之次層的複合層。在一些實施例中，介電層234係由氧化矽、氮氧化矽、碳氧化矽等所形成，且係利用化學氣相沉、電漿輔助化學氣相沉積、物理氣相沉積、原子層沉積等來沉積。接著，形成暴露出基材穿孔228之後側的溝槽(圖未繪示)。在一些實施例中，進行異向性蝕刻以形成溝槽。溝槽係以導電材料所填充。阻障層240係共形地沉積。阻障層240可例為襯層、擴散阻障層、黏著層等。阻障層240可包含一或多層，其包含鈦、氮化鈦、鉭、氮化鉭等或其組合。阻障層240可為沉積在溝槽之側壁及底表面上並與基材穿孔228之後側接觸的毯覆層。舉例而言，阻障層240可利用原子層沉積、物理氣相沉積等來形成。接著，透過例如電化學電鍍來沉積金屬材料242。金屬材料242填充溝槽之剩餘部分。金屬材料242可包含銅或銅 合金或可在後續退火製程中擴散的其他金屬材料，藉以形成金屬間直接接合。在一些實施例中，元件結構200的金屬材料242及元件結構100的金屬材料142為相同的金屬材料，例如銅。可進行平坦化製程(例如化學機械研磨製程)，以移除金屬材料242及阻障層240的多餘部分，直到暴露出介電層234。阻障層240及金屬材料242的剩餘部分共同地界定接合墊248。接合墊248包含與基材穿孔228實體接觸的接合墊248a及電性浮接在介電層234中的虛設接合墊248b。在元件結構200中的虛設接合墊248b係與在元件結構100中的虛設接合墊148b接合，以增加接合結構的分布均勻性。

在操作40結束時，方法10可對元件結構200進行表面處理製程。表面處理可包含第一濕式清洗製程，其係相似於上述表面處理製程158的第一濕式清洗製程，以自元件結構200的後側移除殘留物及金屬氧化物。可選擇地，表面處理亦可包含在形成包圍接合墊248的凹槽環中的第二濕式清洗製程(或選擇性蝕刻製程)，其係相似於上述表面處理製程158的第二濕式清洗製程。在一些實施例中，在元件結構200中的接合墊248之邊緣部分的凹槽的形成可省略。取而代之地，在接合墊248之邊緣部分的凹槽可形成在元件結構200中，但在元件結構100中省略。換言之，根據一些實施例，元件結構100及元件結構200之一者或兩者都可具有包圍各別接合墊的凹槽。

方法10在操作42(圖1)中接合元件結構200至 元件結構100，如圖18所示。接合的元件結構100及元件結構200係共同地稱為元件結構300。元件結構200至元件結構100的結合可透過混合接合來達成。舉例而言，接合墊248係透過金屬間直接接合來接合至接合墊148。在一些實施例中，金屬間直接接合為銅與銅直接接合。特別地，接合墊248a係接合至各自的接合墊148a，以電性耦合內連接結構212及內連接結構112；虛設接合墊248b係接合至各自的虛設接合墊148b，以改善接合結構的均勻性。在圖18所述的實施例中，接合墊248的尺寸大於各自的接合墊148的尺寸。取而代之地，接合墊248的尺寸係相等於或小於各自的接合墊148的尺寸。再者，介電層234係透過介電質間接合來接合至介電層134，其中介電質間接合可為熔融接合，例如以產生的Si-O-Si鍵結。介電層234進一步地透過介電質間接合來接合至在間隙填充介電區域174中的介電材料。

為了達成混合接合，元件結構200係先藉由對著元件結構100輕微壓合元件結構200而被預接合至元件結構100。在預接合之後，進行退火，以造成在接合墊148及對應的上方接合墊內的金屬相互擴散。在一些實施例中，退火溫度可為約250℃至約550℃。在一些實施例中，退火時間可為約1.5小時至約8.0小時。透過混合接合，接合墊248係透過藉由金屬相互擴散造成的直接金屬接合而接合至對應的接合墊148。

圖18中包含接合墊248、接合墊148及接合墊 孔146的區域259係分別繪示於圖24A及圖24B至圖24I，以分別繪示凹槽160在預接合之後但在退火之前及退火之後的區域259的剖面視圖。應理解的是，為了簡化而繪示具有圖12B所繪示之輪廓的凹槽160，而繪示為如圖12C及圖12D的其他輪廓亦可同樣地應用。圖24A繪示退火之前的區域259。凹槽160為接合墊148的凹槽環之部分。在圖24A所繪示的實施例中，接合墊248不具有凹槽，且接合墊248的尺寸係大於接合墊148的尺寸，而使凹槽160被金屬材料所覆蓋。被覆蓋的凹槽160亦被稱為孔隙160或孔隙環160。在形成其間的孔隙161時，金屬材料142之中間部分的碟狀輪廓亦被金屬材料242所覆蓋。在所繪示的實施例中，阻障層140不接觸阻障層240。

圖24B係繪示一些實施例中在退火之後的區域259。由於接合墊148及接合墊248的相互擴散，金屬材料142連接金屬材料242。凹槽160的形成有利地減少在接合結構中產生的應力。舉例而言，金屬材料142及金屬材料242的熱膨脹係數係顯著地不同於介電層134及介電層234的熱膨脹係數，且凹槽160容許使金屬材料在熱循環期間(例如預退火及退火)膨脹的一些空間。因此，接合結構所承受的應力可減少。在退火之後，由於金屬材料的擴散，凹槽160及孔隙161的形狀及尺寸係與退火之前不同。舉例而言，孔隙161的尺寸可比退火之前更小，且凹槽160的尺寸可比退火之前更小。在退火之後，凹槽160 之深度D1的範圍為約50nm至約300nm，且寬度D2的範圍為約50nm至約300nm。深度D1及寬度D2的範圍並非不重要的。若其範圍低於50nm，凹槽160所提供的空間係不足以補償熱膨脹係數的不匹配。若其範圍大於300nm，凹槽中的材料不連續性在引入額外的翹曲中反而會變得重要。圖24C係相似於圖24B。差別在於孔隙161會在退火之後消失。圖24D係繪示凹槽260亦形成在接合墊248之邊緣部分中的實施例。由於較大尺寸的接合墊248，凹槽260可大於凹槽160。在如圖24D所繪示的實施例中，凹槽260及凹槽160不合併。凹槽260係被介電層134所覆蓋。碟形輪廓亦存在於金屬材料242的中心部分中。孔隙可併入孔隙161，以在接合結構的中心部分形成較大的孔隙。

圖24E係繪示具有相似尺寸的接合墊148及接合墊248，而使凹槽160及凹槽260連接的實施例。由於凹槽160可為第一凹槽環的部分，且凹槽260可為第二凹槽環的部分，第一凹槽環及第二凹槽環可彼此連接，以形成結合凹槽環。在接合結構之中心部分的孔隙亦合併，以形成較大的孔隙。圖24F係相似於圖24E。差別在於孔隙161可在退火之後消失。

圖24G、圖24H及圖24I係示根據一些實施例在退火之後的接合墊148及接合墊248的剖面視圖，其中接合墊248係與接合墊148錯位。在圖24G中，一些凹槽160仍被金屬材料242所覆蓋，而一些凹槽160係被介電 層234及阻障層240所覆蓋。孔隙161可存在於接合結構的中心部分內中。在圖24H中，由於相互擴散，被金屬材料242所覆蓋的一些凹槽160可被金屬材料242所填充並消失，而被介電層234所覆蓋的一些凹槽160可保留。孔隙161會因為相互擴散而消失。在圖24I中，由於在形成自接合墊248之邊緣延伸至接合墊248之中心部分的孔隙中的錯位，形成在接合墊248之邊緣部分的凹槽260可與孔隙161合併。

方法10在操作44(圖1)中形成連接至接合墊148c的介電質穿孔(through dielectric via，TDV)276，如圖19所示。介電質穿孔276的形成可包含在蝕刻製程或研磨製程中，自元件結構200移除黏著層272及載體結構270，以暴露出間隙填充介電區域274，進行蝕刻製程以形成暴露出接合墊148c的貫穿孔洞，以及以導電材料填充貫穿孔洞。貫穿孔洞延伸穿過間隙填充介電區域274及介電層234。介電質穿孔276可包含例如鎢、鋁、銅等金屬材料。導電阻障層(例如鈦、氮化鈦、鉭、氮化鉭等)亦可形成在金屬材料下方。例如化學機械研磨的平坦化係進行以移除鍍覆之金屬材料的多餘部分，且金屬材料的剩餘部分形成介電質穿孔276。

在圖19中包含介電質穿孔276、接合墊148c及接合墊孔146的區域278係繪示於圖25A中。介電質穿孔276接觸金屬材料142之中心部分，並填充基於碟形輪廓的凹面空間。換言之，介電質穿孔276之底表面可具有 凹形輪廓。凹槽160係被介電層234所覆蓋。圖25B係相似於圖25A。差別在於錯位造成一些凹槽160被介電質穿孔276的金屬材料所填充而消失。一些凹槽160保持為被介電層234所覆蓋。

方法10在操作46(圖1)中形成鈍化層、金屬墊及上方的介電層，如圖20所示。鈍化層302(有時稱為鈍化-1)係形成在金屬墊220上，且通孔304係形成在鈍化層302中，以透過金屬墊220電性連接至內連接結構212。金屬墊306係形成在鈍化層302上，並透過通孔304電性耦合至內連接結構212。金屬墊306可為鋁墊或鋁銅墊，且可使用其他的金屬材料。鈍化層308(有時稱為鈍化-2)係形成在鈍化層302上。鈍化層302及鈍化層308之每一者可為單層或複合層，且可由非孔洞材料所形成。在一些實施例中，鈍化層302及鈍化層308之一者或兩者為包含氧化矽層及在氧化矽層上之氮化矽層的複合層。鈍化層302及鈍化層308亦可由其他非孔洞介電材料所形成，例如未摻雜矽玻璃(un-doped silicate glass，USG)、氮氧化矽及/或相似物。接著，鈍化層308係被圖案化，而使鈍化層308之一些部分覆蓋金屬墊306之邊緣部分，且金屬墊306之一些部分係透過在鈍化層308內的開口而暴露。形成後鈍化內連線(Post-passivation interconnects，PPI)310，其係包含形成金屬晶種層及在金屬晶種層上的圖案化光罩層(圖未繪示)，且鍍覆後鈍化內連線310在圖案化光罩層中。接著，在蝕刻製程中移 除圖案化光罩層及與圖案化光罩層重疊的金屬晶種層之部分。然後，形成聚合物層312，其可由聚苯並噁唑(Poly(p-phenylene-benzobisoxazole)，PBO)、聚醯亞胺等所組成。接著，形成凸塊下金屬層(under-bump metallurgies，UBM)314，且凸塊下金屬層314連接後鈍化內連線310。在一些實施例中，凸塊下金屬層314包含阻障層(圖未繪示)及在阻障層上的晶種層(圖未繪示)。阻障層可為鈦層、氮化鈦層、鉭層、氮化鉭層或由鈦合金或鉭合金所形成的層。晶種層的材料可包含銅或銅合金。例如銀、金、鋁、鈀、鎳、鎳合金、鎢合金、鉻、鉻合金及前述之組合的其他金屬亦可包含於凸塊下金屬層314中。

圖21係繪示圖20的另一種實施例，其不同於接合墊148a及接合墊148c，虛設接合墊148b係不在邊緣部分中被凹陷而形成凹槽160。沉積光阻層在虛設接合墊148b上，以保護虛設接合墊148b免於受到上述的表面處理製程158。接著，光阻層係利用例如合適的灰化或剝離製程(例如利用氧氣電漿等)來移除。圖22係相似於圖21，不同於接合墊148a，接合墊148c及虛設接合墊148b係不在邊緣部分中被凹陷而形成凹槽160。沉積光阻層在接合墊148c及虛設接合墊148b上，以保護前述接合墊免於受到上述的表面處理製程158。接著，光阻層係利用例如合適的灰化或剝離製程(例如利用氧氣電漿等)來移除。

圖20至圖22係繪示面對背(face-to-back)結 構，其中元件結構100之前側面對元件結構200的後側。圖23係繪示另一種面對面結構的實施例，其中元件結構100之前側面對元件結構200的前側。特別地，在繪示的實施例中，基材穿孔228係在接合元件結構300的前側，並透過通孔304連接至金屬墊306，且接合墊248及各別的接合墊孔係形成在金屬墊220下，並連接至接合墊148。接合墊248具有與接合墊148相似的尺寸，且凹槽160及凹槽260合併成較大的凹槽，而在圖24B至圖24F中所繪示的其他實施例亦可同等地應用。

本揭露的實施例具有一些優勢特徵。藉由形成包圍接合墊的凹槽，減少接合結構中的應力，特別是在熱循環中。因此，可改善接合結構的可靠性。

在一例示態樣中，本揭露指出一種方法。方法包含沉積第一介電層在第一元件晶粒的第一基材上；蝕刻第一介電層，以形成溝槽；沉積金屬材料在溝槽中及在第一介電層的頂表面上；進行化學機械研磨製程，以自第一介電層的頂表面上移除金屬材料之一部分，其中在溝槽內的金屬材料之剩餘部分形成第一金屬墊；在進行化學機械研磨製程之後，選擇性蝕刻第一金屬墊，以形成凹槽在第一金屬墊的邊緣部分；沉積第二介電層在第二元件晶粒的第二基材上；形成第二金屬墊在第二介電層中；以及接合第二元件晶粒至第一元件晶粒，其中第二介電層接合至第一介電層，且第二金屬墊接合至第一金屬墊。在一些實施例中，俯視觀之時，凹槽為凹槽環的部分，且凹槽環圍繞第一金 屬墊。在一些實施例中，選擇性蝕刻之步驟為濕式蝕刻製程。在一些實施例中，濕式蝕刻製程的蝕刻劑包含二甲基亞碸及羥基胺的混合物。在一些實施例中，選擇性蝕刻之步驟亦形成碟狀輪廓在第一金屬墊的中間部分。在一些實施例中，在接合之步驟後，形成孔隙在第一金屬墊的碟狀輪廓及第二金屬墊之間。在一些實施例中，第二金屬墊的尺寸大於第一金屬墊的尺寸，且在接合之步驟後，凹槽係被第二金屬墊覆蓋。在一些實施例中，凹槽之寬度為50nm至300nm，且凹槽之深度為50nm至300nm。在一些實施例中，方法更包含選擇性蝕刻第二金屬墊，以形成凹槽在第二金屬墊的邊緣部分。在一些實施例中，在接合之步驟後，在第一金屬墊之邊緣部分的凹槽與在第二金屬墊之邊緣部分的凹槽合併。

在另一例示態樣中，本揭露指出一種方法。方法包含形成第一元件結構、形成第二元件結構以及接合第二元件結構至第一元件結構。在一些實施例中，形成第一元件結構包含沉積第一介電層、形成第一金屬墊在第一介電層中以及選擇性蝕刻第一金屬墊之邊緣部分，以形成第一凹槽。在一些實施例中，形成第二元件結構包含沉積第二介電層、形成第二金屬墊在第二介電層中以及選擇性蝕刻第二金屬墊之邊緣部分，以形成第二凹槽。在一些實施例中，第二金屬墊接合至第一金屬墊，且第二介電層接合至第一介電層。在一些實施例中，第二金屬墊大於第一金屬墊，且第一凹槽與第二凹槽分開。在一些實施例中，在接合之 步驟後，第一凹槽與第二凹槽合併。在一些實施例中，在接合之步驟後，形成孔隙在第一金屬墊之頂表面與第二金屬墊之頂表面之間。在一些實施例中，第一金屬墊包含阻障層及金屬材料，金屬材料被阻障層包圍，且在選擇性蝕刻之步驟後，阻障層之頂表面與第一介電層之頂表面實質為共平面。在一些實施例中，形成第一元件結構之步驟更包含形成第一虛設金屬墊在第一介電層中，形成第二元件結構之步驟更包含形成第二虛設金屬墊在第二介電層中，且在接合之步驟後，第二虛設金屬墊以凹槽環接合至第一虛設金屬墊，以俯視觀之，凹槽環包圍接合的第一虛設金屬墊及第二虛設金屬墊。在一些實施例中，接合之步驟包含退火製程，以縮減第一凹槽及第二凹槽的尺寸。

在再一例示態樣中，本揭露指出一種半導體裝置。半導體裝置包含第一元件結構及第二元件結構。在一些實施例中，第一元件結構包含第一介電層、在第一介電層中的第一金屬墊及在第一金屬墊之邊緣部分的第一孔隙。在一些實施例中，第二元件結構包含接觸第一介電層的第二介電層、在第二介電層中並接觸第一金屬墊的第二金屬墊及在第二金屬墊之邊緣部分的第二孔隙。在一些實施例中，第一孔隙連接第二孔隙，而形成孔隙環，其中孔隙環包圍第一金屬墊及第二金屬墊。在一些實施例中，第二金屬墊大於第一金屬墊，且第二孔隙大於第一孔隙。

以上概述許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本技術領域具有通常知識 者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優點。本技術領域具有通常知識者也應了解與此均等的架構並沒有偏離本揭露的精神和範圍，且在不偏離本揭露的精神和範圍下可做出各種變化、替代和改動。

10:方法

12,14,16,18,20,22,24,26,28,30,32,34,36,38,40,42,44,46:操作

Claims (10)

1. 一種半導體裝置的製造方法，包含：沉積一第一介電層在一第一元件晶粒的一第一基材上；蝕刻該第一介電層，以形成一溝槽；沉積一阻障層及一金屬材料在該溝槽中及在該第一介電層的一頂表面上，其中該金屬材料被該阻障層包圍；進行一化學機械研磨製程，以自該第一介電層的該頂表面上移除該阻障層之一部分及該金屬材料之一部分，其中在該溝槽內的該阻障層之一剩餘部分及該金屬材料之一剩餘部分形成一第一金屬墊；在進行該化學機械研磨製程之後，選擇性蝕刻該第一金屬墊的該金屬材料之一邊緣部分及該阻障層之一頂部部分，以形成複數個凹槽在該第一金屬墊的該金屬材料的該邊緣部分且在該第一金屬墊的該阻障層的一頂面正上方；沉積一第二介電層在一第二元件晶粒的一第二基材上；形成一第二金屬墊在該第二介電層中；以及接合該第二元件晶粒至該第一元件晶粒，其中該第二介電層接合至該第一介電層，且該第二金屬墊接合至該第一金屬墊。
2. 如請求項1所述之半導體裝置的製造方法，其中俯視觀之時，該些凹槽為一凹槽環的複數個部分，且該凹槽環圍繞該第一金屬墊。
3. 如請求項1所述之半導體裝置的製造方法，其中該選擇性蝕刻之步驟亦形成一碟狀輪廓在該第一金屬墊的一中間部分。
4. 如請求項3所述之半導體裝置的製造方法，其中在該接合之步驟後，形成一孔隙在該第一金屬墊的該碟狀輪廓及該第二金屬墊之間。
5. 一種半導體裝置的製造方法，包含：形成一第一元件結構，包含：沉積一第一介電層；形成一第一金屬墊在該第一介電層中，其中該第一金屬墊包含一阻障層及一金屬材料，該金屬材料被該阻障層包圍；以及選擇性蝕刻該第一金屬墊的該金屬材料之一邊緣部分及該阻障層之一頂部部分，以形成一第一凹槽在該第一金屬墊的該金屬材料的該邊緣部分且在該第一金屬墊的該阻障層的一頂面正上方；形成一第二元件結構，包含：沉積一第二介電層；形成一第二金屬墊在該第二介電層中；以及選擇性蝕刻該第二金屬墊之一邊緣部分，以形成一第二凹槽；以及接合該第二元件結構至該第一元件結構，其中該第二金 屬墊接合至該第一金屬墊，且該第二介電層接合至該第一介電層。
6. 如請求項5所述之半導體裝置的製造方法，其中該第二金屬墊大於該第一金屬墊，且該第一凹槽與該第二凹槽分開。
7. 如請求項5所述之半導體裝置的製造方法，其中在該接合之步驟後，該第一凹槽與該第二凹槽合併。
8. 如請求項5所述之半導體裝置的製造方法，其中該形成該第一元件結構之步驟更包含形成一第一虛設金屬墊在該第一介電層中，該形成該第二元件結構之步驟更包含形成一第二虛設金屬墊在該第二介電層中，且在該接合之步驟後，該第二虛設金屬墊以一凹槽環接合至該第一虛設金屬墊，且以俯視觀之，該凹槽環包圍接合的該第一虛設金屬墊及該第二虛設金屬墊。
9. 如請求項5所述之半導體裝置的製造方法，其中該接合之步驟包含一退火製程，該退火製程縮減該第一凹槽及該第二凹槽的尺寸。
10. 一種半導體裝置，包含：一第一元件結構，包含： 一第一介電層；一第一金屬墊，在該第一介電層中，其中該第一金屬墊包含一阻障層及一金屬材料，該金屬材料被該阻障層包圍；以及一第一孔隙，在該第一金屬墊的該金屬材料之一邊緣部分且在該第一金屬墊的該阻障層的一頂面正上方；以及一第二元件結構，包含：一第二介電層，接觸該第一介電層；一第二金屬墊，在該第二介電層中，並接觸該第一金屬墊；以及一第二孔隙，在第二金屬墊之一邊緣部分。

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