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TWI864062B - 半導體元件及其形成方法 - Google Patents

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TWI864062B
TWI864062B TW109125578A TW109125578A TWI864062B TW I864062 B TWI864062 B TW I864062B TW 109125578 A TW109125578 A TW 109125578A TW 109125578 A TW109125578 A TW 109125578A TW I864062 B TWI864062 B TW I864062B
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劉啟璋
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台灣積體電路製造股份有限公司
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Abstract

一種形成半導體元件的方法包括以下操作。提供基底，所述基底具有元件及設置在所述元件之上的絕緣層。向所述基底引入含矽雜環化合物前驅物及第一含氧化合物前驅物，以在所述絕緣層上形成第零介電層。在所述第零介電層中形成第零金屬層。向所述基底引入含矽直鏈化合物前驅物及第二含氧化合物前驅物，以在所述第零介電層上形成第一介電層。在所述第一介電層中形成第一金屬層。

Description

半導體元件及其形成方法
本發明實施例是有關於一種半導體元件以及其形成方法。
隨著半導體元件密度的增加及電路元件尺寸的減小，電阻-電容（resistance-capacitance，RC）延遲時間越來越影響積體電路性能。因此，低介電常數（Low-k）介電材料被用來減少RC延遲。低k介電材料作為層間介電質及金屬間介電質尤其有用。然而，在處理期間，特別是在用於製作內連線的導電材料的製造期間，低k介電材料存在問題。儘管現有的低k介電材料對於其預期目的來說一般是足夠的，然而現有的低k介電材料並非在所有方面完全令人滿意。
本發明實施例提供根據本公開的一些實施例，一種形成半導體元件的方法包括以下操作。提供基底，所述基底具有元件及設置在元件之上的絕緣層。向基底引入含矽雜環化合物前驅物及第一含氧化合物前驅物，以在絕緣層上形成第零介電層。在第零介電層中形成第零金屬層。向基底引入含矽直鏈化合物前驅物及第二含氧化合物前驅物，以在第零介電層上形成第一介電層。在第一介電層中形成第一金屬層。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。下文闡述組件、值、操作、材料、構造等的具體實例以簡化本發明實施例。當然，這些僅為實例且不旨在進行限制。能設想出其他組件、值、操作、材料、構造等。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有額外特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明實施例可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...下方（beneath）”、“在...下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或其他定向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
圖1是根據一些實施例的積體電路的示意性剖視圖。
參照圖1，積體電路1包括至少一個元件10。元件10可為包括各種被動及主動微電子元件的積體電路晶片或系統晶片（system on chip，SoC）的一部分，所述被動及主動微電子元件為例如電阻器、電容器、電感器、熔斷器、二極體、P型通道場效電晶體（P-channel field effect transistor，PFET）、N型通道場效電晶體（N-channel field effect transistor，NFET）、金屬氧化物半導體場效電晶體（metal-oxide-semiconductor FET，MOSFET）、互補金屬氧化物半導體（complementary MOS，CMOS）電晶體、高電壓電晶體、高頻電晶體、其他合適的元件或其組合。多個相鄰的元件10可具有相同或不同的功能。
在一些實施例中，元件10包括具有至少一個鰭102及至少一個閘極堆疊108的基底100。基底100與鰭102可由相同或不同的材料製成。基底100及鰭102包含例如矽或鍺等元素半導體、例如SiC或SiGe等化合物半導體、類似物或其組合。閘極堆疊108橫跨鰭102。閘極堆疊108包括閘極介電層104及閘極106。在一些實施例中，閘極介電層104包含高介電常數（high-k）材料，例如ZrO2 、Gd2 O3 、HfO2 、BaTiO3 、Al2 O3 、LaO2 、TiO2 、Ta2 O5 、Y2 O3 、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、類似物或其組合。在一些實施例中，閘極106包括功函數（work function）金屬層及上覆的填充金屬層。功函數金屬層是P型功函數金屬層或N型功函數金屬層。P型功函數金屬層包含TiN、WN、TaN、類似物或其組合。N型功函數金屬層包含TiAl、TiAlN、TaCN、類似物或其組合。填充金屬層包含銅（Cu）、鋁（Al）、鎢（W）、類似物或其組合。多個相鄰的閘極堆疊108可包括相同或不同的功函數金屬層。
在一些實施例中，元件10還包括間隔壁110、應變層112以及介電層114、118及120。間隔壁110設置在閘極堆疊108的側壁上。應變層112設置在基底100中、閘極堆疊108旁邊。間隔壁110包含含氮介電材料、含碳介電材料或兩者。應變層112包括P型應變層或N型應變層。P型應變層包含矽鍺（SiGe）。N型應變層包含矽碳（SiC）、磷酸矽（SiP）、SiCP或SiC/SiP多層式結構。兩個相鄰的閘極堆疊108可在其間共用一個應變層112。應變層112可被稱為“源極/汲極區”。介電層114形成在閘極堆疊108旁邊。介電層114形成在基底100之上，填充閘極堆疊108之間的間隙。在一些實施例中，介電層114的頂表面與閘極堆疊108的頂表面實質上共面。介電層118及介電層120依序形成在介電層114及閘極堆疊108上。在一些實施例中，介電層114、118及120中的每一者包括例如氮化矽（silicon nitride）等氮化物、例如氧化矽（silicon oxide）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）等氧化物、類似物或其組合。在一些實例中，介電層114、118及120中的每一者可被稱為絕緣層。
在一些實施例中，元件10還包括遮蔽圖案116a、遮蔽圖案116b、遮蔽圖案116c、遮蔽圖案116d、遮蔽圖案116e、金屬堆疊122、源極及汲極觸點124以及閘極觸點126。遮蔽圖案116a設置在閘極堆疊108之上及介電層114與介電層118之間。遮蔽圖案116b位於介電層118與介電層120之間。金屬堆疊122穿過介電層114及118，且電連接到應變層112。在一些實施例中，金屬堆疊122與應變層112及間隔壁110物理接觸。遮蔽圖案116c位於金屬堆疊122與間隔壁110之間以及金屬堆疊122與介電層118之間。在一些實施例中，遮蔽圖案116c與遮蔽圖案116a物理接觸。源極及汲極觸點124電連接到金屬堆疊122。遮蔽圖案116d位於源極及汲極觸點124與遮蔽圖案116b之間以及源極及汲極觸點124與介電層120之間。閘極觸點126電連接到閘極堆疊108。在一些實施例中，閘極觸點126穿過介電層118及120，且與閘極堆疊108的閘極106物理接觸。遮蔽圖案116e位於閘極觸點126與介電層118之間以及閘極觸點126與介電層120之間。在一些實施例中，遮蔽圖案116e與遮蔽圖案116a及116b物理接觸。在一些實施例中，金屬堆疊122、源極及汲極觸點124及閘極觸點126中的每一者包含鎢（W）、鈷（Co）、銅（Cu）、鈦（Ti）、類似物或其組合。在一些實施例中，遮蔽圖案116a到116e中的每一者包含SiN、SiC、SiCN、SiON、SiCON、類似物或其組合。
在一些實施例中，積體電路1還包括電連接到所述至少一個元件10的內連線結構。內連線結構包括嵌入多個介電特徵的多個金屬特徵。金屬特徵包括金屬層ML0、金屬層ML1及金屬層ML2以及金屬通孔V0及金屬通孔V1。介電特徵包括介電層DL01、介電層DL02、介電層DL1及介電層DL2。具體來說，金屬層ML0嵌入介電層DL01及介電層DL02，至少一個金屬通孔V0及上覆的金屬層ML1嵌入介電層DL1，且至少一個金屬通孔V1及上覆的金屬層ML2嵌入介電層DL2。
在一些實施例中，金屬層ML0是包括彼此實質上平行的多條金屬線的超高密度（ultra-high density，UHD）層。在一些實施例中，金屬層ML0的金屬線的節距（pitch）為約40 nm、24 nm、22 nm或小於22 nm。在一些實施例中，金屬層ML0是低電阻金屬材料，包括鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、類似物或其組合。障壁層BL0可設置在金屬層ML0與介電結構DS0之間。障壁層BL0可包含Ti、Ta、TiN、TaN、類似物或其組合。在一些實施例中，介電結構DS0被稱為第零介電層，且金屬層ML0被稱為第零金屬層。
被配置成環繞金屬層的介電層通常具有低k性質，以用於減少RC延遲。然而，此種低k介電層通常是軟且多孔的。當金屬層的兩條相鄰金屬線非常長且被設置成彼此靠近時，線開口（line openings）、且因此金屬線可能當其被界定在低k介電層中時斷裂或橋接。例如，線上開口界定步驟期間所使用的化學品，可能導致發生污染。當介電材料中存在敞開的孔隙時，處理流體（processing fluid）可能會進入孔隙，從而導致腐蝕、機械損壞或介電常數增大。另外，蝕刻製程及灰化（ashing）製程中涉及的材料（例如氟及氮）進入多孔介電層且進一步損壞低k介電材料。因此，需要具有足夠硬度的低k介電結構來解決這些問題。
在一些實施例中，介電結構DS0從底部到頂部包括介電層(又稱下部介電層或富氧介電層）DL01及介電層(又稱上部介電層或富碳介電層）DL02。在一些實施例中，介電結構DS0包含具有充足硬度的低k材料。在本文中，用語“低k”指示為小於約3.2的介電常數。在一些實施例中，介電結構DS0被提供為小於約3.2且大於3.0（例如介於約3.10到3.19）的介電常數。在本文中，用語“充足硬度”指示為大於約30 GPa的楊氏模數（Young’s modulus）。此種硬度能夠抵抗線開口界定步驟期間的蝕刻損壞。在一些實施例中，介電結構DS0被提供為大於約30 GPa（例如介於約30 GPa到55 GPa）的硬度。
在一些實施例中，介電層DL02的平均碳原子含量高於介電層DL01的平均碳原子含量。在一些實例中，介電層DL02被稱為富碳介電層。
在一些實施例中，介電層DL02的平均氧原子含量低於介電層DL01的平均氧原子含量。在一些實例中，介電層DL01被稱為富氧介電層。
在一些實施例中，下部介電層DL01對上部介電層DL02的厚度比率的範圍介於約1:10到1:20。在一些實施例中，介電結構DS0具有約15 nm到50 nm的厚度，介電層DL01具有約1 nm到10 nm的厚度，且介電層DL02具有約14 nm到40 nm的厚度。具體來說，介電層DL02在厚度或數量方面占介電結構DS0的大部分，因此介電結構DS0的介電性質（例如，介電常數及硬度）由介電層DL02主導。
在一些實施例中，介電層DL01及介電層DL02中的每一者包含具有充足硬度的低k材料。在一些實施例中，介電層DL01及介電層DL02中的每一者具有小於約3.2且大於約3.0（例如介於約3.10到3.19）的介電常數。在一些實施例中，介電層DL01及介電層DL02中的每一者具有大於約30 GPa（例如介於約30 GPa到55 GPa）的楊氏模數。在一些實施例中，介電層DL01及介電層DL02中的每一者包含例如Si、O、C和/或H等元素。例如，介電層DL01及介電層DL02中的每一者包含SiOCH、碳氧化矽（SiOC）或其組合。下面將詳細闡述介電層DL01及介電層DL02中的每一者的組成。
在一些實施例中，蝕刻終止層ESL0設置在介電層DL01與介電層120之間。在一些實施例中，蝕刻終止層ESL0包含金屬氧化物，所述金屬氧化物含有選自週期表第4族金屬、週期表第5族金屬、週期表第6族金屬及釔（yttrium）組成的群組的金屬。例如，蝕刻終止層ESL0包含SiCN、AlN、Al2O3、TaO、LaO或其組合。所述金屬氧化物形成耐受灰化和/或化學（例如，氟化氫）暴露的格外薄的層。
在一些實施例中，蝕刻終止層ESL0對介電層DL02的厚度比率的範圍介於約1:5到1:40。在一些實施例中，蝕刻終止層ESL0具有約1 nm到3 nm的厚度。
金屬層ML1可包括彼此實質上平行的多條金屬線。在一些實施例中，金屬層ML1的圖案密度小於金屬層ML0的圖案密度。在一些實施例中，金屬層ML1及下伏的金屬通孔V0是透過鑲嵌製程（damascene process）提供。金屬層ML1及下伏的金屬通孔V0可包含鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、類似物或其組合。在一些實施例中，形成金屬層ML1及下伏的金屬通孔V0的方法包括實行鍍覆製程（plating process）、濺鍍製程（sputtering process）或沉積製程（deposition process），且然後是實行化學機械拋光（chemical mechanical polishing，CMP）製程。
在一些實施例中，障壁層BL1可設置在金屬層ML1與介電層DL1之間。障壁層BL1可包含Ti、Ta、TiN、TaN、類似物或其組合。
在一些實施例中，介電層DL1環繞金屬層ML1及下伏的金屬通孔V0。在一些實施例中，介電層DL1的介電常數小於介電層DL01或介電層DL02的介電常數。在一些實施例中，介電層DL1包含介電常數為約3.06到3.14的多孔介電材料。然而，本公開不限於此。在其他實施例中，介電層DL1的介電常數與介電層DL01或介電層DL02的介電常數相當。在一些實施例中，介電層DL1被稱為第一介電層，且金屬層ML1被稱為第一金屬層。
在一些實施例中，蝕刻終止層ESL1設置在介電層DL1與介電層DL02之間以及介電層DL1與金屬層ML0之間。在一些實施例中，蝕刻終止層ESL1包含與蝕刻終止層ESL0的材料不同的材料。在一些實施例中，蝕刻終止層ESL1包含SiN、SiC、Tix Ny 、Wx Cy 、類似物或其組合，其中x及y大於零。
在一些實施例中，蝕刻終止層ESL1對介電層DL1的厚度比率的範圍介於1:6.7到1:50。在一些實施例中，蝕刻終止層ESL1具有1 nm到3 nm的厚度，介電層DL1具有20 nm到50 nm的厚度。
在一些實施例中，介電層DL1包含例如Si、O、C和/或H等元素。例如，介電層DL1包含SiOCH、SiOC或其組合。在一些實施例中，介電層DL1包含與介電層DL02（或介電結構DS0）的材料相同的材料。具體來說，介電層DL1與介電層DL02包含相同的元素，但介電層DL1與介電層DL02之間的元素含量不同，因此介電層DL1的介電常數及硬度不同於介電層DL02的介電常數及硬度。在替代實施例中，介電層DL1可包含與介電層DL02（或介電結構DS0）的材料不同的材料。例如，介電層DL1包含氧化矽、氮化矽、碳化矽、非晶碳（amorphous carbon）、光阻材料、合適的硬罩幕材料或其組合。
金屬層ML2可包括彼此實質上平行的多條金屬線。在一些實施例中，金屬層ML2的圖案密度小於金屬層ML0的圖案密度。在一些實施例中，金屬層ML2及下伏的金屬通孔V1是由鑲嵌製程提供。在一些實施例中，障壁層BL2可設置在金屬層ML2與介電層DL2之間。金屬層ML2、金屬通孔V1及障壁層BL2的材料相似於金屬層ML1、金屬通孔V0及障壁層BL1的材料，因此本文中不再予以贅述。
在一些實施例中，介電層DL2環繞金屬層ML2及下伏的金屬通孔V1。在一些實施例中，介電層DL2的介電常數小於介電結構DS0的介電常數。在一些實施例中，介電層DL2包含介電常數小於約3.06到3.14的多孔介電材料。然而，本公開不限於此。在其他實施例中，介電層DL2的介電常數與介電層DL01或介電層DL02的介電常數相當。在一些實施例中，介電層DL2被稱為第二介電層，且金屬層ML2被稱為第二金屬層。
在一些實施例中，蝕刻終止層ESL2位於介電層DL2與介電層DL1之間以及介電層DL2與金屬層ML1之間。介電層DL2及蝕刻終止層ESL2的材料相似於介電層DL1及蝕刻終止層ESL1的材料，因此本文中不再予以贅述。
在一些實施例中，蝕刻終止層ESL2對介電層DL2的厚度比率的範圍介於1:6.7到1:50。在一些實施例中，蝕刻終止層ESL2具有1 nm到3 nm的厚度，介電層DL2具有20 nm到50 nm的厚度。
在一些實施例中，本公開提供一種半導體元件，所述半導體元件包括閘極106、應變層112、源極及汲極觸點124、金屬層ML0及富碳介電層DL02。閘極106設置在基底100之上。應變層112設置在基底100中、閘極106旁邊。源極及汲極觸點124設置在應變層112之上且電連接到應變層112。金屬層ML0設置在源極及汲極觸點124之上且電連接到源極及汲極觸點124。富碳介電層DL02設置在源極及汲極觸點124之上及金屬層ML0周圍，其中富碳介電層DL02具有3.10到3.19的介電常數。
如上所述，金屬層ML1、金屬層ML2及金屬層ML0中的每一者具有彼此實質上平行的多條金屬線。在一些實施例中，當超高密度（UHD）層（例如，金屬層ML0）的兩條相鄰金屬線延伸非常長且被設置成彼此靠近時，低k介電結構（例如，介電結構DS0）被配置成環繞UHD層，以用於減少RC延遲，同時展現出充足硬度來抵抗後續的蝕刻製程。下面闡述形成此種低k介電結構及導電結構的方法。
圖2A到圖2G是根據一些實施例的形成導電結構的方法的示意性剖視圖。在一些實施例中，形成導電結構的方法可在製造例如但不限於圖1中的積體電路1的金屬層ML0時實施，其中為清晰及方便起見，省略了一些元件。注意，圖1中未示出圖2A到圖2F所示剖視圖，此是因為所述剖視圖是沿垂直於圖1所示紙平面的方向截取。
圖3是根據一些替代實施例的形成低k介電結構的方法的流程圖。在一些實施例中，形成低k介電結構的方法可在製造例如但不限於圖1中的積體電路1的介電結構DS0時實施。
參照圖2A，提供基底100。在一些實施例中，基底100上形成有元件10。元件10可為包括各種被動及主動微電子元件的積體電路晶片或系統晶片（SoC）的部分。在一些實施例中，如圖1中所示，基底100具有設置在基底100上的閘極106、設置在基底100中且位於閘極106旁邊的應變層112、及設置在應變層112之上且電連接到應變層112的源極及汲極觸點124、以及設置在閘極106之上及源極及汲極觸點124周圍的介電層120。然而，本申請不限於此。在其他實施例中，根據製程要求，基底100可具有沒有鰭的平面元件或全環閘極（或稱環繞閘極（gate-all-around，GAA））元件。
此後，在元件10之上形成蝕刻終止層ESL0。在一些實施例中，蝕刻終止層ESL0形成在元件10之上的介電層120上（如圖1中所示）。蝕刻終止層ESL0可包含金屬氧化物，所述金屬氧化物含有選自週期表第4族金屬、週期表第5族金屬、週期表第6族金屬及釔組成的群組的金屬。例如，蝕刻終止層ESL0包含SiCN、AlN、Al2 O3 、TaO、LaO或其組合，且其形成方法包括實行化學氣相沉積（chemical vapor deposition，CVD）製程（例如電漿增強型化學氣相沉積（plasma enhanced CVD，PECVD））或原子層沉積（atomic layer deposition，ALD）製程。
之後，在蝕刻終止層ESL0上形成介電結構DS0。在一些實施例中，參照圖3闡述形成介電結構DS0的方法。在一些實施例中，形成介電結構DS0的方法包括實行化學氣相沉積（CVD）製程（例如電漿增強型CVD（PECVD））或原子層沉積（ALD）製程。
參照圖3，在動作302處，提供基底100於處理腔室（process chamber）中。在一些實施例中，處理腔室是CVD腔室。在替代實施例中，處理腔室是ALD腔室。
參照圖3，在動作304處，以預定流速比率向處理腔室中引入含矽雜環化合物前驅物（precursor）及含氧化合物前驅物，以在基底100上形成SiOC膜。
含矽雜環化合物前驅物是含矽的5元環（5-membered ring）或6元環（6-membered ring）。在一些實施例中，含矽雜環化合物前驅物由式（I）及式（II）中的一者表示：（I）（II） 其中R是Cx H2x+1 ，且x是從1到6的整數。
在一些實施例中，在由式（I）及式（II）中的一者表示的含矽雜環化合物前驅物中，以所有的Si-X鍵合（例如，Si-O、Si-C、Si-C-Si...）含量計，Si-CH3 鍵合含量（在1270 cm-1 下）小於約24%（例如，10%到24%），且Si-C-Si鍵合含量（或稱為橋接碳含量（bridge carbon content），包括在1360 cm-1 下的Si-CH2 -Si鍵及在1420 cm-1 下的Si-(CH2 )2 -Si鍵）為約20%到50%。所述鍵合含量（bonding content）可透過由式（I）及式（II）中的一者表示的含矽雜環化合物前驅物的傅利葉轉換紅外線（Fourier Transform Infrared，FTIR）光譜來計算。
在一些實施例中，含氧化合物前驅物包括O2 、O3 、NO、N2 O、CO2 或其組合。
在一些實施例中，含矽雜環化合物前驅物及含氧化合物前驅物以大於13的流速比率引入處理腔室中。例如，含矽雜環化合物前驅物及含氧化合物前驅物以約13:1到15:1（例如14:1）的流速比率引入處理腔室中。根據製程要求，含矽雜環化合物前驅物對含氧化合物前驅物的流速比率可大於前述值中的任一者。在一些實施例中，含氧化合物前驅物的流速為約30 sccm到90 sccm，且含矽雜環化合物前驅物的流速大於約300 sccm或大於390 sccm。例如，含矽雜環化合物前驅物的流速的範圍介於約300 sccm到650 sccm。
在一些實施例中，在PECVD製程中，溫度的範圍介於250℃到300℃，壓力的範圍介於5托（torr）到10托，且射頻（radio frequency，RF）功率的範圍介於200 W到500 W。在一些實施例中，在引入含矽雜環化合物前驅物及含氧化合物前驅物的步驟期間，向處理腔室中引入稀釋氣體（dilute gas）。在一些實施例中，稀釋氣體包括He、Ar、N2 或其組合。
在一些實施例中，在膜沉積之後選擇原位電漿處置（in-situ plasma treatment）用於消除殘留氣體，其中溫度的範圍介於250℃到300℃，且RF功率的範圍介於200 W到500 W。
參照圖3，在動作306處，對SiOC膜實行固化操作。在一些實施例中，固化操作是紫外線（ultra-violet，UV）固化操作，其中UV波長的範圍介於190 nm到320 nm，溫度的範圍介於300℃到450℃，壓力的範圍介於1托到50托，且固化時間的範圍介於3秒到60秒。在一些實施例中，固化操作的環境填充有包括He、Ar、N2 或其組合的惰性氣體。固化溫度有益於移除水分及重構介電膜的懸鍵（dangling bond）。
在本公開中，含矽雜環化合物前驅物取代傳統的直鏈化合物前驅物（linear compound precursor），以在維持SiOC膜的介電常數的同時提高硬度。
前驅物的反應速率可根據下伏的材料而改變，且前驅物的不同反應速率可產生具有不同元素含量的膜。在一些實施例中，本公開的前驅物首先與蝕刻終止層（例如，A12 O3 ）接觸以形成薄的介電層（例如，SiOC），且然後與薄的介電層接觸以形成厚的介電層（例如，SiOC）。因此，SiOC膜由兩個層形成，所述兩個層包括具有不同元素含量的介電層DL01與介電層DL02。具體來說，介電層DL01位於介電層DL02與蝕刻終止層ESL0之間。
在一些實施例中，介電層DL02的平均碳原子含量高於介電層DL01的平均碳原子含量。在一些實例中，介電層DL02被稱為富碳介電層。
在一些實施例中，介電層DL02的平均氧原子含量低於介電層DL01的平均氧原子含量。在一些實例中，介電層DL01被稱為富氧介電層。
例如，SiOC膜的上部部分的碳濃度大於SiOC膜的下部部分的碳濃度，且SiOC膜的上部部分的氧濃度小於SiOC膜的下部部分的氧濃度。
在一些實施例中，介電層DL01包含約10 at%（原子%）到15 at%的碳原子含量及約35 at%到40 at%的氧原子含量。在一些實施例中，介電層DL02包含約13 at%到20 at%的碳原子含量及約30 at%到33 at%的氧原子含量。原子含量可透過電子能量損失譜（electron energy loss spectroscopy，EELS）方法來計算。
在一些實施例中，介電結構DS0的介電常數小於3.2。在一些實施例中，介電結構DS0的介電常數為3.10到3.19，例如3.11、3.12、3.13、3.14、3.15、3.16、3.17或3.18，包括前述值中的任意兩者之間的任意範圍。介電結構DS0的介電常數是例如用於在提高介電結構DS0的硬度的同時減少RC延遲。在一些實施例中，下部介電層DL01的介電常數小於上部介電層DL02的介電常數。
在一些實施例中，介電層DL01對介電層DL02的厚度比率的範圍介於1:10到1:20，例如1:11、1:12、1:13、1:14、1:15、1:16、1:17、1:18、1:19，包括前述值中的任意兩者之間的任意範圍。
介電層DL01及介電層DL02包含SiOC的以上實施例是出於例示目的而提供，且不被解釋為限制本公開。在替代實施例中，透過調節前驅物物質（specie）以及前驅物物質之間的流速比率，介電層DL01及介電層DL02可包含SiOCH、SiOCN或合適的材料。
仍然參照圖2A，在介電結構DS0之上形成硬罩幕結構HM，其中硬罩幕結構HM中具有多個開口圖案OP。在一些實施例中，開口圖案OP的節距P0為約40 nm、24 nm、22 nm或小於22 nm。在一些實施例中，硬罩幕結構HM包含氧化矽、氮化矽、碳化矽、非晶碳、光阻材料、TiN、合適的硬罩幕材料或其組合。在一些實施例中，硬罩幕結構HM可為單層式結構。在一些實施例中，硬罩幕結構HM可為多層式結構。例如，硬罩幕結構HM包括下部罩幕層HM01及上部罩幕層HM02，下部罩幕層HM01包含氧化矽，且上部罩幕層HM02包含TiN。
參照圖2B，使用硬罩幕結構HM作為罩幕對介電結構DS0實行乾式蝕刻製程（dry etching process），以將開口圖案OP加深到介電層DL02中。具體來說，硬罩幕結構HM的開口圖案OP被轉移到介電層DL02的一部分。在一些實施例中，乾式蝕刻製程的蝕刻氣體包括Cx Fy （其中x及y大於零）、NF3 、類似物或其組合。
參照圖2C，對介電結構DS0實行濕式清潔製程（wet cleaning process）。濕式清潔製程移除乾式蝕刻製程的聚合物殘留物。在一些實施例中，濕式清潔製程同時移除硬罩幕結構HM的上部罩幕層HM02。在一些實施例中，濕式清潔製程的蝕刻溶液包括dHF、HCl、H2 O2 、類似物或其組合。
參照圖2D，使用下部罩幕層HM01作為罩幕對介電結構DS0實行另一乾式蝕刻製程，以將開口圖案OP加深到介電層DL01中。具體來說，開口圖案OP穿透介電層DL01及介電層DL02，且暴露出蝕刻終止層ESL0的表面。在一些實施例中，乾式蝕刻製程的蝕刻氣體包括Cx Fy （其中x及y大於零）、NF3 、類似物或其組合。
參照圖2E，對介電結構DS0實行另一濕式清潔製程，以將開口圖案OP加深到蝕刻終止層ESL0中。具體來說，開口圖案OP穿透介電結構DS0及蝕刻終止層ESL0。在一些實施例中，濕式清潔製程的蝕刻溶液包括dHF、HCl、H2 O2 、類似物或其組合。然後移除下部罩幕層HM01。
在蝕刻製程及清潔製程中，介電結構DS0具有約2 nm或小於2 nm的碳損失區（carbon loss region）R。在一些實施例中，碳損失區R是介電層DL02的表面區。傳統的介電結構具有約6 nm的碳損失區。由於實施例的介電結構是由含矽雜環化合物前驅物而不是傳統的直鏈化合物前驅物形成，因此本公開的碳損失區顯著減小。具體來說，在本公開中，介電結構DS0的上部層（例如，介電層DL02）表現出較高的碳原子含量，且因此提供更好的抵抗後續蝕刻及清潔製程的能力，因此在界定開口圖案OP之後，碳損失區R顯著減小。在一些實施例中，碳損失區R的碳原子含量小於下伏的介電層DL02的碳原子含量。例如，碳損失區R的碳原子含量為12 at%到18 at%。在一些實施例中，碳損失區R的碳原子含量介於介電層DL02的碳原子含量與介電層DL01的碳原子含量之間。在一些實施例中，碳損失區的氧原子含量相似於介電層DL02的氧原子含量，例如30 at%到33 at%。
參照圖2F，在介電結構DS0的開口圖案OP中形成金屬層ML0。在一些實施例中，金屬層ML0是包括彼此實質上平行的多條金屬線的超高密度（UHD）層。在一些實施例中，金屬層ML0是低電阻金屬材料，包括鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、類似物或其組合。可在金屬層ML0與介電結構DS0之間設置障壁層BL0。障壁層BL0可包含Ti、Ta、TiN、TaN、類似物或其組合。在一些實施例中，形成金屬層ML0的方法包括實行鍍覆製程、濺鍍製程或沉積製程，且然後是化學機械拋光（CMP）製程。
在一些實施例中，本公開提供包括低k介電結構DS0及金屬層ML0的導電結構。低k介電結構DS0包括下部介電層DL01及位於下部介電層DL01之上的上部介電層DL02。在一些實施例中，低k介電結構DS0的介電常數小於3.2，且上部介電層DL02的平均碳原子含量高於下部介電層DL01的平均碳原子含量。金屬層ML0的金屬線穿透低k介電結構DS0。
參照圖2G，在介電結構DS0上形成介電層DL1。在一些實施例中，形成介電層DL1的方法相似於介電結構DS0，除了在兩個層之間的矽前驅物及腔室溫度不同以外。
在一些實施例中，形成介電層DL1的方法包括實行化學氣相沉積（CVD）製程（例如電漿增強型CVD（PECVD））或原子層沉積（ALD）製程。
基底100設置在處理腔室中。在一些實施例中，處理腔室是CVD腔室。在替代實施例中，處理腔室是ALD腔室。
此後，以預定流速比率向處理腔室中引入含矽直鏈化合物前驅物及含氧化合物前驅物，以在介電結構DS0上形成介電層DL1（例如，SiOC膜）。在一些實施例中，含矽直鏈化合物前驅物包括二乙氧基甲基矽烷（diethoxymethylsilane，DEMS）、二甲氧基二甲基矽烷（dimethoxydimethylsilane，DMDMOS）或其衍生物。在一些實施例中，含氧化合物前驅物包括O2 、O3 、NO、N2 O、CO2 或其組合。
在一些實施例中，含矽直鏈化合物前驅物及含氧化合物前驅物以大於13的流速比率引入到處理腔室中。例如，含矽直鏈化合物前驅物及含氧化合物前驅物以約13:1到15:1（例如14:1）的流速比率引入到處理腔室中。根據製程要求，含矽直鏈化合物前驅物對含氧化合物前驅物的流速比率可大於前述值中的任意一者。在一些實施例中，含氧化合物前驅物的流速為約30 sccm到90 sccm，且含矽直鏈化合物前驅物的流速大於約300 sccm或大於390 sccm。例如，含矽直鏈化合物前驅物的流速的範圍介於約300 sccm到650 sccm。
在一些實施例中，在PECVD製程中，溫度的範圍介於350℃到400℃，壓力的範圍介於5托到10托，且RF功率的範圍介於200 W到500 W。在一些實施例中，在引入含矽直鏈化合物前驅物及含氧化合物前驅物的步驟期間，向處理腔室中引入稀釋氣體。在一些實施例中，稀釋氣體包括He、Ar、N2 或其組合。
在一些實施例中，在膜沉積之後選擇原位電漿處置用於消除殘留氣體，其中溫度的範圍介於350℃到400℃，且RF功率的範圍介於200 W到500 W。
此後，對介電層DL1（例如，SiOC膜）實行固化操作。在一些實施例中，固化操作是UV固化操作，其中UV波長的範圍介於190 nm到320 nm，溫度的範圍介於300℃到450℃，壓力的範圍介於1托到50托，且固化時間的範圍介於3秒到60秒。在一些實施例中，固化操作的環境填充有惰性氣體，包括He、Ar、N2 或其組合。固化溫度有益於移除水分及重構介電膜的懸鍵。
圖4是根據一些實施例的形成導電結構的方法的流程圖。儘管所述方法被示出和/或闡述為一系列動作或事件，然而應理解，所述方法不限於所示出的定序（ordering）或動作。因此，在一些實施例中，所述動作可以與所示者不同的次序施行，和/或可同時施行。此外，在一些實施例中，所示出的動作或事件可被細分成多個動作或事件，所述多個動作或事件可在單獨的時間施行或者與其他動作或子動作同時施行。在一些實施例中，可省略一些所示出的動作或事件，且可包括其他未示出的動作或事件。
在動作402處，提供基底，所述基底具有在其上依序形成的蝕刻終止層及介電結構，其仲介電結構包括第一（或稱下部）介電層及位於第一介電層之上的第二（或稱上部）介電層，介電結構的介電常數小於3.2，且第二介電層的平均碳原子含量高於第一介電層的平均碳原子含量。圖2A示出與動作402的一些實施例對應的剖視圖。
在動作404處，在介電結構上形成硬罩幕結構，其中硬罩幕結構中具有多個開口圖案。圖2A示出與動作404的一些實施例對應的剖視圖。
在動作406處，實行第一蝕刻製程以將硬罩幕結構的開口圖案轉移到第二介電層。圖2B示出與動作406的一些實施例對應的剖視圖。
在動作408處，實行第一清潔製程。圖2C示出與動作408的一些實施例對應的剖視圖。
在動作410處，實行第二蝕刻製程以將硬罩幕結構的開口圖案轉移到第一介電層。圖2D示出與動作410的一些實施例對應的剖視圖。
在動作412處，實行第二清潔製程以將硬罩幕結構的開口圖案轉移到蝕刻終止層。圖2E示出與動作412的一些實施例對應的剖視圖。
在動作414處，在介電結構的開口圖案中形成金屬層。圖2F示出與動作414的一些實施例對應的剖視圖。
圖5是根據一些實施例的形成半導體元件的方法的流程圖。
在動作502處，提供基底，所述基底具有元件及設置在元件之上的絕緣層。所述元件可為邏輯元件、記憶體元件或任何合適的元件。在動作504處，向基底引入含矽雜環化合物前驅物及第一含氧化合物前驅物，以在絕緣層上形成第零介電層。在動作506處，在第零介電層中形成第零金屬層。在動作508處，向基底引入含矽直鏈化合物前驅物及第二含氧化合物前驅物，以在第零介電層上形成第一介電層。在動作510處，在第一介電層中形成第一金屬層。
圖6是根據一些實施例的形成半導體元件的方法的流程圖。
在動作602處，提供基底，其中所述基底具有設置在所述基底上的閘極、設置在所述基底中且位於閘極旁邊的應變層、及設置在應變層之上且電連接到應變層的觸點、以及設置在閘極之上及觸點周圍的介電層。在動作604處，將基底送到處理腔室。在動作606處，以預定流速比率向處理腔室中引入含矽雜環化合物前驅物及含氧化合物前驅物，以在介電層上形成SiOC膜。在動作608處，將基底送出處理腔室。在動作610處，在300℃到450℃的溫度下對SiOC膜實行固化操作。
在上述實施例中，實施“閘極最末（gate last）”製程以形成鰭型場效電晶體（FinFET）元件。然而，例如“閘極優先（gate first）”製程等另一種製程或另一種類型的元件（例如，平面元件）也可透過與本文中所述相似的製程來應用。本文中所公開的方法可容易地與CMOS製程流程整合，且不需要附加的複雜操作來實現所期望的結果。應理解，本文中所公開的實施例提供不同的優點，且並非所有實施例均必定需要特定的優點。
導電結構是內連線結構的部分的以上實施例是出於例示目的而提供，且不被解釋為限制本公開。在替代實施例中，導電結構是半導體封裝的重佈線層結構的部分。
鑒於以上內容，在一些實施例中，利用高C/Si比的前驅物來生產具有高碳含量（k值小於3.20，碳濃度超過13%）的超低k膜，以實現優異的線開口深度荷載（line opening depth loading）及較少的碳損失，同時金屬線間距縮小到28 nm。
根據本公開的一些實施例，一種導電結構包括低k介電結構及多個金屬線。低k介電結構設置在基底上，且包括第一（或稱下部）介電層及位於第一介電層之上的第二（或稱上部）介電層。在一些實施例中，低k介電結構的介電常數小於3.2，且第二介電層的平均碳原子含量高於第一介電層的平均碳原子含量。金屬線穿透低k介電結構。
根據本公開的替代實施例，一種形成低k介電結構的方法包括以下操作。在處理腔室中提供基底。以預定流速比率向處理腔室中引入含矽雜環化合物前驅物及含氧化合物前驅物，以在基底上形成SiOC膜。
根據本公開的又一替代實施例，一種半導體元件包括閘極、應變層、觸點、金屬線及富碳介電層。閘極設置在基底之上。應變層設置在基底中、閘極旁邊。觸點設置在應變層之上且電連接到應變層。金屬線設置在觸點之上且電連接到觸點。富碳介電層設置在觸點之上及金屬線周圍，其中富碳介電層具有3.10到3.19的介電常數。
根據本公開的一些實施例，一種形成半導體元件的方法包括以下操作。提供基底，所述基底具有元件及設置在元件之上的絕緣層。向基底引入含矽雜環化合物前驅物及第一含氧化合物前驅物，以在絕緣層上形成第零介電層。在第零介電層中形成第零金屬層。向基底引入含矽直鏈化合物前驅物及第二含氧化合物前驅物，以在第零介電層上形成第一介電層。在第一介電層中形成第一金屬層。
根據一些實施例，在所述的形成半導體元件的方法中，所述含矽雜環化合物前驅物由式（I）及式（II）中的一者表示：（I），（II），其中R是Cx H2x+1 ，且x是從1到6的整數。根據一些實施例，在所述的形成半導體元件的方法中，所述含矽直鏈化合物前驅物包括二乙氧基甲基矽烷、二甲氧基二甲基矽烷或其衍生物。根據一些實施例，在所述的形成半導體元件的方法中，所述第一含氧化合物前驅物及所述第二含氧化合物前驅物中的每一者包括O2 、O3 、NO、N2 O、CO2 或其組合。根據一些實施例，在所述的形成半導體元件的方法中，所述第零介電層的介電常數高於所述第一介電層的介電常數。根據一些實施例，在所述的形成半導體元件的方法中，所述第零介電層的上部部分的碳濃度高於所述第零介電層的下部部分的碳濃度。根據一些實施例，在所述的形成半導體元件的方法中，所述第零介電層的上部部分的氧濃度低於所述第零介電層的下部部分的氧濃度。根據一些實施例，所述的形成半導體元件的方法還包括在所述第零介電層與所述絕緣層之間形成蝕刻終止層，其中所述蝕刻終止層包括金屬氧化物。
根據本公開的一些實施例，一種形成半導體元件的方法包括以下操作。提供基底，其中所述基底具有設置在所述基底上的閘極、設置在所述基底中且位於閘極旁邊的應變層、及設置在應變層之上且電連接到應變層的觸點、以及設置在閘極之上及觸點周圍的介電層。將基底送到處理腔室。以預定流速比率向處理腔室中引入含矽雜環化合物前驅物及含氧化合物前驅物，以在介電層上形成SiOC膜。將基底送出處理腔室。在300℃到450℃的溫度下對SiOC膜實行固化操作。
根據一些實施例，在所述的形成半導體元件的方法中，所述含矽雜環化合物前驅物及所述含氧化合物前驅物以13:1到15:1的流速比率引入所述處理腔室中。根據一些實施例，在所述的形成半導體元件的方法中，其中所述含矽雜環化合物前驅物由式（I）及式（II）中的一者表示：（I），（II），其中R是Cx H2x+1 ，且x是從1到6的整數。根據一些實施例，在所述的形成半導體元件的方法中，所述含氧化合物前驅物包括O2 、O3 、NO、N2 O、CO2 或其組合。根據一些實施例，在所述的形成半導體元件的方法中，在引入所述含矽雜環化合物前驅物及所述含氧化合物前驅物的步驟期間，向所述處理腔室中引入稀釋氣體，且所述稀釋氣體包括He、Ar、N2 或其組合。根據一些實施例，在所述的形成半導體元件的方法中，所述碳氧化矽膜的上部部分的碳濃度高於所述碳氧化矽膜的下部部分的碳濃度。
根據本公開的一些實施例，一種半導體元件包括：閘極，設置在基底之上；應變層，設置在基底中、閘極旁邊；觸點，設置在應變層之上且電連接到應變層；金屬線，設置在觸點之上且電連接到觸點；以及低k介電結構，設置在觸點之上及金屬線周圍。低k介電結構包括：富氧介電層；以及富碳介電層，設置在富氧介電層之上，其中富碳介電層的平均碳原子含量高於富氧介電層的平均碳原子含量，且富碳介電層的平均氧原子含量低於富氧介電層的平均氧原子含量。
根據一些實施例，在所述的半導體元件中，所述富氧介電層包含10原子%到15原子%的碳原子含量及35原子%到40原子%的氧原子含量。根據一些實施例，在所述的半導體元件中，所述富碳介電層包含13原子%到20原子%的碳原子含量及30原子%到33原子%的氧原子含量。根據一些實施例，在所述的半導體元件中，所述低介電常數介電結構具有2納米或小於2納米的碳損失區，且所述碳損失區包含12原子%到18原子%的碳原子含量及30原子%到33原子%的氧原子含量。根據一些實施例，在所述的半導體元件中，所述低介電常數介電結構的介電常數介於3.10到3.19。根據一些實施例，在所述的半導體元件中，所述富氧介電層對所述富碳介電層的厚度比率的範圍介於1:10到1:20。
雖然本發明實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1:積體電路 10:元件 100:基底 102:鰭 104:閘極介電層 106:閘極 108:閘極堆疊 110:間隔壁 112:應變層 114、118、120、DL1、DL2:介電層 116a、116b、116c、116d、116e:遮蔽圖案 122:金屬堆疊 124:源極及汲極觸點 126:閘極觸點 302、304、306、402、404、406、408、410、412、414、502、504、506、508、510、602、604、606、608、610:動作 BL0、BL1、BL2:障壁層 DL01:介電層/下部介電層 DL02:介電層/上部介電層/富碳介電層 DS0:介電結構 ESL0、ESL1、ESL2:蝕刻終止層 HM:硬罩幕結構 HM01:下部罩幕層 HM02:上部罩幕層 ML0、ML1、ML2:金屬層 OP:開口圖案 P0:節距 R:碳損失區 V0、V1:金屬通孔
根據以下的詳細說明並配合所附圖式以了解本發明實施例。應注意的是，根據本產業的一般作業，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據一些實施例的積體電路的示意性剖視圖。 圖2A到圖2G是根據一些實施例的形成導電結構的方法的示意性剖視圖。 圖3是根據一些替代實施例的形成低k介電結構的方法的流程圖。 圖4是根據一些實施例的形成導電結構的方法的流程圖。 圖5是根據一些實施例的形成半導體元件的方法的流程圖。 圖6是根據一些實施例的形成半導體元件的方法的流程圖。
502、504、506、508、510:動作

Claims (10)

  1. 一種形成半導體元件的方法，包括：提供基底，所述基底具有設置在其上的閘極、設置在其中並位於所述閘極旁邊的應變層、設置在所述應變層上方並電連接至所述應變層的觸點、以及設置在所述閘極上方和所述觸點周圍的絕緣層；向所述基底引入含矽雜環化合物前驅物及第一不含矽含氧化合物前驅物，以在所述絕緣層上形成第零介電層；在所述第零介電層中形成第零金屬層；向所述基底引入含矽直鏈化合物前驅物及第二不含矽含氧化合物前驅物，以在所述第零介電層上形成第一介電層；以及在所述第一介電層中形成第一金屬層。
  2. 如請求項1所述的方法，其中所述含矽雜環化合物前驅物由式(I)及式(II)中的一者表示：
    Figure 109125578-A0305-02-0034-1
    Figure 109125578-A0305-02-0034-2
     其中R是CxH2x+1，且x是從1到6的整數。
  3. 如請求項1所述的方法，其中所述含矽直鏈化合物前驅物包括二乙氧基甲基矽烷、二甲氧基二甲基矽烷或其衍生物。
  4. 一種形成半導體元件的方法，包括： 提供基底，其中所述基底具有設置在所述基底上的閘極、設置在所述基底中且位於所述閘極旁邊的應變層、及設置在所述應變層之上且電連接到所述應變層的觸點、以及設置在所述閘極之上及所述觸點周圍的介電層；將所述基底送到處理腔室；以預定流速比率向所述處理腔室中引入含矽雜環化合物前驅物及含氧化合物前驅物，以在所述介電層上形成SiOC膜；將所述基底送出所述處理腔室；以及在300℃到450℃的溫度下對所述SiOC膜實行固化操作。
  5. 如請求項4所述的方法，其中所述含矽雜環化合物前驅物及所述含氧化合物前驅物以13：1到15：1的流速比率引入所述處理腔室中。
  6. 如請求項4所述的方法，其中所述含氧化合物前驅物包括O2、O3、NO、N2O、CO2或其組合。
  7. 一種半導體元件包括：閘極，設置在基底之上；應變層，設置在所述基底中、所述閘極旁邊；觸點，設置在所述應變層之上且電連接到所述應變層；金屬線，設置在所述觸點之上且電連接到所述觸點；以及低k介電結構，設置在所述觸點之上及所述金屬線周圍，所述低k介電結構包括：富氧介電層；以及 富碳介電層，設置在所述富氧介電層之上，其中所述富碳介電層的平均碳原子含量高於所述富氧介電層的平均碳原子含量，且所述富碳介電層的平均氧原子含量低於所述富氧介電層的平均氧原子含量。
  8. 如請求項7所述的半導體元件，其中所述低介電常數介電結構具有2納米或小於2納米的碳損失區，且所述碳損失區包含12原子%到18原子%的碳原子含量及30原子%到33原子%的氧原子含量。
  9. 如請求項7所述的半導體元件，其中所述富氧介電層對所述富碳介電層的厚度比率的範圍介於1：10到1：20。
  10. 一種形成半導體器件的方法，包括：提供基底，所述基底具有設置在其上的閘極、設置在其中並位於所述閘極旁邊的應變層、設置在所述應變層上方並電連接至所述應變層的觸點、以及設置在所述閘極上方和所述觸點周圍的介電層；以預定流速比率向所述基底引入含矽雜環化合物前驅物及第一含氧化合物前驅物，以在所述介電層上形成SiOC膜；以及對所述SiOC膜實行固化操作。
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