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TWI863944B - 半導體裝置 - Google Patents

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TWI863944B
TWI863944B TW108142680A TW108142680A TWI863944B TW I863944 B TWI863944 B TW I863944B TW 108142680 A TW108142680 A TW 108142680A TW 108142680 A TW108142680 A TW 108142680A TW I863944 B TWI863944 B TW I863944B
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笹川慎也
林克明
村川努
高橋絵里香
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日商半導體能源研究所股份有限公司
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Abstract

本發明提供一種電晶體特性的偏差少的半導體裝置。本發明提供一種包括電晶體的半導體裝置，其中電晶體包括：第一絕緣體；第一絕緣體上的第一氧化物；第一氧化物上的第一導電體、第二導電體以及配置在第一導電體與第二導電體之間的第二氧化物；第二氧化物上的第二絕緣體；以及第二絕緣體上的第三導電體，與第三導電體重疊的區域的第一氧化物的頂面低於與第一導電體重疊的區域的第一氧化物的頂面，在與第三導電體重疊的區域中，第一氧化物的側面與頂面之間具有彎曲面，彎曲面的曲率半徑為1nm以上且15nm以下。

Description

半導體裝置
本發明的一個實施方式係關於一種電晶體、半導體裝置及電子裝置。此外，本發明的一個實施方式是一種半導體裝置的製造方法。此外，本發明的一個實施方式係關於一種半導體晶圓及模組。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等的半導體元件之外，半導體電路、運算裝置或記憶體裝置也是半導體裝置的一個實施方式。顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、攝像裝置、電子裝置等有時包括半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
藉由使用形成在具有絕緣表面的基板上的半 導體薄膜構成電晶體的技術受到注目。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(也簡單地記載為顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。另外，作為其他材料，氧化物半導體受到關注。
在氧化物半導體中，發現了既不是單晶也不是非晶的CAAC(c-axis aligned crystalline：c軸配向結晶)結構及nc(nanocrystalline：奈米晶)結構(參照非專利文獻1至非專利文獻2)。
非專利文獻1及非專利文獻2中公開了一種使用具有CAAC結構的氧化物半導體製造電晶體的技術。
[非專利文獻1]S. Yamazaki et al.，“SID Symposium Digest of Technical Papers”，2012，volume 43，issue 1，p.183-186
[非專利文獻2]S. Yamazaki et al.，“Japanese Journal of Applied Physics”，2014，volume 53，Number 4S，p.04ED 18-1-04ED18-10
本發明的一個實施方式的目的之一是提供一種電晶體特性的偏差小的半導體裝置。本發明的一個實施方式的目的之一是提供一種通態電流高的半導體裝置。本發明的一個實施方式的目的之一是提供一種具有良好的電特性的半導體裝置。本發明的一個實施方式的目的之一是提供一種可以實現微型化或高積體化的半導體裝置。本發明的一個實施方式的目的之一是提供一種可靠性良好的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。上述目的以外的目的可以顯而易見地從說明書、圖式、申請專利範圍等的描述中看出，並且可以從該描述中抽取上述目的以外的目的。
本發明的一個實施方式是一種半導體裝置，包括：電晶體，其中，電晶體包括：第一絕緣體；第一絕緣體上的第一氧化物；第一氧化物上的第一導電體、第二導電體以及配置在第一導電體與第二導電體之間的第二氧化物；第二氧化物上的第二絕緣體；以及第二絕緣體上的第三導電體，與第三導電體重疊的區域的第一氧化物的頂面低於與第一導電體重疊的區域的第一氧化物的頂面，在與第三導電體重疊的區域中，第一氧化物的側面與頂面之間具有彎曲面，並且，彎曲面的曲率半徑為1nm以上且15nm以下。
在上述半導體裝置中，較佳為在以第一絕緣體的底面為基準時，與第三導電體重疊的區域的第一氧化物的頂面的高度和與第一導電體重疊的區域的第一氧化物的頂面的高度之差為1nm以上且5nm以下。
在上述半導體裝置中，較佳為在電晶體的通道寬度方向上，與第一導電體重疊的區域的第一氧化物的底面的長度和與第三導電體重疊的區域的第一氧化物的底面的長度之差的一半為2nm以上且10nm以下。
在上述半導體裝置中，較佳的是電晶體包括第三氧化物以及第四氧化物，第三氧化物配置在第一氧化物與第一導電體之間，第四氧化物配置在第一氧化物與第二導電體之間，並且在電晶體的通道長度方向上，第二氧化物的底面低於第三氧化物的底面以及第四氧化物的底面。
本發明的另一個實施方式是一種半導體裝置，包括：多個電晶體，其中，多個電晶體包括：第一絕緣體；第一絕緣體上的第一氧化物；第一氧化物上的第一導電體、第二導電體以及配置在第一導電體與第二導電體之間的第二氧化物；第二氧化物上的第二絕緣體；以及第二絕緣體上的第三導電體，與第三導電體重疊的區域的第一氧化物的頂面低於與第一導電體重疊的區域的第一氧化物的頂面，在與第三導電體重疊的區域中，第一氧化物的側面與頂面之間具有彎曲面，並且，在多個電晶體的Id-Vg特性中，Vsh的標準差σ小於60mV。
在上述半導體裝置中，較佳的是多個電晶體的通道長度為40nm以上且80nm以下，並且多個電晶體的通道寬度為40nm以上且80nm以下。
在上述半導體裝置中，彎曲面的曲率半徑較佳為1nm以上且15nm以下。
本發明的另一個實施方式是一種半導體裝置，包括：電晶體，其中，電晶體包括：第一絕緣體；第一絕緣體上的第一氧化物；第一氧化物上的第一導電體、第二導電體以及配置在第一導電體與第二導電體之間的第二氧化物；第二氧化物上的第二絕緣體；第二絕緣體上的第三導電體；以及以與第一導電體的頂面、第二導電體的頂面以及第一氧化物的側面的一部分接觸的方式配置的第三絕緣體，在電晶體的通道寬度方向上，與第一導電體重疊的區域的第一氧化物的底面的長度大於與第三導電體重疊的區域的第一氧化物的底面的長度，在與第三導電體重疊的區域中，第一氧化物的側面與頂面之間具有彎曲面，第一氧化物包含銦、元素M(M為鎵、釔或錫)以及鋅，第三絕緣體包含成為第一氧化物的雜質的元素，並且，與第三導電體重疊的區域的第一氧化物的側面的該元素與元素M的濃度比率小於與第一導電體重疊的區域的第一氧化物的側面的該元素與元素M的濃度比率。
在上述半導體裝置中，第三絕緣體所包含的元素較佳為鋁。
在上述半導體裝置中，彎曲面的曲率半徑較佳為1nm以上且15nm以下。
根據本發明的一個實施方式可以提供一種電晶體特性的偏差小的半導體裝置。根據本發明的一個實施方式可以提供一種通態電流高的半導體裝置。根據本發明的一個實施方式可以提供一種具有良好的電特性的半導體裝置。根據本發明的一個實施方式可以提供一種可以實現微型化或高積體化的半導體裝置。根據本發明的一個實施方式可以提供一種可靠性良好的半導體裝置。此外，根據本發明的一個實施方式可以提供一種功耗低的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。本發明的一個實施方式並不需要實現所有上述效果。上述效果以外的效果可以顯而易見地從說明書、圖式、申請專利範圍等的描述中看出，並且可以從該描述中抽取上述效果以外的效果。
下面，參照圖式對實施方式進行說明。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等非意圖性地被減薄，但是為了便於理解有時不反映到圖式。另外，在圖式中，有時在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
另外，尤其在俯視圖(也稱為平面圖)或透視圖等中，為了便於對發明的理解，有時省略部分組件的記載。另外，有時省略部分隱藏線等的記載。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書中所說明的詞句，根據情況可以適當地換詞句。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，意味著如下情況：X與Y電連接；X與Y在功能上連接；X與Y直接連接。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也在圖式或文中公開了。在此，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有形成通道的區域(以下也稱為通道形成區域)，並且藉由通道形成區域電流能夠流過源極和汲極之間。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時互相調換。因此，在本說明書等中，有時源極和汲極可以相互調換。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者通道形成區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限定於一個值。因此，在本說明書中，通道長度是通道形成區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指在電晶體的俯視圖中半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者通道形成區域中的垂直於通道長度方向的方向的通道形成區域的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限定於一個值。因此，在本說明書中，通道寬度是通道形成區域中的任一個值、最大值、最小值或平均值。
在本說明書等中，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度(以下，也稱為“實效通道寬度”)和電晶體的俯視圖所示的通道寬度(以下，也稱為“外觀上的通道寬度”)不同。例如，在閘極電極覆蓋半導體的側面時，有時因為實效通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道形成區域的比例增高。在此情況下，實效通道寬度大於外觀上的通道寬度。
在上述情況下，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要一個假設，亦即，已知半導體的形狀。因此，當半導體的形狀不確定時，難以準確地測定實效通道寬度。
在本說明書中，在簡單地描述為“通道寬度”時，有時是指外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度等的值。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度小於0.1原子%的元素可以說是雜質。在包含雜質時，例如有時發生半導體的缺陷態密度的提高或者結晶性的降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。例如，有氫、鋰、鈉、矽、硼、磷、碳、氮等。注意，有時水也作為雜質起作用。此外，例如有時雜質的混入導致氧化物半導體中的氧空位(也稱為VO ：oxygen vacancy)的形成。
注意，在本說明書等中，氧氮化矽是指氧含量大於氮含量的物質。此外，氮氧化矽是指氮含量大於氧含量的物質。
注意，在本說明書等中，可以將“絕緣體”換稱為“絕緣膜”或“絕緣層”。另外，可以將“導電體”換稱為“導電膜”或“導電層”。另外，可以將“半導體”換稱為“半導體膜”或“半導體層”。
在本說明書等中，“平行”是指兩條直線形成的角度為-10度以上且10度以下的狀態。因此，也包括該角度為-5度以上且5度以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30度以上且30度以下的狀態。另外，“垂直”是指兩條直線之間的角度為80度以上且100度以下的狀態。因此，也包括該角度為85度以上且95度以下的狀態。“大致垂直”是指兩條直線形成的角度為60度以上且120度以下的狀態。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，可以將OS電晶體換稱為包含金屬氧化物或氧化物半導體的電晶體。
注意，在本說明書等中，常關閉是指：在不對閘極施加電位或者對閘極施加接地電位時流過電晶體的每通道寬度1μm的汲極電流在室溫下為1×10-20 A以下，在85℃下為1×10-18 A以下，或在125℃下為1×10-16 A以下。
實施方式1 在本實施方式中，對包括本發明的一個實施方式的電晶體200的半導體裝置的一個例子進行說明。
＜半導體裝置的結構例子＞ 圖1A至圖1D是包括電晶體200的半導體裝置的俯視圖及剖面圖。圖1A是該半導體裝置的俯視圖。此外，圖1B至圖1D是該半導體裝置的剖面圖。在此，圖1B是沿著圖1A中的點劃線A1-A2的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。另外，圖1C是沿著圖1A中的點劃線A3-A4的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。圖1D是沿著圖1A中的點劃線A5-A6的部分的剖面圖。注意，在圖1A的俯視圖中，為了明確起見，省略一部分組件。
本發明的一個實施方式的半導體裝置包括基板(未圖示)上的絕緣體212、絕緣體212上的絕緣體214、絕緣體214上的電晶體200、電晶體200上的絕緣體280、絕緣體280上的絕緣體282、絕緣體282上的絕緣體283、絕緣體283上的絕緣體274、絕緣體274上的絕緣體281。絕緣體212、絕緣體214、絕緣體280、絕緣體282、絕緣體283、絕緣體274以及絕緣體281被用作層間膜。另外，該半導體裝置還包括與電晶體200電連接且被用作插頭的導電體240(導電體240a及導電體240b)。另外，與被用作插頭的導電體240的側面接觸地設置有絕緣體241(絕緣體241a及絕緣體241b)。另外，在絕緣體281上及導電體240上設置與導電體240電連接且被用作佈線的導電體246(導電體246a及導電體246b)。
以與絕緣體254、絕緣體280、絕緣體282、絕緣體283、絕緣體274以及絕緣體281的開口的內壁接觸的方式設置絕緣體241a，以與絕緣體241a的側面接觸的方式設置導電體240a的第一導電體，並其內側設置導電體240a的第二導電體。此外，以與絕緣體254、絕緣體280、絕緣體282、絕緣體283、絕緣體274以及絕緣體281的開口的內壁接觸的方式設置絕緣體241b，以與絕緣體241b的側面接觸的方式設置導電體240b的第一導電體，並其內側設置導電體240b的第二導電體。在此，導電體240的頂面的高度與絕緣體281的頂面的高度可以大致相同。另外，在電晶體200中，層疊有導電體240的第一導電體與導電體240的第二導電體，但是本發明不侷限於此。例如，導電體240也可以具有單層結構或者三層以上的疊層結構。在結構體具有疊層結構的情況下，有時按形成順序賦予序數以進行區別。
[電晶體200] 如圖1A至圖1D所示，電晶體200包括絕緣體214上的絕緣體216；以嵌入在絕緣體216中的方式設置導電體205(導電體205a及導電體205b)；絕緣體216上及導電體205上的絕緣體222；絕緣體222上的絕緣體224；絕緣體224上的氧化物230a；氧化物230a上的氧化物230b；氧化物230b上的導電體242a、導電體242b及氧化物230c；氧化物230c上的絕緣體250；位於絕緣體250上且與氧化物230c重疊的導電體260(導電體260a及導電體260b)；與絕緣體224的頂面的一部分、氧化物230a的側面的一部分、氧化物230b的側面的一部分、導電體242a的側面、導電體242a的頂面、導電體242b的側面及導電體242b的頂面接觸的絕緣體254。此外，氧化物230c與絕緣體254的側面、導電體242a的側面及導電體242b的側面接觸。在此，如圖1B所示，導電體260的頂面以與絕緣體250的頂面及氧化物230c的頂面大致一致的方式配置。此外，絕緣體282與導電體260、絕緣體250、氧化物230c以及絕緣體280的各頂面接觸。
在絕緣體280及絕緣體254中設置到達氧化物230b的開口。在該開口內配置氧化物230c、絕緣體250及導電體260。此外，在電晶體200的通道長度方向上在導電體242a與導電體242b之間設置導電體260、絕緣體250及氧化物230c。絕緣體250包括與導電體260的側面重疊的區域及與導電體260的頂面重疊的區域。此外，在與氧化物230b重疊的區域，氧化物230c包括與氧化物230b接觸的區域、隔著絕緣體250與導電體260的側面重疊的區域、隔著絕緣體250與導電體260的底面重疊的區域。
電晶體200較佳為作為包括通道形成區域的氧化物230(氧化物230a、氧化物230b及氧化物230c)使用被用作半導體的金屬氧化物(以下，也稱為氧化物半導體)。
被用作半導體的金屬氧化物較佳為使用其能帶間隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流。
由於將金屬氧化物用於通道形成區域的電晶體處於非導通狀態時的洩漏電流極小，所以可以提供功耗低的半導體裝置。此外，由於金屬氧化物可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體。
例如，作為氧化物230較佳為使用包含銦、元素M及鋅的In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等的金屬氧化物。此外，作為氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。
氧化物230較佳為包括配置在絕緣體224上的氧化物230a、配置在氧化物230a上的氧化物230b、配置在氧化物230b上且其至少一部分與氧化物230b的頂面接觸的氧化物230c。當在氧化物230b下設置有氧化物230a時，可以抑制雜質從形成在氧化物230a下的結構物擴散到氧化物230b。當在氧化物230b上設置有氧化物230c時，可以抑制雜質從形成在氧化物230c的上方的結構物擴散到氧化物230b。
注意，在電晶體200中，氧化物230具有層疊有氧化物230a、氧化物230b及氧化物230c的三層的結構，但是本發明不侷限於此。例如，也可以設置氧化物230b的單層、氧化物230a及氧化物230b的兩層結構、氧化物230b及氧化物230c的兩層結構或者四層以上的疊層結構，氧化物230a、氧化物230b、氧化物230c也可以分別具有疊層結構。
氧化物230a及氧化物230b、氧化物230b及氧化物230c較佳為除了氧以外還包含共同元素作為主要成分。由此，可以降低氧化物230a與氧化物230b的介面及氧化物230b與氧化物230c的介面的缺陷態密度。因此，介面散射對載子傳導帶來的影響減少，從而電晶體200可以得到高通態電流及高頻率特性。
在氧化物230b上設置導電體242(導電體242a及導電體242b)。導電體242a及導電體242b分別被用作電晶體200的源極電極或汲極電極。
導電體260包括導電體260a及導電體260b，並且以包圍導電體260b的底面及側面的方式配置導電體260a。導電體260被用作電晶體200的第一閘極(也稱為頂閘極)電極。
圖2示出使圖1B所示的電晶體200的一部分的區域放大的剖面圖。如圖2所示，氧化物230包括被用作電晶體200的通道形成區域的區域234以及被用作源極區域或汲極區域的區域231(區域231a及區域231b)。區域231為載子濃度高的低電阻化的區域。此外，區域231有時包括上述低電阻區域的一部分。另外，區域234的載子濃度比區域231低。注意，區域231a的至少一部分及區域231b的至少一部分分別包括與導電體242a及導電體242b接觸的區域。
注意，在圖2中示出區域231及區域234形成在氧化物230b中，但是不侷限於此，例如，區域231或區域234也可以形成在氧化物230a及氧化物230b中、在氧化物230b及氧化物230c中或者在氧化物230a、氧化物230b及氧化物230c中。
此外，在圖2中示出區域231及區域234的邊界與氧化物230b的底面大致垂直，但是本實施方式不侷限於此。例如，有時區域234在氧化物230b的表面附近向導電體240一側延伸且在氧化物230b的底面附近成為較窄的形狀。
在通道形成區域中使用氧化物半導體的電晶體中，當在通道形成區域形成低電阻區域時，容易在該低電阻區域產生電晶體的源極電極與汲極電極之間的洩漏電流(寄生通道)。此外，因該寄生通道容易產生電晶體的常開啟化、洩漏電流的增大、因壓力施加導致的臨界電壓的變動(漂移)等電晶體的特性不良。此外，當電晶體的加工精度較低時，該寄生通道按電晶體偏差，因此產生電晶體特性的偏差。
此外，在使用氧化物半導體的電晶體中，在氧化物半導體中的通道形成區域存在雜質及氧空位時，有時該氧化物半導體低電阻化。此外，電特性容易變動，有時可靠性下降。作為該雜質，例如有鋁(Al)、矽(Si)等。當對通道形成區域進入該雜質時，有時形成缺陷態或氧空位。
鋁及矽的與氧的鍵合能比銦及鋅大。例如，在作為氧化物半導體使用In-M-Zn氧化物的情況下，在對該氧化物半導體混入鋁時，包含在該氧化物半導體中的氧被鋁奪取，因此有時在銦或鋅附近形成氧空位。
在金屬氧化物中的通道形成區域包含氧空位時，電晶體趨於具有常開啟特性。再者，在對金屬氧化物中的氧空位進入氫時，有時氧空位與氫鍵合而形成VO H。對氧空位進入氫的缺陷(VO H)被用作施體，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含較多的氫的金屬氧化物的電晶體容易具有常開啟特性。此外，由於金屬氧化物中的氫因熱、電場等壓力容易移動，在金屬氧化物中包含較多的氫時，電晶體的可靠性有可能下降。
因此，在氧化物半導體的通道形成區域及其附近，較佳為儘可能減少該雜質及氧空位。
於是，電晶體的通道形成區域及其附近的結構體較佳為後面說明的形狀。藉由使構成電晶體的結構體為後面說明的形狀，可以降低形成在通道形成區域的低電阻區域，因此可以抑制寄生通道的產生。因此，可以抑制起因於寄生通道的電晶體特性的偏差。這裡，電晶體特性是指開啟狀態時的電流值(通態電流值)、關閉狀態時的電流值(關態電流值)、臨界電壓、次臨界擺幅值(S值)、場效移動率等。此外，降低氧化物半導體的通道形成區域及其附近的雜質濃度，由此可以提高電晶體的可靠性。
＜通道形成區域及其附近的結構體的較佳的形狀＞ 以下對通道形成區域及其附近的結構體的較佳的形狀進行說明。注意，為了簡化起見，電晶體200的被用作通道形成區域的區域形成在氧化物230b中。
圖3A是圖1A至圖1D所示的電晶體200及其附近的立體圖。此外，圖3B示出使圖3A所示的電晶體200的一部分的區域放大的立體圖。注意，在圖3A及圖3B的立體圖中，為了明確起見，省略一部分的組件。
氧化物230b包括與導電體242a的至少一部分接觸的區域231a(圖3A、圖3B未圖示)、與導電體242b的至少一部分接觸的區域231b(圖3A、圖3B未圖示)、區域231a與區域231b之間的被用作電晶體200的通道形成區域的區域234。區域234在氧化物230b中包括氧化物230b與導電體260重疊的區域。以下可以將氧化物230b中的氧化物230b與導電體242a重疊的區域換稱為區域231a，且可以將氧化物230b與導電體242b重疊的區域換稱為區域231b。
如圖1C及圖3B所示，在電晶體200的通道寬度方向的剖面中，較佳為在區域234中的氧化物230b的側面與氧化物230b的頂面之間具有曲面。也就是說，該側面的端部與該頂面的端部較佳為彎曲(以下，也稱為圓形)。
這裡，如圖2及圖3B所示，在電晶體200的通道長度方向的剖面中，彼此相對的導電體242a的側端部與導電體242b的側端部的距離為L。注意，L也可以說是在電晶體200的通道長度方向的剖面中不與導電體242重疊的區域的氧化物230b的頂面的長度。
此外，如圖3B所示，在電晶體200的通道寬度方向的剖面中，氧化物230b與導電體260重疊的區域的氧化物230b的頂面中的沒有彎曲面的區域的長度為W。
此外，如圖3B所示，上述彎曲面的曲率半徑為La。注意，有時在電晶體200的通道寬度方向的剖面中，La被看作在以絕緣體224的底面為基準時在氧化物230b與導電體260重疊的區域中氧化物230b的頂面的高度與氧化物230b的側面的具有彎曲面的區域的下端部的高度之差。
La較佳為大於0nm且小於與導電體242重疊的區域的氧化物230b的厚度，或者小於上述W的一半。明確而言，La大於0nm且20nm以下，較佳為1nm以上且15nm以下，更佳為2nm以上且10nm以下。藉由採用這種形狀，可以抑制在該側面與該頂面之間集中電場，因此可以抑制電晶體特性的變動。此外，防止W的減少，可以抑制電晶體200的開啟電流及移動率的下降。因此，可以提供一種具有良好的電特性的半導體裝置。
此外，藉由採用上述形狀，在區域234中，氧化物230b的側面的實效通道長度大於氧化物230b的頂面的實效通道長度，由此流過該側面的電流減少。因此，抑制在該側面形成的寄生通道的影響，可以降低電晶體200的S值。此外，形成在該側面的寄生通道的每個電晶體的偏差的影響變小，因此可以提供一種電晶體特性偏差少的半導體裝置。
在電晶體200的通道寬度方向的剖面中，氧化物230b與導電體260重疊的區域的氧化物230b的側面中的沒有彎曲面的區域的長度為Lb。注意，在氧化物230b與導電體260的重疊的區域的氧化物230b的側面具有錐形形狀時，Lb也可以換稱為氧化物230b的錐形形狀部的長度。此外，Lb有時被看作以絕緣體224的底面為基準時的沒有該彎曲面的區域的上端部的高度與沒有該彎曲面的區域的下端部的高度之差。Lb依賴於La、氧化物230b的厚度、氧化物230b的錐角等。這裡，錐角是指具有錐形形狀的膜的側面與該膜的底面之間的角度。
此外，氧化物230b與導電體260重疊的區域的氧化物230b的頂面的膜減少量為Lc。例如，Lc可以作為在電晶體200的通道寬度方向的剖面中在以絕緣體222的底面為基準時重疊於導電體242的區域的氧化物230b的頂面的高度與重疊於導電體260的區域的氧化物230b的頂面的高度之差算出。
如後面說明，在氧化物230b上且與其接觸的方式設置的導電層242B所包含的元素具有吸收氧化物230b的氧的功能時，有時在氧化物230b與導電層242B之間或者在氧化物230b的表面附近部分地形成低電阻區域。此外，在以與氧化物230b的通道形成區域的側面接觸的方式設置的絕緣膜254A所包含的元素具有吸收氧化物230b的氧的功能時，有時在氧化物230b與絕緣膜254A之間或者在氧化物230b的通道形成區域的側面附近部分地形成低電阻區域。也就是說，這些元素有時成為氧化物半導體的雜質。在此情況下，在該低電阻區域中，雜質或進入氧空位的雜質(氫、氮、金屬元素等)被用作施體，載子密度會增高。
此外，當對氧化物半導體混入雜質時，有時形成缺陷態或氧空位。因此，當對氧化物半導體的通道形成區域混入雜質時，有時使用氧化物半導體的電晶體的電特性會變動，由此可靠性降低。此外，當在通道形成區域中包含氧空位時，電晶體會成為常開啟特性(即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的特性)。
於是，區域234中的氧化物230b的頂面較佳為低於與導電體242重疊的區域的氧化物230b的頂面。例如，Lc較佳為大於0nm且小於與導電體242重疊的區域的氧化物230b的厚度。明確而言，Lc大於0nm且為15nm以下，較佳為0.5nm以上且10nm以下，更佳為1nm以上且5nm以下。藉由採用這種形狀，去除上述雜質，降低形成在區域234的頂面附近的低電阻區域，因此可以抑制寄生通道的產生。注意，區域234的頂面的實效通道長度為L+2×Lc。因此，藉由減少Lc，可以抑制電晶體的開啟電流的降低。
此外，將氧化物230b與導電體260重疊的區域的氧化物230b的側面的膜減少量稱為We。例如，We可以作為在電晶體200的通道寬度方向的剖面中與導電體242重疊的區域的氧化物230b的側面與沒有上述彎曲面的區域的氧化物230b的側面之差算出。此外，例如，We可以作為在電晶體200的通道寬度方向的剖面中，與導電體242重疊的區域的氧化物230b的底面的長度與不與導電體242重疊的區域的氧化物230b的底面的長度之差的一半算出。
We較佳為大於0nm且為與導電體242重疊的區域的氧化物230b的厚度以下。明確而言，We大於0nm且20nm以下，較佳為1nm以上且15nm以下，更佳為2nm以上且10nm以下。藉由使We大於0nm，去除區域234的側面附近的雜質，降低低電阻區域，因此可以抑制寄生通道的產生。
由此，可以降低形成在通道形成區域中的低電阻區域，因此可以抑制寄生通道的產生。因此，可以抑制起因於寄生通道的電晶體特性的偏差。此外，可以降低氧化物半導體的通道形成區域及其附近的雜質濃度，因此可以提高電晶體的可靠性。
藉由作為電晶體200的通道形成區域及其附近的結構體採用上述形狀，可以降低電晶體特性的偏差。例如，可以降低Vsh的偏差。在本說明書中，Vsh由在電晶體的Id-Vg曲線上汲極電流Id=1.0×10- 12 A時的閘極電壓Vg定義。例如，Vsh的偏差可以使用標準差σ而評價。n(n為3以上的整數)各電晶體的Vsh的標準差σ以下述公式表示。
[公式1]
在上述公式中，xi 為第i(i為1以上且n以下的整數)電晶體的Vsh的值，μ為n個電晶體的Vsh的平均值。
在電晶體200的Id-Vg特性中，明確而言，Vsh的標準差σ為60mV以下，較佳為40mV以下，更佳為20mV以下。
此外，藉由作為電晶體200的通道形成區域及其附近的結構體採用上述形狀，可以降低氧化物半導體的通道形成區域及其附近的雜質濃度。明確而言，在氧化物半導體的通道形成區域及其附近藉由二次離子質譜分析(SIMS：Secondary Ion Mass Spectrometry)得到的雜質濃度為1×1018 atoms/cm3 以下，較佳為2×1016 atoms/cm3 以下。或者，在氧化物半導體的通道形成區域及其附近，藉由使用能量色散型X射線分析法(EDX：Energy Dispersive X-ray spectroscopy)的元素分析得到的雜質濃度為1.0atomic%以下。注意，當作為氧化物半導體使用包含元素M的氧化物時，在氧化物半導體的通道形成區域及其附近雜質與元素M的濃度比率小於0.10，較佳為小於0.05。這裡，算出濃度比率時使用的元素M的濃度可以是與算出雜質濃度的區域相同的區域的濃度或氧化物半導體中的濃度。
此外，通道形成區域的氧化物230b的側面的雜質濃度比與導電體242重疊的區域的氧化物230b的側面的雜質濃度小。或者，通道形成區域的氧化物230b的側面的雜質與元素M的濃度比率比與導電體242重疊的區域的氧化物230b的側面的雜質與元素M的濃度比率小。此外，通道形成區域的氧化物230b的頂面的雜質與元素M的濃度比率比與導電體242重疊的區域的氧化物230b的頂面的雜質與元素M的濃度比率小。
＜半導體裝置的詳細結構＞ 以下對本發明的一個實施方式的半導體裝置及該半導體裝置所包括的電晶體200的詳細結構進行說明。
絕緣體212、絕緣體214、絕緣體254、絕緣體282、絕緣體283及絕緣體281較佳為被用作抑制水、氫等雜質從基板一側或電晶體200的上方擴散到電晶體200的阻擋絕緣膜。因此，絕緣體212、絕緣體214、絕緣體254、絕緣體282、絕緣體283及絕緣體281較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2 O、NO、NO2 等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的絕緣材料。
例如，較佳的是，作為絕緣體212、絕緣體283及絕緣體281使用氮化矽等，作為絕緣體214、絕緣體254及絕緣體282使用氧化鋁等。由此，可以抑制水、氫等雜質經過絕緣體212及絕緣體214從基板一側擴散到電晶體200一側。此外，可以抑制包含在絕緣體224等中的氧經過絕緣體212及絕緣體214擴散到基板一側。另外，可以抑制水、氫等雜質從配置在絕緣體254的上方的絕緣體280、導電體246等經過絕緣體254擴散到電晶體200的內側。如此，較佳為由具有抑制水、氫等雜質及氧的擴散的功能的絕緣體212、絕緣體214、絕緣體254、絕緣體282及絕緣體283圍繞電晶體200。
另外，有時較佳為降低絕緣體212、絕緣體283及絕緣體281的電阻率。例如，藉由將絕緣體212、絕緣體283及絕緣體281的電阻率設定為1×1013 Ωcm左右，有時在半導體裝置製程中使用電漿等的處理中，絕緣體212、絕緣體283及絕緣體281可以緩和導電體205、導電體242或導電體260的電荷積聚。絕緣體212、絕緣體283及絕緣體281的電阻率為1×1010 Ωcm以上且1×1015 Ωcm以下。
此外，作為絕緣體216、絕緣體280及絕緣體274的介電常數較佳為比絕緣體214的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體216、絕緣體280及絕緣體274，適當地使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽等。
導電體205以與氧化物230及導電體260重疊的方式配置。另外，導電體205較佳為以埋入於絕緣體214或絕緣體216的方式設置。
導電體260有時被用作第一閘極電極。導電體205有時被用作第二閘極電極。在此情況下，藉由獨立地改變供應到導電體205的電位而不使其與供應到導電體260的電位聯動，可以控制電晶體200的臨界電壓(Vth)。尤其是，藉由對導電體205供應負電位，可以使電晶體200的Vth更大且可以減小關態電流。因此，與不對導電體205施加負電位時相比，在對導電體205施加負電位的情況下，可以減小對導電體260供應的電位為0V時的汲極電流。
另外，如圖1A所示，導電體205較佳為比氧化物230的不重疊於導電體242a及導電體242b中的區域大。尤其是，如圖1C所示，導電體205較佳為延伸到與通道寬度方向交叉的氧化物230的端部的外側的區域。就是說，較佳為在氧化物230的通道寬度方向的側面的外側，導電體205和導電體260隔著絕緣體重疊。藉由具有上述結構，可以由被用作第一閘極電極的導電體260的電場和被用作第二閘極電極的導電體205的電場電圍繞氧化物230的通道形成區域。在本說明書中，將由第一閘極及第二閘極的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel(S-channel：圍繞通道)結構。
在本說明書等中，S-channel結構的電晶體是指由一對閘極電極中的一方及另一方的電場電圍繞通道形成區域的電晶體的結構。另外，在本說明書等中，S-channel結構具有如下特徵：與通道形成區域同樣，與被用作源極電極及汲極電極的導電體242a及導電體242b接觸的氧化物230的側面及其周邊為I型。另外，由於接觸於絕緣體280，所以導電體242a及導電體242b接觸的氧化物230的側面及周邊有可能與通道形成區域同樣地成為I型。在本說明書等中，可以視為I型與後面說明的高純度本質相同。另外，在本說明書等中所公開的S-channel結構與Fin型結構及平面型結構不同。藉由採用S-channel結構，可以提高對短通道效應的耐性，換言之可以實現不容易發生短通道效應的電晶體。
此外，如圖1C所示，將導電體205延伸來用作佈線。但是，本發明不侷限於此，也可以在導電體205下設置被用作佈線的導電體。此外，不一定需要在每一個電晶體中設置一個導電體205。例如，在多個電晶體中可以共同使用導電體205。
另外，在電晶體200中，導電體205層疊有導電體205a與導電體205b，但是本發明不侷限於此。例如，導電體205也可以具有單層結構或者三層以上的疊層結構。在結構體具有疊層結構的情況下，有時按形成順序賦予序數以進行區別。
在此，作為導電體205a，較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2 O、NO、NO2 等)、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
藉由作為導電體205a使用具有抑制氧擴散的功能的導電材料，可以抑制導電體205b被氧化而導電率降低。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕、氧化釕等。因此，導電體205a可以具有上述導電材料的單層或疊層結構。例如，導電體205a可以具有鉭、氮化鉭、釕或氧化釕與鈦或氮化鈦的疊層結構。
作為導電體205b，較佳為使用以鎢、銅或鋁為主要成分的導電材料。在圖式中，導電體205b具有單層結構，但是也可以具有疊層結構，例如，可以採用鈦或氮化鈦和上述導電材料的疊層結構。
絕緣體222及絕緣體224被用作閘極絕緣體。
絕緣體222較佳為具有抑制氫(例如，氫原子、氫分子等中的至少一個)的擴散的功能。另外，絕緣體222較佳為具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。例如，絕緣體222較佳為具有與絕緣體224相比抑制氫和氧中的一個或兩個的擴散的功能。
絕緣體222較佳為使用作為絕緣材料的包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為該絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體222時，絕緣體222被用作抑制氧從氧化物230向基板一側釋放或氫等雜質從電晶體200的周圍部擴散到氧化物230的層。因此，藉由設置絕緣體222，可以抑制氫等雜質擴散到電晶體200內側，從而可以抑制在氧化物230中產生氧空位。另外，可以抑制導電體205與絕緣體224或氧化物230所包含的氧起反應。
另外，例如也可以對這些絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。或者，也可以對上述絕緣體進行氮化處理。另外，作為絕緣體222可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽而使用。
此外，作為絕緣體222，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3 )、(Ba，Sr)TiO3 (BST)等所謂的high-k材料的絕緣體。當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
在此，在與氧化物230接觸的絕緣體224中，較佳為藉由加熱使氧脫離。例如，作為絕緣體224適當地使用氧化矽、氧氮化矽等，即可。藉由以與氧化物230接觸的方式設置包含氧的絕緣體，可以減少氧化物230中的氧空位，從而可以提高電晶體200的可靠性。
明確而言，作為絕緣體224較佳為使用藉由加熱使一部分氧脫離的氧化物材料，亦即，具有過量氧區域的絕緣體材料。藉由加熱使氧脫離的氧化膜是指在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中換算為氧分子的氧的脫離量為1.0×1018 molecules/cm3 以上，較佳為1.0×1019 molecules/cm3 以上，進一步較佳為2.0×1019 molecules/cm3 以上，或者3.0×1020 molecules/cm3 以上的氧化物膜。進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
另外，也可以以彼此接觸的方式對上述具有過量氧區域的絕緣體和氧化物230進行加熱處理、微波處理和RF處理中的任一個或多個處理。藉由進行該處理，可以去除氧化物230中的水或氫。例如，在氧化物230中，發生氫進入氧空位而成的缺陷(VO H)的鍵合被切斷的反應，換言之發生“VO H→VO +H”的反應，來實現脫氫化。在此產生的一部分氫有時鍵合於氧而作為H2 O從氧化物230或氧化物230附近的絕緣體去除。另外，一部分氫有時擴散到導電體242或被導電體242俘獲(也稱為吸雜)。
例如，上述微波處理較佳為使用具有產生高密度電漿的電源的裝置或者具有對基板一側施加RF的電源的裝置。例如，藉由使用包含氧的氣體並使用高密度電漿，可以生成高密度的氧自由基，並且藉由對基板一側施加RF，可以將由高密度電漿生成的氧自由基高效地引入氧化物230或氧化物230附近的絕緣體中。另外，上述微波處理的壓力設定為133Pa以上，較佳為200Pa以上、更佳為400Pa以上即可。另外，作為對進行微波處理的裝置內引入的氣體例如使用氧及氬，並且以50%以下，較佳為以10%以上且30%以下的氧流量比(O2 /(O2 +Ar))進行微波處理。
另外，在電晶體200的製造工程中，加熱處理較佳為在氧化物230的表面露出的狀態下進行。例如，該加熱處理較佳為在100℃以上且450℃以下、更佳為在350℃以上且400℃以下進行。加熱處理在氮氣體或惰性氣體的氛圍下或者在包含10ppm以上、1%以上或10%以上的氧化氣體的氛圍下進行。例如，加熱處理較佳為在氧氛圍下進行。由此，可以藉由對氧化物230供應氧而減少氧空位。另外，加熱處理也可以在減壓狀態下進行。或者，加熱處理也可以在氮氣體或惰性氣體的氛圍下進行加熱處理之後，在包含10ppm以上、1%以上或10%以上的氧化氣體的氛圍下進行，以便填補所脫離的氧。或者，在包含10ppm以上、1%以上或10%以上的氧化氣體的氛圍下進行加熱處理之後，在氮氣體或惰性氣體的氛圍下連續進行加熱處理。
藉由對氧化物230進行加氧化處理，可以使所供應的氧填補氧化物230中的氧空位，換言之可以促進“VO +O→null”的反應。再者，在所供應的氧與留在氧化物230中的氫起反應時，可以去除該氫作為H2 O。由此，可以抑制留在氧化物230中的氫與氧空位再結合而形成VO H。
此外，絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。
氧化物230較佳為具有化學組成互不相同的氧化物的疊層結構。明確而言，用於氧化物230a的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比。另外，用於氧化物230a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。另外，用於氧化物230b的金屬氧化物中的元素相對於M的In的原子個數比較佳為大於用於氧化物230a的金屬氧化物中的元素相對於M的In的原子個數比。氧化物230c可以使用可用於氧化物230a或氧化物230b的金屬氧化物。
在要增大電晶體200的通態電流時作為氧化物230較佳為使用In-Zn氧化物。在作為氧化物230使用In-Zn氧化物時，例如可以舉出如下結構：氧化物230a使用In-Zn氧化物且氧化物230b及氧化物230c使用In-M-Zn氧化物的疊層結構；或者氧化物230a使用In-M-Zn氧化物且氧化物230b和氧化物230c中的任一個使用In-Zn氧化物的疊層結構等。
另外，氧化物230b及氧化物230c較佳為具有結晶性。例如，較佳為使用後面說明的CAAC-OS(c-axis aligned crystalline oxide semiconductor)。CAAC-OS等的具有結晶性的氧化物具有雜質及缺陷(氧空位等)少的結晶性高且緻密的結構。因此，可以抑制源極電極或汲極電極從氧化物230b抽出氧。因此，即使進行加熱處理也可以減少從氧化物230b被抽出的氧，所以電晶體200對製程中的高溫度(所謂熱積存；thermal budget)也很穩定。
另外，作為氧化物230c較佳為使用CAAC-OS，氧化物230c所包含的結晶的c軸較佳為沿大致垂直於氧化物230c的被形成面或頂面的方向配向。CAAC-OS具有容易使氧在與c軸垂直方向上移動的性質。由此，可以將氧化物230c所包含的氧高效地供應到氧化物230b。
較佳的是，氧化物230a及氧化物230c的導帶底比氧化物230b的導帶底更接近於真空能階。換言之，氧化物230a及氧化物230c的電子親和力較佳為小於氧化物230b的電子親和力。在此情況下，氧化物230c較佳為使用可以用於氧化物230a的金屬氧化物。此時，載子的主要路徑為氧化物230b。
在此，在氧化物230a、氧化物230b及氧化物230c的接合部中，導帶底平緩地變化。換言之，也可以將上述情況表達為氧化物230a、氧化物230b及氧化物230c的接合部的導帶底連續地變化或者連續地接合。為此，較佳為降低形成在氧化物230a與氧化物230b的介面以及氧化物230b與氧化物230c的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物230a與氧化物230b、以及氧化物230b與氧化物230c除了包含氧之外還包含共同元素作為主要成分，可以形成缺陷態密度低的混合層。例如，在氧化物230b為In-Ga-Zn氧化物的情況下，作為氧化物230a及氧化物230c可以使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化鎵等。
明確而言，作為氧化物230a使用In：Ga：Zn=1：3：4[原子個數比]或In：Ga：Zn=1：1：0.5[原子個數比]的金屬氧化物，即可。此外，作為氧化物230b使用In：Ga：Zn=1：1：1[原子個數比]或In：Ga：Zn=4：2：3[原子個數比]的金屬氧化物，即可。此外，作為氧化物230c使用In：Ga：Zn=1：3：4[原子個數比]、In：Ga：Zn=4：2：3[原子個數比]、Ga：Zn=2：1[原子個數比]或Ga：Zn=2：5[原子個數比]的金屬氧化物，即可。
注意，在金屬氧化物藉由濺射法形成時，上述原子個數比不侷限於所形成的金屬氧化物的原子個數比，也可以為在形成金屬氧化物時使用的濺射靶材的原子個數比。
藉由作為氧化物230a、氧化物230c採用上述結構，可以降低氧化物230a與氧化物230b的介面及氧化物230b與氧化物230c的介面的缺陷態密度。因此，介面散射給載子傳導帶來的影響減少，從而電晶體200可以得到大通態電流及高頻率特性。
作為導電體242(導電體242a及導電體242b)例如較佳為使用包含鉭的氮化物、包含鈦的氮化物、包含鉬的氮化物、包含鎢的氮化物、包含鉭及鋁的氮化物、包含鈦及鋁的氮化物等。在本發明的一個實施方式中，尤其較佳為使用包含鉭的氮化物。此外，例如也可以使用氧化釕、氮化釕、包含鍶及釕的氧化物、包含鑭及鎳的氧化物等。這些材料為不容易氧化的導電材料或即使吸收氧也保持導電性的材料，所以是較佳的。
注意，當導電體242與氧化物230b接觸時，有時氧化物230b中的氧擴散到導電體242，由此導電體242氧化。當導電體242氧化時，導電體242的導電率有可能下降。注意，可以將氧化物230b中的氧擴散到導電體242的情況換稱為導電體242吸收氧化物230b中的氧。
此外，當氧化物230b中的氧擴散到導電體242a及導電體242b時，有時在導電體242a與氧化物230b之間以及在導電體242b與氧化物230b之間形成層。該層由於其氧含量比導電體242a或導電體242b多，因此可以估計具有絕緣性。此時，導電體242a或導電體242b、該層、氧化物230b的三層結構可以看作由金屬-絕緣體-半導體形成的三層結構，也可以看作MIS(Metal-Insulator-Semiconductor)結構或以MIS結構為主的二極體接合結構。
注意，有時包含在氧化物230b等中的氫擴散到導電體242a或導電體242b。尤其是，藉由作為導電體242a及導電體242b使用包含鉭的氮化物，有時包含在氧化物230b等中的氫容易擴散到導電體242a或導電體242b，該擴散的氫與導電體242a或導電體242b所包含的氮鍵合。也就是說，有時包含在氧化物230b等中的氫被導電體242a或導電體242b吸收。
另外，有時在導電體242的側面與導電體242的頂面之間具有彎曲面。也就是說，有時側面的端部與頂面的端部彎曲。例如，在導電體242的端部，彎曲面的曲率半徑為3nm以上且10nm以下，較佳為5nm以上且6nm以下。藉由使端部不具有角，可以提高後面的形成製程中的膜的覆蓋性。
如圖1B所示，絕緣體254較佳為與導電體242a的頂面及側面、導電體242b的頂面及側面、氧化物230a的側面、氧化物230b的側面以及絕緣體224的頂面的一部分接觸。藉由採用上述結構，絕緣體280與絕緣體224、氧化物230a及氧化物230b被絕緣體254分離。
此外，絕緣體254較佳為與絕緣體222同樣地具有抑制氫和氧中的一個或兩個的擴散的功能。例如，與絕緣體224及絕緣體280相比，絕緣體254較佳為具有抑制氫和氧中的一個或兩個的擴散的功能。由此，可以抑制包含在絕緣體280中的氫擴散到氧化物230a及氧化物230b。此外，藉由由絕緣體222及絕緣體254包圍絕緣體224、氧化物230等，可以抑制水、氫等雜質從外部擴散到絕緣體224及氧化物230。由此，可以使電晶體200具有良好的電特性及可靠性。
絕緣體254較佳為藉由濺射法形成。藉由在包含氧的氛圍下使用濺射法形成絕緣體254，可以對絕緣體224與絕緣體254接觸的區域附近添加氧。由此，可以將氧從該區域藉由絕緣體224供應到氧化物230中。在此，藉由使絕緣體254具有抑制擴散到上方的氧的功能，可以防止氧從氧化物230擴散到絕緣體280。此外，藉由使絕緣體222具有抑制擴散到下方的氧的功能，可以防止氧從氧化物230擴散到基板一側。如此，對氧化物230中的通道形成區域供應氧。由此，可以減少氧化物230的氧空位並抑制電晶體的常開啟化。
作為絕緣體254，例如可以形成包含鋁和鉿中的一個或兩個的氧化物的絕緣體。此時，利用原子層沉積(ALD：Atomic Layer Deposition)法形成絕緣體254。因為ALD法的覆蓋率高，所以可以防止由凹凸導致的絕緣體254的斷開等。
作為絕緣體254，例如可以使用包含氮化鋁的絕緣體。因此，可以形成具有高絕緣性及高熱傳導率的膜，由此可以提高在驅動電晶體200時產生的熱的散熱性。此外，也可以使用氮化矽、氮氧化矽等。
另外，作為絕緣體254，例如可以使用包含鎵的氧化物。包含鎵的氧化物有時具有抑制氫和氧中的一個或兩個的擴散的功能，所以是較佳的。作為包含鎵的氧化物，可以使用氧化鎵、鎵鋅氧化物、銦鎵鋅氧化物等。當作為絕緣體254使用銦鎵鋅氧化物時，較佳為相對於銦的鎵的原子數比大。藉由增大該原子數比，可以提高該氧化物的絕緣性。
此外，絕緣體254可以具有兩層以上的多層結構。當絕緣體254具有兩層的疊層結構時，作為絕緣體254的下層及上層的形成方法可以利用上述方法，並且，作為絕緣體254的下層及上層的形成方法既可以使用相同的方法，又可以使用不同的方法。例如，作為絕緣體254，可以在包含氧的氛圍下使用濺射法形成絕緣體254的下層，然後使用ALD法形成絕緣體254的上層。因為ALD法是覆蓋性良好的成膜方法，所以可以防止因第一層的凹凸而產生斷開等。
另外，作為絕緣體254的下層及上層可以使用上述材料，並且絕緣體254的下層及上層的材料既可以相同，又可以不同。例如，可以採用氧化矽、氧氮化矽、氮氧化矽或氮化矽與具有抑制氫等雜質及氧透過的功能的絕緣體的疊層結構。此外，作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如，可以使用包含鋁和鉿中的一個或兩個的氧化物的絕緣體。
絕緣體250被用作閘極絕緣體。絕緣體250較佳為與氧化物230c的至少一部分接觸地配置。絕緣體250可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽等。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
與絕緣體224同樣，絕緣體250較佳為使用藉由加熱釋放氧的絕緣體形成。藉由作為絕緣體250以與氧化物230c的至少一部分接觸的方式設置藉由加熱釋放氧的絕緣體，可以高效地對氧化物230b的通道形成區域供應氧，而減少氧化物230b的通道形成區域的氧空位。因此，可以提供在抑制電特性的變動以具有穩定的電特性的同時可靠性得到提高的電晶體。此外，與絕緣體224同樣，較佳為降低絕緣體250中的水、氫等雜質的濃度。絕緣體250的厚度較佳為1nm以上且20nm以下。
注意，在圖1A至圖1C中示出絕緣體250的結構為單層，但是也可以為兩層以上的疊層結構。當絕緣體250的結構為兩層的疊層結構時，較佳的是絕緣體250的下層使用藉由加熱釋放氧的絕緣體形成，絕緣體250的上層使用具有抑制氧的擴散的功能的絕緣體形成。藉由採用這種結構，可以抑制包含在絕緣體250的下層中的氧擴散到導電體260。也就是說，可以抑制對氧化物230供應的氧量的減少。此外，可以抑制因包含在絕緣體250的下層中的氧導致的導電體260的氧化。例如，絕緣體250的下層可以使用能夠用於上述絕緣體250的材料設置，絕緣體250的上層可以使用與絕緣體222相同的材料設置。
注意，當絕緣體250的下層使用氧化矽及氧氮化矽等形成時，絕緣體250的上層也可以使用相對介電常數高的high-k材料的絕緣材料形成。藉由作為閘極絕緣體採用絕緣體250的下層及絕緣體250的上層的疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時供應的閘極電位。另外，可以減少被用作閘極絕緣體的絕緣體的等效氧化物厚度(EOT)。
作為絕緣體250的上層，明確而言，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺、鎂等中的一種或兩種以上的金屬氧化物或者能夠用於氧化物230的金屬氧化物。尤其是，較佳為使用包含鋁和鉿中的一個或兩個的氧化物的絕緣體。
另外，也可以在絕緣體250與導電體260之間設置金屬氧化物。該金屬氧化物較佳為抑制氧從絕緣體250擴散到導電體260。藉由設置抑制氧的擴散的金屬氧化物，被抑制氧從絕緣體250擴散到導電體260。換言之，可以抑制對氧化物230供應的氧量的減少。另外，可以抑制因絕緣體250中的氧所導致的導電體260的氧化。
注意，上述金屬氧化物較佳為被用作第一閘極電極的一部分。例如，可以將能夠用於氧化物230的金屬氧化物用作上述金屬氧化物。在此情況下，藉由利用濺射法形成導電體260a，可以降低上述金屬氧化物的電阻值使其變為導電體。上述導電體可以稱為OC(Oxide Conductor：氧化物導電體)電極。例如，可以藉由使能夠用於氧化物230的氧化物半導體低電阻化來將其用作上述金屬氧化物。
藉由設置絕緣體250的上層及/或上述金屬氧化物，可以提高電晶體200的通態電流，而無需減少來自導電體260的電場的影響。另外，藉由利用絕緣體250及上述金屬氧化物的物理厚度保持導電體260與氧化物230之間的距離，可以抑制導電體260與氧化物230之間的洩漏電流。另外，藉由設置絕緣體250及上述金屬氧化物的疊層結構，可以容易調節導電體260與氧化物230之間的物理距離及從導電體260施加到氧化物230的電場強度。
導電體260較佳為包括導電體260a以及配置在導電體260a上的導電體260b。例如，較佳為以包圍導電體260b的底面及側面的方式配置導電體260a。注意，在圖1A至圖1C中示出導電體260具有導電體260a及導電體260b的兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體260a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
此外，當導電體260a具有抑制氧的擴散的功能時，可以抑制絕緣體250所包含的氧使導電體260b氧化而導致導電率的下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕、氧化釕等。
另外，導電體260因為也被用作佈線，所以較佳為使用導電性高的導電體。例如，導電體260b可以使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體260b也可以採用疊層結構，例如，鈦或氮化鈦與上述導電材料的疊層結構。
此外，在電晶體200中，以填埋形成於絕緣體280等的開口的方式自對準地形成導電體260。藉由如此形成導電體260，可以在導電體242a和導電體242b之間的區域中無需對準並確實地配置導電體260。
另外，如圖1C所示，在電晶體200的通道寬度方向上，以絕緣體222的底面為基準，導電體260的導電體260不與氧化物230b重疊的區域的底面的高度較佳為比氧化物230b的底面的高度低。藉由被用作閘極電極的導電體260隔著絕緣體250等覆蓋氧化物230b的通道形成區域的側面及頂面，可以容易將導電體260的電場施加到氧化物230b的通道形成區域整體。因此，可以增大電晶體200的通態電流並提高頻率特性。以絕緣體222的底面為基準時的氧化物230a及氧化物230b不與導電體260重疊的區域的導電體260的底面的高度與氧化物230b的底面的高度之差為0nm以上且100nm以下，較佳為3nm以上且50nm以下，更佳為5nm以上且20nm以下。
絕緣體280設置於絕緣體224、氧化物230a、氧化物230b、導電體242及絕緣體254上。此外，絕緣體280的頂面也可以被平坦化。
被用作層間膜的絕緣體280的介電常數較佳為低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。絕緣體280例如較佳為使用與絕緣體216相同的材料設置。尤其是，由於氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。特別是，因為氧化矽、氧氮化矽、具有空孔的氧化矽等的材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。
此外，絕緣體280中的水、氫等雜質的濃度較佳為得到降低。此外，絕緣體280較佳為包含氫濃度低的過量氧區域或過量氧，例如，也可以使用與絕緣體216相同的材料設置。此外，絕緣體280也可以具有層疊上述材料的結構，例如，也可以具有藉由濺射法形成的氧化矽膜及層疊於其上且藉由化學氣相沉積(CVD：Chemical Vapor Deposition)法形成的氧氮化矽膜的疊層結構。此外，也可以在其上層疊氮化矽。
絕緣體282或絕緣體283較佳為被用作抑制水、氫等雜質從上方擴散到絕緣體280的阻擋絕緣膜。此外，絕緣體282或絕緣體283被用作抑制氧透過的阻擋絕緣膜。作為絕緣體282及絕緣體283，例如可以使用氧化鋁、氮化矽、氮氧化矽等絕緣體。例如，作為絕緣體282可以使用對氧具有高阻擋性的氧化鋁，作為絕緣體283可以使用對氫具有高阻擋性的氮化矽。
此外，較佳為在絕緣體282上設置被用作層間膜的絕緣體274。與絕緣體224等同樣，較佳為絕緣體274中的水、氫等雜質的濃度得到降低。
導電體240a及導電體240b較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，導電體240a及導電體240b也可以具有疊層結構。
此外，當導電體240a及導電體240b具有疊層結構時，作為與絕緣體281、絕緣體274、絕緣體283、絕緣體282、絕緣體280及絕緣體254接觸的導電體較佳為使用具有抑制水、氫等雜質的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕、氧化釕等。此外，可以以單層或疊層使用具有抑制水、氫等雜質的透過的功能的導電材料。藉由使用該導電材料，可以防止添加到絕緣體280的氧被導電體240a及導電體240b吸收。此外，可以防止包含在絕緣體281的上方的層的水、氫等雜質藉由導電體240a及導電體240b混入到氧化物230。
作為絕緣體241a及絕緣體241b，例如可以使用氮化矽、氧化鋁、氮氧化矽等絕緣體。因為絕緣體241a及絕緣體241b與絕緣體254接觸地設置，所以可以抑制包含在絕緣體280等中的水、氫等雜質經過導電體240a及導電體240b混入到氧化物230。尤其是，氮化矽對氫具有高阻擋性，所以是較佳的。此外，可以防止絕緣體280所包含的氧被導電體240a及導電體240b吸收。
可以以與導電體240a的頂面及導電體240b的頂面接觸的方式配置被用作佈線的導電體246(導電體246a及導電體246b)。導電體246較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，該導電體可以具有疊層結構，例如，可以具有鈦或氮化鈦與上述導電材料的疊層結構。另外，該導電體可以埋入於絕緣體的開口中。
＜半導體裝置的構成材料＞ 以下，說明可用於半導體裝置的構成材料。
＜＜基板＞＞ 作為形成電晶體200的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。另外，作為半導體基板，例如可以舉出以矽或鍺等為材料的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。再者，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如有SOI(Silicon On Insulator；絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容器、電阻器、切換元件、發光元件、記憶元件等。
＜＜絕緣體＞＞ 作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物以及金屬氮氧化物等。
例如，當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時實現電晶體工作時的低電壓化。另一方面，藉由將相對介電常數較低的材料用於被用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
此外，作為相對介電常數較高的絕緣體，可以舉出氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。
另外，作為相對介電常數較低的絕緣體，可以舉出氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。
此外，藉由由具有抑制氫等雜質及氧的透過的功能的絕緣體圍繞使用金屬氧化物的電晶體，可以使電晶體的電特性穩定。作為具有抑制氫等雜質及氧的透過的功能的絕緣體，例如可以以單層或疊層使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體。明確而言，作為具有抑制氫等雜質及氧的透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮化鋁、氮氧化矽、氮化矽等金屬氮化物。
此外，被用作閘極絕緣體的絕緣體較佳為具有包含藉由加熱脫離的氧的區域的絕緣體。例如，藉由採用將具有包含藉由加熱脫離的氧的區域的氧化矽或者氧氮化矽接觸於氧化物230的結構，可以填補氧化物230所包含的氧空位。
＜＜導電體＞＞ 作為導電體，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭等中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。另外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
另外，也可以層疊多個由上述材料形成的導電層。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為被用作閘極電極的導電體較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為被用作閘極電極的導電體，較佳為使用含有包含在形成通道的金屬氧化物中的金屬元素及氧的導電材料。此外，也可以使用含有上述金屬元素及氮的導電材料。例如，也可以使用氮化鈦、氮化鉭等包含氮的導電材料。此外，可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲形成通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等進入的氫。
＜＜金屬氧化物＞＞ 作為氧化物230，較佳為使用被用作半導體的金屬氧化物(氧化物半導體)。以下，將說明可用於根據本發明的一個實施方式的氧化物230的金屬氧化物。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鋁、鎵、釔、錫等。或者，也可以包含硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等中的一種或多種。
在此，考慮金屬氧化物是包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫。作為可用作元素M的其他元素，有硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
注意，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
[金屬氧化物的結構] 氧化物半導體(金屬氧化物)被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形、七角形等晶格排列。另外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界(也稱為grain boundary)。亦即，可知由於晶格排列畸變，可抑制晶界的形成。這是由於CAAC-OS因為a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
此外，CAAC-OS趨向於具有層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M，Zn)層)的層狀結晶結構(也稱為層狀結構)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
CAAC-OS是結晶性高的金屬氧化物。另一方面，在CAAC-OS中不容易觀察明確的晶界，因此可以說不容易發生起因於晶界的電子移動率的下降。此外，金屬氧化物的結晶性有時因雜質的進入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧空位等)少的金屬氧化物。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，包含CAAC-OS的金屬氧化物具有高耐熱性及高可靠性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，在包含銦、鎵和鋅的金屬氧化物的一種的In-Ga-Zn氧化物(以下，IGZO)是上述奈米晶時可能具有穩定的結構。尤其是，IGZO有在大氣中不容易進行晶體生長的傾向，所以與在IGZO是大結晶(在此，幾mm的結晶或者幾cm的結晶)時相比在IGZO是小結晶(例如，上述奈米結晶)時可能在結構上穩定。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的金屬氧化物。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體(金屬氧化物)具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
[雜質] 在此，說明金屬氧化物中的各雜質的影響。
當在氧化物半導體中混入雜質時，有時產生缺陷態密度或氧空位。因此，當在氧化物半導體的通道形成區域中混入雜質時，有時使用氧化物半導體的電晶體的電特性容易變化而可靠性降低。另外，當通道形成區域具有氧空位時，電晶體容易具有常開啟特性。
使用金屬氧化物的電晶體的電特性因金屬氧化物中的雜質及氧空位而變化且容易具有常開啟特性(不對閘極電極施加電壓也存在有通道而電流流過電晶體的特性)。另外，在金屬氧化物包含超過適當值的過量氧的狀態下驅動該電晶體時，有時過剩的氧原子的化合價變化而該電晶體的電特性變化，由此可靠性降低。
因此，在電晶體中作為通道形成區域較佳為使用載子密度低的金屬氧化物。在降低金屬氧化物的載子濃度的情況下，降低金屬氧化物中的雜質濃度而降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。注意，在本說明書等中，將通道形成區域的金屬氧化物的載子密度為1×1016 cm-3 以下的情況定義為高純度本質。
另外，通道形成區域的金屬氧化物的載子濃度較佳為1×1018 cm-3 以下，更佳為1×1017 cm-3 以下，進一步較佳為1×1016 cm-3 以下，更進一步較佳為小於1×1013 cm-3 ，尤其較佳為小於1×1012 cm-3 。注意，通道形成區域的金屬氧化物的載子濃度的下限值沒有特別的限制，例如可以為1×10-9 cm-3 。
作為金屬氧化物中的雜質例如有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。尤其是，包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時在金屬氧化物中形成氧空位。另外，在金屬氧化物半導體中的通道形成區域包含氧空位的情況下，電晶體有時具有常開啟特性。再者，在氫進入金屬氧化物中的氧空位時，有時氫鍵合於氧空位而形成VO H。氫進入氧空位的缺陷(VO H)用作施體，有時生成作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含多量氫的金屬氧化物的電晶體容易具有常開啟特性。另外，金屬氧化物中的氫因熱、電場等應力而容易變化，所以在金屬氧化物包含多量氫時，有可能電晶體的可靠性降低。
在本發明的一個實施方式中，較佳為儘量減少氧化物230中的VO H而使氧化物230成為高純度本質或實質上高純度本質。如此，為了獲得充分降低VO H的金屬氧化物，去除金屬氧化物中的水分、氫等雜質(有時記為脫水、脫氫化處理)以及將氧供應到金屬氧化物而填補氧空位(有時記載為過氧化處理)是重要的。藉由將VO H等雜質被充分降低的金屬氧化物用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
氫進入氧空位的缺陷(VO H)會被用作金屬氧化物的施體。然而，難以對該缺陷定量地進行評價。於是，在金屬氧化物中，有時不是使用施體濃度而是使用載子濃度進行評價。因此，在本說明書等中，作為金屬氧化物的參數，有時使用設想不施加電場的狀態的載子濃度，而不使用施體濃度。換言之，有時可以將本說明書等中所記載的“載子濃度”換成為“施體濃度”。另外，可以將本說明書等所記載的“載子濃度”換成為“載子密度”。
由此，較佳為儘可能減少金屬氧化物中的氫。明確而言，在金屬氧化物中，利用SIMS測得的氫濃度低於1×1020 atoms/cm3 ，較佳為低於1×1019 atoms/cm3 ，更佳為低於5×1018 atoms/cm3 ，進一步較佳為低於1×1018 atoms/cm3 。藉由將氫等雜質被充分降低的金屬氧化物用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
另外，上述缺陷態密度有時包括陷阱能階。另外，被金屬氧化物的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，在陷阱態密度高的金屬氧化物中具有通道形成區域的電晶體的電特性有時不穩定。
另外，在氧化物半導體的通道形成區域包含雜質時，有時通道形成區域的結晶性降低。另外，有時以與通道形成區域接觸的方式設置的氧化物的結晶性降低。在通道形成區域的結晶性低時，有電晶體的穩定性或可靠性降低的傾向。另外，在以與通道形成區域接觸的方式設置的氧化物的結晶性低時，有時形成介面能階而降低電晶體的穩定性或可靠性。
因此，為了提高電晶體的穩定性或可靠性，降低氧化物半導體的通道形成區域及其附近的雜質濃度是有效的。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。因為雜質濃度降低的金屬氧化物的缺陷態密度低，所以陷阱能階有時也變低。
＜＜其他半導體材料＞＞ 可用於氧化物230的半導體材料不侷限於上述金屬氧化物。作為氧化物230也可以使用具有能帶間隙的半導體材料(不是零能帶間隙半導體的半導體材料)。例如，較佳為將矽等單個元素的半導體、砷化鎵等化合物半導體、用作半導體的層狀物質(也稱為原子層物質、二維材料等。)等用於半導體材料。尤其是，較佳為將用作半導體的層狀物質用於半導體材料。
在此，在本說明書等中，層狀物質是具有層狀的結晶結構的材料群的總稱。層狀的結晶結構是由共價鍵或離子鍵等形成的層藉由如凡得瓦力那樣的比共價鍵或離子鍵弱的鍵合層疊的結構。層狀物質的每單位層內的導電性高，亦即，二維導電性高。藉由將用作半導體且二維導電性高的材料用於通道形成區域，可以提供一種通態電流的大的電晶體。
作為層狀物質，有石墨烯、矽烯(Silicene)、硫化物等。硫化物是包含硫的化合物。另外，硫是屬於第16族的元素的總稱，其中有氧、硫、硒、碲、釙、鉝。另外，作為硫化物，可以舉出過渡金屬硫族化合物、第13族硫族化合物等。
作為氧化物230，例如較佳為使用用作半導體的過渡金屬硫族化合物。明確而言，作為能夠用於氧化物230的過渡金屬硫族化合物，可以舉出：硫化鉬(典型的是MoS2 )、硒化鉬(典型的是MoSe2 )、鉬碲(典型的是MoTe2 )、硫化鎢(典型的是WS2 )、硒化鎢(典型的是WSe2 )、鎢碲(典型的是WTe2 )、硫化鉿(典型的是HfS2 )、硒化鉿(典型的是HfSe2 )、硫化鋯(典型的是ZrS2 )、硒化鋯(典型的是ZrSe2 )等。
＜半導體裝置的製造方法＞ 接著，使用圖4A至圖11D說明圖1A至圖1D所示的本發明的一個實施方式的半導體裝置的製造方法。
圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A及圖11A是俯視圖。另外，圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B及圖11B分別是對應於圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A及圖11A中的以A1-A2的點劃線所示的部位的剖面圖，也是電晶體200的通道長度方向的剖面圖。另外，圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C及圖11C分別是對應於圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A及圖11A中的以A3-A4的點劃線所示的部位的剖面圖，也是電晶體200的通道寬度方向的剖面圖。另外，圖4D、圖5D、圖6D、圖7D、圖8D、圖9D、圖10D及圖11D分別是對應於圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A及圖11A中的以A5-A6的點劃線所示的部位的剖面圖。注意，在圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A及圖11A的俯視圖中，為了明確起見，省略一部分的組件。
首先，準備基板(未圖示)，在該基板上形成絕緣體212。絕緣體212可以利用濺射法、CVD法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法或ALD法等形成。
注意，CVD法可以分為利用電漿的電漿CVD (PECVD：Plasma Enhanced CVD)法、利用熱的熱CVD (TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根據使用的源氣體分為金屬CVD (MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。另外，因為不使用電漿，熱CVD法是能夠減少對被處理物造成的電漿損傷的成膜方法。例如，包括在半導體裝置中的佈線、電極、元件(電晶體、電容器等)等有時因從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述電漿損傷，所以能夠提高半導體裝置的良率。另外，在熱CVD法中，不產生成膜時的電漿損傷，因此能夠得到缺陷較少的膜。
ALD法可以利用作為原子的性質的自調節性來沉積每一層的原子，從而發揮能夠形成極薄的膜、能夠對縱橫比高的結構形成膜、能夠以針孔等的缺陷少的方式形成膜、能夠形成覆蓋性優良的膜及能夠在低溫下形成膜等的效果。此外，ALD法還包括利用電漿的PEALD (Plasma Enhanced ALD)法。藉由利用電漿，可以在更低溫下進行成膜，所以有時是較佳的。注意，ALD法中使用的前驅物有時包含碳等雜質。因此，利用ALD法形成的膜有時與利用其他的成膜方法形成的膜相比包含更多的碳等雜質。另外，雜質的定量可以利用X射線光電子能譜(XPS：X-ray Photoelectron Spectroscopy)進行。
不同於使從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的成膜方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，利用ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於要覆蓋縱橫比高的開口部的表面的情況等。注意，ALD法的沉積速度比較慢，所以有時較佳為與CVD法等沉積速度快的其他成膜方法組合而使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法及ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為不需要傳送及調整應力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以減小成膜時間。因此，有時可以提高半導體裝置的生產率。
在本實施方式中，作為絕緣體212利用CVD法形成氮化矽。如此，藉由作為絕緣體212使用氮化矽等不容易使銅透過的絕緣體，即使作為絕緣體212的下方的層(未圖示)的導電體使用銅等容易擴散的金屬，也可以抑制該金屬藉由絕緣體212向上方擴散的層。另外，藉由使用如氮化矽等不容易使水、氫等雜質透過的絕緣體，可以抑制絕緣體212的下方的層所包含的水、氫等雜質擴散。
接著，在絕緣體212上形成絕緣體214。絕緣體214可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。在本實施方式中，作為絕緣體214使用氧化鋁。
接著，在絕緣體214上形成絕緣體216。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體216。
接著，在絕緣體216中形成到達絕緣體214的開口。開口例如包括槽或狹縫等。此外，有時將形成有開口的區域稱為開口部。在形成該開口時，可以使用濕蝕刻法，但是對微型加工來說乾蝕刻法是較佳的。作為絕緣體214，較佳為選擇在對絕緣體216進行蝕刻以形成槽時用作蝕刻停止膜的絕緣體。例如，當作為形成槽的絕緣體216使用氧化矽時，絕緣體214較佳為使用氮化矽、氧化鋁、氧化鉿。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿(CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以採用對平行平板型電極中的一方施加高頻電壓的結構。或者，也可以採用對平行平板型電極中的一方施加不同的多個高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率相同的高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率不同的高頻電壓的結構。或者，也可以利用具有高密度電漿源的乾蝕刻裝置。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用感應耦合電漿(ICP：Inductively Coupled Plasma)蝕刻裝置等。
在形成開口後，形成成為導電體205a的導電膜。該導電膜較佳為包含具有抑制氧的透過的功能的導電體。例如，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，可以使用具有抑制氧透過的功能的導電體與鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的疊層膜。該導電膜可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。
在本實施方式中，作為成為導電體205a的導電膜，採用多層結構。首先，利用濺射法形成氮化鉭，在該氮化鉭上層疊氮化鈦。藉由將這種金屬氮化物用於導電體205b的下層，即使作為後面說明的成為導電體205b的導電膜使用銅等容易擴散的金屬，也可以抑制該金屬從導電體205a擴散到外部。
接著，形成成為導電體205b的導電膜。該導電膜可以使用電鍍法、濺射法、CVD法、MBE法、PLD法、ALD法等形成。在本實施方式中，作為該導電膜，形成銅等低電阻導電材料。
接著，藉由進行CMP處理，去除成為導電體205a的導電膜以及成為導電體205b的導電膜的一部分，使絕緣體216露出。其結果是，只在開口部殘留導電體205a及導電體205b。由此，可以形成其頂面平坦的導電體205(參照圖4B至圖4D)。注意，有時由於該CMP處理而絕緣體216的一部分被去除。
注意，在上述製程中，以埋入於絕緣體216的開口的方式形成導電體205，但是本實施方式不侷限於此。例如，在絕緣體214上形成導電體205，在導電體205上形成絕緣體216，對絕緣體216進行CMP處理，由此去除絕緣體216的一部分，使導電體205的表面露出即可。
接著，在絕緣體216及導電體205上形成絕緣體222。作為絕緣體222，較佳為形成包含鋁和鉿中的一者或兩者的氧化物的絕緣體。包含鋁和鉿中的一者或兩者的氧化物的絕緣體對氧、氫及水具有阻擋性。當絕緣體222對氫及水具有阻擋性時，可以抑制電晶體200的周圍的結構體所包含的氫及水藉由絕緣體222擴散到電晶體200的內側，從而可以抑制氧化物230中的氧空位的生成。
絕緣體222可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成。
接著，較佳為進行加熱處理。加熱處理以250℃以上且650℃以下，較佳為以300℃以上且500℃以下，更佳為以320℃以上且450℃以下進行即可。加熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，加熱處理也可以在氮氣體或惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化氣體的氛圍下進行加熱處理。
在本實施方式中，作為加熱處理，在形成絕緣體222之後在氮氛圍下以400℃的溫度進行1小時的處理，接下來連續地在氧氛圍下以400℃的溫度進行1小時的處理。藉由進行該加熱處理，可以去除絕緣體222所包含的水、氫等雜質。另外，加熱處理也可以在形成絕緣體224之後等的時機進行。
接著，在絕緣體222上形成絕緣體224。絕緣體224可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。在本實施方式中，作為絕緣體224利用CVD法形成氧氮化矽膜。
在此，為了在絕緣體224中形成過量氧區域，也可以在減壓狀態下進行包含氧的電漿處理。包含氧的電漿處理例如較佳為採用包括用來產生使用微波的高密度電漿的電源的裝置。或者，也可以包括對基板一側施加RF(Radio Frequency：射頻)的電源。藉由使用高密度電漿可以生成高密度氧自由基，且藉由對基板一側施加RF可以將由高密度電漿生成的氧自由基高效地導入絕緣體224中。或者，也可以在使用這種裝置進行包含惰性氣體的電漿處理之後，為填補脫離的氧而進行包含氧的電漿處理。另外，藉由適當地選擇該電漿處理的條件，可以去除絕緣體224所包含的水、氫等雜質。此時，也可以不進行加熱處理。
在此，也可以在絕緣體224上例如藉由濺射法形成氧化鋁之後，對該氧化鋁進行CMP處理直到到達絕緣體224為止。藉由進行該CMP處理，可以進行絕緣體224表面的平坦化及絕緣體224表面的平滑化。藉由將該氧化鋁配置於絕緣體224上進行CMP處理，容易檢測出CMP處理的終點。此外，有時由於絕緣體224的一部分藉由CMP處理被拋光而絕緣體224的厚度變薄，但是在絕緣體224的成膜時調整厚度，即可。藉由進行絕緣體224表面的平坦化及平滑化，有時可以防止下面進行成膜的氧化物的覆蓋率的降低並防止半導體裝置的良率的降低。此外，藉由在絕緣體224上利用濺射法形成氧化鋁，可以對絕緣體224添加氧，所以是較佳的。
接著，在絕緣體224上依次形成氧化膜230A以及氧化膜230B(參照圖4B至圖4D)。較佳為在不暴露於大氣環境的情況下連續地形成氧化膜230A及氧化膜230B。藉由以不暴露於大氣的方式形成氧化膜，可以防止來自大氣環境的雜質或水分附著於氧化膜230A及氧化膜230B上，所以可以保持氧化膜230A與氧化膜230B的介面附近的清潔。
氧化膜230A及氧化膜230B可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。
例如，在利用濺射法形成氧化膜230A以及氧化膜230B的情況下，作為濺射氣體使用氧或者氧和稀有氣體的混合氣體。藉由增高濺射氣體所包含的氧的比率，可以增加在形成的氧化膜中的過量氧。另外，在利用濺射法形成上述氧化膜的情況下，例如可以使用上述In-M-Zn氧化物靶材等。
尤其是，在形成氧化膜230A時，有時濺射氣體所包含的氧的一部分供應給絕緣體224。因此，該濺射氣體所包含的氧的比率可以為70%以上，較佳為80%以上，更佳為100%。
此外，在使用濺射法形成氧化膜230B時，在將濺射氣體中的氧的比率設定為大於30%且為100%以下，較佳為70%以上且100%以下而進行成膜時，形成具有氧過剩型氧化物半導體。藉由將具有氧過剩型氧化物半導體用於通道形成區域的電晶體可以實現較高可靠性，但是本發明不侷限於此。在利用濺射法形成氧化膜230B的情況下，當在濺射氣體所包含的氧的比率設定為1%以上且30%以下，較佳為5%以上且20%以下的狀態下進行成膜時，形成氧缺乏型氧化物半導體。將氧缺乏型氧化物半導體用於通道形成區域的電晶體可以具有較高的場效移動率。另外，藉由加熱基板的同時進行成膜，可以提高該氧化膜的結晶性。
在本實施方式中，利用濺射法使用In:Ga:Zn=1:3:4[原子個數比]的氧化物靶材形成氧化膜230A。另外，利用濺射法使用In:Ga:Zn=4:2:4.1[原子個數比]的氧化物靶材形成氧化膜230B。上述氧化膜可以根據氧化物230a及氧化物230b所需的特性適當地選擇成膜條件及原子個數比來形成。
絕緣體222、絕緣體224、氧化膜230A及氧化膜230B較佳為以不暴露於大氣的方式形成。例如，可以使用多室式成膜裝置。
接著，也可以進行加熱處理。作為該加熱處理的條件，可以利用上述加熱處理條件。藉由進行該加熱處理，可以去除氧化膜230A及氧化膜230B中的水、氫等雜質。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理，接下來連續地在氧氛圍下以400℃的溫度進行1小時的處理。
接著，在氧化膜230B上形成導電膜242A(參照圖4B至圖4D)。導電膜242A可以使用濺射法、CVD法、MBE法、PLD法、ALD法等形成。另外，在形成導電膜242A之前也可以進行加熱處理。該加熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地形成導電膜242A。藉由進行這種處理，可以去除附著於氧化膜230B的表面等的水分及氫，而且減少氧化膜230A及氧化膜230B中的水分濃度及氫濃度。加熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，加熱處理的溫度設定為200℃。
接著，使用光微影法將氧化膜230A、氧化膜230B及導電膜242A加工為島狀，來形成氧化物230a、氧化物230b及導電層242B(參照圖5A至圖5D)。作為該加工可以使用乾蝕刻法、濕蝕刻法等。利用乾蝕刻法的加工適合於微型加工。另外，可以以彼此不同的條件形成氧化膜230A、氧化膜230B及導電膜242A。另外，在該製程中，有時絕緣體224中的不與氧化物230a重疊的區域的厚度變薄。
另外，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，隔著該光阻遮罩進行蝕刻處理來將導電體、半導體、絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet：極紫外)光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時不需要遮罩。另外，在去除光阻遮罩時，可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理。
或者，可以使用由絕緣體或導電體構成的硬遮罩代替光阻遮罩。當使用硬遮罩時，可以在導電膜242A上形成成為硬遮罩材料的絕緣膜或導電膜且在其上形成光阻遮罩，然後對硬遮罩材料進行蝕刻來形成所希望的形狀的硬遮罩。對導電膜242A進行的蝕刻既可以在去除光阻遮罩後進行，又可以不去除光阻遮罩進行。在採用後者的情況下，進行蝕刻時有時光阻遮罩消失。也可以在導電膜242A的蝕刻之後，藉由蝕刻去除硬遮罩。另一方面，在硬遮罩材料沒有影響到後製程或者可以在後製程中使用的情況下，不一定要去除硬遮罩。
在此，氧化物230a、氧化物230b及導電層242B以其至少一部分與導電體205重疊的方式形成。此外，氧化物230a、氧化物230b及導電層242B的側面較佳為對絕緣體222的頂面大致垂直。在氧化物230a、氧化物230b及導電層242B的側面對絕緣體222的頂面大致垂直時，當設置多個電晶體200時能夠實現小面積化、高密度化。或者，也可以採用氧化物230a、氧化物230b及導電層242B的側面與絕緣體222的頂面所形成的角度較低的結構。在此情況下，氧化物230a、氧化物230b及導電層242B的側面與絕緣體222的頂面所形成的角度較佳為60度以上且低於70度。藉由採用這種形狀，在下面的製程中提高絕緣體254等的覆蓋性，並可以減少空洞等缺陷。
此外，在導電層242B的側面與導電層242B的頂面之間具有彎曲面。就是說，該側面的端部和該頂面的端部較佳為彎曲。例如，在導電層242B的端部，該彎曲面具有3nm以上且10nm以下，更佳為5nm以上且6nm以下的曲率半徑。當端部不具有角部時，可以提高後面的成膜製程中的膜的覆蓋性。
接著，在絕緣體224、氧化物230a、氧化物230b及導電層242B上形成絕緣膜254A(參照圖6B至圖6D)。
絕緣膜254A可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。作為絕緣膜254A，較佳為使用具有抑制氧的透過的功能的絕緣膜。例如，利用濺射法或ALD法沉積氧化鋁、氮化矽、氧化矽或氧化鎵。此外，也可以利用濺射法沉積氧化鋁且利用ALD法在該氧化鋁上沉積氧化鋁。
接著，在絕緣膜254A上形成成為絕緣體280的絕緣膜。該絕緣膜可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。在本實施方式中，作為該絕緣膜利用CVD法或濺射法形成氧化矽膜。注意，也可以在形成該絕緣膜之前進行加熱處理。加熱處理也可以在減壓下進行，以不暴露於大氣的方式連續地形成該絕緣膜。藉由進行這種處理，可以去除附著於絕緣膜254A的表面等的水分及氫，而且減少氧化物230a、氧化物230b及絕緣體224中的水分濃度及氫濃度。作為加熱處理可以利用上述加熱處理條件。
此外，上述絕緣膜也可以具有多層結構。例如，也可以具有利用濺射法形成氧化矽膜且利用CVD法在該氧化矽膜上形成氧化矽膜的結構。
接著，對上述絕緣膜進行CMP處理，形成其頂面平坦的絕緣體280(參照圖6B至圖6D)。
這裡，也可以進行微波處理。微波處理較佳為在含氧的氛圍下及在減壓下進行。藉由進行微波處理，由微波產生的電場施加到絕緣體280、氧化物230b、氧化物230a等，可以使氧化物230b及氧化物230a中的VO H分為氧空位(VO )及氫(H)。有時此時分離的氫的一部分與絕緣體280所包含的氧鍵合，作為水分子被去除。此外，有時氫的一部分經過絕緣膜254A被導電層242B吸雜。
此外，也可以在微波處理之後在保持減壓狀態下進行加熱處理。藉由進行這種處理，可以高效地去除絕緣體280、氧化物230b及氧化物230a中的氫。注意，加熱處理溫度較佳為300℃以上且500℃以下。
此外，藉由進行微波處理，對絕緣體280的膜質進行修改，可以抑制氫、水、雜質等的擴散。因此，藉由形成絕緣體280之後的後製程或熱處理等，可以抑制氫、水、雜質等經過絕緣體280擴散到氧化物230。
接著，對絕緣體280的一部分、絕緣膜254A的一部分及導電層242B的一部分進行加工來形成到達氧化物230b的開口。該開口較佳為以與導電體205重疊的方式形成。藉由該開口的形成，形成絕緣體254、導電體242a及導電體242b(參照圖7A至圖7D)。
此時，較佳為使與該開口重疊的區域的氧化物230b薄膜化。該區域的膜減少量相當於圖3B所示的Lc。藉由使該區域的氧化物230b薄膜化，可以抑制在通道形成區域的頂面附近形成低電阻區域，且可以抑制寄生通道的產生。因此，可以抑制起因於寄生通道的電晶體特性的偏差。
此外，較佳為去除與該開口重疊的區域的氧化物230b的側面的一部分。該區域的膜減少量相當於圖3B所示的We。由此，可以抑制在通道形成區域的側面附近形成低電阻區域，且可以抑制寄生通道的產生。因此，可以抑制起因於寄生通道的電晶體特性的偏差。
此外，也可以以不同的條件對絕緣體280的一部分、絕緣膜254A的一部分及導電層242B的一部分進行加工。例如，也可以藉由乾蝕刻法對絕緣體280的一部分進行加工，藉由濕蝕刻法對絕緣膜254A的一部分進行加工，並藉由乾蝕刻法對導電層242B的一部分進行加工。
這裡，較佳為去除附著於氧化物230a、氧化物230b等的表面或擴散到內部的雜質。作為該雜質，可以舉出起因於如下成分的雜質：包含於絕緣體280、絕緣膜254A及導電層242B的成分、在形成上述開口時使用的裝置中使用的構件所包含的成分以及用來蝕刻的氣體或液體所包含的成分等。作為該雜質例如有鋁、矽、鉭、氟、氯等。
為了去除上述雜質，也可以進行洗滌處理。作為洗滌方法，有使用洗滌液等的濕式洗滌、使用電漿的等離子處理、使用加熱處理的洗滌等，也可以適當地組合上述洗滌。
作為濕式洗滌，可以使用用碳酸水或純水稀釋氨水、草酸、磷酸、氫氟酸等而成的水溶液、純水、碳酸水等進行洗滌處理。此外，也可以使用上述水溶液、純水或碳酸水進行超聲波洗滌。另外，也可以適當地組合上述洗滌。
接著，也可以進行加熱處理。該加熱處理較佳為在含氧的氛圍下進行。此外，該加熱處理也可以在減壓下以不暴露於大氣的方式連續地形成氧化膜230C(參照圖8A至圖8D)。藉由進行上述處理，可以去除附著於氧化物230b的表面等的水分及氫，並且可以降低氧化物230a及氧化物230b中的水分濃度及氫濃度。加熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，將加熱處理的溫度設定為200℃。
氧化膜230C可以使用濺射法、CVD法、MBE法、PLD法、ALD法等形成。氧化膜230C可以根據氧化膜230C所需的特性利用與氧化膜230A或氧化膜230B相同的形成方法形成。在本實施方式中，利用濺射法使用In：Ga：Zn=4：2：4.1[原子個數比]的氧化物靶材形成氧化膜230C。
注意，氧化膜230C也可以為疊層｡例如，也可以利用濺射法使用In：Ga：Zn=4：2：4.1[原子個數比]的氧化物靶材形成膜，接著連續地使用In：Ga：Zn=1：3：4[原子個數比]的氧化物靶材形成膜。
在形成氧化膜230C時，有時濺射氣體所包含的氧的一部分被供應給氧化物230a及氧化物230b。或者，在形成氧化膜230C時，有時濺射氣體所包含的氧的一部分被供應給絕緣體280。因此，氧化膜230C的濺射氣體所包含的氧的比率可以為70%以上，較佳為80%以上，更佳為100%。
接著，也可以進行加熱處理。加熱處理也可以在減壓下以不暴露於大氣的方式連續地形成絕緣膜250A(參照圖8A至圖8D)。藉由進行上述處理，可以去除附著於氧化膜230C的表面等的水分及氫，並且可以降低氧化物230a、氧化物230b及氧化膜230C中的水分濃度及氫濃度。加熱處理的溫度較佳為100℃以上且400℃以下。
絕緣膜250A可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。在本實施方式中，作為絕緣膜250A利用CVD法沉積氧氮化矽。注意，絕緣膜250A的形成溫度較佳為350℃以上且低於450℃，尤其較佳為400℃左右。藉由以400℃的溫度形成絕緣膜250A，可以形成雜質少的絕緣膜。
在絕緣體250具有兩層的疊層結構時，成為絕緣體250的下層的絕緣膜及成為絕緣體250的上層的絕緣膜較佳為以不暴露於大氣環境的方式連續形成。藉由以不暴露於大氣的方式形成，可以防止來自大氣環境的雜質或水分附著於成為絕緣體250的下層的絕緣膜及成為絕緣體250的上層的絕緣膜，從而可以保持成為絕緣體250的下層的絕緣膜與成為絕緣體250的上層的絕緣膜的介面附近的清潔。
在此，也可以在形成絕緣膜250A之後在含氧氛圍下且減壓下進行微波處理。藉由進行微波處理，由微波產生的電場施加到絕緣膜250A、氧化膜230C、氧化物230b、氧化物230a等，從而可以使氧化膜230C中、氧化物230b中及氧化物230a中的VO H分開為VO 與氫。此時被分開的氫的一部分鍵合於氧而有時作為H2 O從絕緣膜250A、氧化膜230C、氧化物230b及氧化物230a被去除。另外，氫的一部分有時被導電體242(導電體242a及導電體242b)吸雜。如此，藉由進行微波處理，可以降低絕緣膜250A中、氧化膜230C中、氧化物230b中及氧化物230a中的氫濃度。另外，藉由對氧化物230a中、氧化物230b中及氧化膜230C中的VO H分開為VO 與氫後會產生的VO 供應氧，可以修復或填補VO 。
另外，也可以在進行微波處理之後保持減壓狀態而進行加熱處理。如此，藉由進行上述處理，可以高效地去除絕緣膜250A中、氧化膜230C中、氧化物230b中及氧化物230a中的氫濃度。另外，氫的一部分有時被導電體242(導電體242a及導電體242b)吸雜。另外，也可以在進行微波處理之後保持減壓狀態反復進行加熱處理的步驟。藉由反復進行加熱處理，可以更高效地去除絕緣膜250A中、氧化膜230C中、氧化物230b中及氧化物230a中的氫濃度。加熱處理溫度較佳為300℃以上且500℃以下。
另外，藉由進行微波處理而改變絕緣膜250A的膜質，可以抑制氫、水、雜質等的擴散。由此，可以抑制因成為導電體260的導電膜的成膜等後製程或熱處理等後處理而氫、水、雜質等經過絕緣體250擴散到氧化物230b、氧化物230a等。
接著，依次形成導電膜260A、導電膜260B (參照圖9A至圖9D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成導電膜260A及導電膜260B。在本實施方式中，利用ALD法形成導電膜260A，利用CVD法形成導電膜260B。
接著，藉由利用CMP處理直到絕緣體280露出為止對氧化膜230C、絕緣膜250A、導電膜260A及導電膜260B進行拋光，形成氧化物230c、絕緣體250及導電體260(導電體260a及導電體260b)(參照圖10A至圖10D)。由此，氧化物230c以覆蓋到達氧化物230b的開口的內壁(側壁及底面)的方式配置。另外，絕緣體250隔著氧化物230c以覆蓋上述開口的內壁的方式配置。另外，導電體260隔著氧化物230c及絕緣體250以填充上述開口的方式配置。
接著，也可以進行加熱處理。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理。藉由該加熱處理，可以減少絕緣體250及絕緣體280中的水分濃度及氫濃度。
接著，在氧化物230c上、絕緣體250上、導電體260上及絕緣體280上形成絕緣體282(參照圖11B至圖11D)。絕緣體282可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。作為絕緣體282，例如，較佳為藉由濺射法形成氧化鋁膜。藉由使用濺射法在含氧氛圍下形成絕緣體282，可以在進行成膜的同時對絕緣體280添加氧。此時，較佳為在進行基板加熱的同時形成絕緣體282。另外，藉由以接觸於導電體260的頂面的方式形成絕緣體282，在後面的加熱處理中可以抑制絕緣體280所包含的氧被導電體260吸收，所以是較佳的。
接著，在絕緣體282上形成絕緣體283(參照圖11B至圖11D)。絕緣體283可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成。作為絕緣體283較佳為使用氮化矽或氮氧化矽。
接著，也可以進行加熱處理。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理。藉由該加熱處理，可以使在形成絕緣體282時添加的氧擴散到絕緣體280且經過氧化物230c供應到氧化物230a及氧化物230b。注意，該加熱處理不僅在形成絕緣體283之後進行，而且可以在形成絕緣體282之後進行。
接著，也可以在絕緣體283上形成絕緣體274。絕緣體274可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成。
接著，也可以在絕緣體274上形成絕緣體281。絕緣體281可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。作為絕緣體281，例如，較佳為藉由濺射法形成氮化矽膜。
接著，在絕緣體254、絕緣體280、絕緣體282、絕緣體283、絕緣體274及絕緣體281中形成到達導電體242a及導電體242b的開口。在形成該開口時，可以利用光微影法。
接著，形成成為絕緣體241(絕緣體241a及絕緣體241b)的絕緣膜，並對該絕緣膜進行各向異性蝕刻來形成絕緣體241。該絕緣膜的成膜可以使用濺射法、CVD法、MBE法、PLD法、ALD法等進行。作為該絕緣膜，較佳為使用具有抑制氧的透過的功能的絕緣膜。例如，較佳為使用PEALD法形成氮化矽。氮化矽對氫具有高阻擋性，所以是較佳的。
另外，作為成為絕緣體241的絕緣膜的各向異性蝕刻，例如可以使用乾蝕刻法等。藉由在開口的側壁部設置絕緣體241，可以抑制來自外部的氧的透過，並防止接下來要形成的導電體240a及導電體240b的氧化。此外，可以防止水、氫等雜質從導電體240a及導電體240b擴散到外部。
接著，形成成為導電體240a及導電體240b的導電膜。該導電膜較佳為採用包含具有抑制水、氫等雜質的透過的功能的導電體的疊層結構。例如，可以採用氮化鉭、氮化鈦等與鎢、鉬、銅等的疊層。該導電膜可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，藉由CMP處理，去除將成為導電體240a及導電體240b的導電膜的一部分，使絕緣體281露出。其結果是，上述導電膜只殘留在上述開口中，由此可以形成其頂面平坦的導電體240a及導電體240b(參照圖1A至圖1D)。注意，有時由於該CMP處理而絕緣體281的一部分被去除。
接著，形成成為導電體246的導電膜。該導電膜可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，藉由光微影法對成為導電體246的導電膜進行加工，來形成與導電體240a的頂面接觸的導電體246a及與導電體240b的頂面接觸的導電體246b(參照圖1A至圖1D)。
藉由上述製程，可以製造包括圖1A至圖1D所示的電晶體200的半導體裝置。如圖4A至圖11D所示，藉由使用本實施方式所示的半導體裝置的製造方法可以製造電晶體200。
＜半導體裝置的變形例子＞ 以下使用圖12A至圖12D以及圖13A及圖13B說明本發明的一個實施方式的半導體裝置的一個例子。
[半導體裝置的變形例子1] 圖12A是半導體裝置的俯視圖。圖12B是沿著圖12A中的A1-A2的點劃線的部分的剖面圖。圖12C是沿著圖12A中的A3-A4的點劃線的部分的剖面圖。圖12D是沿著圖12A中的A5-A6的點劃線的部分的剖面圖。在圖12A的俯視圖中，為了明確起見，省略一部分組件。
注意，在圖12A至圖12D所示的半導體裝置中，對具有與＜半導體裝置的結構例子＞所示的半導體裝置的組件相同的功能的組件附加相同的元件符號。注意，本節中的構成半導體裝置的材料可以使用在＜半導體裝置的結構例子＞中詳細說明的材料。
圖12A至圖12D所示的半導體裝置是圖1A至圖1D所示的半導體裝置的變形例子。圖12A至圖12D所示的半導體裝置與圖1A至圖1D所示的半導體裝置的不同之處在於絕緣體283的形狀。此外，不同之處在於包括氧化物243(氧化物243a及氧化物243b)。此外，圖12A至圖12D示出氧化物230c、絕緣體254都具有兩層的疊層結構。
在圖12A至圖12D所示的半導體裝置中，對絕緣體214、絕緣體216、絕緣體222、絕緣體224、絕緣體254(絕緣體254a及絕緣體254b)、絕緣體280及絕緣體282進行構圖，絕緣體283覆蓋這些絕緣體。也就是說，絕緣體283與絕緣體282的頂面及側面、絕緣體280的側面、絕緣體254的側面、絕緣體224的側面、絕緣體222的側面、絕緣體216的側面、絕緣體214的側面、絕緣體212的頂面接觸。由此，氧化物230等、絕緣體214、絕緣體216、絕緣體222、絕緣體224、絕緣體254、絕緣體280及絕緣體282被絕緣體283及絕緣體212與外部隔開。換言之，電晶體200配置在由絕緣體283及絕緣體212密封的區域中。
絕緣體212及絕緣體283的抑制氫(例如，氫原子和氫分子等中的至少一個)或水分子的擴散的功能較佳為高。例如，作為絕緣體212及絕緣體283較佳為使用氫阻擋性更高的氮化矽或氮氧化矽。
藉由上述結構，可以抑制包含在上述密封的區域外的氫混入上述密封的區域中。
此外，在圖12A至圖12D所示的電晶體200中示出絕緣體212、絕緣體214、絕緣體283具有單層，但是本發明不侷限於此。例如，絕緣體212、絕緣體214、絕緣體283也可以具有兩層以上的疊層結構。
此外，圖12A至圖12D所示的電晶體200在導電體242(導電體242a及導電體242b)與氧化物230之間包括具有抑制氧的透過的功能的氧化物243(氧化物243a及氧化物243b)。藉由在被用作源極電極或汲極電極的導電體242與氧化物230b之間配置具有抑制氧的透過的功能的氧化物243，可以降低導電體242與氧化物230b之間的電阻，所以是較佳的。藉由採用這種結構，可以提高電晶體200的電特性及可靠性。
作為氧化物243也可以使用包含元素M的金屬氧化物。尤其是，作為元素M可以使用鋁、鎵、釔或錫。氧化物243的元素M的濃度較佳為比氧化物230b高。此外，作為氧化物243也可以使用氧化鎵。另外，作為氧化物243也可以使用In-M-Zn氧化物等金屬氧化物。明確而言，用於氧化物243的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。此外，氧化物243的厚度較佳為0.5nm以上且5nm以下，更佳為1nm以上且3nm以下，進一步較佳為1nm以上且2nm以下。另外，氧化物243較佳為具有結晶性。當氧化物243具有結晶性時，可以適當地抑制氧化物230中的氧的釋放。例如，當氧化物243具有六方晶等的結晶結構時，有時可以抑制氧化物230中的氧的釋放。
注意，在電晶體200的通道長度方向的剖面中，與導電體260重疊的區域的氧化物230c的底面較佳為等於或低於氧化物243(氧化物243a及氧化物243b)的底面。藉由採用這種形狀，可以去除氧化物230b與氧化物230c的介面附近的雜質，由此可以降低形成在區域234的頂面附近的低電阻區域。例如，在電晶體200的通道長度方向的剖面中，在以絕緣體224的底面為基準時，氧化物243的底面的高度與重疊於導電體260的區域的氧化物230c的底面的高度之差為0nm以上且10nm以下，較佳為0nm以上且5nm以下，更佳為0nm以上且3nm以下。
另外，在圖12A至圖12D所示的電晶體200中，氧化物230c具有氧化物230c1與氧化物230c2的疊層結構。
氧化物230c2較佳為包括構成用於氧化物230c1的金屬氧化物的金屬元素的至少一個，更佳為包括所有上述金屬元素。例如，較佳的是，作為氧化物230c1使用In-Ga-Zn氧化物或In-Zn氧化物，作為氧化物230c2使用In-Ga-Zn氧化物、Ga-Zn氧化物或氧化鎵。由此，可以降低氧化物230c1與氧化物230c2的介面的缺陷態密度。
較佳的是，氧化物230a及氧化物230c2的導帶底比氧化物230b及氧化物230c1的導帶底更接近於真空能階。換言之，氧化物230a及氧化物230c2的電子親和力較佳為小於氧化物230b及氧化物230c1的電子親和力。在此情況下，氧化物230c2較佳為使用可用於氧化物230a的金屬氧化物，氧化物230c1較佳為使用可用於氧化物230b的金屬氧化物。此時，除了氧化物230b以外，有時氧化物230c1也成為載子的主要路徑。藉由將可用於氧化物230b的金屬氧化物用於氧化物230c1，可以抑制通道形成區域的頂面的有效通道長度增大而抑制降低電晶體200的通態電流。
明確而言，作為氧化物230c1使用In：Ga：Zn=4：2：3[原子個數比]或In：Ga：Zn=5：1：6[原子個數比]的金屬氧化物、或者In-Zn氧化物，作為氧化物230c2使用In：Ga：Zn=1：3：4[原子個數比]、Ga：Zn=2：1[原子個數比]、Ga：Zn=2：5[原子個數比]或者氧化鎵的金屬氧化物即可。
另外，氧化物230c2較佳為比氧化物230c1抑制氧的擴散或透過的金屬氧化物。藉由在絕緣體250與氧化物230c1之間設置氧化物230c2，可以抑制包含在絕緣體280中的氧擴散到絕緣體250。由此，該氧可以藉由氧化物230c1高效地供應到氧化物230b。
另外，藉由使用於氧化物230c2的金屬氧化物中的相對於主要成分的金屬元素的In的原子個數比小於用於氧化物230c1的金屬氧化物中的相對於主要成分的金屬元素的In的原子個數比，可以抑制In擴散到絕緣體250一側。由於絕緣體250被用作閘極絕緣體，因此在In進入絕緣體250等的情況下導致電晶體的特性不良。因此，藉由在氧化物230c1與絕緣體250之間設置氧化物230c2，可以提供一種可靠性高的半導體裝置。
注意，氧化物230c1也可以設置在每個電晶體200中。換言之，電晶體200的氧化物230c1也可以不接觸於與該電晶體200相鄰的電晶體200的氧化物230c1。另外，也可以將電晶體200的氧化物230c1和相鄰於該電晶體200的電晶體200的氧化物230c1分離。換言之，氧化物230c1也可以不配置在電晶體200和相鄰於該電晶體200的電晶體200之間。
在多個電晶體200配置在通道寬度方向上的半導體裝置具有上述結構時，在電晶體200中分別獨立地設置氧化物230c。因此，可以抑制電晶體200和相鄰於該電晶體200的電晶體200之間產生寄生電晶體而可以抑制產生上述洩漏路徑。因此，可以提供一種具有良好電特性且可以實現微型化或高積體化的半導體裝置。
例如，當將在電晶體200的通道寬度方向上彼此相對的電晶體200的氧化物230c1的側端部和相鄰於該電晶體200的電晶體200的氧化物230c1的側端部之距離表示為L1 時，將L1 設定為大於0nm。另外，當將在電晶體200的通道寬度方向上彼此相對的電晶體200的氧化物230a的側端部和相鄰於該電晶體200的電晶體200的氧化物230a的側端部之距離表示為L2 時，相對於L2 的L1 的比(L1 /L2 )的值較佳為大於0且小於1，更佳為0.1以上且0.9以下，進一步較佳為0.2以上且0.8以下。另外，L2 也可以為彼此相對的電晶體200的氧化物230b的側端部和相鄰於電晶體200的電晶體200的氧化物230b的側端部之距離。
藉由減小上述相對於L2 的L1 的比(L1 /L2 )，即使在電晶體200和相鄰於該電晶體200的電晶體200之間的不設置氧化物230c1的區域產生錯位，也可以將電晶體200的氧化物230c1和相鄰於該電晶體200的電晶體200的氧化物230c1分離。
另外，藉由增大上述相對於L2 的L1 的比(L1 /L2 )，即使減小電晶體200和相鄰於該電晶體200的電晶體200之間的間隔，也可以確保最小特徵尺寸的寬度，可以使半導體裝置進一步微型化或高積體化。
注意，導電體260、絕緣體250、氧化物230c2都在相鄰的電晶體200間共同使用。換言之，電晶體200的導電體260具有與該電晶體200相鄰的電晶體200的導電體260連續地設置的區域。另外，電晶體200的絕緣體250具有與該電晶體200相鄰的電晶體200的絕緣體250連續地設置的區域。另外，電晶體200的氧化物230c2具有與該電晶體200相鄰的電晶體200的氧化物230c2連續地設置的區域。
另外，藉由採用上述結構，氧化物230c2在電晶體200和相鄰於該電晶體200的電晶體200之間具有接觸於絕緣體224的區域。
另外，與氧化物230c1同樣，也可以將電晶體200的氧化物230c2和相鄰於該電晶體200的電晶體200的氧化物230c2分離。此時，絕緣體250在電晶體200和相鄰於該電晶體200的電晶體200之間具有接觸於絕緣體224的區域。
此外，在圖12A至圖12D所示的電晶體200中示出絕緣體254具有層疊絕緣體254a及絕緣體254b的結構。注意，絕緣體254a及絕緣體254b的材料、形成方法等的說明可以參照＜半導體裝置的詳細結構＞所記載的絕緣體254的下層及絕緣體254的上層的說明。
此外，也可以在導電體242的頂面與絕緣體280之間設置被用作障壁層的絕緣體而不設置絕緣體254。藉由採用該結構，可以抑制由導電體242吸收絕緣體280所包含的過量氧。另外，藉由抑制導電體242的氧化，可以抑制電晶體200與佈線的接觸電阻的增加。因此，可以使電晶體200具有良好的電特性及可靠性。
由此，上述絕緣體較佳為具有抑制氧的擴散的功能。例如，上述絕緣體的抑制氧的擴散的功能較佳為比絕緣體280高。
作為上述絕緣體，例如可以形成包含鋁和鉿中的一個或兩個的氧化物的絕緣體。尤其是，較佳為利用ALD法沉積氧化鋁。藉由利用ALD法形成，可以形成裂縫或針孔等缺陷少或具有均勻厚度的緻密的膜。此外，作為上述絕緣體，例如可以使用包含氮化鋁的絕緣體。
[半導體裝置的變形例子2] 在圖13A及圖13B中示出多個電晶體(電晶體200_1至電晶體200_n)由絕緣體283及絕緣體212包圍而密封的結構。注意，在圖13A及圖13B中，電晶體200_1至電晶體200_n在通道長度方向上排列，但是不侷限於此。電晶體200_1至電晶體200_n也可以在通道寬度方向上排列，也可以以矩陣裝配置，也可以沒有規律性地配置。
如圖13A所示，在多個電晶體(電晶體200_1至電晶體200_n)的外側形成絕緣體283與絕緣體212接觸的部分(以下，有時稱為密封部265)。密封部265以圍繞該多個電晶體(也稱為電晶體群)的方式形成。藉由採用這種結構，可以由絕緣體283及絕緣體212包圍該多個電晶體。也就是說，可以使該多個電晶體的四方的側面及上方由絕緣體283及絕緣體281包圍且該多個電晶體的下方由絕緣體212包圍。如此，由密封部265圍繞的多個電晶體群設置於基板上。
這裡，密封部265與最近於該密封部265的氧化物230的距離較佳為短。例如，密封部265與最近於該密封部265的氧化物230的距離較佳為1μm以下，更佳為500nm以下。藉由採用這種結構，可以減少由絕緣體283等密封的絕緣體280的體積，由此可以降低絕緣體280所包含的氫量。
此外，也可以以與密封部265重疊的方式設置切割線(有時也稱為分割線、分離線或截斷線)。上述基板在切割線上被分離，以由密封部265圍繞的電晶體群為1晶片而取出。
此外，在圖13A中示出多個電晶體(電晶體200_1至電晶體200_n)由一個密封部265圍繞的例子，但是不侷限於此。如圖13B所示，也可以使多個電晶體(電晶體200_1至電晶體200_n)由多個密封部圍繞。在圖13B中，該多個電晶體由密封部265a圍繞，還由外側的密封部265b圍繞。
如此，藉由多個密封部圍繞多個電晶體(電晶體200_1至電晶體200_n)，絕緣體283與絕緣體212接觸的部分增加，因此可以進一步提高絕緣體283與絕緣體212的密接性。由此，可以更確實地密封該多個電晶體。
此時，也可以以與密封部265a或密封部265b重疊的方式設置切割線或者在密封部265a與密封部265b之間設置切割線。
注意，在圖13A及圖13B中示出絕緣體212具有層疊絕緣體212的下層及絕緣體212的上層的結構。例如，作為絕緣體212的下層利用PECVD法沉積氮化矽，作為絕緣體212的上層利用濺射法沉積氮化矽。由此，絕緣體212的下層的形成速度比絕緣體212的上層快，因此可以提高生產率。此外，與絕緣體212的下層相比更接近於氧化物230的絕緣體212的上層的氫濃度比絕緣體212的下層低。如此，藉由作為絕緣體212使用如氮化矽那樣的水、氫等雜質不容易透過的絕緣體，可以抑制水、氫等雜質從絕緣體212的下層(未圖示)擴散。此外，藉由作為絕緣體212使用氮化矽等不容易透過銅的絕緣體，即使作為絕緣體212的下層的導電體使用銅等容易擴散的金屬也可以抑制該金屬經過絕緣體212擴散到上方。
注意，不侷限於上述結構，也可以採用設置絕緣體212的下層和絕緣體212的上層中的一個的單層結構。此外，在圖13A及圖13B等中採用設置絕緣體214的結構，但是不侷限於此，也可以採用不設置絕緣體214的結構。
根據本發明的一個實施方式可以提供一種電晶體特性的偏差小的半導體裝置。根據本發明的一個實施方式可以提供一種通態電流高的半導體裝置。根據本發明的一個實施方式可以提供一種具有良好的電特性的半導體裝置。根據本發明的一個實施方式可以提供一種可以實現微型化或高積體化的半導體裝置。根據本發明的一個實施方式可以提供一種可靠性良好的半導體裝置。此外，根據本發明的一個實施方式可以提供一種功耗低的半導體裝置。
以上，本實施方式所示的結構、方法等可以與其他實施方式、實施例等所示的結構、方法等適當地組合而實施。
實施方式2 在本實施方式中，參照圖14及圖15說明半導體裝置的一個實施方式。
[記憶體裝置1] 圖14示出使用作為本發明的一個實施方式的半導體裝置的半導體裝置(記憶體裝置)的一個例子。在本發明的一個實施方式的半導體裝置中，電晶體200設置在電晶體300的上方，電容器100設置在電晶體300及電晶體200的上方。此外，作為電晶體200，可以使用上述實施方式所說明的電晶體200。因此，關於電晶體200及包括電晶體200的層可以參照上述實施方式的記載。
電晶體200是其通道形成在包含氧化物半導體的半導體層中的電晶體。因為電晶體200的關態電流低，所以藉由將其用於記憶體裝置，可以長期保持存儲內容。換言之，由於不需要更新工作或更新工作的頻率極低，所以可以充分降低記憶體裝置的功耗。
在圖14所示的半導體裝置中，佈線1001與電晶體300的源極電連接，佈線1002與電晶體300的汲極電連接。另外，佈線1003與電晶體200的源極和汲極中的一方電連接，佈線1004與電晶體200的第一閘極電連接，佈線1006與電晶體200的第二閘極電連接。再者，電晶體300的閘極及電晶體200的源極和汲極中的另一個與電容器100的一個電極電連接，佈線1005與電容器100的另一個電極電連接。
此外，藉由將圖14所示的記憶體裝置配置為矩陣狀，可以構成記憶單元陣列。
＜電晶體300＞ 電晶體300設置在基板311上，並包括：用作閘極的導電體316、用作閘極絕緣體的絕緣體315、由基板311的一部分構成的半導體區域313以及用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。電晶體300可以是p通道型或n通道型。
在此，在圖14所示的電晶體300中，形成通道的半導體區域313(基板311的一部分)具有凸形狀。另外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面的方式設置導電體316。另外，導電體316可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體300也被稱為FIN型電晶體。另外，也可以以與凸部的上表面接觸的方式具有用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸部的半導體膜。
注意，圖14所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
＜電容器100＞ 電容器100設置在電晶體200的上方。電容器100包括用作第一電極的導電體110、用作第二電極的導電體120及用作介電質的絕緣體130。
此外，例如，也可以同時形成設置在導電體240上的導電體112及導電體110。另外，導電體112用作與電容器100、電晶體200或電晶體300電連接的插頭或者佈線。
在圖14中，導電體112及導電體110具有單層結構，但是不侷限於該結構，也可以具有兩層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成與具有阻擋性的導電體以及導電性高的導電體之間的緊密性高的導電體。
此外，絕緣體130例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿等，並以疊層或單層設置。
例如，絕緣體130較佳為使用氧氮化矽等絕緣耐壓力高的材料和高介電常數(high-k)材料的疊層結構。藉由採用該結構，電容器100可以包括高介電常數(high-k)的絕緣體來確保充分的電容，並可以包括絕緣耐壓力高的絕緣體來提高絕緣耐壓力，從而可以抑制電容器100的靜電破壞。
注意，作為高介電常數(high-k)材料(相對介電常數高的材料)的絕緣體，有氧化鎵、氧化鉿、氧化鋯、具有鋁及鉿的氧化物、具有鋁及鉿的氧氮化物、具有矽及鉿的氧化物、具有矽及鉿的氧氮化物、具有矽及鉿的氮化物等。
另一方面，作為絕緣耐壓力高的材料(相對介電常數低的材料)，有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。
＜佈線層＞ 在各結構體之間也可以設置有包括層間膜、佈線、插頭等的佈線層。此外，佈線層可以根據設計而設置為多個層。在此，在具有插頭或佈線的功能的導電體中，有時使用同一元件符號表示多個結構。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
例如，在電晶體300上，作為層間膜依次層疊地設置有絕緣體320、絕緣體322、絕緣體324及絕緣體326。此外，與電容器100或電晶體200電連接的導電體328及導電體330等填埋於絕緣體320、絕緣體322、絕緣體324及絕緣體326中。另外，導電體328及導電體330被用作插頭或佈線。
此外，用作層間膜的絕緣體可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，也可以藉由利用化學機械拋光(CMP)法等的平坦化處理實現平坦化。
也可以在絕緣體326及導電體330上設置佈線層。例如，在圖14中，依次層疊有絕緣體350、絕緣體352及絕緣體354。另外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356用作插頭或佈線。
同樣地，在絕緣體210、絕緣體212、絕緣體214及絕緣體216中填充有導電體218及構成電晶體200的導電體(導電體205)等。此外，導電體218用作與電容器100或電晶體300電連接的插頭或佈線。再者，導電體120及絕緣體130上設置有絕緣體150。
這裡，與上述實施方式所示的絕緣體241同樣地，以與被用作插頭的導電體218的側面接觸的方式設置絕緣體217。絕緣體217以與形成在絕緣體210、絕緣體212、絕緣體214及絕緣體216中的開口的內壁接觸的方式設置。就是說，絕緣體217設置在導電體218與絕緣體210、絕緣體212、絕緣體214及絕緣體216之間。注意，由於導電體205可以與導電體218平行地形成，所以有時與導電體205的側面接觸地形成絕緣體217。
作為絕緣體217例如可以使用氮化矽、氧化鋁、氮氧化矽等的絕緣體。絕緣體217由於以與絕緣體210、絕緣體212、絕緣體214、絕緣體216及絕緣體222接觸的方式設置，所以可以抑制包含在絕緣體210、絕緣體216等中的水、氫等雜質藉由導電體218進入氧化物230。尤其是，氮化矽對氫具有高阻擋性，所以是較佳的。此外，可以防止包含在絕緣體210或絕緣體216中的氧被導電體218吸收。
絕緣體217可以以與絕緣體241同樣的方法形成。例如，可以利用PEALD法形成氮化矽膜，使用各向異性蝕刻形成到達導電體356的開口。
作為能夠用作層間膜的絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，藉由將相對介電常數低的材料用於用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
例如，絕緣體150、絕緣體210、絕緣體352及絕緣體354等較佳為具有相對介電常數低的絕緣體。例如，該絕緣體較佳為含有氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。或者，該絕緣體較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽和樹脂的疊層結構。由於氧化矽及氧氮化矽具有熱穩定性，因此藉由將其與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳香族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸等。
此外，藉由由具有抑制氫等雜質及氧透過的功能的絕緣體圍繞使用氧化物半導體的電晶體，可以使電晶體的電特性穩定。因此，作為絕緣體214、絕緣體212、絕緣體350等，使用具有抑制氫等雜質及氧的透過的功能的絕緣體，即可。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以以單層或疊層使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體。明確而言，作為具有抑制氫等雜質及氧透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮氧化矽、氮化矽等。
作為能夠用於佈線、插頭的導電體較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦以及釕等的金屬元素中的一種以上的材料。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
例如，作為導電體328、導電體330、導電體356、導電體218、導電體112等，可以以單層或疊層使用由上述材料形成的金屬材料、合金材料、金屬氮化物材料、金屬氧化物材料等的導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料形成。藉由使用低電阻導電材料可以降低佈線電阻。
＜設置有氧化物半導體的層的佈線或插頭＞ 注意，在將氧化物半導體用於電晶體200時，有時在氧化物半導體附近設置具有過量氧區域的絕緣體。在此情況下，較佳為在該具有過量氧區域的絕緣體和設置於該具有過量氧區域的絕緣體的導電體之間設置具有阻擋性的絕緣體。
例如，在圖14中，較佳為在具有過量氧的絕緣體224及絕緣體280和導電體240之間設置絕緣體241。藉由使絕緣體241和絕緣體222及絕緣體254接觸地設置，絕緣體224及電晶體200可以具有由具有阻擋性的絕緣體密封的結構。再者，絕緣體241較佳為與絕緣體280的一部分接觸。在絕緣體241延伸到絕緣體274時，可以進一步抑制氧及雜質的擴散。
也就是說，藉由設置絕緣體241，可以抑制絕緣體224及絕緣體280所具有的過量氧被導電體240吸收。此外，藉由具有絕緣體241，可以抑制作為雜質的氫經過導電體240擴散到電晶體200。
另外，作為絕緣體241，較佳為使用具有抑制水、氫等雜質及氧的擴散的功能的絕緣材料。例如，較佳為使用氮化矽、氮氧化矽、氧化鋁、氧化鉿等。尤其是氮化矽對氫具有高阻擋性，所以是較佳的。此外，例如還可以使用氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉭等的金屬氧化物等。
以上是對結構例子的說明。藉由採用本結構，可以在使用具有包含氧化物半導體的電晶體的半導體裝置中抑制電特性變動的同時提高可靠性。另外，可以提供一種包含通態電流大的氧化物半導體的電晶體。此外，可以提供一種包含關態電流低的氧化物半導體的電晶體。另外，可以提供一種功耗得到降低的半導體裝置。
[記憶體裝置2] 圖15示出使用作為本發明的一個實施方式的半導體裝置的記憶體裝置的一個例子。圖15所示的記憶體裝置除了包括圖14所示的電晶體200、電晶體300及電容器100的半導體裝置以外還包括電晶體400。
電晶體400可以控制電晶體200的第二閘極電壓。例如，採用電晶體400的第一閘極及第二閘極與源極二極體連接並且電晶體400的源極與電晶體200的第二閘極連接的結構。當在該結構中保持電晶體200的第二閘極的負電位時，電晶體400的第一閘極與源極間的電壓及第二閘極與源極間的電壓成為0V。在電晶體400中，由於第二閘極電壓及第一閘極電壓為0V時的汲極電流非常小，所以即使沒有向電晶體200及電晶體400供應電源，也可以長時間保持電晶體200的第二閘極的負電位。由此，包括電晶體200及電晶體400的記憶體裝置可以長期間保持存儲內容。
因此，在圖15中，佈線1001與電晶體300的源極電連接，佈線1002與電晶體300的汲極電連接。另外，佈線1003與電晶體200的源極和汲極中的一方電連接，佈線1004與電晶體200的閘極電連接，佈線1006與電晶體200的第二閘極電連接。再者，電晶體300的閘極及電晶體200的源極和汲極中的另一個與電容器100的一個電極電連接，佈線1005與電容器100的另一個電極電連接。佈線1007與電晶體400的源極電連接，佈線1008與電晶體400的閘極電連接，佈線1009與電晶體400的第二閘極電連接，佈線1010與電晶體400的汲極電連接。在此，佈線1006、佈線1007、佈線1008及佈線1009電連接。
此外，藉由將圖15所示的記憶體裝置與圖14所示的記憶體裝置同樣地配置為矩陣狀，可以構成記憶單元陣列。注意，一個電晶體400可以控制多個電晶體200的第二閘極電壓。因此，較佳為使電晶體400的個數少於電晶體200。
＜電晶體400＞ 電晶體400形成在與電晶體200相同的層上，由此可以同時製造它們。電晶體400包括：用作第一閘極的導電體460(導電體460a及導電體460b)；用作第二閘極的導電體405；用作閘極絕緣層的絕緣體222、絕緣體224及絕緣體450；包括通道形成區域的氧化物430c；用作源極的導電體442a、氧化物431a及氧化物431b；用作汲極的導電體442b、氧化物432a及氧化物432b；用作插頭的導電體440(導電體440a及導電體440b)；以及用作導電體440的阻擋絕緣膜的絕緣體441(絕緣體441a及絕緣體441b)。
導電體405與導電體205形成在相同的層。氧化物431a及氧化物432a與氧化物230a形成在相同的層，氧化物431b及氧化物432b與氧化物230b形成在相同的層。導電體442a及導電體442b與導電體242形成在相同的層。氧化物430c與氧化物230c形成在相同的層。絕緣體450與絕緣體250形成在相同的層。導電體460與導電體260形成在相同的層。導電體440與導電體240形成在相同的層。絕緣體441與絕緣體241形成在相同的層。
注意，形成在相同的層中的結構體可以同時形成。例如，氧化物430c可以藉由對成為氧化物230c的氧化膜進行加工來形成。
與氧化物230等同樣，在用作電晶體400的活性層的氧化物430c中，減少了氧空位和氫、水等雜質。因此，可以使電晶體400的臨界電壓更大，減少關態電流，並使第二閘極電壓及第一閘極電壓為0V時的汲極電流非常小。
＜切割線＞ 下面，對當將大面積基板按每個半導體元件分割而得到晶片形狀的多個半導體裝置時設置的切割線(也稱為分割線、分離線或截斷線)進行說明。作為分割方法，例如，有時，首先在基板中形成用來分離半導體元件的槽(切割線)之後，在切割線處截斷，得到被分離(被分割)的多個半導體裝置。
在此，例如，如圖15所示，較佳為以與絕緣體254和絕緣體222接觸的區域成為切割線的方式進行設計。也就是說，在與設置在包括多個電晶體200的記憶單元及電晶體400的邊緣的成為切割線的區域附近，在絕緣體224中設置開口。此外，以覆蓋絕緣體224的側面的方式設置絕緣體254。
也就是說，在設置在上述絕緣體224的開口中，絕緣體222與絕緣體254接觸。例如，此時，也可以使用相同的材料及相同的方法形成絕緣體222和絕緣體254。藉由使用相同的材料及相同的方法形成絕緣體222和絕緣體254，可以提高緊密性。例如，較佳為使用氧化鋁。
藉由採用該結構，可以使絕緣體222及絕緣體254包圍絕緣體224、電晶體200及電晶體400。絕緣體222及絕緣體254由於具有抑制氧、氫及水的擴散的功能，所以即使形成有如本實施方式所示的半導體元件的電路區域將基板分割加工為多個晶片，也可以防止氫、水等雜質從截斷的基板的側面方向混入並擴散到電晶體200或電晶體400。
藉由採用該結構，可以防止絕緣體224中的過量氧經過絕緣體254及絕緣體222擴散到外部。因此，絕緣體224中的過量氧高效地被供應到電晶體200或電晶體400中形成通道的氧化物中。藉由該氧，可以減少電晶體200或電晶體400中的形成通道的氧化物的氧空位。由此，可以使電晶體200或電晶體400中的形成通道的氧化物成為缺陷態密度低且具有穩定的特性的氧化物半導體。也就是說，可以在抑制電晶體200或電晶體400的電特性變動的同時提高可靠性。
本實施方式所示的構成、方法等可以與其他實施方式及實施例等所示的構成、結構、方法等適當地組合而實施。
實施方式3 在本實施方式中，參照圖16A及圖16B、圖17A至圖17H，對根據本發明的一個實施方式的使用將氧化物用於半導體的電晶體(以下有時稱為OS電晶體)及電容器的記憶體裝置(以下有時稱為OS記憶體裝置)進行說明。OS記憶體裝置是至少包括電容器和控制該電容器的充放電的OS電晶體的記憶體裝置。因OS電晶體的關態電流極小所以OS記憶體裝置具有優良的保持特性，從而可以被用作非揮發性記憶體。
＜記憶體裝置的結構例子＞ 圖16A示出OS記憶體裝置的結構的一個例子。記憶體裝置1400包括週邊電路1411及記憶單元陣列1470。週邊電路1411包括行電路1420、列電路1430、輸出電路1440、控制邏輯電路1460。
列電路1430例如包括列解碼器、預充電電路、感測放大器、寫入電路等。預充電電路具有對佈線進行預充電的功能。感測放大器具有放大從記憶單元讀出的資料信號的功能。注意，上述佈線是連接到記憶單元陣列1470所包括的記憶單元的佈線，下面描述其詳細內容。被放大的資料信號作為資料信號RDATA藉由輸出電路1440輸出到記憶體裝置1400的外部。此外，行電路1420例如包括行解碼器、字線驅動器電路等，並可以選擇要存取的行。
對記憶體裝置1400從外部供應作為電源電壓的低電源電壓(VSS)、週邊電路1411用高電源電壓(VDD)及記憶單元陣列1470用高電源電壓(VIL)。此外，對記憶體裝置1400從外部輸入控制信號(CE、WE、RE)、位址信號ADDR及資料信號WDATA。位址信號ADDR被輸入到行解碼器及列解碼器，資料信號WDATA被輸入到寫入電路。
控制邏輯電路1460對來自外部的控制信號(CE、WE、RE)進行處理來生成行解碼器及列解碼器的控制信號。控制信號CE是晶片賦能信號，控制信號WE是寫入賦能信號，並且控制信號RE是讀出賦能信號。控制邏輯電路1460所處理的信號不侷限於此，根據需要而輸入其他控制信號即可。
記憶單元陣列1470包括配置為行列狀的多個記憶單元MC及多個佈線。注意，連接記憶單元陣列1470和行電路1420的佈線的數量取決於記憶單元MC的結構、包括在一個列中的記憶單元MC的數量等。此外，連接記憶單元陣列1470和列電路1430的佈線的數量取決於記憶單元MC的結構、包括在一個行中的記憶單元MC的數量等。
另外，雖然在圖16A中示出在同一平面上形成週邊電路1411和記憶單元陣列1470的例子，但是本實施方式不侷限於此。例如，如圖16B所示，也可以以重疊於週邊電路1411的一部分上的方式設置記憶單元陣列1470。例如，也可以採用以重疊於記憶單元陣列1470下的方式設置感測放大器的結構。
圖17A至圖17H說明能夠適用於上述記憶單元MC的記憶單元的結構例子。
[DOSRAM] 圖17A至圖17C示出DRAM的記憶單元的電路結構例子。在本說明書等中，有時將使用1OS電晶體1電容器型記憶單元的DRAM稱為DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：氧化物半導體動態隨機存取記憶體)。圖17A所示的記憶單元1471包括電晶體M1及電容器CA。另外，電晶體M1包括閘極(有時稱為頂閘極)及背閘極。
電晶體M1的第一端子與電容器CA的第一端子連接，電晶體M1的第二端子與佈線BIL連接，電晶體M1的閘極與佈線WOL連接，電晶體M1的背閘極與佈線BGL連接。電容器CA的第二端子與佈線CAL連接。
佈線BIL被用作位元線，佈線WOL被用作字線。佈線CAL被用作用來對電容器CA的第二端子施加指定的電位的佈線。在資料的寫入及讀出時，較佳為對佈線CAL施加低位準電位。佈線BGL被用作用來對電晶體M1的背閘極施加電位的佈線。藉由對佈線BGL施加任意電位，可以增加或減少電晶體M1的臨界電壓。
在此，圖17A所示的記憶單元1471對應於圖14所示的記憶體裝置。就是說，電晶體M1對應於電晶體200，電容器CA對應於電容器100，佈線BIL對應於佈線1003，佈線WOL對應於佈線1004，佈線BGL對應於佈線1006，佈線CAL對應於佈線1005。注意，圖14所記載的電晶體300對應於設置在圖16B所示的記憶體裝置1400的週邊電路1411的電晶體。
此外，記憶單元MC不侷限於記憶單元1471，而可以改變其電路結構。例如，記憶單元MC也可以採用如圖17B所示的記憶單元1472那樣的電晶體M1的背閘極不與佈線BGL連接，而與佈線WOL連接的結構。另外，例如，記憶單元MC也可以是如圖17C所示的記憶單元1473那樣的由單閘極結構的電晶體，亦即，不包括背閘極的電晶體M1構成的記憶單元。
在將上述實施方式所示的半導體裝置用於記憶單元1471等的情況下，作為電晶體M1可以使用電晶體200，作為電容器CA可以使用電容器100。藉由作為電晶體M1使用OS電晶體，可以使電晶體M1的洩漏電流為極低。換言之，因為可以由電晶體M1長時間保持寫入的資料，所以可以降低記憶單元的更新頻率。此外，還可以不進行記憶單元的更新工作。此外，由於洩漏電流極低，因此可以將多值資料或類比資料保持在記憶單元1471、記憶單元1472、記憶單元1473中。
此外，在DOSRAM中，在如上所述那樣地採用以重疊於記憶單元陣列1470下的方式設置感測放大器的結構時，可以縮短位元線。由此，位元線電容減小，從而可以減少記憶單元的存儲電容。
[NOSRAM] 圖17D至圖17G示出2電晶體1電容器的增益單元型記憶單元的電路結構例子。圖17D所示的記憶單元1474包括電晶體M2、電晶體M3、電容器CB。另外，電晶體M2包括頂閘極(有時簡單地稱為閘極)及背閘極。在本說明書等中，有時將包括將OS電晶體用於電晶體M2的增益單元型記憶單元的記憶體裝置稱為NOSRAM(Nonvolatile Oxide Semiconductor RAM)。
電晶體M2的第一端子與電容器CB的第一端子連接，電晶體M2的第二端子與佈線WBL連接，電晶體M2的閘極與佈線WOL連接，電晶體M2的背閘極與佈線BGL連接。電容器CB的第二端子與佈線CAL連接。電晶體M3的第一端子與佈線RBL連接，電晶體M3的第二端子與佈線SL連接，電晶體M3的閘極與電容器CB的第一端子連接。
佈線WBL被用作寫入位元線，佈線RBL被用作讀出位元線，佈線WOL被用作字線。佈線CAL被用作用來對電容器CB的第二端子施加指定的電位的佈線。在資料的寫入、保持及讀出時，較佳為對佈線CAL施加低位準電位。佈線BGL被用作用來對電晶體M2的背閘極施加電位的佈線。藉由對佈線BGL施加任意電位，可以增加或減少電晶體M2的臨界電壓。
在此，圖17D所示的記憶單元1474對應於圖14所示的記憶體裝置。就是說，電晶體M2對應於電晶體200，電容器CB對應於電容器100，電晶體M3對應於電晶體300，佈線WBL對應於佈線1003，佈線WOL對應於佈線1004，佈線BGL對應於佈線1006，佈線CAL對應於佈線1005，佈線RBL對應於佈線1002，佈線SL對應於佈線1001。
此外，記憶單元MC不侷限於記憶單元1474，而可以適當地改變其電路結構。例如，記憶單元MC也可以採用如圖17E所示的記憶單元1475那樣的電晶體M2的背閘極不與佈線BGL連接，而與佈線WOL連接的結構。另外，例如，記憶單元MC也可以是如圖17F所示的記憶單元1476那樣的由單閘極結構的電晶體，亦即，不包括背閘極的電晶體M2構成的記憶單元。此外，例如，記憶單元MC也可以具有如圖17G所示的記憶單元1477那樣的將佈線WBL和佈線RBL組合為一個佈線BIL的結構。
在將上述實施方式所示的半導體裝置用於記憶單元1474等的情況下，作為電晶體M2可以使用電晶體200，作為電晶體M3可以使用電晶體300，作為電容器CB可以使用電容器100。藉由作為電晶體M2使用OS電晶體，可以使電晶體M2的洩漏電流為極低。由此，因為可以由電晶體M2長時間保持寫入的資料，所以可以降低記憶單元的更新頻率。此外，還可以不進行記憶單元的更新工作。此外，由於洩漏電流極低，因此可以將多值資料或類比資料保持在記憶單元1474中。記憶單元1475至記憶單元1477也是同樣的。
另外，電晶體M3也可以是在通道形成區域中包含矽的電晶體(以下有時稱為Si電晶體)。Si電晶體的導電型可以是n通道型或p通道型。Si電晶體的場效移動率有時比OS電晶體高。因此，作為用作讀出電晶體的電晶體M3，也可以使用Si電晶體。此外，藉由將Si電晶體用於電晶體M3，可以層疊於電晶體M3上地設置電晶體M2，從而可以減少記憶單元的佔有面積，並可以實現記憶體裝置的高積體化。
此外，電晶體M3也可以是OS電晶體。在將OS電晶體用於電晶體M2、電晶體M3時，在記憶單元陣列1470中可以只使用n型電晶體構成電路。
另外，圖17H示出3電晶體1電容器的增益單元型記憶單元的一個例子。圖17H所示的記憶單元1478包括電晶體M4至電晶體M6及電容器CC。電容器CC可以適當地設置。記憶單元1478與佈線BIL、佈線RWL、佈線WWL、佈線BGL及佈線GNDL電連接。佈線GNDL是供應低位準電位的佈線。另外，也可以將記憶單元1478電連接到佈線RBL、佈線WBL，而不與佈線BIL電連接。
電晶體M4是包括背閘極的OS電晶體，該背閘極與佈線BGL電連接。另外，也可以使電晶體M4的背閘極和閘極互相電連接。或者，電晶體M4也可以不包括背閘極。
另外，電晶體M5、電晶體M6各自可以是n通道型Si電晶體或p通道型Si電晶體。或者，電晶體M4至電晶體M6都是OS電晶體。在此情況下，可以在記憶單元陣列1470中只使用n型電晶體構成電路。
在將上述實施方式所示的半導體裝置用於記憶單元1478時，作為電晶體M4可以使用電晶體200，作為電晶體M5、電晶體M6可以使用電晶體300，作為電容器CC可以使用電容器100。藉由作為電晶體M4使用OS電晶體，可以使電晶體M4的洩漏電流為極低。
注意，本實施方式所示的週邊電路1411、記憶單元陣列1470等的結構不侷限於上述結構。也可以根據需要改變，去除或追加這些電路及連接到該電路的佈線、電路元件等的配置或功能。
本實施方式可以與其他實施方式、實施例等所記載的結構適當地組合而實施。
實施方式4 在本實施方式中，參照圖18A和圖18B說明安裝有本發明的半導體裝置的晶片1200的一個例子。在晶片1200上安裝有多個電路(系統)。如此，在一個晶片上集成有多個電路(系統)的技術有時被稱為系統晶片(System on Chip：SoC)。
如圖18A所示，晶片1200包括CPU1211、GPU1212、一個或多個運算部1213、一個或多個記憶體控制器1214、一個或多個介面1215、一個或多個網路電路1216等。
在晶片1200上設置有凸塊(未圖示)，該凸塊如圖18B所示那樣與印刷線路板(PCB：Printed Circuit Board)1201的第一面連接。此外，在PCB1201的第一面的背面設置有多個凸塊1202，該凸塊1202與主機板1203連接。
此外，也可以在主機板1203上設置有DRAM1221、快閃記憶體1222等的記憶體裝置。例如，可以將上述實施方式所示的DOSRAM應用於DRAM1221。此外，例如，可以將上述實施方式所示的NOSRAM應用於快閃記憶體1222。
CPU1211較佳為具有多個CPU核。此外，GPU1212較佳為具有多個GPU核。此外，CPU1211和GPU1212可以分別具有暫時儲存資料的記憶體。或者，也可以在晶片1200上設置有CPU1211和GPU1212共同使用的記憶體。可以將上述NOSRAM或DOSRAM應用於該記憶體。此外，GPU1212適合用於多個資料的平行計算，其可以用於影像處理或積和運算。藉由作為GPU1212設置使用本發明的氧化物半導體的影像處理電路或積和運算電路，可以以低功耗執行影像處理及積和運算。
此外，因為在同一晶片上設置有CPU1211和GPU1212，所以可以縮短CPU1211和GPU1212之間的佈線，並可以以高速進行從CPU1211到GPU1212的資料傳送、CPU1211及GPU1212所具有的記憶體之間的資料傳送以及GPU1212中的運算結束之後的從GPU1212到CPU1211的運算結果傳送。
類比運算部1213具有類比/數位(A/D)轉換電路和數位/類比(D/A)轉換電路中的一者或兩者。此外，也可以在類比運算部1213中設置上述積和運算電路。
記憶體控制器1214具有用作DRAM1221的控制器的電路及用作快閃記憶體1222的介面的電路。
介面1215具有與如顯示裝置、揚聲器、麥克風、影像拍攝裝置、控制器等外部連接設備之間的介面電路。控制器包括滑鼠、鍵盤、遊戲機用控制器等。作為上述介面，可以使用通用USB(Universal Serial Bus：通用序列匯流排)、HDMI(High-Definition Multimedia Interface：高清晰度多媒體介面)(註冊商標)等。
網路電路1216具有LAN(Local Area Network：區域網路)等網路電路。此外，還可以具有網路安全用電路。
上述電路(系統)可以經同一製程形成在晶片1200上。由此，即使晶片1200所需的電路個數增多，也不需要增加製程，可以以低成本製造晶片1200。
可以將包括設置有具有GPU1212的晶片1200的PCB1201、DRAM1221以及快閃記憶體1222的主機板1203稱為GPU模組1204。
GPU模組1204因具有使用SoC技術的晶片1200而可以減少其尺寸。此外，GPU模組1204因具有高影像處理能力而適合用於智慧手機、平板終端、膝上型個人電腦、可攜式(可攜帶)遊戲機等可攜式電子裝置。此外，藉由利用使用GPU1212的積和運算電路，可以執行深度神經網路(DNN)、卷積神經網路(CNN)、遞迴神經網路(RNN)、自編碼器、深度波茲曼機(DBM)、深度置信網路(DBN)等方法，由此可以將晶片1200用作AI晶片，或者，可以將GPU模組用作AI系統模組。
本實施方式所示的結構可以與其他實施方式、實施例等所示的結構適當地組合而實施。
實施方式5 在本實施方式中，說明使用上述實施方式所示的半導體裝置的記憶體裝置的應用例子。上述實施方式所示的半導體裝置例如可以應用於各種電子裝置(例如，資訊終端、電腦、智慧手機、電子書閱讀器終端、數位相機(也包括攝影機)、錄影再現裝置、導航系統等)的記憶體裝置。注意，在此，電腦包括平板電腦、筆記型電腦、桌上型電腦以及大型電腦諸如伺服器系統。或者，上述實施方式所示的半導體裝置應用於記憶體卡(例如，SD卡)、USB記憶體、SSD(固態硬碟)等各種卸除式存放裝置。圖19A至圖19E示意性地示出卸除式存放裝置的幾個結構例子。例如，上述實施方式所示的半導體裝置加工為被封裝的記憶體晶片並用於各種記憶體裝置或卸除式記憶體。
圖19A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。例如，基板1104上安裝有記憶體晶片1105及控制器晶片1106。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1105等。
圖19B是SD卡的外觀示意圖，圖19C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。基板1113被容納在外殼1111中。例如，基板1113上安裝有記憶體晶片1114及控制器晶片1115。藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的容量。此外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1114等。
圖19D是SSD的外觀示意圖，圖19E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。基板1153被容納在外殼1151中。例如，基板1153上安裝有記憶體晶片1154、記憶體晶片1155及控制器晶片1156。記憶體晶片1155為控制器晶片1156的工作記憶體，例如，可以使用DOSRAM晶片。藉由在基板1153的背面一側也設置記憶體晶片1154，可以增大SSD1150的容量。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1154等。
本實施方式可以與其他的實施方式、實施例等所記載的結構適當地組合而實施。
實施方式6 根據本發明的一個實施方式的半導體裝置可以應用於如CPU、GPU等處理器或晶片。圖20A至圖20H示出具有根據本發明的一個實施方式的如CPU、GPU等處理器或晶片的電子裝置的具體例子。
＜電子裝置及系統＞ 根據本發明的一個實施方式的GPU或晶片可以安裝在各種各樣的電子裝置。作為電子裝置的例子，例如除了電視機、用於筆記本式資訊終端等的顯示器、數位看板(Digital Signage)、彈珠機等大型遊戲機等具有較大的螢幕的電子裝置以外，還可以舉出數位相機、數位攝影機、數位相框、電子書閱讀器、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置等。此外，藉由將根據本發明的一個實施方式的GPU或晶片設置在電子裝置中，可以使電子裝置具備人工智慧。
本發明的一個實施方式的電子裝置也可以包括天線。藉由由天線接收信號，可以在顯示部上顯示影像或資訊等。此外，在電子裝置包括天線及二次電池時，可以將天線用於非接觸電力傳送。
本發明的一個實施方式的電子裝置也可以包括感測器(該感測器具有測定如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線)。
本發明的一個實施方式的電子裝置可以具有各種功能。例如，可以具有如下功能：將各種資訊(靜態影像、動態圖片、文字影像等)顯示在顯示部上的功能；觸控面板的功能；顯示日曆、日期或時間等的功能；執行各種軟體(程式)的功能；進行無線通訊的功能；讀出儲存在存儲介質中的程式或資料的功能；等。圖20A至圖20H示出電子裝置的例子。
[資訊終端] 圖20A示出資訊終端之一的行動電話機(智慧手機)。資訊終端5100包括外殼5101及顯示部5102，作為輸入介面在顯示部5102中具備觸控面板，並且在外殼5101上設置有按鈕。
藉由將本發明的一個實施方式的晶片應用於資訊終端5100，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出識別會話來將該會話的內容顯示在顯示部5102上的應用程式、識別由使用者輸入到顯示部5102所具備的觸控面板的文字或圖形等來將該文字或該圖形顯示在顯示部5102上的應用程式、執行指紋或聲紋等的生物識別的應用程式等。
圖20B示出筆記本式資訊終端5200。筆記本式資訊終端5200包括資訊終端主體5201、顯示部5202及鍵盤5203。
與上述資訊終端5100同樣，藉由將本發明的一個實施方式的晶片應用於筆記本式資訊終端5200，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出設計支援軟體、文章校對軟體、功能表自動生成軟體等。此外，藉由使用筆記本式資訊終端5200，可以研發新穎的人工智慧。
注意，在上述例子中，圖20A及圖20B分別示出智慧手機及筆記本式資訊終端作為電子裝置的例子，但是也可以應用智慧手機及筆記本式資訊終端以外的資訊終端。作為智慧手機及筆記本式資訊終端以外的資訊終端，例如可以舉出PDA(Personal Digital Assistant：個人數位助理)、桌上型資訊終端、工作站等。
[遊戲機] 圖20C示出作為遊戲機的一個例子的可攜式遊戲機5300。可攜式遊戲機5300包括外殼5301、外殼5302、外殼5303、顯示部5304、連接部5305及操作鍵5306等。可以將外殼5302及外殼5303從外殼5301拆卸。藉由將設在外殼5301中的連接部5305安裝到其他外殼(未圖示)，可以將輸出到顯示部5304的影像輸出到其他視頻顯示裝置(未圖示)。此時，外殼5302及外殼5303分別可以被用作控制器。由此，多個遊戲玩者可以同時玩遊戲。可以將上述實施方式所示的晶片嵌入到設置在外殼5301、外殼5302及外殼5303的基板的晶片等。
另外，圖20D示出遊戲機之一的固定式遊戲機5400。固定式遊戲機5400以無線或有線連接有控制器5402。
藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5300及固定式遊戲機5400等遊戲機，可以實現低功耗的遊戲機。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
再者，藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5300，可以實現具備人工智慧的可攜式遊戲機5300。
遊戲的進展、遊戲中出現的生物的言行、遊戲上發生的現象等的表現本來是由該遊戲所具有的程式規定的，但是藉由將人工智慧應用於可攜式遊戲機5300，可以實現不侷限於遊戲的程式的表現。例如，可以實現遊戲玩者提問的內容、遊戲的進展情況、時間、遊戲上出現的人物的言行變化等的表現。
此外，當使用可攜式遊戲機5300玩需要多個遊戲玩者的遊戲時，可以利用人工智慧構成擬人的遊戲玩者，由此可以將人工智慧的遊戲玩者當作對手，一個人也可以玩多個人玩的遊戲。
雖然圖20C及圖20D示出可攜式遊戲機及固定式遊戲機作為遊戲機的一個例子，但是應用本發明的一個實施方式的GPU或晶片的遊戲機不侷限於此。作為應用本發明的一個實施方式的GPU或晶片的遊戲機，例如可以舉出設置在娛樂設施(遊戲中心，遊樂園等)的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[大型電腦] 將本發明的一個實施方式的GPU或晶片可以應用於大型電腦。
圖20E示出作為大型電腦的一個例子的超級電腦5500。圖20F示出超級電腦5500所包括的機架(rack mount)式電腦5502。
超級電腦5500包括機架5501及多個機架式電腦5502。注意，多個電腦5502容納在機架5501中。另外，電腦5502設有多個基板5504，在該基板上可以安裝上述實施方式所說明的GPU或晶片。
超級電腦5500主要是適合於科學計算的大型電腦。科學計算需要以高速進行龐大的運算，因此功耗大且晶片的發熱高。藉由將本發明的一個實施方式的GPU或晶片應用於超級電腦5500，可以實現低功耗的超級電腦。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路及模組帶來的負面影響。
在圖20E及圖20F中，作為大型電腦的一個例子示出超級電腦，然而應用本發明的一個實施方式的GPU或晶片的大型電腦不侷限於此。作為應用本發明的一個實施方式的GPU或晶片的大型電腦，例如可以舉出提供服務的電腦(伺服器)、大型通用電腦(主機)等。
[移動體] 本發明的一個實施方式的GPU或晶片可以應用於作為移動體的汽車及汽車的駕駛席周邊。
圖20G是示出移動體的一個例子的汽車室內的前擋風玻璃周邊的圖。圖20G示出安裝在儀表板的顯示面板5701、顯示面板5702、顯示面板5703以及安裝在支柱的顯示面板5704。
藉由顯示速度表、轉速計、行駛距離、燃料表、排檔狀態、空調的設定，顯示面板5701至顯示面板5703可以提供其他各種資訊。此外，使用者可以根據喜好適當地改變顯示面板所顯示的顯示內容及佈局等，可以提高設計性。顯示面板5701至顯示面板5703還可以用作照明設備。
藉由將由設置在汽車的攝像裝置(未圖示)拍攝的影像顯示在顯示面板5704上，可以補充被支柱遮擋的視野(死角)。也就是說，藉由顯示由設置在汽車外側的攝像裝置拍攝的影像，可以補充死角，從而可以提高安全性。此外，藉由顯示補充看不到的部分的影像，可以更自然、更舒適地確認安全。顯示面板5704還可以用作照明設備。
因為可以將本發明的一個實施方式的GPU或晶片用作人工智慧的組件，例如可以將該晶片用於汽車的自動駕駛系統。該晶片也可以用於進行導航、危險預測等的系統。此外，可以在顯示面板5701至顯示面板5704上顯示導航、危險預測等資訊。
雖然在上述例子中作為移動體的一個例子說明了汽車，但是移動體不侷限於汽車。例如，作為移動體，也可以舉出電車、單軌鐵路、船舶、飛行物(直升機、無人駕駛飛機(無人機)、飛機、火箭)等，可以對這些移動體應用本發明的一個實施方式的晶片，以提供利用人工智慧的系統。
[電器產品] 圖20H示出電器產品的一個例子的電冷藏冷凍箱5800。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將本發明的一個實施方式的晶片應用於電冷藏冷凍箱5800，可以實現具備人工智慧的電冷藏冷凍箱5800。藉由利用人工智慧，可以使電冷藏冷凍箱5800具有基於儲存在電冷藏冷凍箱5800中的食品或該食品的消費期限等自動生成功能表的功能、根據所儲存的食品自動調整電冷藏冷凍箱5800的溫度的功能。
作為電器產品的一個例子說明了電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH炊具、飲水機、包括空氣調節器的冷暖空調機、洗衣機、乾衣機、視聽設備等。
在本實施方式中說明的電子裝置、該電子裝置的功能、人工智慧的應用例子以及其效果等可以與其他的電子裝置的記載適當地組合而實施。
本實施方式可以與其他的實施方式、實施例等所記載的結構適當地組合而實施。 實施例1
在本實施例中，在相同製程中製造圖1A至圖1D所示的包括氧化物半導體的多個電晶體200，而測量電晶體特性並評價電晶體特性的偏差。
另外，將圖1A至圖1D所示的包括電晶體200的半導體裝置稱為樣本1A。此外，作為樣本製造的半導體裝置包括在相同製程中製造的161個電晶體。另外，在樣本1A中通道長度及通道寬度的設計值分別為60nm。
下面，對樣本1A進行說明。
在樣本1A中，氧化物230a藉由利用濺射法使用In:Ga:Zn=1:3:4[原子個數比]的氧化物靶材來沉積的In-Ga-Zn氧化膜形成。氧化物230b藉由利用濺射法使用In:Ga:Zn=4:2:4.1[原子個數比]的氧化物靶材來沉積的In-Ga-Zn氧化膜形成。此外，藉由連續沉積來形成被用作氧化物230a的膜和被用作氧化物230b的膜。
此外，氧化物230c使用如下膜的疊層結構來形成：利用濺射法使用In:Ga:Zn=4:2:4.1[原子個數比]的氧化物靶材來沉積的In-Ga-Zn氧化膜以及利用濺射法使用In:Ga:Zn=1:3:4[原子個數比]的氧化物靶材來沉積的In-Ga-Zn氧化膜。
導電體242使用氮化鉭膜形成。另外，絕緣體250使用氧氮化矽膜形成。
導電體260a使用氮化鈦膜形成。另外，導電體260b使用鎢膜形成。此外，藉由連續沉積來形成被用作導電體260a的膜和被用作導電體260b的膜。
＜樣本1A所包括的電晶體的特性＞ 首先，在氮氛圍下，對樣本1A以400℃進行4小時的加熱處理。接著，測量樣本1A所包括的161個電晶體的電特性。另外，作為電特性，藉由將汲極電壓Vd設定為1.2V且將閘極電壓Vg從-4V變化至+4V來測量Id-Vg特性。
在此，在Id-Vg電晶體特性中，以汲極電流Id=1.0×10-12 A時的閘極電壓Vg的值為Shift值(Vsh)。
圖21示出樣本1A所包括的161個電晶體中的電特性的正態概率圖。在圖21中，橫軸表示Shift值(Vsh) [V]，縱軸表示推定累積概率[%]。
注意，作為推定累積概率(也稱為累積相對頻率)的計算方法舉出中位秩法、平均秩法、對稱樣本累積分佈法(symmetrical sample cumulative distribution)以及Kaplan-Meier法，可以適當地選擇即可。在本實施例中，使用中位秩法算出推定累積概率。
根據圖21可知，在樣本1A中，Shift值的平均值是-0.231V，標準差σ是0.056V。
如上所述可知，使用本發明的電晶體200的電特性偏差小。
本實施例所示的結構、方法等的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。 實施例2
在本實施例中，說明製造圖12A至圖12D所示的半導體裝置且對電晶體200進行可靠性評價以及調查應力時間依賴性的結果。可靠性評價對一個基板中的樣本A至樣本D的4個電晶體進行。在包括樣本A至樣本D的基板中，作為氧化物243，藉由利用濺射法使用In：Ga：Zn=1：3：4[原子個數比]的靶材，在基板溫度200℃的情況下形成厚度為2nm的氧化物。另外，該基板在氮氛圍下，以400℃進行8小時的加熱處理。可靠性的評價藉由將應力溫度設定為150℃的+GBT(Gate Bias Temperature：閘極偏壓溫度)應力測試來進行。將設定溫度設定為150℃，將漏極電位Vd、源極電位Vs以及底閘極電位Vbg設定為0V，將頂閘極電位Vg設定為+3.63V。另外，樣本A至樣本D的電晶體的尺寸為通道長度60nm，通道寬度60nm(都是設計值)。另外，在該應力測試中，將ΔVsh超過±100mV時的應力時間規定為電晶體的壽命。此外，對Ion、S值以及μFE的基於應力時間的變動也進行評價。
圖22示出+GBT應力測試的結果。在圖22中，橫軸表示應力時間(hr)，縱軸表示ΔVsh(mV)。如圖22所示，樣本A的壽命為1230小時，樣本B的壽命為1410小時，樣本C的壽命為1240小時，樣本D的壽命為1230小時。四個樣本都得到壽命為1200小時以上的良好結果。
與+GBT應力測試的設定溫度125℃的情況相比，在本實施例中評價的+GBT應力測試的設定溫度150℃的情況下，估計惡化速度為24倍左右。由此，應力溫度為125℃的情況下的壽命可以估計為28000小時以上。
圖23A示出樣本A至樣本D的Ion的基於應力時間的變動。圖23B示出樣本A至樣本D的S值的基於應力時間的變動。圖23C示出樣本A至樣本D的μFE的基於應力時間的變動。
注意，Ion(A)是在Vd=+1.2V、Vg=+3.3V時的Id值。S值(mV/dec)是在Vd=+1.2V下在次臨界值區域中Id變化一位數時需要的Vg值。μFE(cm2 /Vs)是根據緩變通道近似的線性區域的公式算出的值。
如圖23A至23C示出，在樣本A至樣本D中，確認到Ion、S值以及μFE的基於應力時間的變動都小。
根據以上所述的結果，確認到本發明的一個實施方式的電晶體200具有高可靠性。
本實施例可以與其他實施方式及其他實施例所示的構成、結構、方法等適當地組合而實施。 實施例3
在本實施例中，製造圖12A至圖12D所示的包括電晶體200的半導體裝置，而測量電晶體特性以及評價電晶體特性的偏差。
注意，包括所製造的電晶體200的半導體裝置包括在相同製程中製造的215個電晶體。注意，通道長度及通道寬度的設計值分別為60nm。
＜電晶體的電特性＞ 首先，在氮氛圍下，對所製造的半導體裝置以400℃進行8小時的加熱處理。然後，測量半導體裝置所包括的215個電晶體的電特性。注意，作為電特性，藉由將Vd設定為0.1V或1.2V且將Vg從-4V變化至+4V來測量Id-Vg特性。
圖24示出半導體裝置所包括的215個電晶體的Id-Vg特性的圖表。在圖24中，橫軸表示Vg(V)，縱軸表示Id(A)。
此外，圖25A示出Vsh的正態概率分佈圖。在圖25A中，橫軸表示Vsh(V)，縱軸表示推定累積概率(%)。此外，圖25B示出Ion的正態概率分佈圖。在圖25B中，橫軸表示Ion(μA)，縱軸表示推定累積概率(%)。此外，圖25C示出9個電晶體的Vsh的Vbg依賴性的圖表。
注意，作為推定累積概率(也稱為累積相對頻率)的計算方法舉出中位秩法、平均秩法、對稱樣本累積分佈法以及Kaplan-Meier法，可以適當地選擇即可。在本實施例中，使用中位秩法算出推定累積概率。
在圖24中，使215個電晶體的各自的Id-Vg特性重疊地示出。
從圖25A可知，215個電晶體的Vsh的標準差σ大約為64mV。
從圖25B可知，215個電晶體的Ion的平均值大約為7.78μA，標準差σ大約為6.71μA。
由此可確認到使用本發明的一個實施方式的電晶體200具有良好的電特性及較小的偏差。此外，可確認到藉由Vbg能夠控制Vsh。
本實施例所示的結構、方法等的至少一部分可以與本說明書所記載的其他實施方式及其他實施例適當地組合而實施。 實施例4
在本實施例中，對在實施例2中使用的包括電晶體200的半導體裝置中的兩個電晶體(元件A及元件B)進行可靠性評價。
＜電晶體的可靠性＞ 可靠性的評價藉由+GBT應力測試進行。在本實施例的+GBT應力測試中，將設定溫度為150℃，Vd=Vs=Vbg =0V，Vg=+3.63V。注意，Vs為汲極電位，Vbg為底閘極電位。
在+GBT應力測試中每一定時間進行Id-Vg測試。Id-Vg測試在電晶體的Vd=1.2V、Vs=0V及Vbg=0V下Vg從-3.3V掃描到+3.3V來進行。注意，在Id-Vg測試中，使用德科技製造的半導體參數分析儀。此外，在+GBT應力測試中，作為電晶體的電特性的變動量的指標，使用表示從測量開始的Vsh的變化量的ΔVsh。此外，對S值的基於盈利時間的變動進行評價。
圖26A示出元件A及元件B的+GBT應力測試的結果。在圖26A中，橫軸表示應力時間(hr)，縱軸表示ΔVsh(mV)。
如圖26A所示，即使在施加上述應力的狀態下經過490小時，元件A及元件B的漂移電壓的變化量ΔVsh也是100mV以下。詳細地說，元件A的經過490小時後的ΔVsh為-16mV，元件B的經過490小時後的ΔVsh為-23mV。
圖26B示出元件A及元件B的+GBT應力測試的S值的變動。在圖26B中，橫軸表示應力時間(hr)，縱軸表示S值(mV/dec)。
如圖26B所示，即使在施加上述應力的狀態下經過490小時，元件A及元件B的S值的變動也不超過100mV/dec至140mV/dec的範圍內。
根據以上所述的結果，確認到使用本發明的一個實施方式的電晶體200具有高可靠性。
本實施例所示的結構、方法等的至少一部分可以與本說明書所記載的其他實施方式及其他實施例適當地組合而實施。
100:電容器 110:導電體 112:導電體 120:導電體 130:絕緣體 150:絕緣體 200:電晶體 200_1:電晶體 200_2:電晶體 200_n:電晶體 205:導電體 205a:導電體 205b:導電體 210:絕緣體 212:絕緣體 214:絕緣體 216:絕緣體 217:絕緣體 218:導電體 222:絕緣體 224:絕緣體 230:氧化物 230a:氧化物 230A:氧化膜 230b:氧化物 230B:氧化膜 230c:氧化物 230c1:氧化物 230c2:氧化物 230C:氧化膜 231:區域 231a:區域 231b:區域 234:區域 240:導電體 240a:導電體 240b:導電體 241:絕緣體 241a:絕緣體 241b:絕緣體 242:導電體 242a:導電體 242A:導電膜 242b:導電體 242B:導電層 243:氧化物 243a:氧化物 243b:氧化物 246:導電體 246a:導電體 246b:導電體 250:絕緣體 250A:絕緣膜 254:絕緣體 254a:絕緣體 254A:絕緣膜 254b:絕緣體 260:導電體 260a:導電體 260A:導電膜 260b:導電體 260B:導電膜 265:密封部 265a:密封部 265b:密封部 274:絕緣體 280:絕緣體 281:絕緣體 282:絕緣體 283:絕緣體 300:電晶體 311:基板 313:半導體區域 314a:低電阻區域 314b:低電阻區域 315:絕緣體 316:導電體 320:絕緣體 322:絕緣體 324:絕緣體 326:絕緣體 328:導電體 330:導電體 350:絕緣體 352:絕緣體 354:絕緣體 356:導電體 400:電晶體 405:導電體 430c:氧化物 431a:氧化物 431b:氧化物 432a:氧化物 432b:氧化物 440:導電體 440a:導電體 440b:導電體 441:絕緣體 441a:絕緣體 441b:絕緣體 442a:導電體 442b:導電體 450:絕緣體 460:導電體 460a:導電體 460b:導電體 1001:佈線 1002:佈線 1003:佈線 1004:佈線 1005:佈線 1006:佈線 1007:佈線 1008:佈線 1009:佈線 1010:佈線 1100:USB記憶體 1101:外殼 1102:蓋子 1103:USB連接器 1104:基板 1105:記憶體晶片 1106:控制器晶片 1110:SD卡 1111:外殼 1112:連接器 1113:基板 1114:記憶體晶片 1115:控制器晶片 1150:SSD 1151:外殼 1152:連接器 1153:基板 1154:記憶體晶片 1155:記憶體晶片 1156:控制器晶片 1200:晶片 1201:PCB 1202:凸塊 1203:主機板 1204:GPU模組 1211:CPU 1212:GPU 1213:類比運算部 1214:記憶體控制器 1215:介面 1216:網路電路 1221:DRAM 1222:快閃記憶體 1400:記憶體裝置 1411:週邊電路 1420:行電路 1430:列電路 1440:輸出電路 1460:控制邏輯電路 1470:記憶單元陣列 1471:記憶單元 1472:記憶單元 1473:記憶單元 1474:記憶單元 1475:記憶單元 1476:記憶單元 1477:記憶單元 1478:記憶單元 5100:資訊終端 5101:外殼 5102:顯示部 5200:筆記本式資訊終端 5201:主體 5202:顯示部 5203:鍵盤 5300:可攜式遊戲機 5301:外殼 5302:外殼 5303:外殼 5304:顯示部 5305:連接部 5306:操作鍵 5400:固定式遊戲機 5402:控制器 5500:超級電腦 5501:機架 5502:電腦 5504:基板 5701:顯示面板 5702:顯示面板 5703:顯示面板 5704:顯示面板 5800:電冷藏冷凍箱 5801:外殼 5802:冷藏室門 5803:冷凍室門
在圖式中： [圖1A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖1B]至[圖1D]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖2]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖3A]、[圖3B]是本發明的一個實施方式的半導體裝置的立體圖。 [圖4A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖4B]至[圖4D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖5A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖5B]至[圖5D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖6A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖6B]至[圖6D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖7A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖7B]至[圖7D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖8A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖8B]至[圖8D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖9A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖9B]至[圖9D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖10A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖10B]至[圖10D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖11A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖11B]至[圖11D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖12A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖12B]至[圖12D]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖13A]、[圖13B]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖14]是示出本發明的一個實施方式的記憶體裝置的結構的剖面圖。 [圖15]是示出本發明的一個實施方式的記憶體裝置的結構的剖面圖。 [圖16A]、[圖16B]是示出本發明的一個實施方式的記憶體裝置的結構例子的方塊圖。 [圖17A]至[圖17H]是示出本發明的一個實施方式的記憶體裝置的結構例子的電路圖。 [圖18A]、[圖18B]是本發明的一個實施方式的半導體裝置的示意圖。 [圖19A]至[圖19E]是本發明的一個實施方式的記憶體裝置的示意圖。 [圖20A]至[圖20H]是示出本發明的一個實施方式的電子裝置的圖。 [圖21]是示出實施例的樣本的Shift值的正態概率圖的圖。 [圖22]是示出實施例的+GBT應力測試的ΔVsh的應力時間依賴性的圖。 [圖23A]是示出實施例的+GBT應力測試的Ion的應力時間依賴性的圖。[圖23B]是示出實施例的+GBT應力測試的S值的應力時間依賴性的圖。[圖23C]是示出實施例的+GBT應力測試的μFE的應力時間依賴性的圖。 [圖24]是示出實施例的電晶體的Id-Vg特性的圖。 [圖25A]是示出實施例的Vsh的正態概率圖的圖。[圖25B]是示出實施例的Ion的正態概率圖的圖。[圖25C]是示出實施例的Vsh的Vbg依賴性的圖。 [圖26A]是示出實施例的+GBT應力測試的ΔVsh。[圖26B]是示出實施例的S值的應力時間依賴性的圖。
205:導電體
230a:氧化物
230b:氧化物
230c:氧化物
240a:導電體
240b:導電體
242a:導電體
242b:導電體
246a:導電體
246b:導電體
250:絕緣體
260:導電體

Claims (9)

  1. 一種半導體裝置，包括：多個電晶體，其中，該多個電晶體，分別包括：第一絕緣體；該第一絕緣體上的第一氧化物；該第一氧化物上的第一導電體、第二導電體以及配置在該第一導電體與該第二導電體之間的第二氧化物；該第二氧化物上的第二絕緣體；以及該第二絕緣體上的第三導電體，與該第三導電體重疊的區域的該第一氧化物的頂面低於與該第一導電體重疊的區域的該第一氧化物的頂面，在與該第三導電體重疊的區域中，該第一氧化物的側面與頂面之間具有彎曲面，並且，在該多個電晶體的Id-Vg特性中，Vsh的標準差σ小於60mV。
  2. 根據申請專利範圍第1項之半導體裝置，其中該多個電晶體各自的通道長度為40nm以上且80nm以下，並且該多個電晶體各自的通道寬度為40nm以上且80nm以下。
  3. 根據申請專利範圍第1項之半導體裝置，其中該彎曲面的曲率半徑為1nm以上且15nm以下。
  4. 根據申請專利範圍第1項之半導體裝置，其中在以該第一絕緣體的底面為基準時，與該第三導電體重疊的區域的該第一氧化物的頂面的高度和與該第一導電體重疊的區域的該第一氧化物的頂面的高度之差為1nm以上且5nm以下。
  5. 根據申請專利範圍第1項之半導體裝置，其中在該電晶體的通道寬度方向上，與該第一導電體重疊的區域的該第一氧化物的底面的長度和與該第三導電體重疊的區域的該第一氧化物的底面的長度之差的一半為2nm以上且10nm以下。
  6. 根據申請專利範圍第1項之半導體裝置，其中該電晶體包括第三氧化物以及第四氧化物，該第三氧化物配置在該第一氧化物與該第一導電體之間，該第四氧化物配置在該第一氧化物與該第二導電體之間，並且在該電晶體的通道長度方向上，該第二氧化物的底面低於該第三氧化物的底面以及該第四氧化物的底面。
  7. 一種半導體裝置，包括：電晶體，其中，該電晶體，包括：第一絕緣體；該第一絕緣體上的第一氧化物；該第一氧化物上的第一導電體、第二導電體以及配置在該第一導電體與該第二導電體之間的第二氧化物；該第二氧化物上的第二絕緣體；該第二絕緣體上的第三導電體；以及以與該第一導電體的頂面、該第二導電體的頂面以及該第一氧化物的側面的一部分接觸的方式配置的第三絕緣體，在該電晶體的通道寬度方向上，與該第一導電體重疊的區域的該第一氧化物的底面的長度大於與該第三導電體重疊的區域的該第一氧化物的底面的長度，在與該第三導電體重疊的區域中，該第一氧化物的側面與頂面之間具有彎曲面，該第一氧化物包含銦、元素M以及鋅，該元素M為鎵、釔、錫中之任一個，該第三絕緣體包含成為該第一氧化物的雜質的元素，並且，與該第三導電體重疊的區域的該第一氧化物的側面的該元素與該元素M的濃度比率小於與該第一導電體重疊的區域的該第一氧化物的側面的該元素與該元素M的濃度比率。
  8. 根據申請專利範圍第7項之半導體裝置，其中該第三絕緣體所包含的該元素為鋁。
  9. 根據申請專利範圍第7項之半導體裝置，其中該彎曲面的曲率半徑為1nm以上且15nm以下。
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