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TWI863681B - 非揮發性記憶體的拴鎖型感測放大器 - Google Patents

非揮發性記憶體的拴鎖型感測放大器 Download PDF

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TWI863681B
TWI863681B TW112142850A TW112142850A TWI863681B TW I863681 B TWI863681 B TW I863681B TW 112142850 A TW112142850 A TW 112142850A TW 112142850 A TW112142850 A TW 112142850A TW I863681 B TWI863681 B TW I863681B
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彭新展
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力旺電子股份有限公司
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Abstract

一種拴鎖型感測放大器，包括：三個電晶體、一個拴鎖元件與二個電容器。第一電晶體的二個汲/源端連接至第一節點與第二節點，第一電晶體的閘極端接收參考電壓。第二電晶體的二個汲/源端連接至第一節點與第三節點，第二電晶體的閘極端連接至資料線。第三電晶體的二個汲/源端連接至第一電源電壓與第一節點，第三電晶體的閘極端接收致能信號。拴鎖元件連接至第二節點與第三節點。第一電容器連接至第三電晶體的閘極端與第一電晶體的閘極端之間。第二電容器連接至第三電晶體的閘極端與第二電晶體的閘極端之間。

Description

非揮發性記憶體的拴鎖型感測放大器
本發明是有關於一種感測放大器，且特別是有關於一種非揮發性記憶體的拴鎖型感測放大器。
眾所周知，非揮發性記憶體內的記憶體胞陣列(memory  cell array)中包括多個記憶胞(memory cell)。而記憶胞中包括一儲存元件(storage device)。舉例來說，儲存元件可為浮動閘電晶體(floating gate transistor)或者電阻式元件(resistive element)。以下簡單說明之。
一般來說，浮動閘電晶體中的浮動閘極(floating gate)可以儲存熱載子(hot carrier)，而根據熱載子儲存量的多寡即可決定記憶胞的儲存狀態。舉例來說，於非揮發性記憶體的編程週期(program cycle)，控制注入浮動閘極的熱載子數量，即可改變浮動閘電晶體的臨限電壓(threshold voltage)，並進而改變記憶胞的儲存狀態。而在讀取動作(read action)時，提供一讀取電壓(read voltage)至浮動閘電晶體，便可以產生記憶胞電流(cell current)，或稱為讀取電流(read current)。而根據記憶胞電流的大小，即可判斷記憶胞的儲存狀態為第一儲存狀態或者第二儲存狀態。以n型浮動閘電晶體為例，於讀取動作時，如果浮動閘極儲存熱載子，則記憶胞產生的記憶胞電流非常小(幾乎為零)，可視為第一儲存狀態。反之，如果浮動閘極未儲存熱載子時，則記憶胞產生的記憶胞電流較大，可視為第二儲存狀態。
再者，電阻式元件可以在高低電阻值之間切換。根據電阻值的大小即可決定該電阻式元件的儲存狀態。舉例來說，於非揮發性記憶體的編程週期(program cycle)時，提供各種偏壓用以控制電阻式元件的電阻值。而在讀取動作(read action)時，提供一讀取電壓(read voltage)至電阻式元件，便可以產生記憶胞電流(cell current)，或稱為讀取電流(read current)。而根據記憶胞電流的大小，即可判斷記憶胞的儲存狀態為第一儲存狀態或者第二儲存狀態。當然，在非揮發性記憶體中更需要提供一感測電路(sensing circuit)，用來接收記憶胞產生的記憶胞電流，並判斷記憶胞的儲存狀態。
本發明係有關於一種運用於非揮發性記憶體的拴鎖型感測放大器，該非揮發性記憶體中的一選定記憶胞連接至一資料線，該拴鎖型感測放大器包括非揮發性記憶體，包括：一第一電晶體，該第一電晶體的一第一汲/源端連接至一第一節點，該第一電晶體的一第二汲/源端連接至一第二節點，該第一電晶體的一閘極端接收一參考電壓，該第一電晶體的該閘極端為該拴鎖型感測放大器的一第一輸入端；一第二電晶體，該第二電晶體的一第一汲/源端連接至該第一節點，該第二電晶體的一第二汲/源端連接至一第三節點，該第二電晶體的一閘極端連接至該資料線，該第二電晶體的該閘極端為該拴鎖型感測放大器的一第二輸入端；一第三電晶體，該第三電晶體的一第一汲/源端接收一第一電源電壓，該第三電晶體的一第二汲/源端連接至該第一節點，該第三電晶體的一閘極端接收一致能信號；一拴鎖元件，連接至該第二節點與該第三節點；一第一電容器，該第一電容器的一第一端連接至該第三電晶體的該閘極端，該第一電容器的一第二端連接至該第一電晶體的該閘極端；以及，一第二電容器，該第二電容器的一第一端連接至該第三電晶體的該閘極端，該第二電容器的一第二端連接至該第二電晶體的該閘極端。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第1圖，其所繪示為非揮發性記憶體示意圖。揮發性記憶體包括一記憶胞陣列110、一位元線選擇器(bit line selector)120與感測電路(sensing circuit)130。記憶胞陣列110包括m×n個記憶胞C 11~C mn，其中m、n為正整數。
如第1圖所示，記憶胞陣列110中，第一列的n個記憶胞C 11~C 1n連接至字元線WL 1，第一列的n個記憶胞C 11~C 1n連接至對應的n條位元線BL 1~BL n。第二列的n個記憶胞C 21~C 2n連接至字元線WL 2，第二列的n個記憶胞C 21~C 2n連接至對應的n條位元線BL 1~BL n。依此類推，第m列的n個記憶胞C m1~C mn連接至字元線WL m，第m列的n個記憶胞C m1~C mn連接至對應的n條位元線BL 1~BL n。
位元線選擇器120連接至n條位元線BL 1~BL n以及p條資料線 DL 1~DL p，其中p為正整數，且p小於等於n。於非揮發性記憶體進行讀取動作時，位元線選擇器120由n條位元線BL 1~BL n中決定p條位元線，而選定的p條位元線會對應地連接至p條資料線DL 1~DL p。
感測電路130連接至p條資料線DL 1~DL p。於讀取動作時，感測電路接收p條資料線DL 1~DL p上的記憶胞電流，並產生p個位元的輸出資料Dout，用以表示對應p個選定記憶胞(selected cell)的儲存狀態。也就是說，感測電路130每次可以判斷選定列上p個記憶胞的儲存狀態。
舉例來說，n等於32，p等於8。於讀取動作時字元線WL 1動作，亦即第一列為選定列。再者，於第一感測週期(sensing cycle)時，位元線選擇器120將位元線BL 1~BL 8連接至資料線DL 1~DL 8，使得選定列的8個記憶胞C 11~C 18為選定記憶胞，而選定記憶胞C 11~C 18產生的記憶胞電流會流到感測電路130。而根據資料線DL 1~DL 8上的記憶胞電流，感測電路130產生一位元組(byte)的輸出資料Dout用來指示選定記憶胞C 11~C 18的儲存狀態。
類似地，於讀取動作的第二感測週期、第三感測週期與第四感測週期時，位元線選擇器120會依序將位元線BL 9~BL 16、BL 17~BL 24、BL 25~BL 32連接至資料線DL 1~DL 8，而感測電路130則依序產生輸出資料Dout。因此，根據感測電路130在四個感測週期(sensing cycle)所產生的四筆輸出資料Dout，即可獲得第一列(選定列)所有記憶胞C 11~C 1n的儲存狀態。以下簡單介紹感測電路130的運作原理。
請參照第2A圖與第2B圖，其所繪示為感測電路與相關信號示意圖。感測電路130包括p個感測放大器201~20p，p個感測放大器201~20p的結構相同。感測放大器201的第一輸入端接收參考電壓V REF，第二輸入端連接至資料線DL 1，致能端接收致能信號EN，輸出端產生輸出信號(output signal)D O1。再者，感測放大器202的第一輸入端接收參考電壓V REF，第二輸入端連接至資料線DL 2，致能端接收致能信號EN，輸出端產生輸出信號D O2。依此類推，感測放大器20p的第一輸入端接收參考電壓V REF，第二輸入端連接至資料線DL p，致能端接收致能信號EN，輸出端產生輸出信號D Op。再者，p個輸出信號D O1~D Op即為感測電路130的輸出資料Dout。
於一個讀取週期時，記憶胞陣列110中選定列的p個選定記憶胞經由位元線選擇器120連接至資料線DL 1~DL p。而p個選定記憶胞所產生的p個記憶胞電流I CELL1~I CELLp對應地充電資料線DL 1~DL p，產生對應的充電電壓V DL1~V DLp。也就是說，記憶胞電流I CELL1~I CELLp的大小可決定資料線DL 1~DL p的充電電壓(charged voltage)V DL1~V DLp變化趨勢。而感測電路130的p個感測放大器201~20p即可根據充電電壓V DL1~V DLp來決定p個選定記憶胞的儲存狀態。
同理，於另一個讀取週期時，位元線選擇器120會決定選定列的另外p個選定記憶胞連接至資料線DL 1~DL p，使得p個選定記憶胞所產生的p個記憶胞電流I CELL1~I CELLp對應地充電資料線DL 1~DL p。而感測電路130的p個感測放大器201~20p即可根據充電電壓V DL1~V DLp來決定p個選定記憶胞的儲存狀態。
如第2B圖所示，時間點t A至時間點t D，讀取週期信號R CYCLE為高準位，代表一個讀取週期。基本上，位元線選擇器120可根據讀取週期信號R CYCLE來切換不同的位元線BL 1~BL n連接至對應的資料線DL 1~DL p。在第2B圖中，讀取週期包括：充電相位(charging phase)與感測相位(sensing phase)。
時間點t A至時間點t B之間為充電相位。在充電相位時，p個選定記憶胞所產生的p個記憶胞電流I CELL1~I CELLp對應地充電資料線DL 1~DL p，並產生對應的充電電壓V DL1~V DLp。舉例來說，如第2B圖所示，記憶胞電流I CELL1小於記憶胞電流I CELL2，所以資料線DL 1上的充電電壓V DL1上升緩慢，而資料線DL 2上的充電電壓V DL2上升較快。
時間點t B至時間點t C之間為感測相位。在感測相位時，致能信號EN由高準位切換為低準位，代表致能信號EN動作。此時，感測放大器201、202動作，並根據參考電壓V REF與充電電壓V DL1、V DL2的關係來決定選定記憶胞的儲存狀態。如第2B圖所示，由於充電電壓V DL1小於參考電壓V REF，所以感測放大器201產生的輸出信號D O1為第一準位(例如低準位)。再者，由於充電電壓V DL2大於參考電壓V REF，所以感測放大器201產生的輸出信號D O2為第二準位(例如高準位)。
於時間點t D，讀取週期結束。由感測放大器201產生第一準位(例如低準位)的輸出信號D O1，即確認連接至資料線DL 1的選定記憶胞為第一儲存狀態。由感測放大器202產生第二準位(例如高準位)的輸出信號D O2，即確認連接至資料線DL 2的選定記憶胞為第二儲存狀態。
同理，於另一個讀取週期時，位元線選擇器120會決定選定列的另外p個選定記憶胞連接至資料線DL 1~DL p。而感測電路130的p個感測放大器201~20p即可根據充電電壓V DL1~V DLp來決定另外p個選定記憶胞的儲存狀態。其詳細運作原理完全相同，不再贅述。
再者，感測電路130內部更可以增加p個輔助電路(auxiliary circuit)連接至p條資料線DL 1~DL p，以確認在讀取週期開始時，所有資料線DL 1~DL p上有相同的初始電壓(initial voltage)。以下僅以感測電路中的二個輔助電路連接至二個感測放大器為例來說明。
請參照第3A圖與第3B圖，其所繪示為另一感測電路與相關信號示意圖。在第3B圖中，時間點t 1至時間點t D，讀取週期信號R CYCLE為高準位，代表一個讀取週期。再者，讀取週期包括：重置相位(reset phase)、充電相位與感測相位。
相較於第2A圖的感測電路130，感測電路230包括p個輔助電路。為了簡化說明，在第3A圖中僅繪製二個輔助電路221、222。在第3A圖的感測電路230中，資料線DL 1、DL 2連接至對應的輔助電路221、222。再者，輔助電路221、222中包括一下拉元件(pull-down device)。舉例來說，輔助電路221中的下拉元件為n型電晶體M PD1，輔助電路222中的下拉元件為n型電晶體M PD2。以輔助電路221為例，n型電晶體M PD1的第一汲/源端(drain/source terminal)連接至資料線DL 1，n型電晶體M PD1的第二汲/源端連接至接地端，n型電晶體M PD1的閘極端接收重置信號R ST。
時間點t 1至時間點t A之間為重置相位。在重置相位時，重置信號R ST由低準位切換為高準位，代表重置信號R ST動作。此時，n型電晶體M PD1、M PD2開啟(turn on)，資料線DL 1、DL 2被放電(discharge)至接地電壓，接地電壓即為初始電壓。
於重置相位後，時間點t A至時間點t B之間為充電相位。於充電相位開始時，資料線DL 1~DL 2上的充電電壓V DL1~V DL2即由初始電壓開始上升。再者，時間點t B至時間點t C之間為感測相位。其中，充電相位與感測相位，感測電路230內部感測放大器201、202的運作原理相同於第2A圖與第2B圖，此處不再贅述。
請參照第4A圖與第4B圖，其所繪示為再一感測電路與相關信號示意圖。在第4B圖中，時間點t 1至時間點t D，讀取週期信號R CYCLE為高準位，代表一個讀取週期。再者，讀取週期包括：預充電相位(pre-charge phase)、重置相位、充電相位與感測相位。
相較於第2A圖的感測電路130，感測電路260包括p個輔助電路。為了簡化說明，在第4A圖中僅繪製二個輔助電路251、252。在第4A圖的感測電路260中，資料線DL 1、DL 2連接至對應的輔助電路251、252。再者，輔助電路251、252中包括一下拉元件與一上拉元件(pull-up device)。
舉例來說，輔助電路251中的下拉元件為n型電晶體M PD1，輔助電路252中的下拉元件為n型電晶體M PD2。輔助電路251中的上拉元件為p型電晶體M PU1，輔助電路252中的上拉元件為p型電晶體M PU2。以輔助電路251為例，n型電晶體M PD1的第一汲/源端連接至資料線DL 1，n型電晶體M PD1的第二汲/源端連接至接地端，n型電晶體M PD1的閘極端接收重置信號R ST。再者，p型電晶體M PU1的第一汲/源端連接至資料線DL 1，p型電晶體M PU1的第二汲/源端連接至電源電壓V DD，p型電晶體M PU1的閘極端接收預充電信號P RE。
時間點t 1至時間點t 2之間為預充電相位。在預充電相位時，預充電信號P RE由高準位切換為低準位，代表預充電信號P RE動作。此時，p型電晶體M PU1、M PU2開啟(turn on)，資料線DL 1、DL 2被預充電(precharge)至電源電壓V DD。
接著，時間點t 2至時間點t A之間為重置相位。在重置相位時，重置信號 R ST由低準位切換為高準位，代表重置信號 R ST動作。此時，n型電晶體M PD1、M PD2開啟(turn on)，資料線DL 1、DL 2被放電(discharge)至接地電壓，接地電壓即為初始電壓。
於重置相位後，時間點t A至時間點t B之間為充電相位。於充電相位開始時，資料線DL 1~DL 2上的充電電壓V DL1~V DL2即由初始電壓開始上升。再者，時間點t B至時間點t C之間為感測相位。其中，充電相位與感測相位，感測電路260內部感測放大器201、202的運作原理相同於第2A圖與第2B圖，此處不再贅述。
請參照第5A圖，其所繪示為本發明感測放大器的第一實施例。此感測放大器500為拴鎖型感測放大器(latch type sense amplifier)。感測放大器500包括：電晶體M P1、M P2、M P3以及拴鎖元件(latching device)510。拴鎖元件510包括：電晶體M N1、M N2。其中，電晶體M P1、M P2、M P3為p型電晶體，電晶體M N1、M N2為n型電晶體。
電晶體M P3的第一汲/源端(drain/source terminal)接收電源電壓V DD，電晶體M P3的閘極端接收致能信號EN，電晶體M P3的第二汲/源端連接至節點n。電晶體M P1的第一汲/源端連接至節點n，電晶體M P1的閘極端接收參考電壓V REF，電晶體M P1的第二汲/源端連接至節點a。電晶體M P2的第一汲/源端連接至節點n，電晶體M P2的閘極端連接至資料線DL，電晶體M P2的第二汲/源端連接至節點b。拴鎖元件510連接於節點a、節點b。其中，電晶體M P3的閘極端為感測放大器500的致能端，電晶體M P1的閘極端為感測放大器500的第一輸入端，電晶體M P2的閘極端為感測放大器500的第二輸入端。
在栓鎖器510中，電晶體M N1的第一汲/源端連接至節點a，電晶體M N1的閘極端連接至節點b，電晶體M N1的第二汲/源端接收電源電壓V SS。電晶體M N2的第一汲/源端連接至節點b，電晶體M N2的閘極端連接至節點a，電晶體M N2的第二汲/源端接收電源電壓V SS。節點a為感測放大器500的輸出端，可產生輸出信號D O。其中，電源電壓V DD大於電源電壓V SS。例如，電源電壓V DD為3.3V，電源電壓V SS為接地電壓(0V)。
基本上，當致能信號EN為高準位時，電晶體M P3關閉(turn off)，代表感測放大器500被禁能(disable)。再者，當致能信號EN為低準位時，電晶體M P3開啟(turn on)，代表感測放大器500被致能(enable)。此時，感測放大器500根據資料線DL上的充電電壓V DL以及參考電壓V REF的關係來產生輸出信號D O。
舉例來說，當資料線DL上的充電電壓V DL小於參考電壓V REF時，電晶體M P2開啟，電晶體M P1關閉，電晶體M N1開啟，電晶體M N2關閉，因此輸出信號D O為電源電壓V SS，代表輸出信號D O為第一準位(例如低準位)。反之，當資料線DL上的充電電壓V DL大於參考電壓V REF時，電晶體M P2關閉，電晶體M P1開啟，電晶體M N1關閉，電晶體M N2開啟，因此輸出信號D O為電源電壓V DD，代表輸出信號D O為第二準位(例如高準位)。
由以上的說明可知，第一實施例的感測放大器500可運用於感測電路130中。也就是說，將p個感測放大器500連接至p條資料線D L1~D Lp。於讀取週期的感測相位時，即可根據參考電壓V REF與資料線D L1~D Lp上的充電電壓V DL1~V DLp的關係來產生p個輸出信號D O1~D Op，並指示p個選定記憶胞的儲存狀態。
請參照第5B圖，其所繪示為本發明感測放大器的第二實施例。此感測放大器550為拴鎖型感測放大器(latch type sense amplifier)。相較於第一實施例感測放大器500，第二實施例感測放大器550具有不同結構的拴鎖元件560。以下僅介紹拴鎖元件560的連接關係。
拴鎖元件560包括：電晶體M P4、M P5、M N1、M N2。其中，電晶體M P4、M P5為p型電晶體，電晶體M N1、M N2為n型電晶體。在拴鎖元件560中，電晶體M P4的第一汲/源端連接至節點a，電晶體M P4的閘極端連接至節點d，電晶體M P4的第二汲/源端連接至節點c。電晶體M P5的第一汲/源端連接至節點b，電晶體M P5的閘極端連接至節點c，電晶體M P5的第二汲/源端連接至節點d。電晶體M N1的第一汲/源端連接至節點c，電晶體M N1的閘極端連接至節點d，電晶體M N1的第二汲/源端接收電源電壓V SS。電晶體M N2的第一汲/源端連接至節點d，電晶體M N2的閘極端連接至節點c，電晶體M N2的第二汲/源端接收電源電壓V SS。節點c為感測放大器550的輸出端，可產生輸出信號D O。其中，電源電壓V DD大於電源電壓V SS。例如，電源電壓V DD為3.3V，電源電壓V SS為0V。
同理，當致能信號EN為高準位時，電晶體M P3關閉(turn off)，代表感測放大器550被禁能(disable)。再者，當致能信號EN為低準位時，電晶體M P3開啟(turn on)，代表感測放大器550被致能(enable)。此時，感測放大器550根據資料線DL上的充電電壓V DL以及參考電壓V REF的關係來產生輸出信號D O。
舉例來說，當資料線DL上的充電電壓V DL小於參考電壓V REF時，電晶體M P2開啟，電晶體M P5開啟，電晶體M P1關閉，電晶體M P4關閉，電晶體M N1開啟，電晶體M N2關閉，因此輸出信號D O為電源電壓V SS，代表輸出信號D O為第一準位(例如低準位)。反之，當資料線DL上的充電電壓V DL大於參考電壓V REF時，電晶體M P2關閉，電晶體M P5關閉，電晶體M P1開啟，電晶體M P4開啟，電晶體M N1關閉，電晶體M N2開啟，因此輸出信號D O為電源電壓V DD，代表輸出信號D O為第二準位(例如高準位)。
由以上的說明可知，第二實施例的感測放大器550可運用於感測電路130中。也就是說，將p個感測放大器550連接至p條資料線D L1~D Lp。於讀取週期的感測相位時，即可根據參考電壓V REF與資料線D L1~D Lp上的充電電壓V DL1~V DLp的關係來產生p個輸出信號D O1~D Op，並指示p個選定記憶胞的儲存狀態。
在上述的二個感測放大器500、550中，輸出信號D O的第一準位為低準位，第二準位為高準位。然而，本發明並不限定於此。舉例來說，如果將感測放大器500節點b做為輸出端時，則輸出信號D O的第一準位為高準位，第二準位為低準位。也就是說，節點b也可以做為感測放大器500的輸出端。同理，如果將感測放大器550節點d做為輸出端時，則輸出信號D O的第一準位為高準位，第二準位為低準位。也就是說，節點d也可以做為感測放大器550的輸出端。
或者，節點a與節點b可作為感測放大器500的二個輸出端，可產生互補的輸出信號。同理，節點c與節點d可作為感測放大器550的二個輸出端，可產生互補的輸出信號。
請參照第6A圖與第6B圖，其所繪示為第一實施例感測放大器所組成的感測電路及其相關信號示意圖。感測電路包括p個感測放大器601~60p，p個感測放大器601~60p的結構與第一實施例感測放大器相同。
p個感測放大器601~60p的第一輸入端接收參考電壓V REF， p個感測放大器601~60p的第二輸入端連接至對應的p條資料線DL 1~DL p，p個感測放大器601~60p的致能端接收致能信號EN，p個感測放大器601~60p的輸出端產生輸出信號D O1~ D Op。
由第6A圖可知，p個感測放大器601~60p的第一輸入端都接收參考電壓V REF，所以參考電壓V REF屬於共用信號(global signal)。再者，p個感測放大器601~60p的第二輸入端連接至對應的p條資料線DL 1~DL p，所以資料線DL 1~DL p上的信號是屬於本地信號(local signal)。
如第6B圖所示，於時間點t A，致能信號EN由高準位切換至低準位，代表充電相位切換至感測相位。此時，感測放大器601~60p中的電晶體M P3開啟，節點n的電壓快速地上升至電源電壓V DD。由於節點n的電壓快速上升，產生電容耦合效應(capacitive coupling effect)。此時，節點n上升的電壓會耦合(couple)至資料線DL 1~DL p與參考電壓V REF，造成資料線DL 1~DL p與參考電壓V REF的信號擾動(signal disturbance)。而信號擾動可能造成感測放大器601~60p誤動作，說明如下。
如第6B圖所示，於時間點t A，充電相位切換至感測相位時，由於參考電壓V REF為共用信號(global signal)，電容耦合效應較強(stronger)，產生較大正極性的耦合電壓(ΔV)。於時間點t B時，正極性的耦合電壓(ΔV)約為60mV。也就是說，參考電壓V REF由100mV上升至約160mV。
再者，資料線DL 1~DL p上的電壓變化可以歸納為二種狀況。第一種狀況為選定記憶胞為第一儲存狀態，可產生很小(幾乎為零)的記憶胞電流。第二種狀況為選定記憶胞為第二儲存狀態，可產生較大的記憶胞電流。
如第6B圖的曲線(I)所示，當資料線接收的記憶胞電流很小(幾乎為零)時，資料線上的充電電壓緩慢上升。於充電相位切換至感測相位時，充電電壓幾乎為0mV。再者，由於資料線上的信號是屬於本地信號(local signal)，電容耦合效應較弱(weaker)，產生較小正極性的耦合電壓(ΔV)。於時間點t B時，正極性的耦合電壓(ΔV)約為20mV。也就是說，資料線上的充電電壓由0mV上升至20mV。因此，在感測相位，參考電壓 V REF約為160mV，大於資料線上的充電電壓20mV，所以感測放大器產生的輸出信號為第一準位，代表選定記憶胞為第一儲存狀態。
再者，如第6B圖的曲線(II)所示，當資料線接收的記憶胞電流較大時，資料線上的充電電壓持續上升。於時間點t A，充電相位切換至感測相位，充電電壓約為130mV。於時間點t B時，正極性的耦合電壓(ΔV)約為20mV。也就是說，資料線上的充電電壓由130mV上升至150mV。因此，在感測相位，參考電壓 V REF約為160mV，大於資料線上的充電電壓150mV，所以感測放大器產生的輸出信號為第一準位，代表選定記憶胞為第一儲存狀態。明顯地，選定記憶胞應該是第二儲存狀態，但感測放大器將選定記憶胞誤判為第一儲存狀態。
由以上的說明可知，在感測放大器運作的過程，於充電相位切換至感測相位時，由於節點n的電壓快速變化(亦即，快速上升)，電容耦合效應(capacitive coupling effect)發生。再者，由於節點n的電壓上升，產生的二個耦合電壓會分別耦合至(couple to)感測放大器的二個輸入端。舉例來說，第一耦合電壓耦合至參考電壓 V REF，第二耦合電壓耦合至資料線DL，使得參考電壓V REF與資料線上的充電電壓上升，造成感測放大器誤判。類似地，由第二實施例感測放大器550所組成的感測電路，於充電相位切換至感測相位時也會發生上述的信號擾動，並造成感測放大器誤判。
為了改善上述缺失，本發明於感測放大器中設置二個反耦合元件(anti-couple device)用來補償(compensate)感測放大器二個輸入端的信號擾動。再者，反耦合元件為電容器。
請參照第7A圖，其所繪示為本發明感測放大器的第三實施例。此感測放大器700為拴鎖型感測放大器。感測放大器700包括：電晶體M P1、M P2、M P3、拴鎖元件510以及電容器C a1、C a2。
相較於第一實施例的感測放大器500，第三實施例的感測放大器700增加了二個電容器C a1、C a2。電容器C a1的第一端連接至電晶體M P3的閘極端，電容器C a1的第二端連接至電晶體M P1的閘極端。電容器C a2的第一端連接至電晶體M P3的閘極端，電容器C a2的第二端連接至電晶體M P2的閘極端。
請參照第7B圖，其所繪示為本發明感測放大器的第四實施例。此感測放大器750為拴鎖型感測放大器。感測放大器750包括：電晶體M P1、M P2、M P3、拴鎖元件560以及電容器C a1、C a2。
相較於第二實施例的感測放大器550，第四實施例的感測放大器750增加了二個電容器C a1、C a2。電容器C a1的第一端連接至電晶體M P3的閘極端，電容器C a1的第二端連接至電晶體M P1的閘極端。電容器C a2的第一端連接至電晶體M P3的閘極端，電容器C a2的第二端連接至電晶體M P2的閘極端。
基本上，第三實施例感測放大器700的運作原理類似於第一實施例感測放大器500，第四實施例感測放大器750的運作原理類似於第二實施例感測放大器550，此處不再贅述。同理，節點b也可以做為感測放大器700的輸出端，或者節點a與節點b可作為感測放大器700的二個輸出端，可產生互補的輸出信號。節點d可以做為感測放大器750的輸出端，或者節點c與節點d可作為感測放大器750的二個輸出端，可產生互補的輸出信號。
再者，根據本發明的第三與第四實施例，由於反耦合元件接收致能信號EN，而致能信號EN動作時是由高準位切換至低準位，因此可以在感測放大器二個輸入端產生負極性的耦合電壓，用來補償正極性的耦合電壓，所以可以降低感測放大器700、750二個輸入端的信號擾動，減少感測放大器700、750發生誤判的機率 。
以第三實施例感測放大器700為例來說明。於感測放大器700致能信號EN動作時，電晶體M P3開啟，使得節點n的電壓快速地變化(亦即，快速上升) ，電容耦合效應發生。由於節點n的電壓上升，產生二個正極性的耦合電壓會分別耦合至(couple to)感測放大器的二個輸入端。再者，由於致能信號EN動作，由高準位切換至低準位，所以產生二個負極性的耦合電壓，經由二個電容器C a1、C a2分別耦合至(couple to)感測放大器的二個輸入端。因此，正極性的耦合電壓與負極性的耦合電壓可互相抵銷，減少感測放大器700二個輸入端的信號擾動。
舉例來說，由於節點n的電壓上升，正極性的第一耦合電壓耦合至感測放大器700的第一輸入端，正極性的第二耦合電壓耦合至感測放大器700的第二輸入端。同時，由於致能信號EN動作係由高準位切換至低準位，負極性的第三耦合電壓耦合至感測放大器700的第一輸入端，負極性的第四耦合電壓耦合至感測放大器700的第二輸入端。因此，第一耦合電壓與第三耦合電壓互相抵銷，感測放大器700第一輸入端的信號擾動降低。再者，第二耦合電壓與第四耦合電壓互相抵銷，感測放大器700第二輸入端的信號擾動降低。
請參照第8A圖與第8B圖，其所繪示為第三實施例感測放大器所組成的感測電路及其相關信號示意圖。感測電路包括p個感測放大器801~80p，p個感測放大器801~80p的結構與第三實施例感測放大器相同。
p個感測放大器801~80p的第一輸入端接收參考電壓V REF， p個感測放大器801~80p的第二輸入端連接至對應的p條資料線DL 1~DL p，p個感測放大器801~80p的致能端接收致能信號EN，p個感測放大器801~80p的輸出端產生p個輸出信號D O1~ D Op。
如第8B圖所示，於時間點t A，充電相位切換至感測相位。由於p個感測放大器801~80p中皆包括電容器C a1、C a2，用以減少感測放大器801~80p二個輸入端的信號擾動。因此，於時間點t B時，相互抵銷後的耦合電壓變化量(ΔV)約為0mV。也就是說，參考電壓V REF幾乎未改變並維持在約100mV。
再者，資料線DL 1~DL p上的電壓變化可以歸納為二種狀況。第一種狀況為選定記憶胞為第一儲存狀態，可產生很小(幾乎為零)的記憶胞電流。第二種狀況為選定記憶胞為第二儲存狀態，可產生較大的記憶胞電流。
如第8B圖的曲線(I)所示，當資料線接收的記憶胞電流很小(幾乎為零)時，資料線上的充電電壓緩慢上升。於充電相位切換至感測相位時，充電電壓幾乎為0mV。於時間點t B時，相互抵銷後的耦合電壓變化量(ΔV)約為2mV。也就是說，資料線上的充電電壓由0mV上升至2mV。因此，在感測相位，參考電壓 V REF約為100mV，大於資料線上的充電電壓2mV，所以感測放大器產生輸的出信號為第一準位，代表選定記憶胞為第一儲存狀態。
再者，如第8B圖的曲線(II)所示，當資料線接收的記憶胞電流較大時，資料線上的充電電壓持續上升。於時間點t A，充電相位切換至感測相位，充電電壓約為130mV。於時間點t B時，相互抵銷後的耦合電壓變化量(ΔV)約為2mV。也就是說，資料線上的充電電壓由130mV上升至132mV。因此，在感測相位，參考電壓 V REF約為100mV，小於資料線上的充電電壓132mV，所以感測放大器產生的輸出信號為第二準位，代表選定記憶胞為第二儲存狀態。明顯地，感測放大器可正確地判斷選定記憶胞為第二儲存狀態。
類似地，由第四實施例感測放大器750所組成的感測電路，也可以大幅降低誤判的機率。另外，在第8A圖的感測放大器中，p個感測放大器801~80p的致能端與第一輸入端之間共並聯了p個電容器C a1。實際上，也可以設計其他數目的電容器並聯於致能端與第一輸入端之間。舉例來說，僅設計單一個電容器連接於致能端與第一輸入端之間，且此單一電容器的電容值等於p個電容器C a1的電容值的總合。
再者，本發明實施例中的反耦合元件為電容器C a1、C a2。電容器C a1、C a2可為平板電容器(plate capacitor)。或者，電容器C a1、C a2也可以由n型電晶體或者p型電晶體來組成。請參照第9A圖與第9B圖，其所繪示為本發明的二種反耦合元件示意圖。
如第9A圖所示，反耦合元件包括n型電晶體M NC，連接成為金氧半電容器(MOS capacitor)。n型電晶體M NC的閘極端為金氧半電容器的第一端。n型電晶體M NC的二個汲/源端互相連接，並作為金氧半電容器的第二端。當然，n型電晶體M NC的閘極端也可做為金氧半電容器的第二端，而互相連接的二個汲/源端作為金氧半電容器的第一端。
如第9B圖所示，反耦合元件包括p型電晶體M PC，連接成為金氧半電容器。p型電晶體M PC的閘極端為金氧半電容器的第一端。p型電晶體M PC的二個汲/源端互相連接，並作為金氧半電容器的第二端。當然，p型電晶體M PC的閘極端也可做為金氧半電容器的第二端，而互相連接的二個汲/源端作為金氧半電容器的第一端。
在本發明的實施例中，調整p型電晶體M PC與n型電晶體M NC的尺寸(size)可以調整金氧半電容器的電容值，進而調整電壓耦合效率(voltage coupling ratio)，以降低感測放大器二輸入端的信號擾動。
在上述的實施例中，致能信號EN由高準位切換為低準位時致能感測放大器。當然，本發明也可以設計致能信號EN由低準位切換為高準位時致能感測放大器。而根據致能信號EN的特性也可以進一部設計其他實施例的感測放大器。
請參照第10A圖，其所繪示為本發明感測放大器的第五實施例。此感測放大器900為拴鎖型感測放大器。
感測放大器900包括：電晶體M N1、M N2、M N3，電容器C b1、C b2以及拴鎖元件910。拴鎖元件910包括：電晶體M P1、M P2。其中，電晶體M N1、M N2、M N3為n型電晶體，電晶體M P1、M P2為p型電晶體。
電晶體M N3的第一汲/源端接收電源電壓V SS，電晶體M N3的閘極端接收致能信號EN，電晶體M N3的第二汲/源端連接至節點m。電晶體M N1的第一汲/源端連接至節點m，電晶體M N1的閘極端接收參考電壓V REF，電晶體M N1的第二汲/源端連接至節點a。電晶體M N2的第一汲/源端連接至節點m，電晶體M N2的閘極端連接至資料線DL，電晶體M N2的第二汲/源端連接至節點b。拴鎖元件910連接於節點a、節點b。其中，電晶體M N3的閘極端為感測放大器900的致能端，電晶體M N1的閘極端為感測放大器900的第一輸入端，電晶體M N2的閘極端為感測放大器900的第二輸入端。
電容器C b1的第一端連接至電晶體M N3的閘極端，電容器C b1的第二端連接至電晶體M N1的閘極端。電容器C b2的第一端連接至電晶體M n3的閘極端，電容器C b2的第二端連接至電晶體M N2的閘極端。
在栓鎖器910中，電晶體M P1的第一汲/源端連接至節點a，電晶體M P1的閘極端連接至節點b，電晶體M P1的第二汲/源端接收電源電壓V DD。電晶體M P2的第一汲/源端連接至節點b，電晶體M P2的閘極端連接至節點a，電晶體M P2的第二汲/源端接收電源電壓V DD。節點a為感測放大器900的輸出端，可產生輸出信號D O。其中，電源電壓V DD大於電源電壓V SS。例如，電源電壓V DD為3.3V，電源電壓V SS為接地電壓(0V) 。
基本上，當致能信號EN為低準位時，電晶體M N3關閉(turn off)，代表感測放大器900被禁能(disable)。再者，當致能信號EN為高準位時，電晶體M N3開啟(turn on)，代表感測放大器900被致能(enable)。此時，感測放大器900根據資料線DL上的充電電壓V DL以及參考電壓V REF的關係來產生輸出信號D O。
舉例來說，當資料線DL上的充電電壓V DL小於參考電壓V REF時，電晶體M N2關閉，電晶體M N1開啟，電晶體M P1關閉，電晶體M P2開啟，因此輸出信號D O為電源電壓V SS，代表輸出信號D O為第一準位(例如低準位)。反之，當資料線DL上的充電電壓V DL大於參考電壓V REF時，電晶體M N2開啟，電晶體M N1關閉，電晶體M P1開啟，電晶體M P2關閉，因此輸出信號D O為電源電壓V DD，代表輸出信號D O為第二準位(例如高準位)。
由以上的說明可知，第五實施例的感測放大器900可運用於感測電路中。也就是說，將p個感測放大器900連接至p條資料線D L1~D Lp。於讀取週期的感測相位時，即可根據參考電壓V REF與資料線D L1~D Lp上充電電壓的關係來產生輸出信號D O1~D Op，並指示p個選定記憶胞的儲存狀態。
請參照第10B圖，其所繪示為本發明感測放大器的第六實施例。此感測放大器950為拴鎖型感測放大器。相較於第五實施例感測放大器900，第六實施例感測放大器950具有不同結構的拴鎖元件960。以下僅介紹拴鎖元件960的連接關係。
拴鎖元件960包括：電晶體M N4、M N5、M P1、M P2。其中，電晶體M N4、M N5為n型電晶體，電晶體M P1、M P2為p型電晶體。在拴鎖元件960中，電晶體M N4的第一汲/源端連接至節點a，電晶體M N4的閘極端連接至節點d，電晶體M N4的第二汲/源端連接至節點c。電晶體M N5的第一汲/源端連接至節點b，電晶體M N5的閘極端連接至節點c，電晶體M N5的第二汲/源端連接至節點d。電晶體M P1的第一汲/源端連接至節點c，電晶體M P1的閘極端連接至節點d，電晶體M P1的第二汲/源端接收電源電壓V DD。電晶體M P2的第一汲/源端連接至節點d，電晶體M P2的閘極端連接至節點c，電晶體M P2的第二汲/源端接收電源電壓V DD。節點c為感測放大器950的輸出端，可產生輸出信號D O。其中，電源電壓V DD大於電源電壓V SS。例如，電源電壓V DD為3.3V，電源電壓V SS為0V。
同理，當致能信號EN為低準位時，電晶體M N3關閉(turn off)，代表感測放大器950被禁能(disable)。再者，當致能信號EN為高準位時，電晶體M N3開啟(turn on)，代表感測放大器950被致能(enable)。此時，感測放大器950根據資料線DL上的充電電壓V DL以及參考電壓V REF的關係來產生輸出信號D O。
舉例來說，當資料線DL上的充電電壓V DL小於參考電壓V REF時，電晶體M N2關閉，電晶體M N5關閉，電晶體M N1開啟，電晶體M N4開啟，電晶體M P1關閉，電晶體M P2開啟，因此輸出信號D O為電源電壓V SS，代表輸出信號D O為第一準位(例如低準位)。反之，當資料線DL上的充電電壓V DL大於參考電壓V REF時，電晶體M N2開啟，電晶體M N5開啟，電晶體M N1關閉，電晶體M N4關閉，電晶體M P1開啟，電晶體M P2關閉，因此輸出信號D O為電源電壓V DD，代表輸出信號D O為第二準位(例如高準位)。
由以上的說明可知，第六實施例的感測放大器950可運用於感測電路中。也就是說，將p個感測放大器950連接至p條資料線D L1~D Lp。於讀取週期的感測相位時，即可根據參考電壓V REF與資料線D L1~D Lp上充電電壓的關係來產生輸出信號D O1~D Op，並指示p個選定記憶胞的儲存狀態。
再者，本發明第五實施例與第六實施例的感測放大器900、950皆包括電容器C b1、C b2。於致能信號EN動作時，電晶體M N3開啟，使得節點m的電壓快速地變化(亦即快速地下降)，並產生二個負極性的耦合電壓分別耦合(couple to)至資料線DL與參考電壓V REF，造成資料線DL與參考電壓V REF的電壓下降。同時，由於致能信號EN動作係由低準位切換至高準位，所以經由二個電容器C b1、C b2，可產生二個正極性的耦合電壓分別耦合(couple to)至資料線DL與參考電壓V REF，因此可以減少感測放大器900二個輸入端的信號擾動。
再者，本發明第一實施例至第六實施例的感測放大器中，其資料線更可以連接第3A圖或者第4A圖所揭露的輔助電路221、251。如此，在重置相位時，輔助電路221、251可控制資料線維持在初始電壓。而在重置相位後的充電相位開始時，資料線上的充電電壓可由初始電壓(initial voltage)開始變化。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110:記憶胞陣列 120:位元線選擇器 130, 230, 260, 500, 550:感測電路 201, 202, 20p, 601, 602, 60p, 700, 750, 801, 802, 80p, 900, 950:感測放大器 510, 560, 910, 960:拴鎖元件
第1圖為非揮發性記憶體示意圖； 第2A圖與第2B圖為感測電路與相關信號示意圖； 第3A圖與第3B圖為另一感測電路與相關信號示意圖； 第4A圖與第4B圖為再一感測電路與相關信號示意圖； 第5A圖為本發明感測放大器的第一實施例； 第5B圖為本發明感測放大器的第二實施例； 第6A圖與第6B圖為第一實施例感測放大器組成的感測電路及相關信號示意圖； 第7A圖為本發明感測放大器的第三實施例； 第7B圖為本發明感測放大器的第四實施例； 第8A圖與第8B圖為第三實施例感測放大器組成的感測電路及相關信號示意圖； 第9A圖與第9B圖為本發明的二種反耦合元件示意圖； 第10A圖為本發明感測放大器的第五實施例；以及 第10B圖為本發明感測放大器的第六實施例。
700:感測放大器
510:拴鎖元件

Claims (12)

  1. 一種運用於非揮發性記憶體的拴鎖型感測放大器，該非揮發性記憶體中的一選定記憶胞連接至一資料線，該拴鎖型感測放大器包括： 一第一電晶體，該第一電晶體的一第一汲/源端連接至一第一節點，該第一電晶體的一第二汲/源端連接至一第二節點，該第一電晶體的一閘極端接收一參考電壓，且該第一電晶體的該閘極端為該拴鎖型感測放大器的一第一輸入端； 一第二電晶體，該第二電晶體的一第一汲/源端連接至該第一節點，該第二電晶體的一第二汲/源端連接至一第三節點，該第二電晶體的一閘極端連接至該資料線，且該第二電晶體的該閘極端為該拴鎖型感測放大器的一第二輸入端； 一第三電晶體，該第三電晶體的一第一汲/源端接收一第一電源電壓，該第三電晶體的一第二汲/源端連接至該第一節點，該第三電晶體的一閘極端接收一致能信號； 一拴鎖元件，連接至該第二節點與該第三節點； 一第一電容器，該第一電容器的一第一端連接至該第三電晶體的該閘極端，該第一電容器的一第二端連接至該第一電晶體的該閘極端；以及 一第二電容器，該第二電容器的一第一端連接至該第三電晶體的該閘極端，該第二電容器的一第二端連接至該第二電晶體的該閘極端。
  2. 如請求項1所述之拴鎖型感測放大器，其中一讀取週期包括一充電相位與一感測相位；於該充電相位切換至該感測相位時，該致能信號動作；根據該第一節點上的電壓變化，一第一耦合電壓耦合至該感測放大器的該第一輸入端，一第二耦合電壓耦合至該感測放大器的該第二輸入端；根據該致能信號的變化，一第三耦合電壓耦合至該感測放大器的該第一輸入端，一第四耦合電壓耦合至該感測放大器的該第二輸入端；以及，該第一耦合電壓與該第三耦合電壓可以互相抵銷，且該第二耦合電壓與該第四耦合電壓可以互相抵銷。
  3. 如請求項1所述之拴鎖型感測放大器，其中該拴鎖元件包括： 一第四電晶體，該第四電晶體的一第一汲/源端連接至該第二節點，該第四電晶體的一第二汲/源端接收一第二電源電壓，該第四電晶體的一閘極端連接至該第三節點；以及 一第五電晶體，該第五電晶體的一第一汲/源端連接至該第三節點，該第五電晶體的一第二汲/源端接收該第二電源電壓，該第五電晶體的一閘極端連接至該第二節點； 其中，該第二節點或者該第三節點作為該拴鎖型感測放大器的一輸出端； 其中，於一感測相位，該拴鎖型感測放大器產生一輸出信號用以決定該選定記憶胞的一儲存狀態。
  4. 如請求項3所述之拴鎖型感測放大器，其中該第一電晶體、該第二電晶體與該第三電晶體為p型電晶體，該第四電晶體與該第五電晶體為n型電晶體，該第一電源電壓大於該第二電源電壓。
  5. 如請求項3所述之拴鎖型感測放大器，其中該第一電晶體、該第二電晶體與該第三電晶體為n型電晶體，該第四電晶體與該第五電晶體為p型電晶體，該第一電源電壓小於該第二電源電壓。
  6. 如請求項1所述之拴鎖型感測放大器，其中該拴鎖元件包括： 一第四電晶體，該第四電晶體的一第一汲/源端連接至該第二節點，該第四電晶體的一第二汲/源端連接至一第四節點，該第四電晶體的一閘極端連接至一第五節點； 一第五電晶體，該第五電晶體的一第一汲/源端連接至該第三節點，該第五電晶體的一第二汲/源端連接至該第五節點，該第五電晶體的一閘極端連接至該第四節點； 一第六電晶體，該第六電晶體的一第一汲/源端連接至該第四節點，該第六電晶體的一第二汲/源端接收一第二電源電壓，該第六電晶體的一閘極端連接至該第五節點；以及 一第七電晶體，該第七電晶體的一第一汲/源端連接至該第五節點，該第七電晶體的一第二汲/源端接收該第二電源電壓，該第七電晶體的一閘極端連接至該第四節點； 其中，該第四節點或者該第五節點作為該拴鎖型感測放大器的一輸出端； 其中，於一感測相位，該拴鎖型感測放大器產生一輸出信號用以決定該選定記憶胞的一儲存狀態。
  7. 如請求項6所述之拴鎖型感測放大器，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體與該第五電晶體為p型電晶體，該第六電晶體與該第七電晶體為n型電晶體，該第一電源電壓大於該第二電源電壓。
  8. 如請求項6所述之拴鎖型感測放大器，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體與該第五電晶體為n型電晶體，該第六電晶體與該第七電晶體為p型電晶體，該第一電源電壓小於該第二電源電壓。
  9. 如請求項1所述之拴鎖型感測放大器，更包括一輔助電路，連接於該資料線；其中，一讀取週期包括一重置相位；以及，於該重置相位時，該輔助電路控制該資料線維持在一初始電壓。
  10. 如請求項9所述之拴鎖型感測放大器，其中該輔助電路包括一第四電晶體，該第四電晶體的一第一汲/源端連接至該資料線，該第四電晶體的一第二汲/源端接收一接地電壓，該第四電晶體的一閘極端接收一重置信號；於該重置相位時，該重置信號動作，該第四電晶體開啟，該資料線被放電至該接地電壓，該接地電壓等於該初始電壓。
  11. 如請求項1所述之拴鎖型感測放大器，更包括一輔助電路，連接於該資料線；其中，一讀取週期包括一預充電相位與一重置相位；於該預充電相位時，該輔助電路控制該資料線維持在該第一電源電壓；以及，於該預充電相位之後的該重置相位時，該輔助電路控制該資料線維持在一初始電壓。
  12. 如請求項11所述之拴鎖型感測放大器，其中該輔助電路包括一第四電晶體與一第五電晶體，該第四電晶體的一第一汲/源端連接至該資料線，該第四電晶體的一第二汲/源端接收一接地電壓，該第四電晶體的一閘極端接收一重置信號，該第五電晶體的一第一汲/源端連接至該資料線，該第五電晶體的一第二汲/源端接收該第一電源電壓，該第五電晶體的一閘極端接收一預充電信號；於該預充電相位時，該預充電信號動作，該第五電晶體開啟，該資料線被預充電至該第一電源電壓；以及，於該重置相位時，該重置信號動作，該第四電晶體開啟，該資料線被放電至該接地電壓，該接地電壓等於該初始電壓。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12531123B2 (en) 2023-07-13 2026-01-20 Ememory Technology Inc. Non-volatile memory with auxiliary select gate line driver
CN120255640B (zh) * 2025-05-28 2025-08-22 上海安其威微电子科技有限公司 电流控制电路以及可变增益放大器的增益控制电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8456197B2 (en) * 2010-12-29 2013-06-04 Stmicroelectronics International N.V. Differential data sensing
TWI742795B (zh) * 2019-08-13 2021-10-11 力旺電子股份有限公司 操作方法以及感測放大器

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19841446C2 (de) * 1998-09-10 2003-06-18 Infineon Technologies Ag Elektronische Schaltungsanordnung
US6754121B2 (en) * 2002-03-29 2004-06-22 Stmicroelectronics, Inc. Sense amplifying circuit and method
TW200400691A (en) 2002-06-20 2004-01-01 Mstar Semiconductor Inc Anti-fuse sense amplifier
US6985383B2 (en) * 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements
US7327621B2 (en) 2005-11-24 2008-02-05 Ememory Technology Inc. Current sense amplifier with lower sensing error rate by using smaller sensing current difference
US7889553B2 (en) * 2007-04-24 2011-02-15 Novelics, Llc. Single-poly non-volatile memory cell
US7969804B1 (en) * 2008-09-22 2011-06-28 Cypress Semiconductor Corporation Memory architecture having a reference current generator that provides two reference currents
US9042152B2 (en) * 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
US8592886B2 (en) * 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8941167B2 (en) 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US9362374B2 (en) * 2013-06-27 2016-06-07 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
TWI543302B (zh) * 2014-03-14 2016-07-21 林崇榮 一次編程記憶體及其相關記憶胞結構
US9202561B1 (en) * 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
US9704554B2 (en) * 2015-08-25 2017-07-11 Texas Instruments Incorporated Sense amplifier with offset compensation
US9805806B2 (en) 2015-10-16 2017-10-31 Ememory Technology Inc. Non-volatile memory cell and method of operating the same
WO2017215119A1 (en) 2016-06-17 2017-12-21 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences Read circuit of storage class memory
GB2557297B (en) 2016-12-05 2020-02-19 Advanced Risc Mach Ltd Generating a reference current for sensing
US10366765B2 (en) 2016-12-15 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Adjustment circuit for partitioned memory block
US10192611B1 (en) * 2017-09-05 2019-01-29 National Tsing Hua University Sensing circuit, set of pre-amplifiers, and operating method thereof
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
IT201800009922A1 (it) 2018-10-30 2020-04-30 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase con lettura single-ended, e metodo di lettura
US10930346B1 (en) 2019-11-28 2021-02-23 Winbond Electronics Corp. Resistive memory with self-termination control function and self-termination control method
US11011230B1 (en) 2020-03-26 2021-05-18 Winbond Electronics Corp. Memory device and operation method thereof
TWI739695B (zh) * 2020-06-14 2021-09-11 力旺電子股份有限公司 轉壓器
US11289142B2 (en) 2020-09-01 2022-03-29 Avalanche Technology, Inc. Nonvolatile memory sensing circuit including variable current source
US11818887B2 (en) * 2021-10-14 2023-11-14 Ememory Technology Inc. Erasable programmable single-poly non-volatile memory cell and associated array structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8456197B2 (en) * 2010-12-29 2013-06-04 Stmicroelectronics International N.V. Differential data sensing
TWI742795B (zh) * 2019-08-13 2021-10-11 力旺電子股份有限公司 操作方法以及感測放大器

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