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TWI863519B - 記憶裝置 - Google Patents

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TWI863519B
TWI863519B TW112131319A TW112131319A TWI863519B TW I863519 B TWI863519 B TW I863519B TW 112131319 A TW112131319 A TW 112131319A TW 112131319 A TW112131319 A TW 112131319A TW I863519 B TWI863519 B TW I863519B
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Inventor
田代健也
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日商鎧俠股份有限公司
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Publication date
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Abstract

第1反相器電路，係被連接於第1節點與第2節點之間，並且包含有在第3節點處而被作了連接的第2以及第3電晶體。第2反相器電路，係被連接於第1節點與第2節點之間，並且包含有在第4節點處而被作了連接的第4以及第5電晶體。第8電晶體，係被連接於第3電晶體之閘極與第3節點之間。第9電晶體，係被連接於第5電晶體之閘極與第4節點之間。在第1時刻處，係被形成有在第1節點處被施加有第1電壓並且在第2節點處被施加有較第1電壓而更低之第2電壓之狀態。在第2時刻處，在第1節點處係被施加有第2以及第1電壓之間之第3電壓。在第3時刻處，在第2節點處係被施加有第2以及第1電壓之間之第4電壓。在第4時刻處，在第2節點處係被施加有第2電壓。在第5時刻處，在第1節點處係被施加有第1電壓。

Description

記憶裝置
實施形態，概略係有關於記憶裝置。
作為記憶裝置，DRAM(Dynamic Random Access Memory)係為周知。DRAM之記憶體胞，係包含有電容器和電晶體。記憶體胞，係基於被積蓄在電容器中之電荷，來將資料作保持。基於資料讀出之對象的記憶體胞之資料所得到的電壓，係被感測放大器所放大，藉由此，所被記憶的資料係被判別出來。
及
由實施形態所致之記憶裝置，係包含有電容器、和第1電晶體、和第1反相器電路、和第2反相器電路、和第6電晶體、和第7電晶體、和第8電晶體、以及第9電晶體。
上述第1電晶體，係在第1端處被與上述電容器作連接。上述第1反相器電路，係被連接於第1節點與第2節點之間，並且包含有在第3節點處而被串聯地作了連接的p型之第2電晶體與n型之第3電晶體。上述第2反相器電路，係被連接於上述第1節點與上述第2節點之間，並且包含有在第4節點處而被串聯地作了連接的p型之第4電晶體與n型之第5電晶體。上述第5電晶體之閘極，係被與上述第1電晶體之第2端作連接。上述第6電晶體，係被連接於上述第5電晶體之上述閘極與上述第3節點之間。上述第7電晶體，係被連接於上述第3電晶體之閘極與上述第4節點之間。上述第8電晶體，係被連接於上述第3電晶體之上述閘極與上述第3節點之間。上述第9電晶體，係被連接於上述第5電晶體之上述閘極與上述第4節點之間。在第1時刻處，係被形成有在上述第1節點處被施加有第1電壓並且在上述第2節點處被施加有較上述第1電壓而更低之第2電壓之狀態。在上述第1時刻之後之第2時刻處，在上述第1節點處係被施加有上述第2電壓與上述第1電壓之間之第3電壓。在上述第2時刻之後之第3時刻處，在上述第2節點處係被施加有第2電壓與上述第1電壓之間之第4電壓。在上述第3時刻之後之第4時刻處，在上述第2節點處係被施加有上述第2電壓。在上述第4時刻之後之第5時刻處，在上述第1節點處係被施加有上述第1電壓。
以下，參考圖面，針對實施形態作記述。在某一實施形態或者是相異之實施形態中的具有略相同之功能以及構成之複數之構成要素，係為了彼此作區別，而會有在元件符號之末尾處更進一步附加數字或文字的情況。
在本說明書以及申請專利範圍中，所謂某一第1要素被與其他之第2要素「作連接」，係包含有使第1要素直接性地或恆常性地或者是選擇性地中介於成為導電性之要素來被與第2要素作連接的意義。
1. 第1實施形態 1.1構造(構成) 圖1，係對於第1實施形態之記憶裝置的功能區塊作展示。記憶裝置1，係為記憶資料之裝置。記憶裝置1，係具備有記憶體胞陣列11、輸入輸出電路12、控制電路13、電壓產生電路14、行(row)選擇電路15、列(column)選擇電路16、寫入電路17、讀出電路18以及感測放大器19。
記憶體胞陣列11，係包含有複數之記憶體胞MC、複數之字元線WL以及複數之位元線BL。各記憶體胞MC，係能夠記憶1位元之資料。各記憶體胞MC，係被與1個的位元線BL以及1個的字元線WL作連接。記憶體胞MC，係被連接於位元線BL與板線(未圖示)之間。字元線WL，係被與行(row)相互附加有關連。位元線BL，係被與列(column)相互附加有關連。藉由1個的行之選擇以及1個的列之選擇，1個的記憶體胞MC係被特定出來。
輸入輸出電路12，係為進行資料以及訊號之輸入輸出的電路。輸入輸出電路12，係從記憶裝置1之外部、例如從記憶體控制器，而接收控制訊號CNT、指令CMD、位址訊號ADD以及資料DAT。輸入輸出電路12，係輸出資料DAT。資料DAT，在進行於記憶裝置1處之資料寫入的情況時，係身為寫入資料。資料DAT，在進行從記憶裝置1而來之資料讀出的情況時，係身為讀出資料。
控制電路13，係為對於記憶裝置1之動作進行控制的電路。控制電路13，係從輸入輸出電路12而接收指令CMD以及控制訊號CNT。控制電路13，係基於藉由指令CMD以及控制訊號CNT所被指示的控制，而對於寫入電路17以及讀出電路18進行控制。
電壓產生電路14，係為產生在記憶裝置1處所被使用之各種的電壓之電路。電壓產生電路14，係基於控制電路13之控制，而產生相異之大小的複數之電壓。電壓產生電路14，係將所產生了的電壓，對於記憶體胞陣列11、寫入電路17、讀出電路18以及感測放大器19作供給。
行選擇電路15，係為對於記憶體胞MC之行作選擇之電路。行選擇電路15，係從輸入輸出電路12而接收位址訊號ADD。行選擇電路15，係使用從電壓產生電路14所接收了的電壓，來將被與藉由所接收了的位址訊號ADD所特定出來的行相互附加有關連之1個的字元線WL設為被作了選擇的狀態。
列選擇電路16，係為對於記憶體胞MC之列作選擇之電路。列選擇電路16，係從輸入輸出電路12而接收位址訊號ADD。列選擇電路16，係使用從電壓產生電路14所接收了的電壓，來將被與藉由所接收了的位址訊號ADD所特定出來的列相互附加有關連之位元線BL設為被作了選擇的狀態。
寫入電路17，係為進行用以進行對於記憶體胞MC之資料之寫入的處理以及控制之電路。寫入電路17，係從輸入輸出電路12而接收被作寫入之資料。寫入電路17，係基於控制電路13之控制以及資料，而將從電壓產生電路14所接收了的電壓對於列選擇電路16作供給。
讀出電路18，係為進行用以進行從記憶體胞MC而來之資料之讀出的處理以及控制之電路。讀出電路18，係基於控制電路13之控制，而將從電壓產生電路14所接收了的電壓對於列選擇電路16作供給。讀出電路18，係對於感測放大器19而供給用以進行資料讀出之複數之控制訊號。
感測放大器19，係為用以決定被記憶在記憶體胞MC中之資料之電路。感測放大器19，係包含有複數之感測放大器電路SAC(未圖示)。感測放大器19，係從電壓產生電路14而接收複數之電壓，並使用所接收了的電壓來動作。感測放大器19，在資料讀出之期間中，係為了進行被記憶在資料讀出對象的記憶體胞MC中之資料之決定，而將位元線BL上的電位放大。被決定了的資料，係被供給至輸入輸出電路12處。
1.1.1.記憶體胞 圖2，係對於第1實施形態之記憶體胞的構成要素以及構成要素之連接作展示。以下，係會有將電晶體之源極或者是汲極之其中一方稱作「電晶體之其中一端」並將另外一方稱作「電晶體之另外一端」的情況。
如同圖2中所示一般，各記憶體胞MC，係包含有胞電容器CC以及n型之MOSFET(金屬氧化物半導體場效電晶體，Metal Oxide Semiconductor Field Effect Transistor)CT。胞電容器CC，係於其中一端處被與板線PL作連接，並於另外一端處被與電晶體CT之其中一端作連接。胞電容器CC，係使用在被與電晶體CT作連接的節點處所積蓄之電荷，來記憶資料。胞電容器CC之被與電晶體CT作連接的節點，以下，係會有被稱作儲存節點SN的情況。
儲存節點SN之是否積蓄有電荷之狀態，係被與記憶體胞MC為記憶有“1”之資料之狀態或者是記憶有“0”之資料之狀態相互附加對應。以下，作為例子，儲存節點SN相對性而言為帶電有正的電位之狀態，係視為記憶體胞MC為記憶有“1”之資料之狀態，儲存節點SN相對性而言並未帶電有正的電位之狀態，係視為記憶體胞MC為記憶有“0”之資料之狀態。
電晶體CT，係於另外一端處被與1個的位元線BL作連接，並在閘極處被與1個的字元線WL作連接。
1.1.2.感測放大器 圖3，係對於第1實施形態之感測放大器19之一部分的構成要素以及構成要素之連接作展示。如同上述一般，感測放大器19，係包含有複數之感測放大器電路SAC。圖3，係展示有1個的感測放大器電路SAC。
如同在圖3中所示一般，各感測放大器電路SAC，係被與1個的位元線BL和互補位元線¯BL作連接。互補位元線¯BL，係作為具有參照電位(或者是基準電位)之節點而起作用。參照電位，係為了進行被記憶在資料讀出對象的記憶體胞MC中之資料之決定，而被使用。
感測放大器電路SAC，係包含有偏壓電路BC1以及BC2、p型之MOSFET TP11以及TP12、和n型之MOSFET TN11、TN12、TN13、TN14、TN15以及TN16。感測放大器19，係進而包含有電晶體TN21以及TN22。
偏壓電路BC1，係被與節點SAP作連接，並具備有能夠藉由動性切換為電源電壓Vddsa以及Vddsa/2之中之一者來在任意之時序處而施加於節點SAP處之構成。電源電壓Vddsa，係可具備有與在記憶裝置1處所被使用的電源電壓Vdd相同之大小，亦可具備有與電源電壓Vdd相異之大小。作為其中一例，偏壓電路BC1，係包含有p型之MOSFET TP1以及n型之MOSFET TN2。以下之記述，係基於此例來進行。
電晶體TP1，係被連接於接收電源電壓Vddsa之節點與節點SAP之間。接收電源電壓Vddsa之節點，例如，係從電壓產生電路14而接收電源電壓Vddsa。電晶體TP1，係在閘極處而接收數位之訊號SEP。訊號SEP，例如，係從讀出電路18中之與感測放大器19相異之構成要素而被作供給。
電晶體TN2，係被連接於接收電源電壓Vddsa/2之節點與節點SAP之間。接收電源電壓Vddsa/2之節點，例如，係從電壓產生電路14而接收電源電壓Vddsa/2。電晶體TN2，係在閘極處而接收訊號SEP。係亦可替代電晶體TN2，而設置p型之MOSFET。於此情況，p型MOSFET，係在閘極處而接收訊號¯SEP。訊號¯SEP，例如，係從讀出電路18而被作供給。訊號¯SEP，係具備有使訊號SEP之邏輯準位被作了反轉之邏輯準位。
偏壓電路BC2，係被與節點SAN作連接，並具備有能夠藉由動性切換為接地電壓(共通電壓)Vss以及Vddsa/2之中之一者來在任意之時序處而施加於節點SAN處之構成。接地電壓Vss，例如係為0V，以下之記述，係基於此例來進行。作為其中一例，偏壓電路BC2，係包含有p型之MOSFET TP3以及n型之MOSFET TN1。以下之記述，係基於此例來進行。
電晶體TN1，係被連接於節點SAN與接收接地電壓Vss之節點之間。接收接地電壓Vss之節點，例如，係從電壓產生電路14而接收接地電壓Vss。電晶體TN1，係在閘極處而接收數位之訊號SEN。訊號SEN，例如，係從讀出電路18中之與感測放大器19相異之構成要素而被作供給。
電晶體TP3，係被連接於接收電源電壓Vddsa/2之節點與節點SAN之間。接收電源電壓Vddsa/2之節點，例如，係從電壓產生電路14而接收電源電壓Vddsa/2。電晶體TP3，係在閘極處而接收訊號SEN。係亦可替代電晶體TP3，而設置n型之MOSFET。於此情況，n型MOSFET，係在閘極處而接收訊號¯SEN。訊號¯SEN，例如，係從讀出電路18中之與感測放大器19相異之構成要素而被作供給。訊號¯SEN，係具備有使訊號SEN之邏輯準位被作了反轉之邏輯準位。
電晶體TP11，係被連接於節點SAP與節點SAt之間。電晶體TP11，係在閘極處而被與節點SAc作連接。電晶體TP11，在成為ON的期間中，係具備有某一大小的ON電阻。電晶體之ON電阻，係為當電晶體成為ON的期間中之電阻。
電晶體TN11，係被連接於節點SAt與節點SAN之間。電晶體TN11，係在閘極處而被與1個的互補位元線¯BL作連接。電晶體TN11，係具備有某一大小的ON電阻。
電晶體TP12，係被連接於節點SAP與節點SAc之間。電晶體TP12，係在閘極處而被與節點SAt作連接。電晶體TP12，係具備有與電晶體TP11之ON電阻實質性相同大小之ON電阻。在本說明書中，所謂某2個的要素之某一特性為「實質性相同」，係指容許雖然以「成為相同」一事作為目標而形成2個的要素，但是起因於用以製造此些之要素的技術及(或)測定技術之極限等之不可避免的因素而導致並非為完全相同之情形。
電晶體TN12，係被連接於節點SAc與節點SAN之間。電晶體TN12，係在閘極處而被與位元線BL作連接。電晶體TN12，係具備有與電晶體TN11之ON電阻實質性相同大小之ON電阻。
電晶體TN13，係被連接於節點SAt與電晶體TN11之閘極之間。電晶體TN13，係在閘極處而接收訊號OC。訊號OC，例如，係從讀出電路18而被作供給。
電晶體TN14，係被連接於節點SAc與電晶體TN12之閘極之間。電晶體TN14，係在閘極處而接收訊號OC。
電晶體TN15，係被連接於節點SAt與位元線BL之間。電晶體TN15，係在閘極處而接收訊號ISO。訊號ISO，例如，係從讀出電路18而被作供給。
電晶體TN16，係被連接於節點SAc與互補位元線¯BL之間。電晶體TN16，係在閘極處而接收訊號ISO。
電晶體TN21，係被連接於至少1個的位元線BL與節點NBP之間。節點NBP，係從電位產生電路14而接收預充電(pre charge)電壓Vpc。預充電電壓Vpc，係身為(Vddsa-Vss)/2，若是基於Vss為0V之例子，則係身為Vddsa/2，而亦作為參照電壓來起作用。電晶體TN21，係在閘極處而接收訊號EQ。訊號EQ，例如，係從讀出電路18而被作供給。
電晶體TN22，係被連接於至少1個的互補位元線¯BL與節點NBP之間。電晶體TN22，係在閘極處而接收訊號EQ。
電晶體TP11以及TN11，係構成反相器(inverter)電路IV1，電晶體TP12以及TN12，係構成反相器電路IV2。在電晶體TN15以及TN16係為ON的期間中，反相器電路IV1與反相器電路IV2，係被作所謂的交叉連接(cross connection)。亦即是，反相器電路IV1之輸入節點以及輸出節點，係分別被與反相器電路IV2之輸出節點以及輸入節點作連接。
1.1.3 讀出電路 圖4，係對於第1實施形態之記憶裝置的讀出電路以及讀出電路之構成要素作展示。如同在圖4中所示一般，讀出電路18，係包含有感測放大器控制電路181。感測放大器控制電路181，係為對於感測放大器電路SAC進行控制之電路，並輸出用以對於感測放大器電路SAC作控制之訊號。
感測放大器控制電路181，係輸出在以下所記述之時序處而邏輯準位會變化之訊號SEP以及SEN。感測放大器控制電路181，係在時刻T1處而改變訊號SEP之邏輯準位(或者是，進行宣告(assert)(例如，設為L準位))，並且改變訊號SEN之邏輯準位(或者是，進行宣告(例如，設為H準位))。感測放大器控制電路181，係涵蓋時刻T1～時刻T2地，而將正被作宣告之訊號SEP作輸出，並在時刻T2處而將訊號SEP作否定(negate)。感測放大器控制電路181，係涵蓋時刻T1～「時刻T2之後之時刻T3」地，而將正被作宣告之訊號SEN作輸出。感測放大器控制電路181，係在時刻t3～時刻t4而將正被作否定之訊號SEN作輸出，並在時刻T4處而改變訊號SEN之邏輯準位(例如，進行宣告)。感測放大器控制電路181，係在時刻T2～「時刻T4之後之時刻T5」而將正被作否定之訊號SEP作輸出，並在時刻T5處而改變訊號SEP之邏輯準位(例如，進行宣告)。
感測放大器控制電路181，係為了輸出在上述之時序處而邏輯準位會變化之訊號SEP以及SEN，而接收複數之控制訊號，並且係包含有延遲電路DC1。感測放大器控制電路181，係使用所接收了的複數之控制訊號、以及延遲電路DC1，來產生訊號SEP以及SEN。延遲電路DC1，係接收藉由感測放大器控制電路181所接收了的複數之控制訊號之中之至少1個的訊號。延遲電路DC1，係輸出「使所接收了的控制訊號作了某一特定之時間之延遲」後的形態之訊號
感測放大器控制電路181，只要是能夠輸出在上述之時序處而邏輯準位會變化之訊號SEP以及SEN，則不論是具有何種構成均可。例如，感測放大器控制電路181，係接收某一第1控制訊號以及第2控制訊號。第2控制訊號，係藉由延遲電路DC1而被作接收，延遲電路DC1，係輸出「使第2控制訊號作了延遲」的形態之第3控制訊號。感測放大器控制電路181，係輸出具有「基於第2控制訊號以及第3控制訊號之各者之邏輯準位所致的邏輯準位」之訊號SEP，並且輸出具有「基於第1控制訊號、第2控制訊號以及第3控制訊號之各者之邏輯準位所致的邏輯準位」之訊號SEN。
作為其中一例，感測放大器控制電路181，係涵蓋當「第2控制訊號以及第3控制訊號均身為第1準位」的期間，而輸出第2準位之訊號SEP。又，感測放大器控制電路181，係涵蓋當「第1控制訊號乃身為第3準位的期間」並且「第2控制訊號以及第3控制訊號之其中一者係身為第1準位的期間」，而輸出第4準位之訊號SEN。感測放大器控制電路181，係可包含有使此種邏輯準位之變化成為可能的邏輯電路。
圖5，係對於第1實施形態之記憶裝置的感測放大器控制電路之構成要素以及構成要素之連接之例作展示。圖5，係參照圖4而針對上述之輸出訊號SEP以及SEN之感測放大器控制電路181的詳細之例作展示。
如同在圖5中所示一般，感測放大器控制電路181，係除了延遲電路DC1以外，亦包含有延遲電路DC2、否定邏輯積(NAND)閘ND1、否定邏輯和(NOR)閘NR1以及NR2。
延遲電路DC1，係接收訊號SAE，並輸出訊號SAEd。訊號SAE，例如，係從讀出電路18中之與感測放大器控制電路181相異之構成要素而被作供給。訊號SAE，係能夠作為參照圖4而於上所述之第2控制訊號來起作用。訊號SAEd，係為從訊號SAE起而作了期間Δt1之延遲之訊號，並在從訊號SAE之邏輯準位之變化起而經過期間Δt1之後，追隨於訊號SAE之邏輯準位之變化。訊號SAEd，係能夠作為參照圖4而於上所述之第3控制訊號來起作用。
NAND閘ND1，係接收訊號SAE以及訊號SAEd。NAND閘ND1，係輸出訊號SEP。
NOR閘NR1，係接收訊號SAE以及訊號SAEd。
延遲電路DC2，係接收訊號EQ，並輸出訊號EQd。訊號EQ，例如，係從讀出電路18中之與感測放大器控制電路181相異之構成要素而被作供給。訊號EQd，係為從訊號EQ起而作了期間Δt2之延遲之訊號，並在從訊號EQ之邏輯準位之變化起而經過期間Δt2之後，追隨於訊號EQ之邏輯準位之變化。期間Δt2，係可為與期間Δt1相同，亦可為相異。以下之記述，係基於期間Δt1與期間Δt2為相同之例來進行。訊號EQd，係能夠作為參照圖4而於上所述之第1控制訊號來起作用。
NOR閘NR2，係接收訊號EQd以及NOR閘NR1之輸出。NOR閘NR2，係輸出訊號SEN。
1.2. 動作 1.2.1 感測放大器控制電路 圖6，係沿著時間經過來對於第1實施形態之記憶裝置的感測放大器控制電路中之訊號之波形作展示。具體而言，圖6，係展示圖5之例之感測放大器控制電路181中之訊號之波形。在以下之記述中，某一訊號之準位，係直到記述有「此訊號變遷至其他之準位」一事之時刻為止。均被作維持。
在時刻t0處，訊號EQ，係被作否定，亦即是，係從HIGH準位而成為LOW準位。又，在時刻t0處，訊號SAE，係被作宣告，亦即是，係從LOW準位而成為HIGH準位。在時刻t0處，由於訊號EQd係為HIGH準位，因此，就算是訊號SAE成為HIGH準位，訊號SEN亦仍被作否定，亦即是具有LOW準位。
在時刻t1處，訊號EQd，係被作否定，亦即是，係從HIGH準位而成為LOW準位。又，在時刻t1處，訊號SAEd，係被作宣告，亦即是，係從LOW準位而成為HIGH準位。基於在時刻t1處而訊號SAE以及SAEd係為HIGH準位一事，在時刻t1處，訊號SEP係被作宣告，亦即是，係從HIGH準位而成為LOW準位。基於在時刻t1處訊號SAE係身為HIGH準位並且訊號EQd係成為LOW準位一事，在時刻t1處，訊號SEN係被作宣告，亦即是，係從LOW準位而成為HIGH準位。
在時刻t2處，訊號SAE，係被作否定，亦即是，係成為LOW準位。基於訊號SAE係成為LOW準位一事，在時刻t2處，訊號SEP，係被作否定，亦即是，係成為HIGH準位。
從時刻t2起直到後續之時刻t3為止之期間Δt1，係與由延遲電路DC1所致之延遲時間相互依存，或者是相互一致。
在時刻t3處，訊號SAEd，係成為LOW準位。基於訊號SAEd係成為LOW準位一事，在時刻t3處，訊號SEN，係被作否定，亦即是，係成為LOW準位。
在時刻t4處，訊號SAE，係成為HIGH準位。由於在時刻t4處訊號EQd係身為LOW準位，因此，基於訊號SAE係成為HIGH準位一事，在時刻t4處訊號SEN係成為HIGH準位。
從時刻t4起直到後續之時刻t5為止之期間Δt2，係與由延遲電路DC1所致之延遲時間相互依存，或者是相互一致。
在時刻t5處，訊號SAEd，係成為HIGH準位。基於訊號SAEd係成為HIGH準位一事，在時刻t5處，訊號SEP，係成為LOW準位。
1.2.2. 感測放大器電路 圖7，係沿著時間經過來對於第1實施形態之記憶裝置之數個的要素的資料讀出之期間之電位之例作示意性展示，並對於數個的配線、節點以及訊號之電位作展示。以下，係會有將資料讀出對象之記憶體胞MC稱作選擇記憶體胞MC的情況。在圖7中之被展示有電位之字元線WL，係身為被與選擇記憶體胞MC作了連接的字元線WL，以下，係會有稱作選擇字元線WL的情況。在圖7中之被展示有電位之位元線BL，係身為在資料讀出之期間中而被與選擇記憶體胞MC作連接之位元線BL，以下，係會有被稱作選擇位元線BL的情況。和「被與選擇位元線BL作連接的感測放大器電路SAC」作連接之互補位元線¯BL，以下，係會有被稱作選擇互補位元線¯BL的情況。藉由對於圖中所示之配線或者是傳輸訊號之配線施加電壓，此配線，係具備有與所被施加之電壓實質性相同之電位。例如，為了使某一配線具有電位Vddsa，在配線處係被施加有電源電壓Vddsa。
在圖7中所示之期間之開始的時間點處，各配線以及節點之電位，係如同下述一般。選擇字元線WL，係被作宣告(assert)，亦即是，係具有電源電位Vpp(HIGH準位)。電源電位Vpp，係身為內部電源電位，例如，係具備有與電源電位Vdd之大小的電位(電源電位)Vdd相異之大小。藉由使選擇字元線WL具備有電源電位Vpp，選擇記憶體胞MC之電晶體CT係成為ON，選擇記憶體胞MC之胞電容器CC係被與選擇位元線BL作連接。
訊號EQ，係被作否定(negate)，亦即是，係具備有接地電位Vss之大小之電位(接地電位)Vss(LOW準位)。因此，電晶體TN21以及TN22係成為OFF，選擇位元線BL以及選擇互補位元線¯BL係均並未被與預充電電壓Vpc之節點NBP作連接。
訊號ISO，係被作宣告，亦即是，係具有電源電位Vddiso(HIGH準位)。電源電位Vddiso，係身為內部電源電位，例如，係具備有與電源電位Vdd相異之大小。藉由在閘極處具備有電源電位Vddiso，電晶體TN15係成為ON，選擇位元線BL係經由成為ON之電晶體TN15而被與節點SAt作連接。故而，選擇位元線BL與節點SAt，係實質性具有相同之電位。藉由在閘極處具備有電源電位Vddiso，電晶體TN16係成為ON，選擇互補位元線¯BL係經由成為ON之電晶體TN16而被與節點SAc作連接。故而，選擇互補位元線¯BL與節點SAc，係實質性具有相同之電位。
訊號OC，係被作否定(negate)，亦即是，係具備有接地電位Vss(LOW準位)。藉由在閘極處具備有接地電位Vss，電晶體TN13係成為OFF，故而，電晶體TN11之閘極係成為被從節點SAt而切斷。藉由在閘極處具備有接地電位Vss，電晶體TN14係成為OFF，故而，電晶體TN12之閘極係成為被從節點SAc而切斷。
訊號SAE，係具有電源電位Vddsa(HIGH準位)。因此，基於參照圖5以及圖6而於上所述之機制，訊號SEP係具有接地電位Vss，訊號SEN係具有電源電位Vddsa。藉由此，電晶體TP1以及TN1係成為ON。故而，節點SAP係具有電源電位Vddsa，節點SAN係具有接地電位Vss。因此，感測放大器電路SAC，係接收電源之供給而成為ON，亦即是身為能夠動作之狀態。
基於上述一般之電位之狀態，選擇位元線BL以及選擇互補位元線¯BL之中之其中一者，係具有電源電位Vddsa，另外一者，係具有接地電位Vss。關於選擇位元線BL以及選擇互補位元線¯BL之何者為具有電源電位Vddsa一事，係依存於選擇記憶體胞MC是記憶有“0”資料還是記憶有“1”資料。
當選擇記憶體胞MC為記憶有“0”資料的情況時，選擇位元線BL係具有接地電位Vss，儲存節點SN係具有接地電位Vss。另一方面，當選擇記憶體胞MC為記憶有“1”資料的情況時，選擇位元線BL係具有電源電位Vddsa，儲存節點SN係具有電源電位Vddsa。以下，係會有將選擇記憶體胞MC為記憶有“0”資料的情況稱作「“0”資料記憶情況」的情形，並會有將選擇記憶體胞MC為記憶有“1”資料的情況稱作「“1”資料記憶情況」的情形。圖7，係展示“0”資料記憶情況。
在時刻t10處，選擇字元線WL係被作否定，亦即是，選擇字元線WL之電位係被設為接地電位Vss(LOW準位)。因此，選擇記憶體胞MC之電晶體CT係成為OFF，選擇記憶體胞MC之胞電容器CC係被從選擇位元線BL而切斷。在選擇字元線WL處，係亦可替代接地電位Vss，而被設為負電位。
在時刻t10處，訊號SAE之電位係被設為電源電位Vddsa。因此，基於參照圖5以及圖6而於上所述之機制，訊號SEP係具有接地電位Vss(LOW準位)，訊號SEN係具有電源電位Vddsa(HIGH準位)。因此，電晶體TP1以及TN1係成為ON。
在時刻t11處，訊號SAE之電位係被設為接地電位Vss(LOW準位)。基於此事，訊號SEP之電位係成為電源電位Vddsa，藉由此，電晶體TP1係成為OFF，並且電晶體TN2係成為ON。其結果，節點SAP之電位係成為電位Vddsa/2。
時刻t12～時刻t13，係身為預充電(或者是，等化(equalize))之期間。基於參照圖5以及圖6而於上所述之機制，在從訊號SAE之電位成為接地電位Vss的時刻t11起而經過了期間Δt1後的時刻t12處，訊號SEN之電位係成為接地電位Vss(LOW準位)。藉由此，電晶體TN1係成為OFF，並且電晶體TP3係成為ON。其結果，節點SAN之電位係成為電位Vddsa/2。由於節點SAP以及節點SAN之各者之電位係身為Vddsa/2，因此，感測放大器電路SAC，係並未接收在動作中所需要的電源之供給，而並不具備有將電位放大之功能。另外，被施加於節點SAP以及節點SAN處之電壓，係身為(Vddsa+Vss)/2。但是，如同上述一般，由於係基於接地電壓Vss為0V之例，因此，被施加之電壓，係為電壓Vddsa/2。
在時刻t12處，訊號EQ係被作宣告，亦即是，訊號EQ之電位係被設為電源電位Vddeq(HIGH準位)。電源電位Vddeq，係身為內部電源電位，例如，係具備有與電源電位Vdd相異之大小。藉由電源電位Vddeq之施加，電晶體TN21以及TN22係成為ON，選擇位元線BL以及選擇互補位元線¯BL係被與節點NBP作連接。其結果，選擇位元線BL以及選擇互補位元線¯BL係均被等化至相同之電位。具體而言，選擇位元線BL以及選擇互補位元線¯BL，係均被預充電至預充電電壓Vpc之電位、亦即是被預充電至電位Vddsa/2。
在時刻t12處，訊號OC係被作宣告，亦即是，訊號OC之電位係被設為電源電位Vddoc(HIGH準位)。電源電位Vddoc，係身為內部電源電位，例如，係具備有與電源電位Vdd相異之大小。藉由在閘極處具備有電源電位Vddoc，電晶體TN13以及TN14係成為ON。圖8，係對於等化之期間之感測放大器電路SAC之構成要素的連接作示意性展示。在圖8以及後續之圖9、圖10以及圖11中，成為ON的電晶體之數個，係藉由將電晶體之兩端作連結之配線而被作標示。成為OFF之電晶體之數個，係藉由虛線而被作標示，或者是並未被作標示。
藉由電晶體TN13成為ON一事，電晶體TN11係被作二極體連接。藉由電晶體TN14成為ON一事，電晶體TN12係被作二極體連接。
藉由電晶體TN15成為ON一事，選擇位元線BL係被與節點SAt作連接。藉由電晶體TN16成為ON一事，選擇互補位元線¯BL係被與節點SAc作連接。
如同在圖7中所示一般，時刻t13～時刻t17，係身為偏位抵消(offset cancel)之期間。在時刻t13處，訊號EQ係被作否定。藉由此，選擇位元線BL以及選擇互補位元線¯BL之預充電係結束。
在時刻t13處，訊號ISO係被作否定，亦即是，訊號ISO之電位係被設為接地電位Vss。藉由此，電晶體TN15以及TN16係成為OFF。又，在時刻t13處，訊號SAE之電位係被設為電源電位Vddsa。
圖9，係對於偏位抵消之期間之感測放大器電路SAC之構成要素的連接作示意性展示。藉由電晶體TN15成為OFF一事，選擇位元線BL係被從節點SAt而作切斷，亦即是被作隔離。藉由電晶體TN16成為OFF一事，選擇互補位元線¯BL係被從節點SAc而作切斷，亦即是被作隔離。故而，反相器電路IV1(亦即是，電晶體TP11以及TN11之組)與反相器電路IV2(亦即是，反相器電路TP12以及TN12之組)，係並未被作交叉連接。
另一方面，如同上述一般，藉由成為ON之電晶體TN13，節點SAt係被與選擇互補位元線¯BL作連接。因此，節點SAt之電位係被傳輸至選擇互補位元線¯BL處，節點SAt係具有與選擇互補位元線¯BL之電位實質性相同之電位。又，藉由成為ON之電晶體TN14，節點SAc係被與選擇位元線BL作連接。因此，節點SAc之電位係被傳輸至選擇位元線BL處，節點SAc係具有與選擇位元線BL之電位實質性相同之電位。
如同在圖7中所示一般，基於參照圖5以及圖6而於上所述之機制，在從訊號SAE之電位成為電源電位Vddsa的時刻t13起而經過了期間Δt2後的時刻t14處，訊號SEP之電位係成為接地電位Vss，並且訊號SEN之電位係成為電源電位Vddsa。藉由此，節點SAP之電位係成為電源電位Vddsa，並且節點SAN之電位係成為接地電位Vss。故而，感測放大器電路SAC係成為能夠動作的狀態。
藉由在時刻t13處之預充電之結束以及隔離之開始還有在時刻t14處之感測放大器電路SAC之動作開始，從時刻t14起，選擇位元線BL以及選擇互補位元線¯BL之電位，係從預充電電位(Vddsa/2)起而變動。於此變動時，藉由電晶體TN13以及TN14之動作，偏位抵消係被進行。亦即是，藉由電晶體TN13，電晶體TN11係成為ON，故而，在節點SAt與節點SAN之間，係被形成有電晶體TN11之ON電阻。因此，在節點SAt處，係產生有基於電晶體TP11之ON電阻與電晶體TN11之ON電阻之比所致的電位。一般而言，p型之MOSFET與n型之MOSFET，係具備有相異之ON電阻，n型之MOSFET之ON電阻係較p型之MOSFET之ON電阻而更小。因此，節點SAt之電位，係並非成為節點SAP之電位與節點SAN之電位之間之差之中間之值，而是成為較中間值而更低之電位。
又，藉由電晶體TN14，電晶體TN12係成為ON，故而，在節點SAc與節點SAN之間，係被形成有電晶體TN12之ON電阻。因此，在節點SAc處，係產生有基於電晶體TP12之ON電阻與電晶體TN12之ON電阻之比所致的電位。故而，基於與針對節點SAt所記述的理由相同之理由，節點SAc之電位，係並非成為節點SAP之電位與節點SAN之電位之間之差之中間之值，而是成為較中間值而更低之電位。圖7，係針對節點SAc之電位為較節點SAt之電位而更低的例子作展示。以下之記述，係基於此例來進行。
起因於由偏位抵消所導致的節點SAt之電位之變化，經由節點SAt與電晶體TN13而被作連接的選擇互補位元線¯BL之電位亦會變化。亦即是，節點SAt之電位係被反映於選擇互補位元線¯BL之電位中。起因於由偏位抵消所導致的節點SAc之電位之變化，經由節點SAc與電晶體TN14而被作連接的選擇位元線BL之電位亦會變化。亦即是，節點SAc之電位係被反映於選擇位元線BL之電位中。選擇位元線BL之電位以及選擇互補位元線¯BL之電位之其中一者，係從電位Vddsa/2起而作某一正的大小之ΔV1之降低，另外一者，係從電位Vddsa/2起而作某一正的大小之ΔV2之降低。ΔV1與ΔV2之間之差，係為起因於電晶體TP11與電晶體TP12之間之ON電阻之差以及電晶體TN11與電晶體TN12之間之ON電阻之差(偏位)所產生，並基於此些之差所致者。
在時刻t15處，訊號SAE之電位係被設為接地電位Vss。因此，節點SEP之電位係成為電源電位Vddsa，藉由此，節點SAP之電位係成為電位Vddsa/2。其結果，節點SAt以及SAc之各者之電位係降低。進而，選擇互補位元線¯BL以及選擇位元線BL之電位，亦係分別追隨於節點SAt以及SAc之電位而降低。
基於參照圖5以及圖6而於上所述之機制，在從訊號SAE之電位成為接地電位Vss的時刻t15起而經過了期間Δt1後的時刻t16處，訊號SEN之電位係成為接地電位Vss。因此，節點SAt以及SAc之各者之電位之降低係停止。同時，選擇互補位元線¯BL以及選擇位元線BL之電位之降低亦係停止。電位之降低作了停止後的節點SAt，係具備有基於電晶體TN11之ON電阻所致的電位。
在時刻t17處，訊號OC係被作否定，亦即是，訊號OC之電位係被設為接地電位Vss。藉由此，電晶體TN13以及TN14係被設為OFF。故而，偏位抵消係結束。又，藉由電晶體TN13以及TN14之OFF，節點SAt以及SAc係分別被從選擇互補位元線¯BL以及選擇位元線BL而作切斷。故而，節點SAt之電位與選擇互補位元線¯BL之電位係彼此獨立，節點SAc之電位與選擇位元線BL之電位係彼此獨立。
電晶體TN13，係在閘極與汲極之間具有寄生電容。藉由此電容，當起因於在時刻t17處訊號OC之電位被設為接地電位Vss一事而導致電晶體TN13之閘極之電位下降時，汲極之電位乃至於節點SAt之電位係會下降。另一方面，被與節點SAt作了連接的選擇互補位元線¯BL，由於係具備有較節點SAt而更大之寄生電容，因此電位係幾乎不會下降。
同樣的，電晶體TN14，係在閘極與汲極之間具有寄生電容。藉由此電容，當起因於在時刻t17處訊號OC之電位被設為接地電位Vss一事而導致電晶體TN14之閘極之電位下降時，汲極之電位乃至於節點SAc之電位係會下降。另一方面，被與節點SAc作了連接的選擇位元線BL，由於係具備有較節點SAc而更大之寄生電容，因此電位係幾乎不會下降。
當偏位抵消結束時，節點SAc，係具備有基於電晶體TN12之ON電阻所致的電位，節點SAt，係具備有基於電晶體TN11之ON電阻所致的電位。節點SAt之電位以及節點SAc之電位之差異，係為基於電晶體TN112之ON電阻與電晶體TN12之ON電阻之間之差所導致者。而，藉由具有此種電位之節點SAt以及SAc，在偏位抵消結束時，選擇互補位元線¯BL以及選擇位元線BL係分別被作充電。基於被充電為此種電位之選擇位元線BL以及選擇互補位元線¯BL之電位，之後，感測(sense)係被進行。起因於電晶體TN11以及TN12之ON電阻之差所導致之節點SAt之電位與節點SAc之電位之間之差，係會導致選擇位元線BL之電位與選擇互補位元線¯BL之電位之間的偏差。相對於此，藉由偏位抵消，經由起因於電晶體TN11以及TN12之ON電阻之差所導致的電位，係經由節點SAt以及節點SAc而在進行感測之前被充電至選擇互補位元線¯BL與選擇位元線BL處。因此，在進行感測時，電晶體TN11以及TN12之ON電阻之差係能夠被等價性地作抵消(補償)。
如同在圖7中所示一般，時刻t18～時刻t19，係為電荷共享(charge share)之期間。在時刻t18處，選擇字元線WL係被作宣告。藉由此，電荷共享係開始。藉由電荷共享，被積蓄在選擇位元線BL中之電荷與被積蓄在選擇記憶體胞MC之儲存節點SN中之電荷係被作共有。其結果，選擇位元線BL之電位，係基於被記憶在選擇記憶體胞MC中之資料而作上升或者是下降。選擇位元線BL(以及儲存節點SN)之電位，係成為具有「當選擇位元線BL之電位與儲存節點SN之電位成為了相等時之大小」的狀態。
在「“0”資料記憶情況」中，選擇位元線BL之電位係朝向儲存節點SN之電位而下降，並且，儲存節點SN之電位係朝向選擇位元線BL之電位而上升。選擇位元線BL以及儲存節點SN，係成為具有「當正在下降之選擇位元線BL之電位與正在上升之儲存節點SN之電位成為了相等時之大小之電位」的狀態。選擇互補位元線¯BL之電位係被維持。
另一方面，在未圖示之「“1”資料記憶情況」中，儲存節點SN之電位係朝向選擇位元線BL之電位而下降，並且，選擇位元線BL之電位係朝向儲存節點SN之電位而上升。選擇位元線BL以及儲存節點SN，係成為具有「當正在上升之選擇位元線BL之電位與正在下降之儲存節點SN之電位成為了相等時之大小之電位」的狀態。選擇互補位元線¯BL之電位係被維持。
圖10，係對於電荷分享以及後續之預感測之期間之感測放大器電路SAC之構成要素的連接作示意性展示。藉由電晶體TN13以及TN15成為OFF一事，節點SAt，係被從選擇位元線BL以及選擇互補位元線¯BL之雙方而作切斷。藉由電晶體TN14以及TN16成為OFF一事，節點SAc，係被從選擇互補位元線¯BL以及選擇位元線BL之雙方而作切斷。
如同在圖7中所示一般，時刻t19～時刻t21，係為預充電之期間。在時刻t19處，訊號SAE之電位係被設為電源電位Vddsa。因此，基於參照圖5以及圖6而於上所述之機制，訊號SEN之電位係成為電源電位Vddsa，節點SAN之電位係成為接地電位Vss。藉由此，感測放大器電路SAC係開始動作。但是，感測放大器電路SAC，由於係並未接受在節點SAP處之電源電位Vddsa之供給，因此，係成為進行在「將節點SAt以及SAc之各者之電位下降至接地電位Vss」之形態下的被作了限定之動作。故而，節點SAt之電位以及節點SAc之電位，係朝向接地電位Vss前進。由於選擇互補位元線¯BL之電位係較選擇位元線BL之電位而更高，因此，電晶體TN11係較電晶體TN12而更強地成為ON。因此，節點SAt之電位係較節點SAc之電位而更大幅度地降低。
在從訊號SAE之電位成為電源電位Vddsa的時刻t19起而經過了期間Δt2後的時刻t20處，訊號SEP之電位係成為接地電位Vss，節點SAP之電位係成為電源電位Vddsa。故而，感測放大器電路SAC，係成為將節點SAt以及SAc之其中一者之電位提升至電源電位Vddsa並將另外一方之電位降低至接地電位Vss的狀態。其結果，節點SAc之電位係一直被提升至電源電位Vddsa，並且節點SAt之電位係一直被降低至接地電位Vss。
在時刻t21之後，係為感測(或者是，主要感測(main sense))之期間。在時刻t21處，訊號ISO係被作宣告，藉由此，電晶體TN15以及TN16係成為ON。因此，節點SAt係經由電晶體TN15而被與選擇位元線BL作連接，並且，節點SAc係經由電晶體TN16而被與選擇互補位元線¯BL作連接。故而，藉由由感測放大器電路SAC所致之放大，選擇位元線BL之電位係一直被降低至接地電位Vss，並且，選擇互補位元線¯BL之電位係一直被提升至電源電位Vddsa。
圖11，係對於感測之期間之感測放大器電路SAC之構成要素的連接作示意性展示。藉由電晶體TN13成為OFF一事，節點SAt，係被從選擇互補位元線¯BL而作切斷。藉由電晶體TN14成為OFF一事，節點SAc，係被從選擇位元線BL而作切斷。另一方面，藉由電晶體TN15成為ON一事，節點SAt，係被與選擇位元線BL作連接。藉由電晶體TN16成為ON一事，節點SAc，係被與選擇互補位元線¯BL作連接。
1.3. 優點(效果) 若依據第1實施形態，則如同在以下所記述一般，係可提供一種能夠以高信賴性來決定被記憶在記憶體胞中之資料的記憶裝置。
為了作比較，針對參考用之記憶裝置作記述。參考用之記憶裝置100(未圖示)，係並不具備有感測放大器控制電路181。替代此，記憶裝置100，在偏位抵消之結束時，係將節點SAP以及SAN在同樣之時序處而設為電位Vddsa/2。又，記憶裝置100，在預感測之開始時，係將節點SAP以及SAN在同樣之時序處而分別設為電源電位Vddsa以及接地電位Vss。
圖12，係沿著時間經過來對於參考用之記憶裝置之數個的要素的資料讀出之期間之電位作示意性展示，並對於數個的配線、節點以及訊號之電位作展示。圖12，係對於第1實施形態的在圖7中所示之期間之中之將最初的部分作了去除之期間作展示。圖12，係僅展示有訊號OC、節點SAP、SAN、SAc以及SAt、選擇位元線BL以及選擇互補位元線¯BL。選擇字元線WL之電位、訊號EQ以及ISO，係具備有與在圖7中所示之波形相同的波形。
為了開始預感測，在時刻t19處，節點SAP以及SAN係分別被設為電源電位Vddsa以及接地電位Vss。因此，感測放大器電路SAC，係成為能夠將節點SAt以及SAc之電位提升至電源電位Vddsa，或者是亦能夠降低至接地電位Vss。故而，節點SAt，係經由電晶體TP11而接收有提升至電源電位Vddsa之力並經由電晶體TN11而接收有降低至接地電位Vss之力。節點SAt之電位，係會依存於電晶體TP11以及TN11之各者之流動汲極電流之能力(驅動力)以及驅動此些之電晶體的節點SAc以及選擇互補位元線¯BL之電位。同樣的，節點SAc，係經由電晶體TP12而接收有提升至電源電位Vddsa之力並經由電晶體TN12而接收有降低至接地電位Vss之力。節點SAc之電位，係會依存於電晶體TP12以及TN12之各者之驅動力以及驅動此些之電晶體的節點SAt以及選擇位元線BL之電位。
為了使“0”資料之記憶被正確地判斷出來，藉由預感測，節點SAt之電位係有必要成為接地電位Vss，節點SAc之電位係有必要成為電源電位Vddsa。然而，如同在圖7中所示一般，依存於電晶體TP11、TP12、TN11以及TN12之驅動力、節點SAc以及SAt之各電位、還有選擇位元線BL以及選擇互補位元線¯BL之各電位，係會有起因於預感測而非預期性地導致節點SAt具有電源電位Vddsa並且節點SAc具有接地電位Vss的情況。此一情況，係若是經由電晶體TP11而將節點SAt之電位作提升之力超過經由電晶體TN11而將節點SAt之電位作降低之力、以及(或者是)經由電晶體TN12而將節點SAc之電位作降低之力超過經由電晶體TP12而將節點SAc之電位作提升之力，則會發生。此現象，係會起因於與第1實施形態相同之「在時刻t17處的訊號OC之朝向LOW準位之變遷所導致的節點SAt以及SAc之各電位之降低」，而更加容易發生。
若是在節點SAt以及SAc分別具備有電源電位Vddsa以及接地電位Vss之狀態下，於時刻t21處而開始進行感測，則選擇位元線BL係成為電源電位Vddsa，選擇互補位元線¯BL係成為接地電位Vss。此係身為當選擇記憶體胞MC為記憶有“1”資料的情況時所被形成之狀態。亦即是，被記憶在選擇記憶體胞MC中之資料係會被作錯誤的判斷。
第1實施形態之記憶裝置1，在緊接於預感測之開始之後，係僅對於節點SAP以及SAN之中之節點SAN施加接地電壓Vss，之後，對於節點SAP以及SAN而分別施加電源電位Vddsa以及接地電位Vss。因此，感測放大器電路SAC，在僅對於節點SAN而施加有接地電壓Vss的期間中，係並不具備有將節點SAt以及SAc之電位朝向電源電位Vddsa而作提升的能力。故而，就算是在緊接於預感測之開始之後而電晶體TP11以及TP12立即成為ON，感測放大器電路SAC也僅會接受到將節點SAt以及SAc之電位提升至電位Vddsa/2之力。因此，「經由電晶體TP11而來之將節點SAt之電位作提升之力超過經由電晶體TN11而來之將節點SAt之電位作降低之力」的情形係被作抑制。亦即是，「預感測之結果，節點SAt之電位係成為電源電位Vddsa，並且節點SAc之電位係成為接地電位Vss」的情形乃至於資料之錯誤讀出係被作抑制。
又，第1實施形態之記憶裝置1，在緊接於偏位抵消之結束之前，係將對於節點SAP之電源電壓Vddsa之施加作停止。當在偏位抵消之期間中而節點SAP接收有電源電壓Vddsa並且節點SAN接收有接地電壓Vss的情況時，於偏位抵消後之節點SAt以及SAc，係具有基於「節點SAP為接收有電源電壓Vddsa並且節點SAN為接收有接地電壓Vss之狀態」所導致的反映有電晶體TP11、TP12、TN11以及TN12之臨限值電壓之參差的電位。然而，在第1實施形態中，緊接於預感測之開始之後，節點SAP係接收電壓Vddsa/2，並且節點SAN係接收接地電壓Vss。基於此，在緊接於偏位抵消之結束之前，對於節點SAN之接地電壓Vss之施加係被停止。藉由設為此種構成，於偏位抵消後之節點SAt以及SAc，係具有基於「在節點SAP處被施加有電壓Vddsa/2並且在節點SAN處被施加有接地電壓Vss之狀態」所導致的反映有電晶體TP11、TP12、TN11以及TN12之臨限值電壓之參差的電位。故而，「由偏位抵消所致的使節點SAt以及SAc之電位被決定之條件」和「由偏位抵消所致的補償被發動的緊接於預感測之開始之後之條件」係相互一致。因此，係能夠正確地進行由偏位抵消所致之補償。
至此為止之記述，係基於“0”資料記憶情況。就算是在“1”資料記憶情況時，也能夠得到相同的優點。圖13，係沿著時間經過來對於第1實施形態之記憶裝置之數個的要素的資料讀出之期間之電位之其他例作示意性展示，並對於數個的配線、節點以及訊號之電位作展示。圖13，係展示“1”資料記憶情況。又，圖13，係針對「藉由偏位抵消，節點SAc係具有較節點SAt之電位而更低之電位」的例子作展示。在「“1”資料記憶情況」的情況時，選擇位元線BL之電位，係藉由電荷共享而從時刻t18起有所上升。
在圖13中所示之情況時，為了使“1”資料之記憶被正確地判斷出來，藉由預感測，節點SAt之電位係有必要成為電源電位Vddsa，節點SAc之電位係有必要成為接地電位Vss。然而，依存於電晶體TP11、TP12、TN11以及TN12之驅動力、節點SAc以及SAt之各電位、還有選擇位元線BL以及選擇互補位元線¯BL之各電位，係會有起因於預感測而非預期性地導致節點SAt具有接地電位Vss並且節點SAc具有電源電位Vddsa的情況。
在緊接於預感測之開始之後，僅有節點SAP以及SAN之中之節點SAN會接收接地電壓Vss，之後，節點SAP以及SAN係分別接收電源電位Vddsa以及接地電位Vss。因此，「經由電晶體TP12而來之將節點SAc之電位作提升之力超過經由電晶體TN12而來之將節點SAc之電位作降低之力」的情形係被作抑制。亦即是，「預感測之結果，節點SAt之電位係成為接地電位Vss，並且節點SAc之電位係成為電源電位Vddsa」的情形乃至於資料之錯誤讀出係被作抑制。
雖然已針對某些實施例有所敘述，但是，此些實施例係僅為例示，而並非為對於本發明之範圍作限制，事實上，在本說明書中所描述之新穎的實施例，係亦能夠以各種之其他形式來實現，進而，在不脫離本發明之精神的前提下，本說明書中所描述之實施例的形式，係可作各種之省略、替換或變更，並且本發明所隨附之申請專利範圍亦涵蓋有該些基於本發明之範圍以及精神所實施的變更。
1:記憶裝置 11:記憶體胞陣列 12:輸入輸出電路 13:控制電路 14:電壓產生電路 15:行選擇電路 16:列選擇電路 17:寫入電路 18:讀出電路 19:感測放大器 100:記憶裝置 181:感測放大器控制電路 ADD:位址訊號 BC1:偏壓電路 BC2:偏壓電路 BL:位元線 ¯BL:互補位元線 CC:胞電容器 CMD:指令 CNT:控制訊號 CT:n型之MOSFET DAT:資料 DC1:延遲電路 DC2:延遲電路 EQ:訊號 EQd:訊號 ISO:訊號 IV1:反相器電路 IV2:反相器電路 MC:記憶體胞 NBP:節點 ND1:否定邏輯積(NAND)閘 NR1:否定邏輯和(NOR)閘 NR2:否定邏輯和(NOR)閘 OC:訊號 PL:板線 SAC:感測放大器電路 SAc:節點 SAE:訊號 SAEd:訊號 SAN:節點 SAP:節點 SAt:節點 SEN:訊號 ¯SEN:訊號 SEP:訊號 ¯SEP:訊號 SN:儲存節點 TN1:n型之MOSFET TN2:n型之MOSFET TN11:n型之MOSFET TN12:n型之MOSFET TN13:n型之MOSFET TN14:n型之MOSFET TN15:n型之MOSFET TN16:n型之MOSFET TN21:電晶體 TN22:電晶體 TP1:p型之MOSFET TP3:p型之MOSFET TP11:p型之MOSFET TP12:p型之MOSFET Vdd:電源電壓 Vddeq:電源電位 Vddiso:電源電位 Vddoc:電源電位 Vddsa:電源電壓 Vddsa/2:電源電壓 Vpc:預充電電壓 Vpp:電源電位 Vss:接地電壓 WL:字元線
[圖1]係對於第1實施形態之記憶裝置的功能區塊以及相關連之構成要素作展示。 [圖2]係對於第1實施形態之記憶體胞的構成要素以及構成要素之連接作展示。 [圖3]係對於第1實施形態之感測放大器之一部分的構成要素以及構成要素之連接作展示。 [圖4]係對於第1實施形態之記憶裝置的讀出電路之構成要素以及構成要素之連接作展示。 [圖5]係對於第1實施形態之記憶裝置的感測放大器控制電路之構成要素以及構成要素之連接作展示。 [圖6]係沿著時間經過來對於第1實施形態之記憶裝置的感測放大器控制電路中之訊號之波形作展示。 [圖7]係沿著時間經過來對於第1實施形態之記憶裝置之數個的要素的資料讀出之期間之電位作示意性展示。 [圖8]係對於第1實施形態之記憶裝置的感測放大器電路之構成要素的等化之期間之連接作示意性展示。 [圖9]係對於第1實施形態之記憶裝置的感測放大器電路之構成要素的偏位抵消之期間之連接作示意性展示。 [圖10]係對於第1實施形態之記憶裝置的感測放大器電路之構成要素的電荷分享以及預感測之期間之連接作示意性展示。 [圖11]係對於第1實施形態之記憶裝置的感測放大器電路之構成要素的感測之期間之連接作示意性展示。 [圖12]係沿著時間經過來對於參考用之記憶裝置之數個的要素的資料讀出之期間之電位作示意性展示。 [圖13]係沿著時間經過來對於第1實施形態之記憶裝置之數個的要素的資料讀出之期間之電位作示意性展示。
19:感測放大器
BC1,BC2:偏壓電路
BL:位元線
-BL:互補位元線
EQ:訊號
IV1:反相器電路
IV2:反相器電路
ISO:訊號
NBP:節點
OC:訊號
SAN:節點
SEN:訊號
SAC:感測放大器電路
SAc:節點
SAt:節點
SAP:節點
SEP:訊號
TN1,TN2,TN11,TN12,TN13,TN14,TN15,TN16,TN21,TN22:電晶體
TP1,TP3,TP11,TP12:電晶體
Vss:接地電壓
Vddsa:電源電壓
Vddsa/2:電源電壓

Claims (15)

  1. 一種記憶裝置，係具備有： 電容器；和 第1電晶體，係在第1端處被與前述電容器作連接；和 第1反相器電路，係被連接於第1節點與第2節點之間，並且包含有在第3節點處而被串聯地作了連接的p型之第2電晶體與n型之第3電晶體；和 第2反相器電路，係被連接於前述第1節點與前述第2節點之間，並且包含有在第4節點處而被串聯地作了連接的p型之第4電晶體與n型之第5電晶體，前述第5電晶體之閘極係被與前述第1電晶體之第2端作連接；和 第6電晶體，係被連接於前述第5電晶體之前述閘極與前述第3節點之間；和 第7電晶體，係被連接於前述第3電晶體之閘極與前述第4節點之間；和 第8電晶體，係被連接於前述第3電晶體之前述閘極與前述第3節點之間；和 第9電晶體，係被連接於前述第5電晶體之前述閘極與前述第4節點之間， 在第1時刻處，係被形成有在前述第1節點處被施加有第1電壓並且在前述第2節點處被施加有較前述第1電壓而更低之第2電壓之狀態，在前述第1時刻之後之第2時刻處，在前述第1節點處係被施加有前述第2電壓與前述第1電壓之間之第3電壓，在前述第2時刻之後之第3時刻處，在前述第2節點處係被施加有前述第2電壓與前述第1電壓之間之第4電壓，在前述第3時刻之後之第4時刻處，在前述第2節點處係被施加有前述第2電壓，在前述第4時刻之後之第5時刻處，在前述第1節點處係被施加有前述第1電壓。
  2. 如請求項1所記載之記憶裝置，其中， 於在前述第1節點處被施加有前述第1電壓之期間且在前述第2節點處被施加有前述第2電壓之期間中，於前述第8電晶體之閘極以及前述第9電晶體之閘極處，係持續被施加有較前述第2電壓而更高之第5電壓。
  3. 如請求項2所記載之記憶裝置，其中， 在前述第3時刻之後並且於前述第1電晶體之閘極處被施加有較前述第2電壓而更高之第6電壓的時刻之前，在前述第8電晶體之前述閘極以及前述第9電晶體之前述閘極處，係被施加有前述第2電壓。
  4. 如請求項1所記載之記憶裝置，其中， 從前述第4時刻起直到前述第5時刻為止，在前述第6電晶體之閘極以及前述第7電晶體之閘極處，係被施加有前述第2電壓。
  5. 如請求項4所記載之記憶裝置，其中， 在前述第5時刻之後，在前述第6電晶體之前述閘極以及前述第7電晶體之前述閘極處，係持續被施加有前述第2電壓。
  6. 如請求項5所記載之記憶裝置，其中， 於在前述第1節點處被施加有前述第1電壓之期間且在前述第2節點處被施加有前述第2電壓之期間中，於前述第8電晶體之閘極以及前述第9電晶體之閘極處，係持續被施加有較前述第2電壓而更高之第5電壓。
  7. 如請求項6所記載之記憶裝置，其中， 在前述第3時刻之後並且於前述第1電晶體之閘極處被施加有較前述第2電壓而更高之第6電壓的時刻之前，在前述第8電晶體之前述閘極以及前述第9電晶體之前述閘極處，係被施加有前述第2電壓。
  8. 如請求項6所記載之記憶裝置，其中， 從前述第3時刻之後且前述第4時刻之前的時刻起，直到前述第5時刻為止，在前述第8電晶體之前述閘極以及前述第9電晶體之前述閘極處，係持續被施加有前述第2電壓。
  9. 一種記憶裝置，係具備有： 電容器；和 第1電晶體，係在第1端處被與前述電容器作連接；和 第1反相器電路，係被連接於第1節點與第2節點之間，並且包含有在第3節點處而被串聯地作了連接的p型之第2電晶體與n型之第3電晶體；和 第2反相器電路，係被連接於前述第1節點與前述第2節點之間，並且包含有在第4節點處而被串聯地作了連接的p型之第4電晶體與n型之第5電晶體，前述第5電晶體之閘極係被與前述第1電晶體之第2端作連接；和 第6電晶體，係被連接於前述第5電晶體之前述閘極與前述第3節點之間；和 第7電晶體，係被連接於前述第3電晶體之閘極與前述第4節點之間；和 第8電晶體，係被連接於前述第3電晶體之前述閘極與前述第3節點之間；和 第9電晶體，係被連接於前述第5電晶體之前述閘極與前述第4節點之間；和 第1電位之節點與前述第1節點之間之第10電晶體；和 前述第2節點與較前述第1電位而更低之第2電位之節點之間之第11電晶體， 並且，係具備有： 控制電路，係包含有接收第1訊號以及第2訊號並輸出使前述第2訊號作了延遲之第3訊號之延遲電路，並將基於前述第1訊號、前述第2訊號以及前述第3訊號所致的準位之第4訊號，施加於前述第11電晶體之閘極處，並且將基於前述第1訊號以及前述第2訊號所致的準位之第5訊號，施加於前述第10電晶體之閘極處。
  10. 如請求項9所記載之記憶裝置，其中， 前述第5訊號，係並未基於前述第1訊號所致。
  11. 如請求項9所記載之記憶裝置，其中， 前述控制電路，係具備有： 第1電路，係涵蓋前述第2訊號以及前述第3訊號均身為第1準位的期間，而輸出第2準位之前述第5訊號；和 第2電路，係涵蓋前述第1訊號乃身為第3準位並且前述第2訊號以及前述第3訊號之其中一者乃身為前述第1準位的期間，而輸出第4準位之前述第4訊號。
  12. 如請求項11所記載之記憶裝置，其中， 前述第1準位，係為高準位， 前述第2準位，係為低準位， 前述第3準位，係為低準位， 前述第4準位，係為高準位。
  13. 如請求項11所記載之記憶裝置，其中， 前述第5訊號，係並未基於前述第1訊號所致。
  14. 如請求項11所記載之記憶裝置，其中， 前述第1電路，係具備有NAND閘， 前述NAND閘，係接收前述第2訊號以及前述第3訊號，並輸出前述第5訊號， 前述第2電路，係具備有第1NOR閘以及第2NOR閘， 前述第1NOR閘，係接收前述第2訊號以及前述第3訊號，並輸出第6訊號， 前述第2NOR閘，係接收前述第6訊號以及前述第1訊號，並輸出前述第4訊號。
  15. 如請求項14所記載之記憶裝置，其中， 前述第1準位，係為高準位， 前述第2準位，係為低準位， 前述第3準位，係為低準位， 前述第4準位，係為高準位。
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