TWI646549B

TWI646549B - 輸出入多工器

Info

Publication number: TWI646549B
Application number: TW107112574A
Authority: TW
Inventors: 楊書孟
Original assignee: 華邦電子股份有限公司
Priority date: 2018-04-12
Filing date: 2018-04-12
Publication date: 2019-01-01
Also published as: TW201944400A

Abstract

一種輸出入多工器，包括位元線放大器、位準提升電路、及感測放大器。位元線放大器耦接第一與第二位元線，且在高供應電壓及低供應電壓下操作以於讀取模式下放大第一與該第二位元線之間的電壓差。於讀取模式的第一選取期間，根據放大的電壓差，位元線放大器的第一本地資料端的電壓位準為初始位準，且其第二本地資料端的電壓位準由初始位準下降。位準提升電路於第一選取期間內提升第一本地資料端的電壓位準。感測放大器根據第一本地資料端的被提升的電壓位準以及第二本地資料端的電壓位準來產生第一與第二讀出資料。

Description

輸出入多工器

本發明係關於一種記憶體裝置，且特別是關於一種記憶體裝置的輸出入多工器。

近來，由於記憶體的密度(density)與容量(capacity)的增加以及對於記憶體的高速(high speed)與低功耗(low power consumption)要求，輸出入多工器中感測器輸入端上的讀寫裕量(margin)減少，這造成了記憶體在容量與速度上的改善遭遇到瓶頸。

因此，本發明提供一種記憶體裝置的輸出入多工器，其不僅在自記憶體陣列讀取資料時能增加感測裕量(sensing margin)，也能在將資料寫入至記憶體陣列時加快寫入速度。

本發明之一實施例提供一種輸出入多工器，其透過複數位元線耦接一記憶體陣列。此記憶體陣列包括複數記憶胞。輸出入多工器包括位元線放大器、位準提升電路、以及感測放大器。位元線放大器耦接上述複數位元線中的一第一位元線以及一第二位元線，且在一高供應電壓以及一低供應電壓下操作以於一讀取模式下放大第一位元線的電壓位準與該第二位元線的電壓位準之間的一電壓差。於讀取模式的一第一選取期間，根據放大的電壓差，位元線放大器的一第一本地資料端的電壓位準初始為一初始位準，且位元線放大器的第二本地資料端的電壓位準由初始位準朝低供應電壓下降。位準提升電路耦接第一本地資料端與第二本地資料端，且於第一選取期間內，將第一本地資料端的電壓位準由初始位準提升。感測放大器耦接第一本地資料端與第二本地資料端，且於讀取模式，根據第一本地資料端的被提升的電壓位準以及第二本地資料端的電壓位準來產生對應第一位元線的一第一讀出資料以及對應第二位元線的一第二讀出資料。

本發明之一實施例提供一種記憶體裝置，包括複數字元線、與上述複數交錯的複數位元線、記憶體陣列、解碼器、以及輸出入多工器。記憶體陣列包括複數記憶胞。每一記憶胞耦接上述複數字元線中之一者以及上述複數位元線中之一者。上述複數記憶胞中的一第一記憶胞耦接上述複數字元線中的一第一字元線以及上述複數位元線中的一第一位元線。上述複數記憶胞中的一第二記憶胞耦接上述複數字元線中的一第二字元線以及上述複數位元線中的一第二位元線。解碼器耦接上述複數字元線，且分別致能上述複數字元線。輸出入多工器耦接上述複數位元線，且包括複數寫入/讀出電路。上述複數寫入/讀出電路中的一第一寫入/讀出電路包括：位元線放大器、位準提升電路、以及感測放大器。位元線放大器耦接第一位元線以及第二位元線，且在一高供應電壓以及一低供應電壓下操作以在當第一字元線於一讀取模式下被致能時放大第一位元線的電壓位準與第二位元線的電壓位準之間的一電壓差。於讀取模式的一第一選取期間，根據放大的電壓差，位元線放大器的一第一本地資料端的電壓位準初始為一初始位準，且位元線放大器的一第二本地資料端的電壓位準由初始位準朝低供應電壓下降。位準提升電路耦接第一本地資料端與第二本地資料端，且於第一選取期間內，將第一本地資料端的電壓位準由初始位準提升。感測放大器耦接第一本地資料端與第二本地資料端，且於讀取模式，根據第一本地資料端的被提升的電壓位準以及第二本地資料端的電壓位準來產生對應第一位元線的一第一讀出資料以及對應第二位元線的一第二讀出資料。第一讀出資料以及第二讀出資料對應第一記憶胞所儲存的電壓。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

1‧‧‧記憶體裝置

10‧‧‧記憶體陣列

11‧‧‧解碼器

12‧‧‧控制器

13‧‧‧輸出入多工器

20‧‧‧位元線放大器

21‧‧‧位準提升電路

22‧‧‧寫入放大器

23‧‧‧感測放大器

24、25‧‧‧N型電晶體

30、31‧‧‧P型電晶體

32...35‧‧‧N型電晶體

60...65‧‧‧P型電晶體

66...70‧‧‧N型電晶體

71、72‧‧‧反向器

100、100(0,1)‧‧‧記憶胞

130_0...130_n、130_x‧‧‧寫入/讀出電路

210、211‧‧‧P型電晶體

ACE‧‧‧加速致能電壓

BL0...BLn、BLx、BLB0...BLBn、BLBx‧‧‧位元線

CMA‧‧‧感測致能信號

CSL0...CSLn、CSLx‧‧‧選取信號

GND‧‧‧接地電壓

IN0...INn、INB0...INBn、INx‧‧‧寫入資料

Ldq、LdqB‧‧‧本地資料端

Mdqs‧‧‧開關信號

Mdq、MdqB‧‧‧主要資料端

N20、N21、N30、N31、N60...N63‧‧‧節點

OUT0...OUTn、OUTx、OUTB0...OUTBn、OUTBx‧‧‧讀出資料

P_CSL1‧‧‧選取期間

P50、P51‧‧‧亞穩態點

T40...T42‧‧‧時間點

T50...T52‧‧‧時間點

V_BL1‧‧‧位元線BL1的電壓位準

V_BLB1‧‧‧位元線BLB1的電壓位準

V_Ldq‧‧‧本地資料端Ldq的電壓位準

V_LdqB‧‧‧本地資料端LdqB的電壓位準

V_Mdq‧‧‧主要資料端Mdq的電壓位準

V_MdqB‧‧‧主要資料端MdqB的電壓位準

V_A‧‧‧預設位準

VDD‧‧‧高供應電壓

Vint‧‧‧初始位準

VSS‧‧‧低供應電壓

WE‧‧‧寫入致能信號

WL0...WLm‧‧‧字元線

第1圖表示根據本發明一實施例的記憶體裝置。

第2圖表示根據本發明一實施例的輸出入多工器。

第3圖表是根據本發明一實施例的位元線感測器。

第4圖表是根據本發明一實施例，記憶體裝置於讀取模式的主要信號以及主要電壓位準的變化時序圖。

第5圖表是根據本發明一實施例，記憶體裝置於寫入模式的主要信號以及主要電壓位準的變化時序圖。

第6圖表是根據本發明一實施例的感測放大器。

於下文中將參照相關圖式以解說本發明之數個實施例之範例。

第1圖係表示根據本發明實施例的記憶體裝置。參閱第1圖，記憶體裝置1包括記憶體陣列10、解碼器11、控制器12、輸出入多工器13、字元線WL0~WLm、以及位元線BL0~BLn與BLB0~BLBn，其中，m為大於或等於1的奇數，n為大於或等於1的整數。記憶體裝置1可操作在讀取模式或寫入模式。記憶體陣列10包括配置成複數列(橫向)以及複數行(垂直向)的複數記憶胞100，且每一記憶胞耦接一字元線以及一位元線。在第1圖的實施例中，配置在同一列的記憶胞耦接同一條字元線。舉例來說，配置在第1圖中第一列的記憶胞都耦接字元線WL0；配置在第1圖中第二列的記憶胞都耦接字元線WL1。配置在同一行的記憶胞中的一部分耦接一條位元線，而另一部分耦接另一條位元線。舉例來說，配置在第1圖中第1行的記憶胞中，耦接字元線WL0、WL2、與WLm-1的記憶胞耦接位元線BL0，耦接字元線WL1、WL3、與WLm的記憶胞耦接位元線BLB0；配置在第1圖中第2行的記憶胞中，耦接字元線WL0、WL2、與WLm-1的記憶胞耦接位元線BL1，耦接字元線WL1、WL3、與WLm的記憶胞耦接位元線BLB1。因此可知，配置在同一行的記憶胞是交錯地耦接位元線BLx與BLBx，x等於0~n中的一整數。在此實施例中，耦接同一行的記憶胞的位元線BLx與BLBx，可稱為一組位元線。

解碼器11耦接字元線WL0~WLm。解碼器11可每次致能一字元線，藉此選擇配置在同一列上的記憶胞。記憶體裝置1則可對被選擇的記憶胞進行資料讀取或資料寫入。解碼器11致能字元線WL0~WLm的時序則由控制器12所控制。

輸出入多工器13包括複數寫入/讀出電路130_0~130_n。每一寫入/讀出電路對應一行的記憶胞，也就是，每一寫入/讀出電路耦接對應的一組位元線。舉例來說，寫入/讀出電路130_0耦接一組位元線BL0與BLB0；寫入/讀出電路130_1耦接一組位元線BL1與BLB1。輸出入多工器13接收來自控制器12的加速致能電壓ACE、寫入致能信號WE、開關信號Mdqs、感測致能信號CMA、以及選取信號CSL0~CSLn，以控制寫入/讀出電路130_0~130_n的操作。其中，選取信號CSL0~CSLn分別提供至寫入/讀出電路130_0~130_n。透過輸出入多工器13的操作，記憶體裝置1可於讀取模式下產生對應記憶胞100所儲存的電壓的讀出資料OUT0~OUTn以及OUTB0~OUTBn，且可於寫入模式下根據寫入資料IN0~INn與INB1~INBn來改變記憶胞100所儲存的電壓。

第2圖係表示寫入/讀出電路130_x架構。參閱第2圖，寫入/讀出電路130_x為寫入/讀出電路130_0~130_n中的任一者。在下文中，將以寫入/讀出電路130_x作為寫入/讀出電路130_1(x=1)為例來說明在讀取模式與在寫入模式下輸出入多工器13的操作。寫入/讀出電路130_1包括位元線放大器20、位準提升電路21、寫入放大器22、感測放大器23、以及N型電晶體24與25。位元線放大器20耦接對應的一組位元線BL1與BLB1，且受控於選取信號CSL1。

第3圖係表示根據本發明一實施例的位元線放大器20，參閱第3圖，位元線放大器20係在高供應電壓VDD與低供應電壓VSS下操作。位元線放大器20分別透過節點N30與N31連接位元線BL1與BLB1。位元線放大器20包括P型電晶體30與31以及N型電晶體32~35。P型電晶體30的第一端(源極)接收高供應電壓VDD，其第二端(汲極)耦接節點N30，且其控制端(閘極)耦接節點N31。P型電晶體31的第一端接收高供應電壓VDD，其第二端耦接節點N31，且其控制端耦接節點N30。N型電晶體32的第一端(汲極)耦接節點N30，其第二端(源極)接收低供應電壓VSS，且其控制端(閘極)耦接節點N31。N型電晶體33的第一端耦接節點N31，其第二端接收低供應電壓VSS，且其控制端耦接節點N30。N型電晶體34的第一端耦接節點N30，其第二端耦接位元線放大器20的本地資料端Ldq，且其控制端接收選擇信號CSL1。N型電晶體35的第一端耦接節點N31，其第二端耦接位元線放大器20的本地資料端LdqB，且其控制端接收選擇信號CSL1。在此實施例中，低供應電壓VSS低於高供應電壓VDD，例如為接地電壓GND。透過電晶體30~33的操作，位元線放大器20可將位元線BL1與BLB1的電壓位準之間的電壓差放大至高供應電壓VDD與低供應電壓VSS之間的電壓差。本地資料端Ldq與LdqB的電壓位準初始為一初始位準Vint，例如等於高供應電壓VDD的位準。

回來參閱第2圖，N型電晶體24的第一端(汲極) 耦接本地資料端Ldq，其第二端(源極)耦接節點N20，且其控制端(閘極)接收開關信號Mdqs。N型電晶體25的第一端耦接本地資料端LdqB，其第二端耦接節點N21，且其控制端接收開關信號Mdqs。在讀取模式與寫入模式下，控制器12致能開關信號Mdqs以導通N型電晶體24與25。

位準提升電路21包括P型電晶體210與211。P型電晶體210與211具有一臨界電壓Vthp。P型電晶體210的第一端(源極)耦接節點N20，其第二端(汲極)接收可變電壓ACE，且其控制端(閘極)耦接節點N21。P型電晶體211的第一端耦接節點N21，其第二端接收可變電壓ACE，且其控制端耦接節點N20。在本發明實施例中，可變電壓ACE的位準非固定，其可在一預設位準(例如為第4圖所示的位準V_A)與低供應電壓VSS的位準之間變化。在一實施例中，此預設位準高於高供應電壓VDD的位準且不超過高供應電壓VDD與臨界電壓Vthp之總和電壓的位準。換句話說，可變電壓的最大值大於高供應電壓VDD但不超過高供應電壓VDD與臨界電壓Vthp之總和。

寫入放大器22耦接節點N20與N21，也就是，寫入放大器22透過節點N20與N型電晶體24耦接本地資料端Ldq，且透過節點N21與N型電晶體25耦接本地資料端LdqB。寫入放大器22接收來自控制器12的寫入致能信號WE，且於寫入模式下受控於寫入致能信號WE而操作。感測放大器23的主要資料端Mdq與MdqB分別耦接節點N20與N21，也就是，感測放大器23的主要資料端Mdq透過節點N20與N型電晶體24耦接本地資料端Ldq，且感測放大器23的主要資料端MdqB透過節點N21與N型電晶體25耦接本地資料端LdqB。主要資料端Mdq與MdqB的電壓位準初始為初始位準Vint。感測放大器23接收來自控制器12的感測致能信號CMA，且於讀取模式下受控於感測致能信號CMA而操作。

下文中，將以寫入/讀出電路130_1為例來說明本案輸出入多工器13的詳細操作。

第4圖表示於於讀取模式下，選取信號CSL1的電壓位準V_CSL1、本地資料端Ldq與LdqB的電壓位準V_Ldq與V_LdqB、可變電壓ACE、主要資料端Mdq與MdqB的電壓位準V_Mdq與V_MdqB、以及感測致能信號CMA的變化時序圖。假設記憶體裝置1於讀取模式下欲對耦接字元線WL1與位元線BL1的記憶胞(由虛線所圈選，且標示為100(0,1))進行資料讀取操作。以下將透過第2-4圖來說明寫入/讀出電路130_1在讀取模式下的操作。N型電晶體24與25在讀取模式下導通。在欲對記憶胞100(0,1)進行資料讀取操作的情況下，控制器12控制解碼器11僅致能字元線WL1，藉此選擇記憶胞100(0,1)。記憶胞100(0,1)所儲存的電壓表示在數位域上其儲存的資料為”1”或”0”。舉例來說，當記憶胞100(0,1)儲存高電壓，在數位域上表示其儲存的資料為”1”；當記憶胞100(0,1)儲存低電壓，在數位域上表示其儲存的資料為”0”。字元線WL1被致能時，耦接記憶胞100(0,1)的位元線BL1的電壓位準隨著記憶胞100(0,1)所儲存的電壓而改變。舉例來說，位元線BL1的電壓位準根據記憶胞100(0,1)所儲存的電壓而由一預充電位準(例如1/2VDD)開始上升。由於解碼器11未致能其他的字元線WL0與WL2~WLm，因此，耦接字元線BLB1的記憶胞未被選擇，使得字元線BLB1的電壓位準維持在預充電位準。此時，透過位元線放大器20的電晶體30~33的操作，節點N30的電壓位準被箝制在高供應電壓VDD的電壓位準，而節點N31的電壓位準被箝制在低供應電壓VSS的電壓位準，換句話說，位元線BL1與BLB1的電壓位準之間的電壓差被放大至高供應電壓VDD與低供應電壓VSS之間的電壓差。

在讀取模式下，選取信號CSL1於時間點T40被致能(即變為高供應電壓VDD的位準)。選取信號CSL1處於高電壓位準的期間稱為選取期間P_CSL1。當選取信號CSL1處於高供應電壓VDD的位準時，N型電晶體34與35導通。此時，本地資料端Ldq的電壓位準V_Ldq隨著節點N30的電壓位準而維持在其初始位準Vint(即高供應電壓VDD的位準)，而本地資料端LdqB的電壓位準V_LdqB隨著節點N31的電壓位準而由初始位準Vint開始朝低供應電壓VSS的位準逐漸下降。直到時間點T41為止，可變電壓ACE一直處於低供應電壓VSS的位準。因此，於時間點T40與T41之間，P型電晶體210與211關閉，且電壓位準V_Ldq持續維持在其初始位準Vint，而電壓位準V_LdqB持續朝低供應電壓VSS下降。當可變電壓ACE於時間點T41提升至預設位準V_A(即高供應電壓VDD的位準)時，P型電晶體210導通，而P型電晶體211仍持續關閉。此時，電壓位準V_Ldq根據提升的可變電壓ACE而由初始位準Vint而朝預設位準V_A逐漸提升，電壓位準 V_LdqB則持續朝低供應電壓VSS下降。參閱第4圖，由於主要資料端Mdq與MdqB分別耦接本地資料端Ldq與LdqB，因此其電壓位準V_Mdq與V_MdqB則隨著電壓位準V_Ldq與V_LdqB而改變，其中，於時間點T41之後，電壓位準V_Mdq由初始位準Vint朝向預設位準V_A逐漸提升。根據本發明一實施例，可變電壓ACE的位準提升的時間點T41延遲於選取期間P_CSL1的起始時間點T40，且可變電壓ACE的位準於選取期間P_CSL1結束時(時間點T42)切換為低供應電壓VSS的位準。

當控制器12於選取期間P_CSL1致能感測致能信號CMA時，感測放大器23感測主要資料端Mdq與MdqB的電壓位準V_Mdq與V_MdqB，以產生對應記憶胞100(0,1)所儲存的電壓的讀出資料OUT1與OUTB1。耦接記憶體裝置1的後端裝置，例如處理器，可根據讀出資料OUT1與OUTB1來得知記憶胞100(0,1)所儲存的資料為邏輯”1”或”0”。參閱第4圖，由於電壓位準V_Mdq於時間點T41後並非一直維持在初始位準Vint，而是由初始位準Vint朝向預設位準V_A逐漸提升，因此電壓位準V_Mdq與V_MdqB之間的差異增加，使得感測放大器23在主要資料端Mdq相對於主要資料端MdqB的感測裕量(sensing margin)增大，這加快了記憶體裝置1的讀取速度。如第4圖所示，與習知技術中電壓位準V_Mdq仍為初始位準Vin的情況比較起來，由於本案位準提升電路21提升了電壓位準V_Mdq，使得感測裕量有△V幅度的增加，其中，△V=V_A-Vint。

第5圖表示於寫入模式下，選取信號CSL1的電壓位準V_CSL1、本地資料端Ldq與LdqB的電壓位準V_Ldq與V_LdqB、可變電壓ACE、主要資料端Mdq與MdqB的電壓位準V_Mdq與V_MdqB、以及感測致能信號CMA的變化時序圖。假設記憶體裝置1於寫入模式下，且欲對記憶胞100(0,1)進行資料寫入操作以將資料”1”寫入至原儲存資料”0”的記憶胞100(0,1)。以下將透過第2、3、與5圖來說明寫入/讀出電路130_1在寫入模式下的操作。N型電晶體24與25在寫入模式下導通。在欲對記憶胞100(0,1)進行資料寫入操作的情況下，控制器12控制解碼器11僅致能字元線WL1，藉此選擇記憶胞100(0,1)。於寫入模式下，寫入放大器22接收輸入資料IN1。當控制器12致能寫入致能信號WE時，寫入放大器22根據寫入資料IN1操作，使得主要資料端Mdq的電壓位準V_Mdq維持在其初始位準Vint(即高供應電壓VDD的位準)，而主要資料端MdqB的電壓位準V_MdqB由初始位準Vint開始朝低供應電壓VSS逐漸下降。由於地資料端Ldq與LdqB分別耦接主要資料端Mdq與MdqB，因此電壓位準V_Ldq與V_LdqB的變化與電壓位準V_Mdq與V_MdqB的變化相同。如第5圖所示，電壓位準V_Ldq維持在其初始位準Vint，而電壓位準V_LdqB由初始位準Vint開始朝低供應電壓VSS逐漸下降。

在寫入模式下，選取信號CSL1於時間點T50被致能(即變為高供應電壓VDD的位準)。當選取信號CSL1處於高供應電壓VDD的位準時，N型電晶體34與35導通。此時，透過位元線放大器20的電晶體30~33的操作，位元線BL1的電壓位準V_BL1反應於本地資料端Ldq的電壓位準V_Ldq而由低供應電壓VSS的位準朝高供應電壓VDD的位準逐漸上升，位元線BLB1的電壓位準V_BLB1反應於本地資料端LdqB的電壓位準V_LdqB而由高供應電壓VDD的位準開始朝低供應電壓VSS的位準逐漸下降。直到時間點T51為止，可變電壓ACE一直處於低供應電壓VSS的位準。因此，於時間點T50與T51之間，P型電晶體210與211關閉，且電壓位準V_Ldq持續維持在其初始位準Vint，而電壓位準V_LdqB持續朝低供應電壓VSS下降。當可變電壓ACE於時間點T51提升至預設位準V_A(即高供應電壓VDD的位準)時，P型電晶體210導通，而P型電晶體211仍持續關閉。此時，電壓位準V_Ldq根據提升的可變電壓ACE而由初始位準Vint而朝預設位準V_A逐漸提升，電壓位準V_LdqB則持續朝低供應電壓VSS下降。參閱第5圖，電壓位準V_Mdq與V_MdqB亦具有相同的變化。根據本發明一實施例，可變電壓ACE的位準提升的時間點T51延遲於選取期間P_CSL1的起始時間點T50，且可變電壓ACE的位準於選取期間P_CSL1結束時(時間點T52)切換為低供應電壓VSS的位準。

由於電壓位準V_Ldq與V_LdqB之間的差異增加，使得位元線BL1的電壓位準V_BL1能快速地上升至高供應電壓VDD的位準且位元線BLB1的電壓位準V_BLB1能快速地下降至低供應電壓VSS的位準。參閱第5圖，由於在選取期間P_CSL1中電壓位準V_BL1與V_VBLB1的快速變化，位元線放大器20的亞穩態點(metastable point)P50與習知技術的亞穩態點P51比較起來，在時間上較為提早發生。這使得被選擇的記憶胞100(0,1)能較早地根據位元線BL1的電壓位準V_BL1來儲存對應資料”1”的電壓。

根據上述，本發明的記憶體裝置1透過位準提升電路21來提高本地資料端Ldq與LdqB之間(以及主要資料端Mdq與MdqB之間)的電壓差，藉此提高對記憶胞的讀取與寫入速度，且不犧牲輸出入多工器13的讀寫裕量(margin)。

第6圖表是根據本發明一實施例的感測放大器23。參閱第6圖，感測放大器23包括P型電晶體60~65、N型電晶體66~70、以及反向器71與72。P型電晶體60的第一端(源極)接收高供應電壓VDD，其第二端(汲極)耦接節點N60，且其控制端(閘極)接收感測致能信號CMA。P型電晶體61的第一端接收高供應電壓VDD，其第二端耦接節點N61，且其控制端接收感測致能信號CMA。P型電晶體62的第一端接收高供應電壓VDD，其第二端耦接節點N60，且其控制端耦接節點N61。P型電晶體63的第一端接收高供應電壓VDD，其第二端耦接節點N61，且其控制端耦接節點N60。P型電晶體64的第一端耦接節點N60，其第二端耦接節點N61，且其控制端接收感測致能信號CMA。

N型電晶體66的第一端(汲極)耦接節點N60，其第二端(源極)耦接節點N62，且其控制端(閘極)耦接節點N61。N型電晶體67的第一端耦接節點N61，其第二端耦接節點N63，且其控制端耦接節點N60。P型電晶體65的第一端耦接節點N62，其第二端耦接節點N63，且其控制端接收感測致能信號CMA。N型電晶體68的第一端耦接節點N62，其第二端耦接節點N64，且其控制端耦接主要資料端Mdq。N型電晶體69的第一端耦接節點N63，其第二端耦接節點N64，且其控制端耦接主要資料端MdqB。N型電晶體70的第一端耦接節點N64，其第二端接收低供應電壓VSS，且其控制端接收感測致能信號CMA。

反向器71的輸入端耦接節點N60，且讀出資料OUTBx(例如，x=1)產生於反向器71的輸出端。反向器72的輸入端耦接節點N61，且讀出資料OUTx(例如，x=1)產生於反向器72的輸出端。透過P型電晶體60~65、N型電晶體66~70、以及反向器71與72的操作，感測放大器23可根據主要資料端Mdq與MdqB的電壓位準V_Mdq與V_MdqB來產生讀出資料OUT1以及OUTB1，以表示一對應記憶胞所儲存的電壓。

第6圖所示的電路架構僅為一示範例，在其他實施例中，可以不同的電路架構來實現本案之感測放大器23。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種輸出入多工器，透過複數位元線耦接一記憶體陣列，該記憶體陣列包括複數記憶胞，該輸出入多工器包括：一位元線放大器，耦接該等位元線中的一第一位元線以及一第二位元線，且在一高供應電壓以及一低供應電壓下操作以於一讀取模式下放大該第一位元線的電壓位準與該第二位元線的電壓位準之間的一電壓差，其中，於該讀取模式的一第一選取期間，根據放大的該電壓差，該位元線放大器的一第一本地資料端的電壓位準初始為一初始位準，且該位元線放大器的一第二本地資料端的電壓位準由該初始位準朝該低供應電壓下降；一位準提升電路，耦接該第一本地資料端與該第二本地資料端，且於該第一選取期間內，將該第一本地資料端的電壓位準由該初始位準提升；以及一感測放大器，耦接該第一本地資料端與該第二本地資料端，且於該讀取模式，根據該第一本地資料端的被提升的電壓位準以及該第二本地資料端的電壓位準來產生對應該第一位元線的一第一讀出資料以及對應該第二位元線的一第二讀出資料。
如申請專利範圍第1項所述之輸出入多工器，其中，該位準提升電路包括：一第一電晶體，具有耦接該第二本地資料端的控制端、耦接該第一本地資料端的第一端、以及接收一可變電壓的第二端；以及一第二電晶體，具有耦接該第一本地資料端的控制端、耦接該第二本地資料端的第一端、以及接收該可變電壓的第二端。
如申請專利範圍第2項所述之輸出入多工器，其中，該可變電壓的位準初始為該低供應電壓的位準，於該第一選取期間內，該可變電壓的位準提升至高於該高供應電壓。
如申請專利範圍第3項所述之輸出入多工器，其中，該可變電壓的位準提升的時間點延遲於該第一選取期間的起始時間點。
如申請專利範圍第2項所述之輸出入多工器，其中，該第一電晶體與該第二電晶體具有一臨界電壓，且該可變電壓的最大值不超過該高供應電壓與該臨界電壓的總和。
如申請專利範圍第2項所述之輸出入多工器，其中，該第一電晶體以及該第二電晶體為P型電晶體。
如申請專利範圍第2項所述之輸出入多工器，更包括：一第三電晶體，耦接於該第一本地資料端與該位準提升電路之間；以及一第四電晶體，耦接於該第二本地資料端與該位準提升電路之間；其中，該第三電晶體以及該第四電晶體於該讀取模式下導通。
如申請專利範圍第7項所述之輸出入多工器，其中，該第三電晶體以及該第四電晶體為N型電晶體。
如申請專利範圍第1項所述之輸出入多工器，更包括：一寫入放大器，耦接該第一本地資料端以及該第二本地資料端，且於一寫入模式接收一寫入資料；其中，於該寫入模式，該寫入放大器根據該寫入資料操作，使得該第一本地資料端的電壓位準初始為該初始位準，且該第二本地資料端的電壓位準由該初始位準朝該低供應電壓下降；其中，於該該寫入模式的一第二選取期間，該位準提升電路將該第一本地資料端的電壓位準由該初始位準提升；以及其中，於該第二選取期間，該位元線放大器根據該第一本地資料端的被提升電壓位準以及該第二本地資料端的電壓位準來改變該第一位元線的電壓位準以及該第二位元線的電壓位準，藉以將對應該寫入資料的一電壓寫入至該等記憶胞中的一者。
如申請專利範圍第1項所述之輸出入多工器，其中，該初始位準等於該高供應電壓的位準。