TWI863117B

TWI863117B - 半導體封裝組件

Info

Publication number: TWI863117B
Application number: TW112104249A
Authority: TW
Inventors: 許仕逸; 吳文洲
Original assignee: 聯發科技股份有限公司
Priority date: 2022-02-07
Filing date: 2023-02-07
Publication date: 2024-11-21
Also published as: DE102023100951A1; US20230253389A1; TW202333328A

Abstract

本發明公開一種半導體封裝組件，包括：扇出封裝，包括：第一重分佈層(RDL)結構；第一邏輯晶粒；通孔(TV)互連；以及第一導電結構；記憶體封裝；其中該記憶體晶粒使該用第二導電結構、該TV互連和該第一RDL結構電連接到該第一邏輯晶粒；第二基板上提供用於該扇出封裝堆疊，其中該第二基板使用該第一導電結構電連接到該第一邏輯晶粒。

Description

半導體封裝組件

本發明涉及半導體技術領域，尤其涉及一種半導體封裝組件。

層疊封裝(Package-on-package，PoP)組件是一種積體電路封裝方法，用於組合垂直分立的系統單晶片(system-on-chip，SOC)和記憶體封裝。兩個或複數個封裝安裝在彼此之上，即堆疊或層疊，並使用標準介面在它們之間路由訊號。這允許在行動電話、個人數位助理(personal digital assistant，PDA)和數碼相機等設備中實現更高的組件密度。

改進的熱耗散、精細間距和/或精細尺寸佈線以及封裝高度收縮對於改進高端智慧手機應用中的電氣性能是重要的。

因此，需要一種新穎的半導體封裝組件。

有鑑於此，本發明提供一種半導體封裝組件，以解決上述問題。

根據本發明的第一方面，公開一種半導體封裝組件，包括：扇出封裝，包括：第一重分佈層(RDL)結構，具有上表面和底表面；第一邏輯晶粒，該第一邏輯晶粒上具有第一焊盤，其中該第一焊盤與該第一RDL結構的該上表面接觸；透過圍繞該第一邏輯晶粒並電連接到該第一RDL結構的通孔(TV)互連；以及第一導電結構，與該第一RDL結構的該底表面接觸；記憶體封裝，堆疊在該扇出封裝上，該記憶體封裝包括：具有上表面和底表面的第一基板；安裝在該第一基板的該上表面上的記憶體晶粒；以及在該第一基板的該底表面上的第二導電結構，其中該記憶體晶粒使該用第二導電結構、該TV互連和該第一RDL結構電連接到該第一邏輯晶粒；以及第二基板，該第二基板上提供用於該扇出封裝堆疊，其中該第二基板使用該第一導電結構電連接到該第一邏輯晶粒。

根據本發明的第二方面，公開一種半導體封裝組件，包括：扇出封裝，包括：第一重分佈層(RDL)結構，具有上表面和底表面；第一邏輯晶粒，具有靠近該第一RDL結構的該上表面並電連接到該第一RDL結構的第一焊盤；透過圍繞該第一邏輯晶粒並使用該第一RDL結構電連接到該第一邏輯晶粒的通孔(TV)互連，其中該TV互連以第一間距排列；以及在該第一RDL結構的該底表面上的第一導電結構；記憶體封裝，堆疊在該扇出封裝上，包括：具有上表面和底表面的第一基板；安裝在該第一基板的該上表面上的記憶體晶粒；以及第二導電結構，位於該第一基板的該底表面上，以小於或等於第一間距的第二間距排列；以及第二基板，堆疊在該扇出封裝上並與該記憶體封裝相對，其中該第二基板使用該第一邏輯晶粒電連接到該記憶體封裝。

根據本發明的第三方面，公開一種半導體封裝組件，包括：扇出封裝，包括：第一重分佈層(RDL)結構，具有上表面和底表面；第一邏輯晶粒，具有靠近該第一RDL結構的該上表面並電連接到該第一RDL結構的第一焊盤；通孔(TV)互連，圍繞該第一邏輯晶粒並使用該第一RDL結構電連接到第一邏輯晶粒；以及在該第一RDL結構的該底表面上的第一導電結構；記憶體封裝，堆疊在該扇出封裝上，包括：具有上表面和底表面的第一基板；安裝在該第一基板的上表面上的記憶體晶粒；以及在該第一基板的該底表面上的第二導電結構，其中該記憶體晶粒使用該第一RDL結構電連接到該第一邏輯晶粒；以及第二基板，堆疊在該扇出封裝上並與該記憶體封裝相對，其中該第二基板使用該扇出封裝電連接到該記憶體封裝，其中，在截面圖中，該扇出封裝的第一橫向尺寸小於或等於該第二基板的第二尺寸。

本發明的半導體封裝組件由於包括：扇出封裝，包括：第一重分佈層(RDL)結構，具有上表面和底表面；第一邏輯晶粒，該第一邏輯晶粒上具有第一焊盤，其中該第一焊盤與該第一RDL結構的該上表面接觸；透過圍繞該第一邏輯晶粒並電連接到該第一RDL結構的通孔(TV)互連；以及第一導電結構，與該第一RDL結構的該底表面接觸；記憶體封裝，堆疊在該扇出封裝上，該記憶體封裝包括：具有上表面和底表面的第一基板；安裝在該第一基板的該上表面上的記憶體晶粒；以及在該第一基板的該底表面上的第二導電結構，其中該記憶體晶粒使該用第二導電結構、該TV互連和該第一RDL結構電連接到該第一邏輯晶粒；以及第二基板，該第二基板上提供用於該扇出封裝堆疊，其中該第二基板使用該第一導電結構電連接到該第一邏輯晶粒。在本發明中，在晶圓工廠製造時，形成了位於第一邏輯晶粒之上(或/和之下)的第一RDL結構，因此第一邏輯晶粒可以透過第一RDL結構中的佈線結構或導電結構等電連接到記憶體封裝(而無需經由第二基板中的佈線結構或導電結構)，這樣第一RDL結構也可以在晶圓製程中形成(而不是在基板製程中形成)，因此第一RDL結構中的導電跡線的線寬/間距可以做到比基板中佈線的線寬/間距要小。這樣第一邏輯晶粒可以經由與它更加接近的線寬/間距的佈線進行電連接，佈線間距和/或尺寸精細，佈線更加方便合理，電性能更加優越；並且因此可以佈置更多數量的佈線，這樣可以改進的熱耗散以及並且降低封裝高度。

100:基座

110,210,214,420,430:接觸焊盤

125,225,325,425:側表面

200T,300aT,316T,400T,418T:上表面

200:基板

200B:底表面

212,428:電路

222,321,322,442,384:導電結構

316B,418B:底表面

300a:扇出封裝

302F:前表面

302,302-1,302-2:邏輯晶粒

302B,302-1B,302-2B:後表面

304,406,407,408,409,382,392:焊盤

314:通孔互連

320:導電跡線

T200,T316:厚度

316,366:RDL結構

317:介電層

318:通孔

312a,412,312b,312c,312d,312e,312f,312g:模塑料

350:間隙

380:第一電子元件

388:粘合層

390:第二電子元件

402,403,404,405:記憶體晶粒

400:記憶體封裝

418:第一基板

416,417,481,419,394:接合引線

450:間隙

460a,460b,460c:底部填料

500A,500B,500C,500D,500E,500F,500G,500H,500I,500J,500K,500L,500M,500N,500P,500Q,500R,500S,500T,500U,500W:半導體封裝組件

D1,D2,D3,D4:橫向尺寸

P1:第一間距

P2:第二間距

透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：圖1是根據本發明的一些實施例的半導體封裝組件的剖視圖；圖2是根據本發明的一些實施例的半導體封裝組件的剖視圖；圖3-10是根據本發明的一些實施例的半導體封裝組件的剖視圖，示出了模塑料和/或底部填料的佈置；圖11是根據本發明的一些實施例的半導體封裝組件的剖視圖；圖12是根據本發明的一些實施例的半導體封裝組件的剖視圖；圖13-20是根據本發明的一些實施例的半導體封裝組件的剖視圖，示出了模塑料和/或底部填料的佈置；以及圖21是根據本發明的一些實施例的半導體封裝組件的剖視圖。

在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。

將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、元件、區域、層和/或部分，但是這些元件、元件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、元件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、元件、區域、層或部分可以稱為第二或次要元件、元件、區域、層或部分。

此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該設備可以以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。

術語“大約”、“大致”和“約”通常表示規定值的±20%、或所述規定值的±10%、或所述規定值的±5%、或所述規定值的±3%、或規定值的±2%、或規定值的±1%、或規定值的±0.5%的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。

將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰” 另一元件或層時，則不存在中間元件或層。

注意：(i)在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且(ii)一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。

本發明實施例提供了一種半導體封裝組件。半導體封裝組件提供由通孔(through via，TV)互連包圍的扇出(fan-out)封裝和堆疊在其上並集成為三維(three-dimensional，3D)扇出成型中介層封裝上封裝(fan-out molding interposer package on package，FOMIPOP)半導體封裝組件的記憶體封裝。在半導體封裝組件中，扇出封裝在邏輯晶片的前表面和後表面使用重分佈層(redistribution layer，RDL)結構，為靈活的封裝設計提供更精細的金屬佈線。因此，半導體封裝組件具有改進的電氣性能、可變尺寸的扇出封裝/基板以及更精細的佈線尺寸/間距。

圖1是根據本發明的一些實施例的半導體封裝組件500A的剖視圖。在一些實施例中，半導體封裝組件500A是三維(3D)堆疊封裝(package-on-package，POP)半導體封裝組件。半導體封裝組件500A可以包括安裝在基板200上的至少兩個垂直堆疊的晶圓級半導體封裝。此外，基板200安裝在基座(base)100上。如圖1所示，在一些實施例中，半導體封裝組件500A包括扇出封裝300a和垂直堆疊在扇出封裝300a上的記憶體封裝400。本發明實施例中，半導體封裝組件也可以簡稱為半導體封裝、或者半導體封裝結構、或者半導體結構等等。半導體封裝組件(半導體封裝或半導體封裝結構)可以包括封裝(例如SOC封裝、記憶體封裝)，也可以進一步包括除封裝之外的其他附加結構(例如基底等)。

如圖1所示，基座100，例如印刷電路板(printed circuit board， PCB)，可以由聚丙烯(polypropylene，PP)、環氧樹脂、聚醯亞胺或其他適用的樹脂材料形成。還需要說明的是，基底100可以是單層結構，也可以是多層結構。基座100具有上表面100T及連接於上表面100T的一對平行的側面(側表面)125。複數個接觸焊盤(contact pad)110和/或導電跡線(未示出)設置為靠近基底100的上表面100T。在一個實施例中，導電跡線可以包括訊號跡線段或接地跡線段，導電跡線用於基板200的輸入/輸出(input/output，I/O)連接。此外，接觸焊盤(或焊盤)110靠近基板200設置，這些接觸焊盤110連接到導電跡線的不同端子。接觸焊盤110用於安裝在其上的基板200(例如接觸焊盤110與接觸焊盤110之上的基板200電性連接)。在一些實施例中，基座100在如圖1所示的剖視圖中具有側表面125之間的橫向尺寸D1。

如圖1所示，基板200具有上表面200T、靠近基底100的底表面200B以及一對平行的側面(側表面)225。上表面200T靠近扇出封裝300a。底表面200B靠近基座100。另外，側面(側表面)325連接上表面200T與上表面200T。如圖1所示，基板200在側表面225之間具有橫向尺寸D2，基板200在上表面與底表面之間具有厚度T200。在一些實施例中，根據設計要求，橫向尺寸D2小於或等於橫向尺寸D1。基板200被提供用於在上表面200T上堆疊的扇出封裝300a。在一些實施例中，基板200包括設置在一個或複數個超低K(extra-low K，ELK)和/或超超低K(ultra-low K，ULK)電介質層(未示出)中的一個或複數個電路212。電路212電連接至相應的接觸焊盤(包括導電跡線)210和接觸焊盤214。接觸焊盤(包括導電跡線)210和接觸焊盤214暴露於靠近上表面200T和底表面200B。設置的阻焊層(未示出)的開口。在一些實施例中，電路212、接觸焊盤210和214包括導電材料，例如包括銅、金、銀或其他適用金屬的金屬。需要說明的是，圖1所示的電路212的數量以及接觸焊盤(包括導電跡線)210和接觸焊盤214的數量僅為示例，並非對本發明的限制。此外，導電結構222設置在基板200的底表面200B 上遠離扇出封裝300a，並與基板200的對應接觸焊盤214和基底100的對應接觸焊盤110接觸。因此，之後，基板200經由導電結構222電性連接至基座100。在一些實施例中，導電結構222包括例如銅球的導電球結構、例如銅凸塊或焊料凸塊結構的導電凸塊結構、或例如銅柱結構的導電柱結構。

如圖1所示，扇出封裝300a(也稱為系統單晶片(SOC)封裝300a)透過接合製程(bonding process)安裝在基板200的上表面200T上。扇出封裝300a利用導電結構321和322安裝在基板200上。扇出封裝300a是三維(3D)半導體封裝，包括邏輯晶粒302、重分佈層(redistribution layer，RDL)結構316、通孔(through via，TV)互連314以及導電結構321和322。導電結構321和322與底表面316B接觸，並且電連接到RDL結構316。此外，導電結構321和322電連接到基板200的接觸焊盤(包括導電跡線)210。在一些實施例中，導電結構321和322包括例如銅球的導電球結構、例如銅凸塊或焊料凸塊結構的導電凸塊結構、或例如銅柱結構的導電柱結構。例如，導電結構321可以是導電柱結構，導電結構322可以是導電凸塊結構，但不僅限於此，僅為舉例說明。

邏輯晶粒302具有前表面(front surface)302F和後表面(back surface)302B。邏輯晶粒302被翻轉以設置在與導電結構321和322相對的RDL結構316上。邏輯晶粒302的後表面(或背表面)302B與扇出封裝300a的上表面300aT對準。換句話說，邏輯晶粒302的後表面302B從扇出封裝300a的上表面300aT暴露出來。暴露的後表面302B可以提供額外的散熱路徑以將熱量從邏輯晶粒302直接散發到外部環境。邏輯晶粒302的焊盤304靠近前表面302F設置以電連接到邏輯晶粒302的電路(未示出)。在一些實施例中，焊盤304屬於邏輯晶粒302的互連結構(未示出)的最上層金屬層。在一些實施例中，邏輯晶粒302包括中央處理單元(central processing unit，CPU)、圖形處理單元(graphic processing unit，GPU)、動態隨機存取記憶體(dynamic random access memory，DRAM) 控制器或其任意組合。在一些實施例中，邏輯晶粒302是透過倒裝晶片(flip-chip)技術製造的。

重分佈層(redistribution layer，RDL)結構316設置在邏輯晶粒302和基板200之間。RDL結構316具有上表面316T和底表面316B。例如，上表面316T可以用作晶粒附接表面(die-attach surface)316T，並且底表面316B可以用作與晶粒附接表面316T相對的凸塊附接表面(bump-attach surface)316B。邏輯晶粒302的焊盤304與RDL結構316的上表面316T接觸。此外，邏輯晶粒302覆蓋RDL結構316的上表面316T的一部分。在一些實施例中，RDL結構316包括設置在一個或複數個介電層317中的一個或複數個導電跡線320和一個或複數個通孔318。在一些實施例中，導電跡線320和通孔318包括導電材料，例如包括銅、金、銀、或其他適用的金屬。電介質層(或介電層)317可以包括超低K(ELK)電介質和/或超超低K(ULK)電介質。此外，電介質層317可以包括環氧樹脂。使用RDL結構316的通孔318和導電跡線320以及對應的導電結構321和322，將邏輯晶粒302的焊盤304電連接到基板200。應該注意的是，通孔318的數量、圖1中所示的導電跡線320的數量和電介質層317的數量僅為示例，並非對本發明的限制。在一些實施例中，RDL結構316在圖1所示的截面圖中具有厚度T316。在一些實施例中，RDL結構316的厚度T316小於基板200的厚度T200。相較於邏輯晶粒與厚的基板直接連接的傳統疊層封裝(PoP)封裝組件，扇出封裝300a使用較薄的RDL結構316直接連接至邏輯晶粒302以進行重新佈線。因此，可以顯著降低超低K(ELK)應力。可以改善邏輯晶粒302和基板200之間的CTE(coefficient of thermal expansion，熱膨脹係數)失配問題。具體來說，在先前技術中，是將邏輯晶粒(例如邏輯晶粒302)直接透過導電結構(例如凸塊或焊球等)連接到基板200上(或連接到基板200的佈線或焊盤等)；然後透過基板(例如基板200)的佈線、導電通孔或導電柱(例如圍繞邏輯晶粒周圍的導電通孔或導電柱)等等電性連接上方的記憶體封裝(例如記憶體封裝400)。在先前技術中的這種方式中，邏輯晶粒(例如邏輯晶粒302)是透過晶圓(wafer)工廠生產製造的，而基板(例如基板200)是透過封裝工廠生產製造的，因此兩者的佈線的寬度和佈線的間距差別較大。例如在一個實施例中，基板(例如基板200)的佈線的線寬/間距可以是13um/13um，而邏輯晶粒(例如邏輯晶粒302)中的佈線的線寬/間距遠小於基板的上述線寬/間距(例如邏輯晶粒302的線寬/間距小於2um/2um)。經過本發明的發明人的研究發現，先前技術中的這種方式，邏輯晶粒(例如邏輯晶粒302)連接到記憶體封裝(例如記憶體封裝400)的路徑中需要經由基板(例如基板200)中的佈線，這樣線寬/間距差距過大，不利用佈線的設置，並且不利用訊號的傳輸；發明人還發現，在邏輯晶粒(例如邏輯晶粒302)與記憶體封裝(例如記憶體封裝400)之間需要較多較大量的資料傳輸時，先前技術中的方式可能無法完全滿足需求。因此，本發明的發明人經過研究提出了本發明實施例的方案，在本發明實施例中，在晶圓工廠製造時，形成了位於邏輯晶粒302之上(或/和之下)的RDL結構，例如如圖1所示的RDL結構316；因此邏輯晶粒302可以透過RDL結構316中的佈線結構或導電結構等電連接到記憶體封裝400(而無需經由基板200中的佈線結構或導電結構)，這樣RDL結構316也可以在晶圓製程中形成(而不是在基板製程中形成)，因此RDL結構316中的導電跡線320的線寬/間距可以做到比基板中佈線的線寬/間距要小，例如RDL結構316中的導電跡線320的線寬/間距可以做到2um/2um。這樣邏輯晶粒302可以經由與它更加接近的線寬/間距的佈線進行電連接，佈線間距和/或尺寸精細，佈線更加方便合理，電性能更加優越；並且由於佈線的線寬/間距要小因此在相同的封裝尺寸下可以佈置更多數量的佈線，這樣可以改進的熱耗散以及並且降低封裝高度。此外本發明實施例中所形成的通孔(TV)互連314也可以在晶圓製程中形成，並且通孔(TV)互連314連接到線寬/間距較小的 RDL結構316，因此通孔(TV)互連314的直徑(或尺寸)也更小，這樣就可以設置更多數量的通孔(TV)互連314，從而滿足更大量的資料傳輸需求。並且本發明實施例中邏輯晶粒302透過RDL結構316電性連接到基板200，這樣可以透過平面尺寸更大的RDL結構316來進行佈線和電性連接，因此佈線和連接更加靈活，提高了設計彈性。此外，本發明實施例中由於RDL結構316的形成，可以減輕位於邏輯晶粒302與基板200之間的導電結構(例如導電結構322)造成的應力集中和對邏輯晶粒302的應力集中，從而減小晶粒等結構被破壞的可能性，提高半導體裝置或半導體封裝結構的穩定性和可靠性。本發明實施例中，可以將扇出封裝300a(包括邏輯晶粒302、RDL結構316等)稱為一體結構，一體結構可以包括邏輯晶粒302和RDL結構316，一體結構可以代表邏輯晶粒302和RDL結構316等是同在晶圓製程中形成。

通孔(TV)互連314設置在RDL結構316的上表面316T上並圍繞邏輯晶粒302。在一些實施例中，每個TV互連314的相對端(相對的端部)與邏輯晶粒302的前表面302F和後表面(或背表面)302B對準。此外，與邏輯晶粒302的後表面(或背表面)302B對準的每個TV互連314的端部從扇出封裝300a的上表面300aT暴露。與邏輯晶粒302的前表面302F對準的每個TV互連314的端部與RDL結構316的上表面316T接觸。在一些實施例中，TV互連314以第一間距P1佈置。

如圖1所示，TV互連314電連接到RDL結構316的通孔318和導電跡線320。在一些實施例中，TV互連314僅使用RDL結構316內部的通孔318和導電跡線320電連接到邏輯晶粒302。在一些其他實施例中，TV互連314使用RDL結構316、導電結構321和322以及RDL結構316外部的接觸焊盤(包括導電跡線)210電連接到邏輯晶粒302。由於RDL結構316具有更薄的厚度和更精細的佈線(包括通孔318和導電跡線320)，半導體封裝組件 500A可以具有改進的電氣性能。

如圖1所示，扇出封裝300a還包括設置在RDL結構316的上表面316T上並與其接觸的模塑料312a。模塑料312a圍繞邏輯晶粒302和TV互連314。此外，模塑料312a與TV互連314和邏輯晶粒302接觸。此外，TV互連314穿過模塑料312a。邏輯晶粒302的後表面302B從模塑料312a中暴露出來。此外，邏輯晶粒302的後表面302B與模塑料312a的上表面齊平，模塑料312a也用作扇出封裝300a的上表面300aT。在一些實施例中，模制化合物312a可以由非導電材料形成，例如環氧樹脂、樹脂、可模制聚合物等。模塑料312a可在基本上呈液態時被施加，然後可透過化學反應固化，例如在環氧樹脂或樹脂中。在一些其他實施例中，模制化合物312a可以是紫外線(ultraviolet，UV)或熱固化聚合物，其作為凝膠或可延展的固體施加，能夠佈置在邏輯晶粒302周圍，然後可以使用UV或熱固化製程進行固化。可以用模具固化模塑料312a。

在一些實施例中，模塑料312a的側表面(未示出)分別與RDL結構316的側表面(未示出)對齊。因此，模塑料312a的側表面和模塑料312a的側表面RDL結構316也可以用作扇出封裝300a的側表面325。在一些實施例中，扇出封裝300a在如圖1所示的剖視圖中具有側表面325之間的橫向尺寸D3。在一些實施例中，根據設計要求，橫向尺寸D3小於或等於橫向尺寸D2。由於基板200的橫向尺寸D2與扇出封裝300a的橫向尺寸D3均是可變的且取決於設計要求。因此半導體封裝組件500A可以達到降低製造成本和提高電性能的目的。由本發明實施例的上述描述，RDL結構316等與邏輯晶粒302同樣在晶圓製程中，因此扇出封裝300a的尺寸可以製造的更小，從而所形成的扇出封裝300a的尺寸D3可以小於(或等於)基板200的尺寸D2，在這種情況下，可以降低半導體封裝組件的尺寸；當然，扇出封裝300a的尺寸D3可以小於基板200的尺寸D2時，還可以在基板200上安裝其他部件，從而提高設計的靈活性。此外，扇出封裝300a 的尺寸不必一定與基板200的尺寸相同，突破了對於扇出封裝300a的尺寸限制，使得半導體封裝組件具有更加的靈活的設計。

如圖1所示，記憶體封裝400透過接合製程堆疊在扇出封裝300a上。在一些實施例中，記憶體封裝400包括動態隨機存取記憶體(dynamic random access memory，DRAM)封裝或另一適用的記憶體封裝。在一些實施例中，記憶體封裝400包括基板418、至少一個記憶體晶粒(例如堆疊在基板418上的四個記憶體晶粒402、403、404和405)、以及導電結構442。在一些實施例中，記憶體晶粒402、403、404和405中的每一個包括動態隨機存取記憶體(DRAM)晶粒或另一適用的記憶體晶粒。基板418具有上表面418T和底表面418B。例如，上表面418T可以用作晶粒附接表面418T，並且底表面418B可以用作與晶粒附接表面418T相對的凸塊附接表面418B。在該實施例中，如圖1所示，有四個記憶體晶粒402、403、404和405安裝在基板418的上表面(晶粒附接表面)418T上。此外，記憶體晶粒402、403、404和405覆蓋基板418的頂表面(或上表面)418T的一部分。記憶體晶粒403、404和405分別使用膏狀物(paste)(未示出)堆疊在記憶體晶粒402、403和404上，並且記憶體晶粒402透過膏狀物(未示出)安裝在基板418的上表面418T上。記憶體晶粒402、403、404和405在其上分別具有對應的焊盤406、407、408和409。記憶體晶粒402、403、404和405的焊盤406、407、408和409可以分別使用接合引線(bonding wire)416、417、481和419電連接到基板418。然而，堆疊記憶體晶粒的數量不限於所公開的實施例。備選地，如圖1所示的記憶體晶粒402、403、404和405可以並排佈置並且透過膏狀物(未示出)安裝在基板418的上表面418T上。在一些實施例中，基板418和200可以包括相同或相似的材料和製造製程形成。

如圖1所示，基板418可以包括電路428和接觸焊盤420和430。接觸焊盤420設置在電路428的頂部，靠近基板418的上表面(晶粒附接表面)418T。此外，接合引線416、417、481和419電連接到相應的接觸焊盤420。接觸焊盤430設置在電路428的底部，靠近基板418的底表面(凸塊附接表面)418B。接觸焊盤430電連接到相應的接觸焊盤420。在一些實施例中，接合引線416、417、481和419、接觸焊盤420和430以及電路428包括導電材料，例如包括銅、金、銀或其他適用的金屬。

如圖1所示，導電結構442設置在與記憶體晶粒402、403、404和405相對的基板418的底表面418B上。導電結構442電連接到(或接觸)對應於基板418的接觸焊盤430和扇出封裝300a的對應TV互連314。導電結構442可以以第二間距P2排列。TV互連314提供到記憶體封裝400的垂直電連接。隨著扇出技術的發展，TV互連314的第一間距P1可以進一步減小，這樣可以增加所佈置的TV互連314的數量(或密度)，更多數量的TV互連314更加適用於目前日益增加的資料傳輸量和資料傳輸種類，因此本發明實施例的方式相較於先前技術具有更佳的應用場景適應性。在一些實施例中，導電結構442的第二間距P2不同於(小於或大於)或等於TV互連314的第一間距P1。在該實施例中，導電結構442可以以對應於第一間距P1的第二間距P2排列。換句話說，導電結構442直接設置在對應的TV互連314上方並且以等於第一間距P1的第二間距P2排列。在一些實施例中，導電結構222包括諸如銅球的導電球結構、諸如銅凸塊或焊料凸塊結構的導電凸塊結構或諸如銅柱結構的導電柱結構。在本發明實施例中，導電結構442可以與TV互連314直接連接，以提高訊號傳輸速度。

在一些實施例中，如圖1所示，記憶體封裝400還包括覆蓋基板418的上表面418T的模塑料412，模塑料412封裝記憶體晶粒402、403、404和405以及接合引線416，417、481和419。模塑料412的上表面可以用作記憶體封裝400的上表面400T。在一些實施例中，模塑料312a和412可以包括相同或相似的材料和製造製程形成。

在一些實施例中，模塑料412的側表面(未示出)分別與基板418的側表面(未示出)對齊。因此，模塑料412的側表面和基板的側表面418也可以用作記憶體封裝400的側表面425。在一些實施例中，記憶體封裝400在如圖1所示的剖視圖中具有側表面425之間的橫向尺寸D4。在一些實施例中，橫向根據設計要求，尺寸D4小於或等於基板200的橫向尺寸D2。在一些實施例中，根據設計需求，橫向尺寸D4不同於(例如小於)或等於扇出封裝300a的橫向尺寸D3。

在一些實施例中，記憶體封裝400的記憶體晶粒402、403、404和405使用基板418、導電結構442、TV互連314和RDL結構316(並且不使用基板200)電連接到扇出封裝300a的邏輯晶粒302。在一些其他實施例中，記憶體晶粒402、403、404和405使用基板418、導電結構442、TV互連314以及RDL結構316和基板200電連接到邏輯晶粒302。此外，記憶體封裝400可以使用扇出封裝300a的邏輯晶粒302電連接到基板200。詳細地，記憶體封裝400的記憶體晶粒402、403、404和405使用基板418、導電結構442、TV互連314和RDL結構316電連接到扇出封裝300a的邏輯晶粒302，並且邏輯晶粒302使用RDL結構316和導電結構321和322電連接到基板200。

圖2是根據本發明的一些實施例的半導體封裝組件的剖視圖。下文中的實施例的元件與先前參考圖1描述的元件相同或相似，為簡潔起見不再重複。如圖2所示，半導體封裝組件500A與半導體封裝組件500B的不同之處在於，半導體封裝組件500B包括具有複數個邏輯晶粒的扇出封裝300b，例如，扇出封裝300b具有兩個邏輯晶粒302-1和302-2。本發明實施例中可以提高設計彈性和靈活性，以滿足不同的設計場景和需求。邏輯晶粒302-1和302-2設置在RDL結構316的上表面316T上並且被TV互連314包圍。此外，邏輯晶粒302-2設置在邏輯晶粒302-1旁邊。邏輯晶粒302-1和302-2的後表面302-1B和302-2B從扇出封裝300b的上表面300bT暴露出來。在一些實施例中，邏輯晶粒302-1使用RDL 結構316的通孔318和導電跡線320電連接到邏輯晶粒302-2。邏輯晶粒302-1和302-2使用RDL結構316的通孔318和導電跡線320電連接到TV互連314。此外，本發明實施例中具有複數個邏輯晶粒的方案也可以應用到本發明其他的實施例中；邏輯晶粒或其他部件(例如記憶體晶粒、導電結構、TV互連等等)的數量均可以根據需求自由設計，本發明並不限制。

圖3-10是根據本發明的一些實施例的半導體封裝組件500C-500J的剖視圖，示出了模塑料312b-312e和/或底部填料(底部填充材料)460a和460b的佈置。下文中的實施例的元件與先前參考圖1和圖2所描述的相同或相似，為了簡潔不再重複。本發明中，圖1-21所示的實施例中，不同的實施例的方案均可以結合使用，例如模塑料的設置、模塑料的設置位置、底部填料的設置、底部填料的設置位置等等。

如圖3所示，半導體封裝組件500A與半導體封裝組件500C的不同之處在於，半導體封裝組件500C還包括模塑料312b，模塑料312b填充扇出封裝300a和基板200之間的間隙350(圖1)並且圍繞導電結構321和322。此外，模塑料312b圍繞扇出封裝300a。模塑料312b可以保護扇出封裝300a等結構，並保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，模塑料312b的上表面(未示出)可以與扇出封裝300a的上表面300aT齊平。模塑料312b的側表面(未示出)可以與基板200的側表面225齊平。模塑料312b可以在將扇出封裝300a安裝在基板200上之後形成。模塑料312b可以幫助降低從扇出封裝300a到基板200的熱阻。在一些實施例中，模塑料312a、312b和412可以包括相同或相似的材料和製造製程。此外，需要注意的是，本發明實施例中，扇出封裝300a的尺寸仍然是D3(如圖1所示)。模塑料312b不屬於扇出封裝300a，而是其後形成的結構。因此，本發明實施例中，類似於圖1的實施例，扇出封裝300a的尺寸D3也是小於(或等於)基板200的尺寸D2。

如圖4所示，半導體封裝組件500A與半導體封裝組件500D的不同之處在於，半導體封裝組件500D還包括模塑料312c，模塑料312c填充扇出封裝300a與基板200之間的間隙350(圖1)和扇出封裝300a與記憶體封裝400之間的間隙450(圖1)。模塑料312c圍繞導電結構321、322和442。模塑料312c可以保護扇出封裝300a和記憶體封裝400等結構，並保持半導體封裝組件的結構穩定性和可靠性。此外，模塑料312c圍繞扇出封裝300a和記憶體封裝400。在一些實施例中，模塑料312c的上表面(未示出)可以與記憶體封裝400的上表面400T齊平。模塑料的側表面(未示出)312c可以與基板200的側表面225齊平。模塑料312c可以在將扇出封裝300a安裝在基板200上之後以及在將記憶體封裝400安裝在扇出封裝300a上之後形成。模塑料312c可以幫助散發從邏輯晶粒302產生的熱量並且降低從扇出封裝300a到記憶體封裝400的熱阻以及從扇出封裝300a到基板200的熱阻。在一些實施例中，模塑料312a、312b、312c和412可以包括相同或相似的材料和製造製程。此外，需要注意的是，本發明實施例中，扇出封裝300a的尺寸仍然是D3(如圖1所示)。模塑料312c不屬於扇出封裝300a，而是其後形成的結構。因此，本發明實施例中，類似於圖1的實施例，扇出封裝300a的尺寸D3也是小於(或等於)基板200的尺寸D2。

如圖5所示，半導體封裝組件500C與半導體封裝組件500E的不同之處在於，半導體封裝組件500E還包括底部填料460a，底部填料460a填充扇出封裝300a與記憶體封裝400之間的間隙450，並且圍繞導電結構442。底部填料460a可以保護導電結構442等，並提高扇出封裝300a和記憶體封裝400的連接可靠性和穩定性，保證半導體封裝組件的結構穩定。模塑料312b可以保護扇出封裝300a等結構，並保持半導體封裝組件的結構穩定性和可靠性。底部填料460a覆蓋並接觸邏輯晶粒302的後表面302B和扇出封裝300a的上表面300aT。在一些實施例中，底部填料460a的側表面(未示出)可以與記憶體封裝400的側表面425齊平。底部填料460a可以幫助散發從邏輯晶粒302產生的熱量並降低從扇出封裝300a到記憶體封裝400的熱阻。在一些實施例中，底部填料460a包括毛細管底部填料(capillary underfill，CUF)、模制底部填料(molded underfill，MUF)或其組合。此外，需要注意的是，本發明實施例中，扇出封裝300a的尺寸仍然是D3(如圖1所示)。模塑料312b不屬於扇出封裝300a，而是其後形成的結構。因此，本發明實施例中，類似於圖1的實施例，扇出封裝300a的尺寸D3也是小於(或等於)基板200的尺寸D2。

如圖6所示，半導體封裝組件500A與半導體封裝組件500E的不同之處在於，半導體封裝組件500E還包括底部填料460b和模塑料312d。底部填料460b填充扇出封裝300a和基板200之間的間隙350(圖1)並且圍繞導電結構321和322。底部填料460b覆蓋底表面316B。模塑料312d設置在基板200的上表面200T上，並包圍(圍繞)扇出封裝300a和底部填料460b。底部填料460b可以保護導電結構321和322等，並且提高扇出封裝300a和基板200的連接可靠性和穩定性，保證半導體封裝組件的結構穩定。模塑料312d可以保護扇出封裝300a等結構，並保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，模塑料312d的上表面(未示出)可以與扇出封裝300a的上表面300aT齊平。模塑料312d的側表面(未示出)與基板200的側表面225齊平。底部填料460b的側表面(未示出)可以與扇出封裝300a的側表面325齊平。底部填料460b可以在將扇出封裝300a安裝在基板200上之後形成。模塑料312d可以在將底部填料460b引入扇出封裝300a和基板200之間的間隙350(圖1)之後形成。底部填料460b和模塑料312d可以幫助消散從邏輯晶粒302產生的熱量並降低從扇出封裝300a到記憶體封裝400的熱阻。在一些實施例中，模塑料312a、312b、312c、312d和412可以包括相同或相似的材料和製造製程。在一些實施例中，底部填料460a和460b可以包括相同或相似的材料和製造製程。此外，需要注意的是，本發明實施例中，扇出封裝300a的尺寸仍然是D3(如圖1所示)。模塑料312d不屬於扇出封裝300a，而是其後形成的結構。因此，本發明實施例中，類似於圖1的實施例，扇出封裝300a的尺寸D3也是小於(或等於)基板200的尺寸D2。

如圖7所示，半導體封裝組件500F與半導體封裝組件500G的不同之處在於，半導體封裝組件500G還包括模塑料312e，模塑料312e填充扇出封裝300a和基板200之間的間隙350(圖1)。模塑料312e圍繞導電結構442。此外，模塑料312e圍繞扇出封裝300a和記憶體封裝400。模塑料312e可以保護扇出封裝300a和記憶體封裝400等結構，並保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，模塑料312e的上表面(未示出)可以與記憶體封裝400的上表面400T齊平。模塑料312e的側表面(未示出)可以與基板200的側表面225齊平。模塑料312e可以在將扇出封裝300a安裝在基板200上之後以及在將記憶體封裝400安裝在扇出封裝300a上之後形成。此外，模塑料312e可以在將底部填料460b引入扇出封裝300a和基板200之間的間隙350(圖1)之後形成。模塑料312e可以幫助散發從邏輯晶粒302產生的熱量並且降低從扇出封裝300a到記憶體封裝400的熱阻以及從扇出封裝300a到基板200的熱阻。在一些實施例中，模塑料312a、312b、312c、312d、312e和412可以包括相同或相似的材料和製造製程。此外，需要注意的是，本發明實施例中，扇出封裝300a的尺寸仍然是D3(如圖1所示)。模塑料312e不屬於扇出封裝300a，而是其後形成的結構。因此，本發明實施例中，類似於圖1的實施例，扇出封裝300a的尺寸D3也是小於(或等於)基板200的尺寸D2。

如圖8所示，半導體封裝組件500H與半導體封裝組件500A的不同之處在於，半導體封裝組件500H還包括底部填料460a和460b。底部填料460a填充扇出封裝300a和記憶體封裝400之間的間隙450(圖1)並圍繞導電結構442。底部填料460a覆蓋邏輯晶粒302的後表面302B和扇出封裝300a的頂表面300aT。底部填料460b填充扇出封裝300a和基板200之間的間隙350(圖1)並且圍繞導電結構321和322。底部填料460b覆蓋RDL結構316的底表面316B和RDL結構316的上表面200T。底部填料460a和底部填料460b可以幫助扇出封裝300a和記憶體封裝400，扇出封裝300a和基板200之間連接，保持連接的穩定性和可靠性，從而保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，底部填料460a的側表面(未示出)可以與記憶體封裝400的側表面425齊平。底部填料460b的側表面(未示出)可以與扇出封裝300a的側表面325齊平。底部填料460b可以在將扇出封裝300a安裝在基板200上之後形成。底部填料460a可以在將記憶體封裝400安裝在扇出封裝300a上之後形成。底部填料460a和460b可以幫助降低從扇出封裝300a到記憶體封裝400的熱阻以及從扇出封裝300a到記憶體封裝400的熱阻。

如圖9所示，半導體封裝組件500H與半導體封裝組件500I的不同之處在於，半導體封裝組件500I還包括模塑料312d，模塑料312d圍繞扇出封裝300a和底部填料460b。模塑料312d可以保護扇出封裝300a等結構，並保持半導體封裝組件的結構穩定性和可靠性。此外，需要注意的是，本發明實施例中，扇出封裝300a的尺寸仍然是D3(如圖1所示)。模塑料312d不屬於扇出封裝300a，而是其後形成的結構。因此，本發明實施例中，類似於圖1的實施例，扇出封裝300a的尺寸D3也是小於(或等於)基板200的尺寸D2。

如圖10所示，半導體封裝組件500I與半導體封裝組件500J的不同之處在於，半導體封裝組件500J還包括模塑料312f，模塑料312f設置在基板200上並圍繞扇出封裝300a，以及圍繞記憶體封裝400。模塑料312f可以保護扇出封裝300a和記憶體封裝400等結構，並保持半導體封裝組件的結構穩定性和可靠性。模塑料312f可以進一步幫助降低從扇出封裝300a到記憶體封裝400的熱阻以及從扇出封裝300a到記憶體封裝400的熱阻。在一些實施例中，模塑料312a、312b、312c、312d、312e、312f和412可以包括相同或相似的材料和製造製程。此外，需要注意的是，本發明實施例中，扇出封裝300a的尺寸仍然是D3(如圖1所示)。模塑料312f不屬於扇出封裝300a，而是其後形成的結構。因此，本發明實施例中，類似於圖1的實施例，扇出封裝300a的尺寸D3也是小於(或等於)基板200的尺寸D2。

圖11是根據本發明的一些實施例的半導體封裝組件500K的剖視圖。下文中的實施例的元件與先前參考圖1-10所描述的相同或相似，為了簡潔不再重複。如圖11所示，半導體封裝組件500A與半導體封裝組件500K的不同之處在於，半導體封裝組件500K包括扇出封裝300c。扇出封裝300c還包括設置在邏輯晶粒302和TV互連314上並且與RDL結構316相對的重分佈層(RDL)結構366。RDL結構366具有上表面(未示出)和底表面366B。RDL結構366的上表面可以用作扇出封裝300c的上表面300bT。底表面316B與模塑料312a接觸。RDL結構366與扇出封裝300c的TV互連314和記憶體封裝400的導電結構442電連接並接觸。RDL結構316和RDL結構366分別與邏輯晶粒302的前表面302F和後表面302B接觸。此外，RDL結構316和RDL結構366分別與TV互連314的相對的端部(相對端)接觸。換句話說，邏輯晶粒302和TV互連314夾在RDL結構316和RDL結構366之間。

在一些實施例中，RDL結構366包括設置在一個或複數個介電層367中的一個或複數個導電跡線370和一個或複數個通孔368。使用RDL結構366的通孔368和導電跡線370，將記憶體封裝400的導電結構442電連接到TV互連314的扇出封裝300c的數量。應該注意的是，圖11中所示的通孔368的數量、導電跡線370的數量和介電層367的數量僅為示例，並非對本發明的限制。

在一些實施例中，佈置在邏輯晶粒302的後表面302B上的RDL結構366為扇出封裝300c的TV互連314和記憶體封裝400的不同位置和/或間距的導電結構442提供了靈活的佈線設計。在本實施例中，不需要將導電結構442設置在對應的TV互連314的正上方。導電結構442的第二間距P2可以不同於(小於或大於)或等於TV互連314的第一間距P1。在一些實施例中，RDL結構366的厚度T366小於基板200的厚度T200。此外，製造扇出封裝300c時沒有提供用於與記憶體封裝400的電連接的厚的中介層。因此，半導體封裝組件500K的高度可進一步減薄。從扇出封裝300c到記憶體封裝400的熱阻可以進一步降低。本發明實施例中，與圖1的實施例相比，額外設置了位於邏輯晶粒302另一面(或另一側)的RDL結構366，從而提高了佈線的靈活性和導電結構442設置的靈活性。此外，本發明實施例中設置的RDL結構366不同於先前技術中設置的厚的中介層(interposer)等結構(這些是在封裝製程中形成的，因此厚度較厚)，RDL結構366是與邏輯晶粒302同樣在晶圓製程中製造的，因此邏輯晶粒302可以透過RDL結構366中的佈線結構或導電結構等電連接到記憶體封裝400，由於RDL結構366是在與邏輯晶粒302相同的晶圓製程(在晶圓工廠製造，不同於基板200的封裝工廠的製程)中製造形成的，因此RDL結構366的線寬/間距可以與邏輯晶粒302中的相同或接近，例如在上述示例中RDL結構316的線寬/間距也可以是2um/2um。這樣邏輯晶粒302可以經由與它相同或接近的佈線進行電連接，佈線更加方便合理，電性能更加優越。並且RDL結構366與通孔(TV)互連314(在晶圓製程中形成)的連接和佈線設置也更加方便，並且可以更多數量的通孔(TV)互連314，從而滿足更大量的資料傳輸需求。本發明實施例中，可以將扇出封裝300c(包括邏輯晶粒302、RDL結構316、RDL結構366等)稱為一體結構，一體結構可以包括邏輯晶粒302、RDL結構316、RDL結構366，一體結構可以代表邏輯晶粒302、RDL結構316和RDL結構366等是同在晶圓製程中形成。

圖12是根據本發明的一些實施例的半導體封裝組件500L的剖視圖。下文中的實施例的元件與先前參考圖1-11所描述的相同或相似，為了簡潔不再重複。

如圖12所示，半導體封裝組件500K與半導體封裝組件500L的不同之處在於，半導體封裝組件500L包括具有複數個邏輯晶粒的扇出封裝300d，例如，扇出封裝300d包括兩個邏輯晶粒302-1和302-2。本發明實施例中可以提高設計彈性和靈活性，以滿足不同的設計場景和需求。邏輯晶粒302-1和302-2的後表面302-1B和302-2B被RDL結構366覆蓋。RDL結構366的上表面可以作為扇出封裝300d的上表面300dT。

圖13-20是根據本發明的一些實施例的半導體封裝組件500M-500U的剖視圖，示出了模塑料312b-312e和/或底部填料460a和460b的佈置。下文中的實施例的元件與先前參考圖1-12所描述的相同或相似，為了簡潔不再重複。

如圖13所示，半導體封裝組件500K與半導體封裝組件500M的不同之處在於，半導體封裝組件500M還包括模塑料312b，模塑料312b填充扇出封裝300c和基板200之間的間隙350(圖11)，並圍繞導電結構321和322。此外，模塑料312b環繞扇出封裝300c。模塑料312b可以保護扇出封裝300c等結構，並保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，模塑料312b的上表面(未示出)可以與扇出封裝300c的上表面300cT齊平。模塑料312b的側表面(未示出)可以與基板200的側表面225齊平。模塑料312b可以在將扇出封裝300c安裝在基板200上之後形成。模塑料312b可以幫助降低從扇出封裝300c到基板200的熱阻。此外，需要注意的是，本發明實施例中，類似於圖1的實施例，扇出封裝300c的尺寸也是小於(或等於)基板200的尺寸。

如圖14所示，半導體封裝組件500K與半導體封裝組件500N的不同之處在於，半導體封裝組件500N還包括模塑料312c，模塑料312c填充扇出封裝300c和基板200之間的間隙350(圖11)以及扇出封裝300c和記憶體封裝400之間的間隙450(圖11)。模塑料312c圍繞導電結構321、322和442。此外，模塑料312c圍繞扇出封裝300c和記憶體封裝400。模塑料312c可以保護扇出封裝300c和記憶體封裝400等結構，並保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，模塑料312c的上表面(未示出)可以與記憶體封裝400的上表面400T齊平。模塑料的側表面(未示出)312c可以與基板200的側表面225齊平。模塑料312c可以在將扇出封裝300c安裝在基板200上之後以及在將記憶體封裝400安裝在扇出封裝300c上之後形成。模塑料312c可以幫助散發從邏輯晶粒302產生的熱量並降低從扇出封裝300c到記憶體封裝400的熱阻以及從扇出封裝300c到基板200的熱阻。此外，需要注意的是，本發明實施例中，類似於圖1的實施例，扇出封裝300c的尺寸也是小於(或等於)基板200的尺寸。

如圖15所示，半導體封裝組件500M與半導體封裝組件500P的不同之處在於，半導體封裝組件500P還包括底部填料460a，底部填料460a填充扇出封裝300c與記憶體封裝400之間的間隙450。底部填料460a圍繞導電結構442。底部填料460a覆蓋RDL結構366和扇出封裝300c的上表面300cT。底部填料460a可以保護導電結構442等，並提高扇出封裝300c和記憶體封裝400的連接可靠性和穩定性，保證半導體封裝組件的結構穩定。模塑料312b可以保護扇出封裝300a等結構，並保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，底部填料460a的側表面(未示出)可以與記憶體封裝400的側表面425齊平。底部填料460a可以幫助散發從邏輯晶粒302產生的熱並降低從扇出封裝300c到記憶體封裝400的熱阻。此外，需要注意的是，本發明實施例中，類似於圖1的實施例，扇出封裝300c的尺寸也是小於(或等於)基板200的尺寸。

如圖16所示，半導體封裝組件500K與半導體封裝組件500Q的不同之處在於，半導體封裝組件500Q還包括底部填料460b和模塑料312d。底部填料460b填充扇出封裝300c和基板200之間的間隙350(圖11)並圍繞導電結構321和 322。底部填料460b覆蓋RDL結構316的底表面316B和基板200的上表面200T。模塑料312d配置於基板200的上表面200T，並圍繞扇出封裝300c與底部填料460b。底部填料460b可以保護導電結構321和322等，並且提高扇出封裝300c和基板200的連接可靠性和穩定性，保證半導體封裝組件的結構穩定。模塑料312d可以保護扇出封裝300a等結構，並保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，模塑料312d的上表面(未示出)可以與扇出封裝300c的上表面300cT齊平。模塑料312d的側表面(未示出)與基板200的側表面225齊平。底部填料460b的側表面(未示出)可以與扇出封裝300c的側表面325齊平。底部填料460b可以在將扇出封裝300c安裝在基板200上之後形成。模塑料312d可以在將底部填料460b引入扇出封裝300c和基板200之間的間隙350(圖1)之後形成。底部填料460b和模塑料312d可以幫助散發從邏輯晶粒302產生的熱量並降低從扇出封裝300c到記憶體封裝400的熱阻。此外，需要注意的是，本發明實施例中，類似於圖1的實施例，扇出封裝300c的尺寸也是小於(或等於)基板200的尺寸。

如圖17所示，半導體封裝組件500Q與半導體封裝組件500R的不同之處在於，半導體封裝組件500R還包括模塑料312e，模塑料312e填充扇出封裝300c和基板200之間的間隙350(圖11)。模塑料312e圍繞導電結構442。此外，模塑料312e圍繞扇出封裝300c和記憶體封裝400。模塑料312e可以保護扇出封裝300c和記憶體封裝400等結構，並保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，模塑料的上表面(未示出)化合物312e可以與記憶體封裝400的上表面400T齊平。模塑料312e的側表面(未示出)可以與基板200的側表面225齊平。模塑料312e可以在將扇出封裝300c安裝在基板200上之後以及在將記憶體封裝400安裝在扇出封裝300c上之後形成。此外，模塑料312e可以在將底部填料460b引入扇出封裝300c和基板200之間的間隙350(圖1)之後形成。模塑料312e可以幫助散發從邏輯晶粒302產生的熱量並降低從扇出封裝300c到記憶體封裝400的熱阻以及從扇出封裝300c到基板200的熱阻。此外，需要注意的是，本發明實施例中，類似於圖1的實施例，扇出封裝300c的尺寸也是小於(或等於)基板200的尺寸。

如圖18所示，半導體封裝組件500K與半導體封裝組件500S的不同之處在於，半導體封裝組件500S還包括底部填料460a和460b。底部填料460a填充扇出封裝300c和記憶體封裝400之間的間隙450(圖11)並圍繞導電結構442。底部填料460a覆蓋RDL結構366和扇出封裝300c的上表面300cT。底部填料460b填充扇出封裝300c和基板200之間的間隙350(圖1)並圍繞導電結構321和322。底部填料460b覆蓋RDL結構316的底表面316B和RDL結構316的上表面200T。底部填料460a和底部填料460b可以幫助扇出封裝300c和記憶體封裝400，扇出封裝300c和基板200之間連接，保持連接的穩定性和可靠性，從而保持半導體封裝組件的結構穩定性和可靠性。在一些實施例中，底部填料460a的側表面(未示出)可以與記憶體封裝400的側表面425齊平。底部填料460b的側表面(未示出)可以與扇出封裝300c的側表面325齊平。底部填料460b可以在將扇出封裝300c安裝在基板200上之後形成。底部填料460a可以在將記憶體封裝400安裝在扇出封裝300c上之後形成。底部填料460a可以幫助降低從扇出封裝300c到記憶體封裝400的熱阻以及從扇出封裝300c到記憶體封裝400的熱阻。此外，需要注意的是，本發明實施例中，類似於圖1的實施例，扇出封裝300c的尺寸也是小於(或等於)基板200的尺寸。

如圖19所示，半導體封裝組件500S與半導體封裝組件500T的不同之處在於，半導體封裝組件500T還包括模塑料312d，模塑料312d圍繞扇出封裝300c和底部填料460b。模塑料312d可以保護扇出封裝300c等結構，並保持半導體封裝組件的結構穩定性和可靠性。此外，需要注意的是，本發明實施例中，類似於圖1的實施例，扇出封裝300c的尺寸也是小於(或等於)基板200的尺寸。

如圖20所示，半導體封裝組件500T與半導體封裝組件500U的不同之處在於，半導體封裝組件500U還包括模塑料312f，模塑料312f設置在基板200上並圍繞扇出封裝300c和記憶體封裝400。模塑料312f可以進一步幫助降低從扇出封裝300c到記憶體封裝400的熱阻以及從扇出封裝300c到記憶體封裝400的熱阻。模塑料312f可以保護扇出封裝300c和記憶體封裝400等結構，並保持半導體封裝組件的結構穩定性和可靠性。此外，需要注意的是，本發明實施例中，類似於圖1的實施例，扇出封裝300c的尺寸也是小於(或等於)基板200的尺寸。

由於根據設計需求，扇出封裝300b的橫向尺寸D3可以小於基板200的橫向尺寸D2。因此基板200可為安裝在其上的電子元件提供附加區域，從而提高設計彈性和設計靈活性。圖21是根據本發明的一些實施例的半導體封裝組件500W的剖視圖。下文中的實施例的元件與先前參考圖11-20所描述的相同或相似，為了簡潔不再重複。如圖21所示，半導體封裝組件500Q與半導體封裝組件500W的不同之處在於，半導體封裝組件500W還包括第一電子元件380，第一電子元件380安裝在基板200的上表面200T上，並位於扇出封裝300b的旁邊。第一電子元件380可以透過倒裝晶片技術製造。第一電子元件380的焊盤382使用導電結構384電連接到基板200。在一些實施例中，第一電子元件380使用基板200電連接到扇出封裝300b。在一些實施例中，半導體封裝組件500W還包括填充第一電子元件380和基板200之間的間隙(未示出)並圍繞導電結構384的底部填料460c。在一些實施例中，底部填料460a、460b和460c可以包括相同或相似的材料和製造製程。

在一些實施例中，半導體封裝組件500W還可以包括堆疊在第一電子元件380上的第二電子元件390。第二電子元件390可以使用粘合層388或其他附著(附接)層安裝在第一電子元件380上；或者，第二電子元件390可以直接安裝在第二電子元件390上。第二電子元件390的焊盤392可以使用接合引線394電連接到基板200。在一些實施例中，第二電子元件390使用基板200電連接到扇出封裝300b。在一些實施例中，第一電子元件380和第二電子元件390包括整合無源器件(integrated passive device，IPD)，其包括電容器、電感器、電阻器或它們的組合。在一些實施例中，第一電子元件380和第二電子元件390包括DRAM晶粒、數據機晶片、半導體晶粒、半導體晶片、半導體裝置等等主動器件(或裝置)。

如圖21所示，半導體封裝組件500W還包括設置在基板200的上表面200T上並與之接觸的模塑料312g。模塑料312g圍繞扇出封裝300b、第一電子元件380和第二電子元件390。在一些實施例中，模塑料312g可以圍繞記憶體封裝400的導電結構442。模塑料312g的側表面(未示出)可以分別與基板200的側表面225對準。可以在基板200上設置扇出封裝300b、第一電子元件380和第二電子元件390之後形成模塑料312g。此外，可以在形成底部填料460b和460c之後形成模塑料312g。模塑料312g可以保護扇出封裝300b、第一電子元件380和第二電子元件390等，並且保證半導體封裝組件的結構穩定性和可靠性。在一些實施例中，模塑料312a-312g和412可以包括相同或相似的材料和製造製程。

本發明實施例提供了一種半導體封裝組件。半導體封裝組件包括扇出封裝、堆疊在扇出封裝上的記憶體封裝以及提供用於扇出封裝堆疊在其上的基板。扇出封裝包括具有裸露後表面的邏輯晶粒，從而提供額外的散熱路徑以將熱量從邏輯晶粒直接散發到外部環境。扇出封裝包括形成在邏輯晶粒的前表面上並且具有小於基板厚度的厚度的前側(或正表面、前表面)RDL結構。與傳統的層疊封裝(PoP)封裝組件直接連接邏輯晶片和厚基板相比，扇出封裝使用薄的正面RDL結構直接連接到邏輯晶片以進行重新佈線。因此，可以顯著降低超低K(ELK)應力。可以改善邏輯晶粒和基板之間的CTE(熱膨脹係數)失配問題。由於正面RDL結構具有更薄的厚度和更精細的佈線，半導體封裝組件可以具有改善的電氣性能。此外，記憶體封裝可以電連接到扇出封裝的邏輯晶粒和正面RDL結構而不使用基板。記憶體封裝可以使用邏輯晶粒電連接到基板。在一些實施例中，扇出封裝包括作為到記憶體封裝的垂直電連接而提供的TV互連。隨著扇出技術的發展，TV互連的間距可以進一步減小。在一些實施例中，TV互連的間距可以小於或等於記憶體封裝的導電結構的間距。在一些實施例中，扇出封裝進一步包括設置在邏輯晶粒的後表面上的後側(或背面、背側)RDL結構，為不同位置和/或間距的扇出封裝的TV互連和記憶體封裝的導電結構提供靈活的佈線設計。記憶體封裝的導電結構不需要直接設置在對應的TV互連之上。因此，扇出封裝在沒有提供用於與記憶體封裝的電連接的厚的中介層的情況下製造。半導體封裝組件的高度可進一步減薄。並且從扇出封裝到記憶體封裝的熱阻可以進一步降低。在一些實施例中，取決於設計要求，基板的橫向尺寸和扇出封裝的橫向尺寸都是可變的。該半導體封裝組件可以達到降低製造成本和提高電性能的目的。在一些實施例中，額外的模塑料和底部填料填充扇出封裝和基板之間的間隙以及扇出封裝和記憶體封裝之間的間隙和/或圍繞扇出封裝和記憶體封裝。額外的模塑料和底部填料可有助於降低從扇出封裝到記憶體封裝的熱阻以及從扇出封裝到基板的熱阻。本發明實施例中，層疊封裝(PoP)也可以稱為封裝上封裝，或堆疊封裝，或疊層封裝等。

儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。