TWI862569B - 電子封裝體、電子系統及形成電子封裝體之方法 - Google Patents
電子封裝體、電子系統及形成電子封裝體之方法 Download PDFInfo
- Publication number
- TWI862569B TWI862569B TW109112225A TW109112225A TWI862569B TW I862569 B TWI862569 B TW I862569B TW 109112225 A TW109112225 A TW 109112225A TW 109112225 A TW109112225 A TW 109112225A TW I862569 B TWI862569 B TW I862569B
- Authority
- TW
- Taiwan
- Prior art keywords
- interposer
- pad
- nested
- assembly
- component
- Prior art date
Links
Classifications
-
- H10W72/0198—
-
- H10W70/09—
-
- H10P72/74—
-
- H10W20/40—
-
- H10W20/49—
-
- H10W70/05—
-
- H10W70/095—
-
- H10W70/60—
-
- H10W70/611—
-
- H10W70/614—
-
- H10W70/635—
-
- H10W70/65—
-
- H10W72/00—
-
- H10W72/20—
-
- H10W72/90—
-
- H10W74/131—
-
- H10W90/00—
-
- H10W90/401—
-
- H10W90/701—
-
- H10P72/7424—
-
- H10W72/07207—
-
- H10W72/07252—
-
- H10W72/07253—
-
- H10W72/07254—
-
- H10W72/227—
-
- H10W72/237—
-
- H10W72/241—
-
- H10W72/242—
-
- H10W72/244—
-
- H10W72/247—
-
- H10W72/252—
-
- H10W72/29—
-
- H10W72/874—
-
- H10W72/9413—
-
- H10W72/942—
-
- H10W72/944—
-
- H10W74/117—
-
- H10W74/142—
-
- H10W74/15—
-
- H10W90/20—
-
- H10W90/24—
-
- H10W90/297—
-
- H10W90/722—
-
- H10W90/724—
-
- H10W90/732—
-
- H10W90/734—
-
- H10W99/00—
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Manufacturing & Machinery (AREA)
Abstract
本案揭示的實施例包括電子封裝體及形成電子封裝體之方法。在一實施例中,一種電子封裝體包含一中介件,其中該中介件包含穿過該中介件之一空腔、一穿中介件通孔(TIV)以及電性耦接至該TIV之一中介件墊片。在一實施例中,該電子封裝體更包含位在該空腔中之一巢狀組件,其中該巢狀組件包含一組件墊片,以及一晶粒藉由一第一互連件耦接至該中介件墊片且藉由一第二互連件耦接至該組件墊片。在一實施例中,該第一互連件和該第二互連件各自包含一中間墊片以及位在該中間墊片上方之一凸塊。
Description
技術領域
本揭示內容的實施例關於電子封裝體,更尤其關於多晶片封裝架構,其具有一或多個晶粒接附至一中介件且一或多個組件埋置在該中介件中的空腔中。
背景
對提高性能和減小外形尺寸的需求正在推動封裝架構朝向多晶片積體架構發展。多晶片積體允許不同製程節點上製造的晶粒實施為單個電子封裝體。然而,當前的多晶片架構得到的較大外形尺寸不適用於一些使用情形或對終端使用者而言係非所欲的。
依據本發明之一實施例,係特地提出一種電子封裝體,其包含:一中介件,其中該中介件包含:一空腔,其穿過該中介件;一穿中介件通孔(TIV);以及一中介件墊片,其電性耦接至該TIV;一巢狀組件,其位在該空腔中,其中該巢狀組件包含一組件墊片;以及一晶粒,其藉由一第一互連件耦接至該中介件墊片且藉由一第二互連件耦接至該組件墊片,其中該第一第一互連件和該第二互連件各自包含:一中間墊片;以及一凸塊,其位在該中間墊片上方。
100,200,300,400,500,900:電子封裝體
120,220,320,420,420A,420B,420C,520,620,720,920:晶粒
121,141,221,241,341,641,721,741:主動表面
122,132,222,232,332,632,732,832,932:模製層
123,223,623,923:晶粒墊片
130,230,330,430,530,530A,530B,530C,530D,630,636,730,736,830,930:中介件
133,143,233,243,333,343,733,743:墊片
134,191,234,244,391,634,691,991:通孔
135,235,335,335A,335B,435,435B,435C,435D,435E,535,635,735:空腔
136,236,836,936:中介件墊片
137,183,237,283,637,683,783,883,883A,883B,983:凸塊
140,240,340,340A,340B,440,540,640,740,840,940:巢狀組件
144,344,644,744:穿組件通孔(TCV)
146,246,646,746,846,946:組件墊片
180:部分
181,182,281,282,972:互連件
184,284,484,684,784,884,884A,884B,984:中間墊片
195,295,795:焊料光阻
280,899:區域
337:球
337’:虛設球
437,637,737,937:封裝體側凸塊(PSB),凸塊
351,352,353,354:重分佈層
611,711:黏著劑
633,643,733,743:封裝體側墊片,墊片
695:焊料光阻,光阻層
697,797,897:載體
698:開口
970:電子系統
971,1002:板
973:封裝體基材
1000:計算裝置
1004:處理器
1006:通信晶片
T,T1,T2:厚度
圖1A是根據一實施例之包含異質巢狀中介件之電子封裝體的截面圖。
圖1B是圖1A的局部放大圖,其更清楚地例示根據一實施例之晶粒和中介件以及晶粒和巢狀組件之間的互連件。
圖1C是圖1A的局部放大圖,其例示根據一實施例之由接附至中介件和巢狀組件的互連件提供的對準校正(alignment correction)。
圖2A是根據一實施例之包含異質巢狀中介件之電子封裝體的截面圖。
圖2B是圖2A的局部放大圖,其更清楚地例示根據一實施例之晶粒和中介件以及晶粒和巢狀組件之間的互連件。
圖2C是圖2A的局部放大圖,其例示根據一實施例之由接附至中介件和巢狀組件的互連件提供的對準校正。
圖3A是根據一實施例之具有包含多數個巢狀組件的異質巢狀中介件之電子封裝體的截面圖。
圖3B是根據一實施例之具有包含至少一個巢狀組件的異質巢狀中介件之電子封裝體的截面圖,該至少一個巢狀組件不包括穿組件通孔。
圖3C是根據一實施例之具有包含至少一個巢狀組件的異質巢狀中介件之電子封裝體的截面圖,該至少一個巢狀組件背向位在該電子封裝體中的晶粒。
圖3D是根據一實施例之具有包含位在空腔中的多數個堆疊組件的異質巢狀中介件之電子封裝體的截面圖。
圖3E是根據一實施例之具有包含位在中介件和巢狀組件上方的重分佈層的異質巢狀中介件之電子封裝體的截面圖。
圖3F是根據一實施例之具有包含重分佈層的異質巢狀中介件之電子封裝體的截面圖。
圖4A是根據一實施例之具有異質巢狀中介件之電子封裝體的截面圖。
圖4B是根據一實施例之圖4A中的電子封裝體沿著線B-B’的截面圖。
圖4C是根據一實施例之圖4A中的電子封裝體沿著線C-C’的截面圖。
圖5是根據一實施例之具有包含多數個中介件基材的異質巢狀中介件之電子封裝體的平面圖。
圖6A是根據一實施例之具有黏著劑之載體的截面圖。
圖6B是根據一實施例在具有空腔和巢狀組件之中介件接附至載體之後的截面圖。
圖6C是根據一實施例在模製層配置在中介件和巢狀組件上方之後的截面圖。
圖6D是根據一實施例在通孔形成至模製層內且中間墊片配置在通孔上方之後的截面圖。
圖6E是根據一實施例在第一晶粒和第二晶粒接附至中介件和巢狀組件之後的截面圖。
圖6F是根據一實施例在載體被移除之後的截面圖。
圖6G是根據一實施例在凸塊開口被圖案化成位在中介件和巢狀組件的封裝側墊片上方的阻焊層之後的截面圖。
圖6H是根據一實施例在封裝體側凸塊接附至中介件和巢狀組件之後的截面圖。
圖7A是根據一實施例之中介件和巢狀組件接附至載體的截面圖。
圖7B是根據一實施例在模製層配置在中介件和巢狀組件上方之後的截面圖。
圖7C是根據一實施例在模製層被凹進以露出中介件墊片和組件墊片之後的截面圖。
圖7D是根據一實施例在中間墊片配置在中介件墊片和組件墊片上方之後的截面圖。
圖7E是根據一實施例在第一晶粒和第二晶粒接附至中介件和巢狀組件之後的截面圖。
圖7F是根據一實施例在載體被移除之後的截面圖。
圖7G是根據一實施例在封裝體側凸塊接附至中介件和巢狀組件之後的截面圖。
圖8A是根據一實施例之中介件和巢狀組件接附至載體的截面圖。
圖8B是根據一實施例在中間墊片和凸塊配置在中介件墊片和組件墊片上方之後的截面圖。
圖8C是圖8B的局部放大圖,其更清楚地例示根據一實施例之在各個中介件墊件上的一對中間墊片。
圖8D是圖8B的局部放大圖,其例示根據一實施例之由中間墊片提供的對準校正。
圖9是根據一實施例之包含異質巢狀中介件之電子系統的截面圖。
圖10是根據一實施例構建之計算裝置的示意圖。
本揭示內容之實施例
本案說明的是根據各種實施例的具有異質巢狀中介件之多晶片封
裝架構以及形成此類電子封裝體之方法。在以下說明中,將使用熟習此藝者普遍採用之術語來說明例示性實例之各種態樣,以向其他熟習此藝者傳達其工作實質。然而,對熟習此藝者將顯而易見的是,本發明可僅以若干所述態樣來實行。為了釋明之目的,提出特定數字、材料及構形以提供例示性實例之徹底理解。然而,對熟習此藝者將顯而易見的是,可在無特定細節的情況下實行本發明。在其他情況下,省略或簡化了眾所周知的特徵,以免混淆例示性實施方式。
繼而將以最有助於理解本發明的方式,將各種操作以多個分別不同操作來說明,然而,說明順序不應被解讀成該些操作必然是順序相依。特定言之,此等操作不需要按呈現之順序來執行。
如上所述,當前的封裝解決方案開始使用多晶粒架構。然而,在單個封裝體中包括多個晶粒並非沒有問題。除了現有的多晶粒架構的較大覆蓋區(footprint)之外,此類系統亦苦於差的產量和可靠性。尤其,當使用傳統的封裝基材時,由於翹曲和其他對準問題,很難控制晶粒之間的互連。據此,本案揭示的實施例包括利用異質巢狀中介件之電子封裝體。
異質巢狀中介件,例如本案所述者,包括具有一或多個空腔的中介件。巢狀組件可定位在該等空腔中。一或多個晶粒可藉由互連件連接到中介件和巢狀組件。在一實施例中,互連件包括中間墊片,其定位在巢狀組件之墊片和晶粒之間以及中介件之墊片和晶粒之間。在一些實施例中,中間墊片藉由通孔連接至中介件墊片和巢狀組件墊片。在其他實施例中,中間墊片直接連接至中介件墊片和巢狀組件墊片。中間墊片(以及在一些實施例中的通孔)提供在中介件和巢狀組件之間的未對準的未對準校正(misalignment correction)。據此,即使在使用微細間距互連件時(譬如當巢狀組件是兩個晶粒之間的橋接件時),實施例也允許高的產量和可靠性。
現在參照圖1A,顯示根據一實施例之電子封裝體100的截面圖。在一實施例中,電子封裝體100可包含中介件130和巢狀組件140。巢狀組件140
定位在穿過中介件130的空腔135內。巢狀組件140被稱作「巢狀」,因為組件140係置放在空腔135內。亦即,巢狀組件140被中介件130之若干部分包圍。在例示實施例中,中介件130中顯示有單個空腔135。然而,應理解的是,取決於裝置,可使用任何數量的空腔135。以下更詳細地提供多個空腔135的範例。在例示實施例中,顯示了在空腔135中的單個巢狀組件140。然而,應理解的是,任何數量的巢狀組件140可定位在單個空腔135中。以下更詳細地提供多個巢狀組件140在單個空腔135中的範例。
在一實施例中,中介件130可為任何適宜的基材材料。例如,中介件130可包含玻璃、陶瓷、半導體材料(譬如高或低電阻率的矽、III-V半導體等)或有機基材(高密度互連(HDI)基材、埋置式導線基材(ETS)、高密度封裝體(HDP)基材、模製基材等)。在一些實施例中,中介件130是被動元件。亦即,中介件130可僅包括被動組件(譬如導線、通孔等)。例如,中介件130可包含通孔134,其提供了中介件130下方的墊片133與中介件130上方的墊片136之間的連接。在其他實施例中,中介件130可為主動中介件。亦即,中介件130可包含主動元件(譬如電晶體等)。
在一實施例中,巢狀組件140可為主動或被動組件。例如,主動巢狀組件140可包含邏輯元件、類比/RF元件、I/O電路、記憶體元件、電壓調節器、感測器等。被動巢狀組件140可包含高密度多晶粒互連橋接晶粒、電容器、電感器、電阻器、熱電冷卻器、高速連接器等。在例示實施例中,巢狀組件140包括主動表面141。儘管被稱作「主動」表面141,但應理解的是,主動表面141可包含完全被動特徵。在一實施例中,巢狀組件140可包含穿組件通孔(TCV)144。TCV 144可電性耦接主動表面141至巢狀組件140背側上的墊片143。
在一實施例中,中介件130和巢狀組件140可藉由模製層132埋置。模製層132可填充空腔135的其餘部分。亦即,模製層132的若干部分可定位在巢狀組件140的側壁與中介件130的側壁之間。在一實施例中,模製層132可覆蓋巢
狀組件140的頂面和中介件130的頂面。
在一實施例中,中介件130的墊片133和巢狀組件140的墊片143可藉著經由在墊片133和墊片143周圍的焊料光阻195而定位在開口中的凸塊137來接觸。在一實施例中,凸塊137可被稱作「封裝體側凸塊」(PSB)。PSB可與封裝體基板(未顯示)介接。
在一實施例中,電子封裝體100可更包含埋置在模製層122中的一或多個晶粒120。在一實施例中,晶粒120的主動表面121可電性耦接至中介件130和巢狀組件140。例如,互連件181提供晶粒120和中介件130之間的電連接,且互連件182提供晶粒120和巢狀組件140之間的電連接。在一實施例中,互連件181可具有有別於互連件182的不同間距。例如,互連件182可具有相比於互連件181的較小間距。在例示實施例中,巢狀組件140是在兩個晶粒120之間提供電連接的橋接件。
現在參照圖1B,顯示根據一實施例之電子封裝體100的部分180放大圖。部分180更清楚地例示互連件181和182的架構。如所示者,除了互連件182的寬度小於互連件181的寬度之外,互連件181和182實質上彼此類似。在一實施例中,互連件包含中間墊片184。中間墊片184可定位在模製層132的頂面上方。凸塊183(譬如焊料凸塊)可定位在中間墊片184上方。凸塊183可電性耦接至晶粒120的晶粒墊片123。
在一實施例中,中間墊片184可藉由通孔191電性耦接至中介件墊片136或組件墊片146。通孔191可延伸穿過模製層132的一部分。在例示實施例中,通孔191被例示為具有實質上垂直的側壁輪廓。當通孔開口係以微影術界定時,可提供此類實施例。然而,應理解的是,實施例亦可包含具有漸縮錐形側壁輪廓的通孔191。此類實施例通常在以雷射鑽孔製程形成通孔時形成。
中間墊片184和通孔191的使用提供了互連件181和182,其具有對於晶粒120之改良的對準。尤其,由於巢狀組件140置放在中介件130的空腔135
中,所以中介件墊片136和組件墊片146之間可能有一定程度的未對準。然而,由於通孔191可以皆藉由單次微影操作來形成,所以它們將彼此對準。類似地,中間墊片184可藉由使中間墊片184彼此對準的單次微影製程來製造。在圖1B中,中介件130、巢狀組件140和晶粒120係顯示為完美地對準,並且互連件181和182的對準校正能力的益處不是很明顯。
現在參照圖1C,顯示根據一實施例之更清楚地展現出對準校正特徵的益處的部分180的截面圖。如圖1C所示,巢狀組件140從空腔135的中心偏置。據此,組件墊片146相對於中介件墊片136係未對準。然而,通孔191皆相對於彼此對準,並且中間墊片184皆相對於彼此對準。例如,組件墊片146上方的通孔191的中心線與組件墊片146的中心線並未對準。只要通孔191座落在組件墊片146的一些表面上(亦無座落在相鄰的組件墊片146上),該未對準就可被校正。在圖1C中,中介件墊片136上方的通孔191的中心線顯示為實質上對準於中介件墊片136的中心線。然而,應理解的是,在一些實施例中,通孔191可相對於中介件墊片136偏移。
在圖1C中,顯示了X方向上的未對準。亦即,通孔191可提供在X-Y平面的未對準校正。然而,應理解的是,通孔191也可提供Z高度校正。例如,若中介件130和巢狀組件140的厚度不均等,則可使用不同高度的通孔為後續連接提供均等的Z高度。
現在參照圖2A,顯示根據一另外實施例之電子封裝體200的截面圖。在一實施例中,除了變更互連件281和282之外,電子封裝體200可實質上相似於上述電子封裝體100。例如,電子封裝體200可包含具有空腔235的中介件230和位在空腔235中的巢狀組件240。中介件230和巢狀組件240可埋置在模製層232中。晶粒220的主動表面221可藉由互連件281和282連接至中介件230和巢狀組件240。晶粒220可埋置在模製層222中。在一實施例中,中介件230可包括提供到墊片233和凸塊237之連接的通孔234,巢狀組件240可包含將主動表面241連接至
墊片243和凸塊237的通孔244。焊料光阻295可定位在墊片233和243周圍。
現在參照圖2B,顯示根據一實施例之圖2A中的區域280的放大截面圖,其更清楚地例示互連件281和282。如所示者,除了互連件282的寬度小於互連件281的寬度之外,互連件281和282實質上彼此類似。在一實施例中,互連件包含中間墊片284。中間墊片284可定位在模製層232的頂面上方。凸塊283(譬如焊料凸塊)可定位在中間墊片284上方。凸塊283可電性耦接至晶粒220的晶粒墊片223。
在一實施例中,中間墊片284可直接連接至中介件墊片236或組件墊片246。代替使用過孔(如圖1A-1C所示),中介件墊片236和組件墊246具有延伸穿過模製層232的厚度T。據此,中介件墊片236和組件墊片246提供由圖1A-1C中的通孔191所提供的相同功能。
中間墊片284的使用提供了互連件281和282,其具有對於晶粒220之改良的對準。尤其,由於巢狀組件240置放在中介件230的空腔235中,所以中介件墊片236和組件墊片246之間可能有一定程度的未對準。然而,由於中間墊片284可以皆藉由單次微影操作來形成,所以它們將彼此對準。在圖2B中,中介件230、巢狀組件240和晶粒220係顯示為完美地對準,並且互連件281和282的對準校正能力的益處不是很明顯。
現在參照圖2C,顯示根據一實施例之更清楚地展現出對準校正特徵的益處的區域280的截面圖。如圖2C所示,巢狀組件240從空腔235的中心偏置。據此,組件墊片246相對於中介件墊片236係未對準。然而,中間墊片284皆相對於彼此對準。例如,組件墊片246上方的中間墊片284的中心線與組件墊片246的中心線並未對準。只要中間墊片284座落在組件墊片246的一些表面上(亦無座落在相鄰的組件墊片246上),該未對準就可被校正。在圖2C中,中介件墊片236上方的中間墊片284的中心線顯示為實質上對準於中介件墊片236的中心線。然而,應理解的是,在一些實施例中,中間墊片284可相對於中介件墊片236
偏移。
在圖2C中,顯示了X方向上的未對準。亦即,中間墊片284可提供在X-Y平面的未對準校正。然而,應理解的是,厚的中介件墊片236和組件墊片246也可提供Z高度校正。以下將更詳細地說明使用中介件墊片236和組件墊片246來提供Z高度校正。
現在參照圖3A-3F,一系列截面圖描繪了根據另外實施例的電子封裝體300。在圖3A-3F中,電子封裝體300包括晶粒320與中介件330之間的互連件以及晶粒320與巢狀組件340之間的互連件,其類似於圖1A-1C所例示說明者。然而,應理解的是,實質上類似的電子封裝體300可使用晶粒320與中介件330之間的互連件以及晶粒320與巢狀組件340之間的互連件來實施,其實質上類似於以上圖2A-2C所說明的互連件。
現在參照圖3A,顯示根據一另外實施例之電子封裝體300的截面圖。在一實施例中,除了在中介件330中設置多數個巢狀組件340之外,電子封裝體300可實質上類似於圖1A中的電子封裝體100。如所示者,第一巢狀組件340A定位在中介件330中的第一空腔335A內且第二巢狀組件340B定位在第二空腔335B內。在一實施例中,第一空腔335A可跨越兩個晶粒320。亦即,第一空腔335A可部分地位於兩個晶粒320的覆蓋區內。據此,兩個晶片320皆可接取第一巢狀組件340A。例如,第一巢狀組件340A可為將若干晶粒320電性耦接在一起的橋接件。在一實施例中,第二空腔335B可完全位於若干晶粒320之一者的覆蓋區內。在此類實施例中,若干晶粒320中僅一者可接取第二巢狀組件340B。
現在參照圖3B,顯示根據一另外實施例之電子封裝體300的截面圖。在一實施例中,除了第一巢狀組件340A不包括TCV 344之外,圖3B中的電子封裝體300可實質上類似於圖3A中的電子封裝體300。在一些實施例中,第一巢狀組件340A可包含虛設球337’。亦即,在一些實施例中,虛設球337’可不電性連接至封裝體300的電路,而僅用作機械支撐,而球337提供機械支撐且電性連接
至封裝體300的電路。在一此類實施例中,第一巢狀組件340A可透過巢狀組件340A的頂面來間接地經由晶粒320從封裝體基材(未顯示)獲得電力或信號。
現在參照圖3C,顯示根據一實施例之電子封裝體300的截面圖。在一實施例中,除了第二巢狀組件340B面向不同方向之外,圖3C中的電子封裝體300可實質上類似於圖3A中的電子封裝體300。例如,第二巢狀組件340B可具有背對晶粒320的主動表面341。
現在參照圖3D,顯示根據一另外實施例之電子封裝體300的截面圖。在一實施例中,除了第二巢狀組件340B之堆疊定位在第二空腔335B中以外,圖3C中的電子封裝體300可實質上類似於圖3A中的電子封裝體300。在一實施例中,第二巢狀組件340B之堆疊可包含記憶體晶粒之堆疊或任何其他可堆疊組件。
現在參照圖3E,顯示根據一實施例之電子封裝體300的截面圖。在一實施例中,電子封裝體300可包含中介件330、位在中介件330中的空腔335中的巢狀組件340以及接附至巢狀組件340和中介件330的一或多個晶粒320。在一實施例中,巢狀組件340及/或中介件330可包含一或多個重分佈層351、352。例如,重分佈層351可位在巢狀組件340和中介件330上方(即,面向晶粒320)且重分佈層352可位在巢狀組件340和中介件330下方。儘管重分佈層351、352顯示為位在巢狀組件340和中介件330兩者上,但應理解的是,在一些實施例中,重分佈層351、352可僅位在巢狀組件340和中介件330之一者上。此外,儘管重分佈層351、352顯示為位在巢狀組件340和中介件330的頂面與底面之兩者上,但應理解的是,在一些實施例中,重分佈層351、352可僅位在巢狀組件340及/或中介件330之一個表面上。
現在參照圖3F,顯示根據一另外實施例之電子封裝體300的截面圖。在一實施例中,除了重分佈層353和354定位在不同位置之外,電子封裝體300可實質上相似於圖3E中的電子封裝體300。例如,重分佈層353可定位在通孔391和中間墊片384之間的模製層332上方及/或重分佈層354可位於中介件330之
墊片333和巢狀組件340之墊片343下方。在重分佈層353位於模製層332上方的情況下,應理解的是,中間墊片384可任擇地整合至重分佈層353內。儘管在圖3F中,重分佈層353和354顯示為位於兩個位置,但應理解的是,在一些實施例中,可使用僅一個重分佈層353或354。在圖3E和3F中,顯示各種重分佈層351-354。然而,應理解的是,實施例可包括任何數量的重分佈層351-354或其組合或位在圖3E或3F未例示的其他位置的重分佈層。
現在參照圖4A,顯示根據一實施例之電子封裝體400的截面圖。在一實施例中,電子封裝體400包含具有多數個空腔435A-E的中介件430。在一實施例中,多數個巢狀組件440定位在空腔435中。在一些實施例中,空腔435之至少一者包含多數個巢狀組件440。例如,兩個巢狀組件440定位在空腔435B中。在一實施例中,空腔435可完全位在晶粒420的覆蓋區內(虛線所指)、位在不止一個晶粒420的覆蓋區內及/或部分地位在單個晶粒420的覆蓋區內。例如,空腔435A和435B完全位在晶粒420A的覆蓋區內,空腔435C位在晶粒420A和420B的覆蓋區內,空腔435E位在晶粒420A和420C的覆蓋區內,而空腔435D部分地位在晶粒420B的覆蓋區內。
現在參照圖4B,顯示根據一實施例之圖4A中的電子封裝體400沿著線B-B’的截面示意圖。在例示實施例中,中介件430顯示為具有位在空腔435A、435C和435D內的巢狀組件440。中介件430和巢狀組件440可藉由包含一層中間墊片484的互連件電性耦接至晶粒420A和420B。為了簡單起見,中間墊片484以圖解顯示為位在晶粒420A、420B與中介件430和巢狀組件440之間。然而,應理解的是,中間墊片484可為實質上與上述關於圖1A-1C的互連件181和182或上述關於圖2A-2C的互連件281和282的互連件的一部分。在一實施例中,中介件430的底面和巢狀組件440的底面可電性耦接至封裝體側凸塊437。
現在參照圖4C,顯示根據一實施例之圖4A中的電子封裝體400沿著線C-C’的截面示意圖。在例示實施例中,中介件430顯示為具有位在空腔435B
和435E內的巢狀組件440。中介件430和巢狀組件440可藉由包含一層中間墊片484的互連件電性耦接至晶粒420A和420B。為了簡單起見,中間墊片484以圖解顯示為位在晶粒420A、420B與中介件430和巢狀組件440之間。然而,應理解的是,中間墊片484可為實質上與上述關於圖1A-1C的互連件181和182或上述關於圖2A-2C的互連件281和282的互連件的一部分。在一實施例中,中介件430的底面和巢狀組件440的底面可電性耦接至封裝體側凸塊437。
現在參照圖5,顯示根據一實施例之電子封裝體500的截面圖。在一實施例中,電子封裝件500可包含多數個中介件530A-D。各個中介件530可以是任何形狀。例如,中介件530例示為直角直線的(rectilinear)。中介件530可配置成使得中介件530的側壁界定出空腔535。在一實施例中,一或多個巢狀組件540可定位於空腔535中。在一實施例中,一或多個晶粒520(虛線所指)可設置在中介件530和巢狀組件540上方。晶粒520之各者可在中介件530之一或多者上方延伸。
在一實施例中,中介件530之各者可實質上彼此類似。例如,中介件530之各者可為被動中介件530或主動中介件530。在其他實施例中,中介件530可不全部相同。例如,中介件530之一或多者可為主動中介件530,且中介件530之一或多者可為被動中介件。
現在參照圖6A-6H,顯示根據一實施例描繪用於形成具有異質巢狀中介件之電子封裝體之方法的一系列截面圖。
現在參照圖6A,顯示根據一實施例之具有黏著劑611之載體697的截面圖。在一實施例中,載體697可為任何適宜的載體基材,例如玻璃等。在一實施例中,任何適宜的黏著劑611可配置在載體697的表面上方。
現在參照圖6B,顯示根據一實施例在中介件630和巢狀組件640接附至載體697之後的截面圖。在一實施例中,中介件630可包含通孔634,其將中介件630之第一表面上的墊片633連接至中介件630之第二表面上的中介件636。在一實施例中,巢狀組件640可定位在中介件的空腔635內。在一實施例中,巢
狀組件640可具有主動表面641和穿組件通孔644。在例示實施例中,主動表面641背對載體697。然而,應理解的是,在其他實施例中,主動表面641可面向載體697。在其他實施例中,巢狀組件640可不具有穿組件通孔644。巢狀組件640可在第一表面上具有墊片643,而在第二表面上具有組件墊片646。在一實施例中,墊片643和633可藉由焊料光阻695或其他適宜的材料層而與黏著劑611隔開。
在例示實施例中,單個中介件630和巢狀組件640顯示位在載體697上。然而,應理解的是,載體697可為實質上並列地製造多數個電子封裝體於上方的面板級、次面板級、晶圓級等載體。
現在參照圖6C,顯示根據一實施例在模製層632配置在露出表面上方之後的截面圖。在一實施例中,模製層632可埋置中介件630和巢狀組件640。例如,模製層632可填充空腔635,使得模製層632的若干部分填充巢狀組件640的側壁與中介件630的側壁之間的空間。在一實施例中,模製層632的頂面位在中介件墊片636的頂面和組件墊片646的頂面上方。儘管被稱作「模製層」,但應理解的是,模製層632可為用於封裝應用的任何適宜材料或以任何適宜材料沉積製程形成。例如,模製層632可以模製製程、層壓製程、沉積製程等形成。
現在參照圖6D,顯示根據一實施例在對中介件墊片636和組件墊片646製成互連件之後的截面圖。在一實施例中,互連件可包含通孔691、在通孔691上方的中間墊片684和在中間墊片684上方的凸塊683。在一實施例中,用於通孔691的通孔開口可以微影製程或雷射鑽孔製程形成。通孔691延伸至模製層632內並接觸中介件墊片636的頂面和組件墊片646的頂面。在以微影方式界定出通孔691的實施例中,通孔691將皆彼此對準且校正巢狀組件640和中介件630之間的未對準。
在一實施例中,中間墊片684可定位在模製層632的頂面上方。中間墊片684可以微影製程來製造。是以,中間墊片684也可相對於彼此對準,並提供巢狀組件640和中介件630之間的未對準的校正。在一實施例中,凸塊683配
置在中間墊片684的頂面上方。凸塊683可為焊料凸塊等。
現在參照圖6E,顯示根據一實施例在晶粒620接附至中介件630和巢狀組件640之後的截面圖。在一實施例中,晶粒620可具有面向模製層632的主動表面621。在一實施例中,晶粒620可具有晶粒墊片623,其藉由凸塊683電性耦接至中間墊片684。在一實施例中,模製層622可埋置晶粒620。模製層622也可包圍中間墊片684和凸塊683。在其他實施例中,底填材料(未顯示)可包圍互連件。在一實施例中,模製層622可被凹進(譬如以化學機械平坦化(CMP)製程等)以露出晶粒620的背側表面。
現在參照圖6F,顯示根據一實施例在載體697被移除之後的截面圖。在一實施例中,載體697和黏著劑611可以任何適宜的製程移除。載體697和黏著劑611之移除露出了在封裝體側墊片633和643上方的模製層632和光阻層695的若干部分。
現在參照圖6G,顯示根據一實施例之在將開口698形成至光阻層695內以分別露出中介件630和巢狀組件640之封裝體側墊片633和643之後的截面圖。在一實施例中,開口698可以雷射鑽孔製程或微影製程形成。
現在參照圖6H,顯示根據一實施例在凸塊637配置在開口698當中之後的截面圖。凸塊637可被稱作封裝體側凸塊(PSB),因為它們將與封裝體基材(未顯示)介接。然而,應理解的是,可使用其他互連件架構(譬如LGA、PGA、PoINT、eWLB等)代替所顯示的BGA架構中的凸塊637。在一實施例中,在形成PSB 637之後(或之前),可從面板級總成中單離出個別的電子封裝體。
現在參照圖7A-7G,顯示根據一另外實施例描繪用於形成具有異質巢狀中介件之電子封裝體之方法的一系列截面圖。
現在參照圖7A,顯示根據一實施例之藉由黏著劑711將中介件730和巢狀組件740接附至載體797的截面圖。在一實施例中,中介件730可包含通孔734,其將中介件730之第一表面上的墊片733連接至中介件730之第二表面上的
中介件736。在一實施例中,巢狀組件740可定位在中介件730的空腔735內。在一實施例中,巢狀組件740可具有主動表面741和穿組件通孔744。在例示實施例中,主動表面741背對載體797。然而,應理解的是,在其他實施例中,主動表面741可面向載體797。在其他實施例中,巢狀組件740可不具有穿組件通孔744。巢狀組件740可在第一表面上具有墊片743,而在第二表面上具有組件墊片746。在一實施例中,墊片743和733可藉由焊料光阻795或其他適宜的材料層而與黏著劑711隔開。
在一實施例中,中介件墊片736可具有第一厚度T1,組件墊片746可具有第二厚度T2。在一實施例中,第一厚度T1與第二厚度T2可實質上大於典型的墊片。例如,第一厚度T1與第二厚度T2可為約30μm或更大。在一些實施例中,中介件墊片736和組件墊片746的縱橫比(厚度:寬度)可為約1:1或更大,或2:1或更大。在一些實施例中,第一厚度T1可不同於第二厚度T2。例如,T1與T2的不同厚度可用於解釋中介件730和巢狀組件740的不同的Z高度。
在例示實施例中,單個中介件730和巢狀組件740顯示位在載體797上。然而,應理解的是,載體797可為實質上並列地製造多數個電子封裝體於上方的面板級、次面板級、晶圓級等載體。
現在參照圖7B,顯示根據一實施例在模製層732配置在露出表面上方之後的截面圖。在一實施例中,模製層732可埋置中介件730和巢狀組件740。例如,模製層732可填充空腔735,使得模製層732的若干部分填充巢狀組件740的側壁與中介件730的側壁之間的空間。在一實施例中,模製層732的頂面位在中介件墊片736的頂面和組件墊片746的頂面上方。儘管被稱作「模製層」,但應理解的是,模製層732可為用於封裝應用的任何適宜材料或以任何適宜材料沉積製程形成。例如,模製層732可以模製製程、層壓製程、沉積製程等形成。
現在參照圖7C,顯示根據一實施例在模製層732被凹進之後的截面圖。將模製層732凹進露出中介件墊片736的頂面和組件墊片746的頂面上方。
該凹進亦使中介件墊片736的頂面和組件墊片746的頂面平坦化,使得彼等實質上共平面。據此,消除了Z高度的任何不連續性。在一實施例中,凹進可藉由CMP製程等來實施。
現在參照圖7D,顯示根據一實施例在中間墊片784和凸塊783配置在中介件墊片736和組件墊片746上方之後的截面圖。在一實施例中,中間墊片784可定位在模製層732的頂面上方。中間墊片784可以微影製程來製造。是以,中間墊片784可相對於彼此對準,並提供巢狀組件740和中介件730之間的未對準的校正。在一實施例中,凸塊783配置在中間墊片784的頂面上方。凸塊783可為焊料凸塊等。
現在參照圖7E,顯示根據一實施例在晶粒720接附至中介件730和巢狀組件740之後的截面圖。在一實施例中,晶粒720可具有面向模製層732的主動表面721。在一實施例中,晶粒720可具有晶粒墊片723,其藉由凸塊783電性耦接至中間墊片784。在一實施例中,模製層722可埋置晶粒720。模製層722也可包圍中間墊片784和凸塊783。在其他實施例中,底填材料(未顯示)可包圍互連件。在一實施例中,模製層722可被凹進(譬如以CMP製程等)以露出晶粒720的背側表面。
現在參照圖7F,顯示根據一實施例在載體797被移除之後的截面圖。在一實施例中,載體797和黏著劑711可以任何適宜的製程移除。載體797和黏著劑711之移除露出了在封裝體側墊片733和743上方的模製層732和光阻層795的若干部分。
現在參照圖7G,顯示根據一實施例之在將開口形成至光阻層795且凸塊737接附至中介件730和巢狀組件740之封裝體側墊片733和743之後的截面圖。在一實施例中,開口可以雷射鑽孔製程或微影製程形成。凸塊737可被稱作封裝體側凸塊(PSB),因為它們將與封裝體基材(未顯示)介接。然而,應理解的是,可使用其他互連件架構(譬如LGA、PGA、PoINT、eWLB等)代替所顯示
的BGA架構中的凸塊737。在一實施例中,在形成PSB 737之後(或之前),可從面板級總成中單離出個別的電子封裝體。
現在參照圖8A-8D,一系列截面圖描繪了用於形成具有均等的凸塊間距之互連件之方法。在以上揭示的實施例中,中介件墊片上方的凸塊間距係大於組件墊片上方的凸塊間距。然而,另外的實施例可包括在中介件墊片和組件墊片上方的均等的凸塊間距。均等的凸塊間距可改善電子封裝體的可製造性。
現在參照圖8A,顯示根據一實施例之在模製層832已凹進以露出中介件墊片836和組件墊片846之後,中介件830和巢狀組件840位在載體897上的截面圖。在一實施例中,圖8A中的結構可實質上類似於關於圖7C所例示說明的結構。
現在參照圖8B,顯示根據一實施例在中間墊片884和凸塊883配置在中介件墊片836和組件墊片846上方之後的截面圖。如所示者,組件墊片846上方的凸點間距P1可實質上類似於中介件墊片836上方的凸塊間距P2。尤其,凸點間距P2係藉由在各個中介件墊片836上方形成多數個中間墊片884和凸塊883來減小。
現在參照圖8C,顯示根據一實施例之圖8B中的區域899的放大截面圖。如所示者,第一中間墊片884A和第二中間墊片884B(以及第一凸塊883A和第二凸塊883B)配置在中介件墊片836之各者上方。
在圖8C中,中介件830和巢狀組件840顯示為完美地對準。然而,如上所討論者,中介件830和巢狀組件840之間可能有未對準。此類實施例顯示於圖8D。如所示者,未對準可由中間墊884來遷就。只要中間墊片884座落在組件墊片846或中介件墊片836的一些表面上(亦無座落在相鄰的組件墊片846或中介件墊片836上),該未對準就可被校正。
現在參照圖9,顯示根據一實施例之電子系統970的截面圖。在一
實施例中,電子系統970可包括板971(譬如印刷電路板(PCB)),其藉由互連件972耦接至封裝體基材973。互連件972顯示為焊料凸塊。然而,應理解的是,可使用任何互連件架構。在一實施例中,電子系統970可包含電子封裝體900,其藉由封裝體側凸塊937耦接至封裝體基材973。在一些實施例中,電子封裝體900直接耦接至板971。亦即,封裝體基材973可任擇地被省略。
電子封裝體900可實質上類似於上述電子封裝體。例如,電子封裝體可包含埋置在模製層932中的中介件930和一或多個巢狀組件940。一或多個晶粒920可藉由互連件電性耦接至中介件930和巢狀組件940。一或多個晶粒920可埋置在模製層922中。在一實施例中,類似於上述關於圖1A-1C的實施例,互連件可包含在通孔991上方的中間墊片984,其連接至中介件墊片936或組件墊片946。類似於上述關於圖2A-2C的實施例,類似的電子系統亦可形成有省略通孔991的互連件。互連件亦可包含連接至晶粒墊片923的凸塊983。
圖10例示根據本發明一實施方式之計算裝置1000。計算裝置1000容置一板1002。板1002可包括眾多組件,包括但不限於處理器1004和至少一個通信晶片1006。處理器1004以實體方式且電性耦接至板1002。在一些實施方案中,至少一個通信晶片1006亦以實體方式且電性耦接至板1002。在另外的實施方案中,通信晶片1006是處理器1004的一部分。
此等其他組件包括但不限於揮發性記憶體(譬如DRAM)、非揮發性記憶體(譬如ROM)、快閃記憶體、圖形處理器、數字信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、指南針、加速度計、陀螺儀、揚聲器、照相機以及大容量儲存裝置(例如硬碟驅動器、光碟(CD)、數位可變式光碟(DVD)等)。
通信晶片1006致能無線通信,以供數據傳輸往返於計算裝置1000。術語「無線」及其衍生術語可用於說明電路、裝置、系統、方法、技術、
通信通道等,其等可經由使用經過非固體介質的調諧電磁輻射來傳送數據。該術語並不意味著相關裝置不含有任何線路,儘管在一些實施例中它們可能沒有。通信晶片1006可實現眾多無線標準或協定中的任何一者,包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物以及特許為3G、4G、5G及更高版本的任何其他無線協定。計算裝置1000可包括多數個通信晶片1006。舉例而言,第一通信晶片1006可專用於較短範圍的無線通信,例如Wi-Fi和藍牙,而第二通信晶片1006可專用於較長範圍的無線通信,例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置1000的處理器1004包括封裝在處理器1004內的積體電路晶粒。在本發明的一些實施方式中,根據本案所述的實施例,處理器的積體電路晶粒可被封裝在包含具有中介件和巢狀組件的多晶片封裝體之電子系統中,該中介件和巢狀組件藉由包含中間墊片之互連件耦接至一或多個晶粒。術語「處理器」可指處理來自暫存器及/或記憶體的電子數據以將該電子數據轉換成可儲存在暫存器及/或記憶體中的其他電子數據的任何裝置或裝置的一部分。
通信晶片1006亦包括封裝在通信晶片1006內的積體電路晶粒。根據本發明的另一實施方式,根據本案所述的實施例,通信晶片1006的積體電路晶粒可被封裝在包含具有中介件和巢狀組件的多晶片封裝體之電子系統1000中,該中介件和巢狀組件藉由包含中間墊片之互連件耦接至一或多個晶粒。
本發明之例示實施方式的以上說明,包括摘要所述,並非意圖窮舉或使本發明侷限於所揭示之該等確切形式。儘管為了例示目的而在本案說明了本發明的特定實施方式及範例,但如熟習相關技術者將認知到的,在本發明之範疇以內的各種等效修改是可行的。
有鑑於以上的詳細說明,可對本發明進行此等修改。下列申請專
利範圍中所用之術語不應被解讀成使本發明限於本說明書及申請專利範圍中所揭示之特定實施方式。而是,本發明之範疇應完全由下列申請專利範圍來決定,該等申請專利範圍將根據申請專利範圍解釋之已確立原則來解讀。
範例1:一種電子封裝體,其包含:一中介件,其中該中介件包含:一空腔,其穿過該中介件;一穿中介件通孔(TIV);以及一中介件墊片,其電性耦接至該TIV;一巢狀組件,其位在該空腔中,其中該巢狀組件包含一組件墊片;以及一晶粒,其藉由一第一互連件耦接至該中介件墊片且藉由一第二互連件耦接至該組件墊片;其中該第一第一互連件和該第二互連件各自包含:一中間墊片;以及一凸塊,其位在該中間墊片上方。
範例2:如範例1之電子封裝體,其更包含:位在該中介件和巢狀組件上方及周圍之一聚合物層。
範例3:如範例2之電子封裝體,其中該中間墊片位在模製層之一表面上方。
範例4:如範例3之電子封裝體,其中該第一互連件之該中間墊片藉由穿過該模製層一部分之一第一通孔耦接至該中介件墊片,以及其中該第二互連件之該中間墊片藉由穿過該模製層一部分之一第二通孔耦接至該組件墊片。
範例5:如範例3之電子封裝體,其中該第一互連件之該中間墊片直接連接至該中介件墊片,以及其中該第二互連件之該中間墊片直接連接至該組件墊片。
範例6:如範例1至5之電子封裝體,其中該第一互連件之一中心線從該中介件墊片之一中心線偏置,以及其中該第二互連件之一中心線從該組件墊片之一中心線偏置。
範例7:如範例1至6之電子封裝體,其中該空腔完全位在該晶粒之一覆蓋區內。
範例8:如範例1至7之電子封裝體,其中該空腔之一第一部分位在該晶粒之一覆蓋區內,以及其中該空腔之一第二部分位在該晶粒之該覆蓋區外部。
範例9:如範例1至8之電子封裝體,其中穿組件通孔延伸穿過該巢狀組件。
範例10:如範例1至9之電子封裝體,其中該巢狀組件是一被動組件或一主動組件。
範例11:如範例1至10之電子封裝體,其更包含:一第二晶粒,其中該第二晶粒藉由一第三互連件耦接至該巢狀組件,該第三互連件包含:一中間墊片;以及一凸塊,其位在該中間墊片上方。
範例12:如範例11之電子封裝體,其中該巢狀組件電性耦接該第一晶粒至該第二晶粒。
範例13:如範例1至12之電子封裝體,其更包含:一第二巢狀組件,其位在該空腔中。
範例14:如範例1至13之電子封裝體,其中該巢狀組件之一主動表面背對該晶粒或面向該晶粒。
範例15:如範例1至14之電子封裝體,其中該巢狀組件包含多數個堆疊晶粒。
範例16:如範例1至15之電子封裝體,其中該中介件包含多數個離散的中介件基材,其中該等多數個離散的中介件基材的邊緣界定出該空腔。
範例17:如範例1至16之電子封裝體,其中該中介件包含玻璃、陶瓷、矽、碳化矽、氧化鋁或有機材料。
範例18:如範例1至17之電子封裝體,其更包含一或多個重分佈層,其中該一或多個重分佈層定位在下列一或多者上方:該中介件之一頂面、該中介件之一底面、該巢狀組件之一頂面、該巢狀組件之一底面、埋置該中介
件和該巢狀組件的一模製層之一頂面以及該模製層之一底面。
範例19:一種電子系統,其包含:一板;一中介件,其電性耦接至該板,其中該中介件包含一空腔;一巢狀組件,其位在該空腔中,其中該巢狀組件電性耦接至該封裝體基材;一第一晶粒,其藉由互連件電性耦接至該中介件和該巢狀組件;以及一第二晶粒,其藉由多數個互連件電性耦接至該中介件和該巢狀組件;以及其中該等互連件各自包含:一中間墊片;以及一凸塊,其位在該中間墊片上方。
範例20:如範例19之電子系統,其中該巢狀組件電性耦接該第一晶粒至該第二晶粒。
範例21:如範例19或範例20之電子系統,其中該等互連件包含一均等的凸塊間距。
範例22:如範例19至21之電子系統,其更包含:一封裝體基材,其中該封裝體基材電性耦接至該板,以及其中該中介件電性耦接至該封裝體基材。
範例23:一種形成一電子封裝體之方法,其包含:將一中介件接附至一載體,其中該中介件包含一空腔和多數個中介件墊片。將一巢狀組件接附至該載體,其中該巢狀組件安置於該空腔內,以及其中該巢狀組件包含多數個組件墊片;在該中介件和該載體上方配置一第一模製層;在第一模製層上方配置多數個中間墊片,其中各個中間墊片電性耦接至該等中介件墊片之一者或該等組件墊片之一者;在該等中間墊片之各者上方配置多數個凸塊;將一晶粒接附至該等凸塊;將該晶粒埋置在一第二模製層中;以及移除該載體。
範例24:如範例23之方法,其更包含:將多數個通孔形成至該第一模製層內,其中各個通孔電性耦接該等中間墊片之一者至該等組件墊片之一者或該等中介件墊片之一者。
範例25:如範例23或範例24之方法,其中各個中間墊片直接接附
至該等組件墊片之一者或該等中介件墊片之一者。
100:電子封裝體
120:晶粒
121,141:主動表面
122,132:模製層
130:中介件
133,143:墊片
134:通孔
135:空腔
136:中介件墊片
137:凸塊
140:巢狀組件
144:穿組件通孔(TCV)
180:部分
181,182:互連件
195:焊料光阻
Claims (24)
- 一種電子封裝體,其包含:一中介件,其中該中介件包含:一空腔,其穿過該中介件;一穿中介件通孔(TIV);以及一第一中介件墊片,其在該中介件上且電性耦接至該TIV;一第二中介件墊片,其在該中介件下且電性耦接至該TIV;一巢狀組件,其位在該空腔中,其中該巢狀組件包含一組件墊片、一穿組件通孔及在該巢狀組件之背側上耦接至該穿組件通孔之一墊片;以及一晶粒,其藉由一第一互連件耦接至該第一中介件墊片且藉由一第二互連件耦接至該組件墊片,其中該第一互連件和該第二互連件各自包含:一中間墊片;以及一凸塊,其位在該中間墊片上方。
- 如請求項1之電子封裝體,其更包含:位在該中介件和該巢狀組件上方及周圍之一聚合物層。
- 如請求項2之電子封裝體,其中該中間墊片位在該模製層之一表面上方。
- 如請求項3之電子封裝體,其中該第一互連件之該中間墊片藉由穿過該模製層一部分之一第一通孔耦接至該第一中介件墊片,以及其中該第二互連件之該中間墊片藉由穿過該模製層一部分之一第二通孔耦接至該組件墊片。
- 如請求項3之電子封裝體,其中該第一互連件之該中間墊片係直接連接至該第一中介件墊片,以及其中該第二互連件之該中間墊片係直接連接至該組件墊片。
- 如請求項1之電子封裝體,其中該第一互連件之一中心線從該第一中介件墊片之一中心線偏置,以及其中該第二互連件之一中心線從該組件墊片之一中心線偏置。
- 如請求項1之電子封裝體,其中該空腔完全位在該晶粒之一覆蓋區內。
- 如請求項1之電子封裝體,其中該空腔之一第一部分位在該晶粒之一覆蓋區內,以及其中該空腔之一第二部分位在該晶粒之該覆蓋區外部。
- 如請求項1之電子封裝體,其中該穿組件通孔延伸穿過該巢狀組件。
- 如請求項1之電子封裝體,其中該巢狀組件是一被動組件或一主動組件。
- 如請求項1之電子封裝體,其更包含:一第二晶粒,其中該第二晶粒藉由一第三互連件耦接至該巢狀組件,該第三互連件包含:一中間墊片;以及一凸塊,其位在該中間墊片上方。
- 如請求項11之電子封裝體,其中該巢狀組件將該晶粒電性耦接至該第二晶粒。
- 如請求項1之電子封裝體,其更包含:一第二巢狀組件,其位在該空腔中。
- 如請求項1之電子封裝體,其中該巢狀組件之一主動表面背對該晶粒或面向該晶粒。
- 如請求項1之電子封裝體,其中該巢狀組件包含多數個堆疊晶粒。
- 如請求項1之電子封裝體,其中該中介件包含多數個離散的中介件基材,其中該等多數個離散的中介件基材的邊緣界定出該空腔。
- 如請求項1之電子封裝體,其中該中介件包含玻璃、陶瓷、矽、碳化矽、氧化鋁或有機材料。
- 如請求項1之電子封裝體,其更包含一或多個重分佈層,其中該一或多個重分佈層定位在下列一或多者上方:該中介件之一頂面、該中介件之一底面、該巢狀組件之一頂面、該巢狀組件之一底面、埋置該中介件和該巢狀組件的一模製層之一頂面以及該模製層之一底面。
- 一種電子系統,其包含:一板;一封裝體基材,其耦接至該板;一中介件,其電性耦接至該封裝體基材,其中該中介件包含一空腔;一巢狀組件,其位在該空腔中,其中該巢狀組件包含一組件墊片、一穿組件通孔及在該巢狀組件之背側上耦接至該穿組件通孔之一墊片;並且其中該巢狀組件係電性耦接至該封裝體基材;一第一晶粒,其藉由一第一多數個互連件電性耦接至該中介件和該巢狀組件;一第二晶粒,其藉由一第二多數個互連件電性耦接至該中介件和該巢狀組件,其中該等第一多數個互連件及該等第二多數個互連件之互連件各自包含:一中間墊片;以及一凸塊,其位在該中間墊片上方。
- 如請求項19之電子系統,其中該巢狀組件電性耦接該第一晶粒至該第二晶粒。
- 如請求項19之電子系統,其中該等互連件包含一均等的凸塊 間距。
- 一種形成一電子封裝體之方法,其包含:將一中介件接附至一載體,其中該中介件包含一空腔、多數個穿中介件通孔(TIV)和多數個中介件墊片,該等多數個中介件墊片包括在該中介件上且電性耦接至該等多數個TIV之第一多數個中介件墊片,及在該中介件下且電性耦接至該等多數個TIV之第二多數個中介件墊片;將一巢狀組件接附至該載體,其中該巢狀組件安置於該空腔內,以及其中該巢狀組件包含多數個組件墊片,多數個穿組件通孔及在該巢狀組件之背側上耦接至該等多數個穿組件通孔之多數個墊片;在該中介件和該載體上方配置一第一模製層;在第一模製層上方配置多數個中間墊片,其中各個中間墊片電性耦接至該等第一多數個中介件墊片之一者或該等多數個組件墊片之一者;在該等多數個中間墊片之各者上方配置多數個凸塊;將一晶粒接附至該等多數個凸塊;將該晶粒埋置在一第二模製層中;以及移除該載體。
- 如請求項22之方法,其更包含:形成多數個通孔於該第一模製層內,其中各個通孔電性耦接該等多數個中間墊片之一者至該等多數個組件墊片之一者或該等第一多數個中介件墊片之一者。
- 如請求項22之方法,其中各個中間墊片直接接附至該等多數個組件墊片之一者或該等第一多數個中介件墊片之一者。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/502,622 | 2019-07-03 | ||
| US16/502,622 US20210005542A1 (en) | 2019-07-03 | 2019-07-03 | Nested interposer package for ic chips |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202117956A TW202117956A (zh) | 2021-05-01 |
| TWI862569B true TWI862569B (zh) | 2024-11-21 |
Family
ID=69844523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109112225A TWI862569B (zh) | 2019-07-03 | 2020-04-10 | 電子封裝體、電子系統及形成電子封裝體之方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US20210005542A1 (zh) |
| EP (2) | EP3761352A1 (zh) |
| KR (1) | KR20210004830A (zh) |
| CN (2) | CN121174588A (zh) |
| SG (1) | SG10202005078SA (zh) |
| TW (1) | TWI862569B (zh) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11139268B2 (en) * | 2019-08-06 | 2021-10-05 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure and method of manufacturing the same |
| US11854984B2 (en) * | 2019-09-25 | 2023-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and manufacturing method thereof |
| TWI768294B (zh) * | 2019-12-31 | 2022-06-21 | 力成科技股份有限公司 | 封裝結構及其製造方法 |
| US11309283B2 (en) * | 2019-12-31 | 2022-04-19 | Powertech Technology Inc. | Packaging structure and manufacturing method thereof |
| US11495573B2 (en) * | 2020-03-02 | 2022-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and manufacturing method thereof |
| US11462488B2 (en) * | 2020-09-03 | 2022-10-04 | Intel Corporation | Substrate cores for warpage control |
| US12327797B2 (en) | 2020-12-16 | 2025-06-10 | Intel Corporation | Microelectronic structures including glass cores |
| US12218040B2 (en) * | 2021-02-26 | 2025-02-04 | Intel Corporation | Nested interposer with through-silicon via bridge die |
| US11676942B2 (en) * | 2021-03-12 | 2023-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and method of manufacturing the same |
| KR20230011746A (ko) * | 2021-07-14 | 2023-01-25 | 삼성전자주식회사 | 반도체 패키지 |
| KR20240046499A (ko) | 2021-08-20 | 2024-04-09 | 아오이 전자 주식회사 | 반도체 모듈 및 그 제조 방법, 전자 장치, 전자 모듈, 및 전자 장치의 제조 방법 |
| US20230065615A1 (en) * | 2021-08-27 | 2023-03-02 | Advanced Semiconductor Engineering, Inc. | Electronic device |
| US20230084379A1 (en) * | 2021-09-10 | 2023-03-16 | Gang Duan | Local bridge-last architecture for heterogeneous integration applications |
| US20230094820A1 (en) * | 2021-09-22 | 2023-03-30 | Rahul N. Manepalli | Microelectronic packages with embedded interposers |
| US20230115073A1 (en) * | 2021-10-12 | 2023-04-13 | Samsung Electronics Co., Ltd. | Semiconductor package |
| US11881446B2 (en) * | 2021-12-23 | 2024-01-23 | Nanya Technology Corporation | Semiconductor device with composite middle interconnectors |
| US20230387025A1 (en) * | 2022-05-24 | 2023-11-30 | Mediatek Inc. | Semiconductor device and manufacturing method thereof |
| US20230395577A1 (en) * | 2022-06-06 | 2023-12-07 | Intel Corporation | Soc-memory integration to achieve smallest and thinnest memory on package architecture |
| US12469807B2 (en) | 2022-07-26 | 2025-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out package structures with cascaded openings in enhancement layer |
| TWI840977B (zh) * | 2022-09-29 | 2024-05-01 | 南茂科技股份有限公司 | 可撓性線路基板以及薄膜覆晶封裝結構的製造方法 |
| US20240113030A1 (en) * | 2022-10-03 | 2024-04-04 | Taiwan Semiconductor Manufacturing Company Limited | Package substrate including memory bridge die and methods for forming the same |
| CN121002663A (zh) * | 2023-04-26 | 2025-11-21 | 高通股份有限公司 | 包括包含具有互连部分块的包封部分的封装基板的封装件 |
| WO2024226968A1 (en) * | 2023-04-26 | 2024-10-31 | Qualcomm Incorporated | Package comprising a package substrate that includes an encapsulated portion with interconnection portion blocks |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100072588A1 (en) * | 2008-09-25 | 2010-03-25 | Wen-Kun Yang | Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same |
| TW201413879A (zh) * | 2012-09-27 | 2014-04-01 | 欣興電子股份有限公司 | 封裝載板與晶片封裝結構 |
| US20150235915A1 (en) * | 2014-02-14 | 2015-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate Design for Semiconductor Packages and Method of Forming Same |
| US20170047308A1 (en) * | 2015-08-12 | 2017-02-16 | Semtech Corporation | Semiconductor Device and Method of Forming Inverted Pyramid Cavity Semiconductor Package |
| TW201724435A (zh) * | 2015-12-22 | 2017-07-01 | 愛思開海力士有限公司 | 半導體封裝及其製造方法 |
| US20170365580A1 (en) * | 2016-04-21 | 2017-12-21 | Micron Technology, Inc. | Semiconductor package and fabrication method thereof |
| US20180040548A1 (en) * | 2016-08-05 | 2018-02-08 | Ji-Hwang KIM | Semiconductor package including a rewiring layer with an embedded chip |
| TW201919200A (zh) * | 2017-11-07 | 2019-05-16 | 南韓商三星電子股份有限公司 | 扇出型半導體封裝 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9875911B2 (en) * | 2009-09-23 | 2018-01-23 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming interposer with opening to contain semiconductor die |
| KR20110054348A (ko) * | 2009-11-17 | 2011-05-25 | 삼성전기주식회사 | 전자소자 내장형 인쇄회로기판 및 그 제조방법 |
| TWI610606B (zh) * | 2013-02-21 | 2018-01-01 | 味之素股份有限公司 | 零件內建配線基板之製造方法及半導體裝置 |
| US11574874B2 (en) * | 2017-03-30 | 2023-02-07 | Intel Corporation | Package architecture utilizing photoimageable dielectric (PID) for reduced bump pitch |
| US10217719B2 (en) * | 2017-04-06 | 2019-02-26 | Micron Technology, Inc. | Semiconductor device assemblies with molded support substrates |
| US10515922B2 (en) * | 2017-11-15 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-chip integrated fan-out package |
| KR102491103B1 (ko) * | 2018-02-06 | 2023-01-20 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
| US20190259677A1 (en) * | 2018-02-21 | 2019-08-22 | Qualcomm Incorporated | Device comprising integration of die to die with polymer planarization layer |
| KR102582422B1 (ko) * | 2018-06-29 | 2023-09-25 | 삼성전자주식회사 | 재배선층을 갖는 반도체 패키지 |
| KR102560697B1 (ko) * | 2018-07-31 | 2023-07-27 | 삼성전자주식회사 | 인터포저를 가지는 반도체 패키지 |
| KR102708730B1 (ko) * | 2019-01-25 | 2024-09-23 | 에스케이하이닉스 주식회사 | 브리지 다이를 포함한 반도체 패키지 |
-
2019
- 2019-07-03 US US16/502,622 patent/US20210005542A1/en active Pending
-
2020
- 2020-03-13 EP EP20163053.0A patent/EP3761352A1/en active Pending
- 2020-03-13 EP EP25202878.2A patent/EP4657525A2/en active Pending
- 2020-03-24 CN CN202511342357.2A patent/CN121174588A/zh active Pending
- 2020-03-24 CN CN202010214686.XA patent/CN112185945A/zh active Pending
- 2020-04-10 TW TW109112225A patent/TWI862569B/zh active
- 2020-05-29 SG SG10202005078SA patent/SG10202005078SA/en unknown
- 2020-06-02 KR KR1020200066397A patent/KR20210004830A/ko active Pending
-
2025
- 2025-06-26 US US19/250,414 patent/US20250323132A1/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100072588A1 (en) * | 2008-09-25 | 2010-03-25 | Wen-Kun Yang | Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same |
| TW201413879A (zh) * | 2012-09-27 | 2014-04-01 | 欣興電子股份有限公司 | 封裝載板與晶片封裝結構 |
| US20150235915A1 (en) * | 2014-02-14 | 2015-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate Design for Semiconductor Packages and Method of Forming Same |
| US20170047308A1 (en) * | 2015-08-12 | 2017-02-16 | Semtech Corporation | Semiconductor Device and Method of Forming Inverted Pyramid Cavity Semiconductor Package |
| TW201724435A (zh) * | 2015-12-22 | 2017-07-01 | 愛思開海力士有限公司 | 半導體封裝及其製造方法 |
| US20170365580A1 (en) * | 2016-04-21 | 2017-12-21 | Micron Technology, Inc. | Semiconductor package and fabrication method thereof |
| US20180040548A1 (en) * | 2016-08-05 | 2018-02-08 | Ji-Hwang KIM | Semiconductor package including a rewiring layer with an embedded chip |
| TW201919200A (zh) * | 2017-11-07 | 2019-05-16 | 南韓商三星電子股份有限公司 | 扇出型半導體封裝 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP4657525A2 (en) | 2025-12-03 |
| SG10202005078SA (en) | 2021-02-25 |
| KR20210004830A (ko) | 2021-01-13 |
| TW202117956A (zh) | 2021-05-01 |
| CN121174588A (zh) | 2025-12-19 |
| CN112185945A (zh) | 2021-01-05 |
| EP3761352A1 (en) | 2021-01-06 |
| US20250323132A1 (en) | 2025-10-16 |
| US20210005542A1 (en) | 2021-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI862569B (zh) | 電子封裝體、電子系統及形成電子封裝體之方法 | |
| TWI829926B (zh) | 用於ic晶片的異質嵌套中介層封裝 | |
| US20250118647A1 (en) | Nested interposer with through-silicon via bridge die | |
| TWI587467B (zh) | 半導體封裝結構及形成該半導體封裝結構的方法 | |
| US9812422B2 (en) | Embedded die-down package-on-package device | |
| US12525562B2 (en) | Assembly of 2XD module using high density interconnect bridges | |
| CN111868925A (zh) | 芯片尺度薄3d管芯堆叠封装 | |
| CN112133678A (zh) | 半导体封装件 | |
| US20230207439A1 (en) | Package architecture with in-glass blind and through cavities to accommodate dies | |
| CN117121182A (zh) | 具有减薄的表面的嵌入式桥架构 | |
| US20230207436A1 (en) | Via micro-modules for through mold via replacement | |
| US20250309192A1 (en) | 3d die stacking with hybrid bonding and through dielectric via structures |